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KR100735016B1 - 플라즈마 공정에서의 차지업 방지 방법 및 그것에 의해제조된 반도체 웨이퍼 - Google Patents

플라즈마 공정에서의 차지업 방지 방법 및 그것에 의해제조된 반도체 웨이퍼 Download PDF

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KR100735016B1
KR100735016B1 KR1020050075439A KR20050075439A KR100735016B1 KR 100735016 B1 KR100735016 B1 KR 100735016B1 KR 1020050075439 A KR1020050075439 A KR 1020050075439A KR 20050075439 A KR20050075439 A KR 20050075439A KR 100735016 B1 KR100735016 B1 KR 100735016B1
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Abstract

본 발명은 플라즈마 공정에서의 차지업 방지 방법 및 그것에 의해 제조된 반도체 웨이퍼에 관해 개시한다. 개시된 본 발명에 따른 플라즈마 공정에서의 차지업 방지 방법은 반도체 칩영역과 스크라이브라인 영역이 정의된 반도체 웨이퍼를 제공한다. 상기 웨이퍼 위에 층간절연막을 형성한다. 상기 층간절연막을 선택적으로 식각하여 상기 스크라이브라인 영역을 노출시킨다. 상기 층간절연막을 선택적으로 플라즈마 식각하여 상기 반도체 칩영역의 일부위를 노출시키는 콘택홀을 형성하며, 이와 동시에 상기 노출된 스크라이브라인 영역을 통해 상기 플라즈마 식각 공정 중 발생된 전하가 디스차지된다. 상기 콘택홀을 가진 웨이퍼 위에 도전막을 형성한다. 상기 도전막을 선택적으로 플라즈마 식각하여 상기 콘택홀을 덮는 도전패턴을 형성하는 동시에, 상기 스크라이브라인 영역의 적어도 일부위를 덮는 도전성 보조패턴을 형성한다.

Description

플라즈마 공정에서의 차지업 방지 방법 및 그것에 의해 제조된 반도체 웨이퍼{PREVENTING METHOD FROM CHARGE-UP IN PLASMA PROCESS AND SEMICONDUCTOR WAFER FABRICATED THEREBY}
도 1은 본 발명의 제 1실시예에 따른 반도체 웨이퍼의 일부를 확대하여 보인 평면도.
도 2a 내지 도 2m은 본 발명의 제 1실시예에 따른 플라즈마 공정에서의 차지-업을 방지하는 방법을 설명하기 위한 것으로서, 도 1의 절단선Ⅰ-Ⅰ'에 따라 취해진 공정별 단면도.
도 3은 본 발명의 제 2실시예에 따른 반도체 웨이퍼의 일부를 확대하여 보인 평면도.
도 4a 내지 도 4m은 본 발명의 제 2실시예에 따른 플라즈마 공정에서의 차지-업을 방지하는 방법을 설명하기 위한 것으로서, 도 3의 절단선Ⅱ-Ⅱ'에 따라 취해진 공정별 단면도.
본 발명은 플라즈마 공정에서의 차지업 방지 방법 및 그것에 의해 제조된 반 도체 웨이퍼에 관한 것으로서, 보다 구체적으로는 스크라이브라인 영역을 통해 플라즈마 공정 중 발생되는 전하를 디스차지(discharge)하는 플라즈마 공정에서의 차지업을 방지하는 방법 및 그것에 의해 제조된 반도체 웨이퍼에 관한 것이다.
반도체 공정은 반도체 웨이퍼 표면 위에서의 박막이나 층의 증착을 포함한다. 이때, 상기 반도체 웨이퍼와 박막 사이에는 이미 형성된 다른 층을 가질 수도 있고 가지지 않을 수도 있다. 이러한 박막이나 층의 증착을 달성하는 한가지 방법은 화학증기증착(Chemical Vapor Deposition:이하,"CVD"라 칭하기로 함)을 이용하는 것이다. 상기 CVD는 증기 상태의 화학 물질이나 반응물의 화학 반응을 포함하고, 기판이나 기판 표면 위에 증착될 원하는 구성요소를 상기 화학 물질이나 반응물이 포함할 수 있다. 반응성 기체는 반응 챔버 또는 반응기로 유입되고, 원하는 박막이나 층을 형성하기 위해 가열된 표면에서 분해되고 반응한다.
바람직한 박막이나 층을 형성하기 위해 사용될 수 있는 CVD공정에는 세가지가 있다. 대기압 CVD(APCVD), 저압 CVD(LPCVD), 그리고 플라즈마 증가 CVD(PECVD) 방식이 있다. 앞서의 두 공정(APCVD와 LPCVD)은 압력 구분에 따라 결정되는 특징을 가지고, 원하는 화학 반응을 얻기 위한 에너지 입력으로 열 에너지를 사용한다. 후자의 공정(PECVD)은 화학 반응을 시작하고 유지하기 위해 열 에너지에 의존하는 APCVD와 LPCVD공정과는 달리, 반응성 기체에 에너지를 전달하기 위해 RF-유도 글로 방전이 사용된다. 상기 RF-유도 글로 방전은 APCVD 및 LPCVD 시스템에서 보다는 저온으로 웨이퍼를 유지시키기 때문에 선호된다. 상기 PECVD 공정은 주로 실리콘 산화막, 실리콘 질화막, 금속막 등의 박막 증착에 사용된다.
한편, 상술한 PECVD방식으로 얻은 소정의 막 또는 PECVD방식 외 통상의 공정으로 얻은 막을 식각하는데 있어서, 미세한 패턴도 정확하게 식각할 수 있는 플라즈마 식각이 주로 사용된다. 이러한 플라즈마 식각은 평판형 식각챔버에 식각하고자 하는 소정의 막이 형성된 웨이퍼를 위치시키고, 산소나 불소원자를 포함하는 식각제(Etchant)를 공급하면서 고주파에너지를 공급하여 이 고주파에너지에 의하여 산소나 불소원자를 포함하는 식각제를 이온화시켜 이온화된 산소원자 또는 불소원자가 웨이퍼 표면의 막과 반응되도록 하여 식각해 내는 방법으로서 당해 기술분야에서 숙련된 자에게는 용이하게 이해될 수 있을 정도로 공지된 것이다. 이때의 반응생성물들은 거의 대부분이 기체 상으로 생성되며, 이는 진공배기 등에 의하여 간단하게 제거되므로 식각 후의 웨이퍼를 깨끗한 상태로 유지할 수 있어 널리 사용되고 있다.
그러나, 반도체소자의 제조공정에서 플라즈마를 이용한 식각공정에서는 노출된 웨이퍼 표면에는 다량의 전하를 포함한 반응생성물이 축적하게 된다. 이러한 반응생성물은 진공배기 등을 통해 어느 정도는 제거가 가능하다. 그러나, 이러한 반응생성물 중 대부분의 다량의 전하들은 전도성이 있는 도전패턴 부근에 트랩되어 전하가 축적되는 차지-업(charge-up)현상이 발생한다. 이렇게 되면, 상기 축적된 전하는 이들 좁은 도전 패턴들 사이에서 스트레스(stress)로 인해 아싱(arcing)된다. 따라서, 플라즈마 식각 공정에서의 전하 축적 현상을 막고자 하는 기술 개발이 절실히 요구된다.
상기 문제점을 해결하고자, 본 발명의 과제는 플라즈마 식각 공정에서 반도체 웨이퍼 표면에 전하가 축적되는 현상을 개선할 수 있는 플라즈마 공정에서의 차지-업 방지 방법을 제공하려는 것이다.
본 발명의 다른 과제는 플라즈마 식각 공정에서 반도체 웨이퍼 표면에 전하가 축적되는 현상을 개선할 수 있는 반도체 웨이퍼를 제공하려는 것이다.
따라서, 상기 과제를 달성하고자, 본 발명은 플라즈마 공정에서의 차지-업 방지 방법을 제공한다. 상기 방법은 반도체 칩영역과 스크라이브라인 영역이 정의된 반도체 웨이퍼를 제공하는 제 1공정을 진행한다. 상기 웨이퍼 위에 층간절연막을 형성하는 제 2공정을 진행한다. 상기 층간절연막을 선택적으로 식각하여 상기 스크라이브라인 영역을 노출시키는 제 3공정을 진행한다.상기 층간절연막을 선택적으로 플라즈마 식각하여 상기 반도체 칩영역의 일부위를 노출시키는 콘택홀을 형성하며, 이와 동시에 상기 노출된 스크라이브라인 영역을 통해 상기 플라즈마 식각 공정 중 발생된 전하가 디스차지되는 제 4공정을 진행한다.
상기 제 4공정을 진행한 다음, 상기 콘택홀을 가진 웨이퍼 위에 도전막을 형성하는 제 5공정;및 상기 도전막을 선택적으로 플라즈마 식각하여 상기 콘택홀을 덮는 도전패턴을 형성하는 동시에, 상기 스크라이브라인 영역의 적어도 일부위를 덮는 도전성 보조패턴을 형성하는 제 6공정을 더 포함한다.
상기 도전패턴은 비트라인, 플러그 및 금속배선 중 어느 하나인 것이 바람직하다.
상기 도전성 보조패턴은 상기 스크라이브라인 영역 상에 상기 스크라이브라인 영역의 적어도 일부위를 덮는 라인 형태로 형성하는 것이 바람직하다.
상기 제 2공정에서 제 6공정까지 반복 시행하여 상기 도전성 보조패턴을 다층 적층 구조로 형성하는 것이 바람직하다.
상기 다른 과제를 달성하기 위하여, 본 발명의 일태양은 반도체 웨이퍼를 제공한다. 상기 반도체 웨이퍼는 반도체 칩영역을 덮되, 상기 반도체 칩영역 사이의 스크라이브라인 영역을 노출시키는 제 1층간절연막을 구비한다. 상기 제 1층간절연막을 관통하여 상기 반도체 칩영역과 전기적으로 연결되도록 배치된 제 1도전패턴 및 상기 노출된 스크라이브라인 영역의 적어도 일부위를 덮는 제 1도전성 보조패턴을 구비한다.
상기 제 1도전패턴과 상기 제 1도전성 보조패턴은 동일 막으로 패터닝된 것이 바람직하다.
상기 제 1도전패턴은 비트라인, 플러그 및 금속배선 중 어느 하나인 것이 바람직하다.
상기 제 1도전성 보조패턴은 상기 스크라이브라인 영역 상에 적어도 하나 이상 배열되는 것이 바람직하다.
상기 제 1도전성 보조패턴은 상기 스크라이브라인 영역 상에 상기 스크라이브라인 영역의 적어도 일부위를 덮는 라인 형태로 배치된 것이 바람직하다.
상기 제 1도전패턴을 갖는 웨이퍼의 상기 반도체 칩영역 상에 상기 제 1도전성 보조패턴을 포함한 스크라이브라인 영역을 노출시키는 제 2층간절연막을 구비한 다. 상기 제 2층간절연막 및 제 1층간절연막을 관통하여 상기 반도체 칩영역과 전기적으로 연결되도록 배치된 제 2도전패턴 및 상기 제 1도전성 보조패턴 상부에 적층된 제 2도전성 보조패턴을 구비한다.
상기 제 2도전패턴 및 상기 제 2도전성 보조패턴은 동일 막으로 패터닝된 것이 바람직하다.
상기 제 1도전패턴은 비트라인이고, 상기 제 2도전패턴은 플러그인 것이 바람직하다.
상기 제 1도전패턴은 플러그이고, 상기 제 2도전패턴은 금속배선인 것이 바람직하다.
상기 제1도전성 보조패턴 및 상기 제 2도전성 보조패턴은 상기 스크라이브라인 영역 상에 적어도 하나 이상 배열된 것이 바람직하다.
상기 다른 과제를 달성하기 위하여, 본 발명의 일 태양은 반도체 웨이퍼를 제공한다. 상기 반도체 웨이퍼는 반도체 칩영역을 덮되, 상기 반도체 칩영역 사이의 스크라이브라인 영역을 노출시키는 제 1층간절연막을 구비한다. 상기 제 1층간절연막을 관통하여 상기 반도체 칩영역과 전기적으로 연결되도록 배치된 비트라인 및 상기 노출된 스크라이브라인 영역의 적어도 일부위를 덮는 제 1도전성 보조패턴을 구비한다. 상기 제 1도전패턴을 갖는 웨이퍼의 상기 반도체 칩영역 상에 상기 제 1도전성 보조패턴을 포함한 스크라이브라인 영역을 노출시키는 제 2층간절연막D을 구비한다. 상기 제 2층간절연막 및 제 1층간절연막을 관통하여 상기 반도체 칩영역과 전기적으로 연결되도록 배치된 매립 콘택 플러그 및 상기 제 1도전성 보조 패턴 상부에 적층된 제 2도전성 보조패턴을 구비한다. 상기 제 2층간절연막 상에 배치되어 상기 매립 콘택 플러그와 연결되는 커패시터를 구비한다.
상기 비트라인과 상기 제1도전성 보조패턴은 동일 막으로 패터닝된 것이 바람직하다.
상기 매립 콘택 플러그와 상기 제 2도전성 보조패턴은 동일막으로 패터닝된 것이 바람직하다.
상기 매립 콘택 플러그와 상기 제 2도전성 보조패턴은 금속막인 것이 바람직하다.
상기 커패시터를 가진 웨이퍼의 상기 반도체 칩영역 상에 상기 제 2도전성 보조패턴을 포함한 스크라이브라인 영역을 노출시키는 제 3층간절연막을 구비한다. 상기 제 3, 제 2 및 제 1층간절연막을 관통하여 상기 반도체 칩영역과 전기적으로 연결되도록 배치된 플러그 및 상기 제 2도전성 보조패턴 상부에 적층된 제 3도전성 보조패턴을 구비한다. 상기 제 3층간절연막 상에 플러그와 전기적으로 연결되도록 배치된 금속배선 및 상기 제 3도전성 보조패턴 상부에 적층된 제 4도전성 보조패턴을 구비한다.
상기 플러그 및 상기 제 3도전성 보조패턴은 동일막으로 패터닝된 것이 바람직하다. 상기 금속배선 및 상기 제 4도전성 보조패턴은 동일막으로 패터닝된 것이 바람직하다.
(실시예)
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 실시예들에 대해 설명하기 로 한다.
도 1은 본 발명의 제 1실시예에 따른 반도체 웨이퍼의 일부를 확대하여 보인 평면도이다. 또한, 도 2a 내지 도 2m은 본 발명의 제 1실시예에 따른 반도체 웨이퍼의 플라즈마 차지-업 방지방법을 설명하기 위한 것으로서, 도 1의 절단선Ⅰ-Ⅰ'에 따라 취해진 공정별 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 제 1실시예에 따른 반도체 웨이퍼(20)는 반도체 칩영역(A)들 및 반도체 칩영역(A)들과 접한 스크라이브라인 영역(B)들이 정의된다. 상기 반도체 웨이퍼(20)에는 반도체 칩영역(A)들을 덮되, 스크라이브라인 영역(B)들을 노출시키는 층간절연막(미도시)이 배치된다. 상기 층간절연막을 관통하여 상기 반도체 칩영역(A)들의 일부위와 접촉되도록 도전패턴(미도시)이 배치되고 상기 스크라이브라인 영역(B)들을 덮는 도전성 보조패턴(46)들이 배치된다. 상기 절연막과 상기 도전패턴/도전성 보조패턴(46)들은 교대로 적층된 구조를 가진다.
상술한 본 발명의 제 1실시예에 따른 반도체 웨이퍼의 플라즈마 차지-업 방지 방법에 대해 자세하게 알아보기로 한다.
도 2a에 도시된 바와 같이, 반도체 칩영역(A)들 및 스크라이브라인 영역(B)들이 정의된 반도체 웨이퍼(20)를 제공한다. 상기 웨이퍼(20)에 공지의 STI(Shallow Trench Isolation)공정을 통해 소자분리막(21)들을 형성한다. 소자분리막(21)들을 가진 웨이퍼 위에 게이트(23)들 및 소오스/드레인들을 형성한다. 여기서, 상기 소오스/드레인들은 편의상 생략하기로 한다. 상기 소자분리막(21)들 및 게이트(23)들은 선택적으로 반도체 칩영역(A)의 웨이퍼에 형성한다.
플라즈마 공정챔버(51) 내에서 상기 게이트(23)를 가진 반도체 웨이퍼 위에 제 1층간절연막(25)을 형성한다. 상기 플라즈마 공정챔버(51)는 내부에 상부전극(53) 및 하부전극(55)이 일정간격으로 배치된다. 상기 하부전극(55) 위에는 상기 게이트(23)를 가진 반도체 웨이퍼를 위치시키고, 챔버(51) 내로 증착가스를 공급하면서 고주파에너지를 공급한다. 상기 고주파에너지에 의하여 증착가스를 이온화시켜 웨이퍼 표면의 막과 반응되도록 하여 제 1층간절연막(25)을 형성한다. 상기 제 1층간절연막(25)은 HDP(High Density Plasma)산화막으로 형성한다. 여기서, 본 발명의 제 1실시예에서는 제 1층간절연막(25)으로 HDP산화막을 형성하는 것을 예로 들었으나, 플라즈마 방식이 아닌 HTO(High Temperature Oxide)막으로 형성할 수도 있다. 이밖에, 제 1층간절연막(25)으로 공지의 기술을 통해 산화막 계열의 막을 이용할 수 있다. 상기 제 1층간절연막(25)을 선택적으로 식각하여 상기 반도체 칩영역(A)들의 웨이퍼를 덮고 상기 스크라이브라인 영역(B)들의 웨이퍼를 노출시킨다. 상기 제 1층간절연막(25)을 선택적으로 식각하는 공정은 플라즈마 공정챔버(51) 내에서 플라즈마 식각공정으로 진행할 수도 있고, 공지의 식각공정으로 진행할 수 있다.
도 2b에 도시된 바와 같이, 다시 상기 챔버(51) 내에서 상기 제 1층간절연막을 선택적으로 플라즈마 식각하여 상기 반도체 칩영역(A)들의 웨이퍼의 소정 부위를 노출시키는 제 1콘택홀(26)들을 형성한다. 이때, 상기 플라즈마 식각 공정 중 발생되는 다량의 전하는 노출된 스크라이브라인 영역(B)들의 웨이퍼를 통해 디스차 지된다. 따라서, 반도체 칩영역(A)들 내 전도성있는 게이트(23)들 부근(A부분)에 다량의 전하가 트랩되어 축적되는 현상이 방지될 수 있다.
도 2c에 도시된 바와 같이, 상기 제 1콘택홀(26)들을 가진 웨이퍼 위에 제 1도전막(27)을 형성한다. 상기 제 1도전막(27)은 PECVD공정으로 형성할 수 있다. 상기 제 1도전막(27)을 PECVD공정으로 형성할 경우, 발생된 다량의 전하는 상기 스크라이브라인 영역(B) 상의 제 1도전막을 통해 디스차지될 수 있다. 상기 제 1도전막(27)은 W(Tungsten)막으로 형성한다. 상기 제 1도전막(27)을 형성하기 이전에 베리어 금속막(미도시)을 형성할 수도 있다. 상기 베리어 금속막은 PECVD공정으로 형성할 수 있다. 상기 베리어 금속막은 TiN막으로 형성한다.
도 2d에 도시된 바와 같이, 상기 제 1도전막을 선택적으로 플라즈마 식각하여 상기 반도체 칩영역(A)들의 웨이퍼에 제 1콘택홀(26)들을 덮는 비트라인(27P1)들을 형성하는 동시에 상기 스크라이브라인 영역(B)들의 웨이퍼를 덮는 제1도전성 보조패턴(27P2)들을 형성한다. 상기 제 1도전막의 플라즈마 식각 공정 중 발생되는 전하는 제 1도전막이 전부 식각되기 이전에 전하 양의 대부분이 스크라이브라인 영역(B)들 상의 제 1도전막을 통해 웨이퍼 하부로 디스차지될 수 있다. 따라서, 상기 반도체 칩영역(A)들의 웨이퍼에 다량의 전하가 축적되는 현상이 방지될 수 있다.
도 2e에 도시된 바와 같이, 상기 비트라인(27P1)들 및 제 1도전성 보조패턴(27P2)들을 가진 웨이퍼 위에 제 2층간절연막(29)을 형성한다. 상기 제 2층간절연막(29)은, 제 1층간절연막과 마찬가지로, HTO막 및 HDP산화막을 포함하여 산화막 계열의 막으로 형성한다. 상기 제 2층간절연막(29)을 식각하여 상기 반도체 칩영역 (A)들의 웨이퍼를 덮고 상기 스크라이브라인 영역(B)들의 제 1도전성 보조패턴(27P2)들을 노출시킨다. 상기 제 2층간절연막(29)을 선택적으로 식각하는 공정은 플라즈마 공정챔버(51) 내에서 플라즈마 식각공정으로 진행할 수도 있고, 공지의 식각공정으로 진행할 수 있다.
도 2f에 도시된 바와 같이, 다시 상기 챔버 내에서 상기 제 2층간절연막(29)을 플라즈마 식각하여 상기 반도체 칩영역(A)들의 웨이퍼의 일부위를 노출시키는 제 2콘택홀(30)들을 형성한다. 이때, 상기 제 2층간절연막(29)을 플라즈마 식각하는 중 발생되는 다량의 전하는 스크라이브라인 영역(B)들 상의 제 1도전성 보조패턴(27P2)들을 통해 웨이퍼 하부로 디스차지된다. 따라서, 상기 반도체 칩영역(A)들의 웨이퍼에 다량의 전하가 축적되는 현상이 방지될 수 있다.
도 2g에 도시된 바와 같이, 상기 제 2콘택홀(30)을 가진 웨이퍼 위에 제 2도전막(31)을 형성한다. 상기 제 2도전막(31)은 다결정실리콘막 또는 금속막으로 형성한다. 상기 금속막은 PECVD공정으로 형성한다.
도 2h에 도시된 바와 같이, 상기 제 2도전막을 플라즈마 식각하여 상기 반도체 칩영역(A)들의 제 2콘택홀(30)들을 덮는 매립 콘택 플러그(31P1)들을 형성하고, 이와 동시에 상기 스크라이브라인 영역(B)들 상의 제 1도전성 보조패턴(27P2)들 및 제 2층간절연막의 측벽을 덮는 제 2도전성 보조패턴(31P2)들을 형성한다.
도 2i에 도시된 바와 같이, 상기 매립 콘택 플러그(31P1)들 및 상기 제 2도전성 보조패턴(31P2)들을 가진 웨이퍼 위에 스토리지 노드(35), 유전막(37) 및 플레이트(39)를 차례로 형성하여 커패시터 제조를 완료한다. 상기 스토리지 노드(35) 는 상기 매립 콘택 플러그(31P2)들과 적어도 일부위가 전기적으로 연결되도록 형성한다. 상기 커패시터를 가진 웨이퍼 위에 제 3층간절연막(41)을 형성한다. 상기 제 3층간절연막(41)을 선택적으로 식각하여 상기 반도체 칩영역(A)들의 웨이퍼를 덮고 상기 스크라이브라인 영역(B)들의 제 2도전성 보조패턴(31P2)들을 노출시킨다. 상기 제 3층간절연막(41)을 선택적으로 식각하는 공정은 플라즈마 공정챔버(51) 내에서 플라즈마 식각공정으로 진행할 수도 있고, 공지의 식각공정으로 진행할 수 있다.
도 2j에 도시된 바와 같이, 상기 제 3층간절연막(41)을 선택적으로 플라즈마 식각하여 상기 비트라인(27P1), 웨이퍼의 일부위 및 게이트(23)를 노출시키는 각각의 제 3콘택홀(42)들을 형성한다. 이때, 상기 제 3층간절연막의 플라즈마 식각 공정 중 발생되는 다량의 전하는 상기 스크라이브라인 영역(B)들에 배치된 제 2, 제1 도전성 보조패턴(31P2, 27P2)들을 통해 웨이퍼 하부로 디스차지 된다. 따라서, 상기 제 3층간절연막의 플라즈마 식각 공정 중 발생되는 다량의 전하가 상기 반도체 칩영역(A)들의 웨이퍼 상에 다량 트랩되어 축적되는 현상이 방지될 수 있다.
도 2k에 도시된 바와 같이, 상기 3콘택홀(42)들을 가진 웨이퍼 위에 제 4도전막(43)을 형성한다. 상기 제 4도전막(43)은 PECVD공정으로 형성한다. 상기 제 4도전막(43)은 금속막으로 형성한다.
도 2l에 도시된 바와 같이, 상기 제 4도전막을 플라즈마 식각하여 상기 각각의 제 3콘택홀(42)들을 덮는 각각의 플러그(43P1)들을 형성하고, 상기 플러그(43P2)들 형성과 동시에 상기 스크라이브라인 영역(B)들의 제 3층간절연막(41)의 측벽 및 제 2도전성 보조패턴(31P2)을 덮는 제 3도전성 보조패턴(43P2)을 형성한다.
도 2m에 도시된 바와 같이, 상기 플러그(43P2)들 및 제 3도전성 보조패턴(43P2)들을 갖는 웨이퍼 위에 제 4도전막(미도시)을 형성한다. 상기 제 4도전막을 플라즈마 식각하여 상기 반도체 칩영역(A)들 상의 플러그(43P2)들을 각각 덮는 각각의 금속배선(45P2)들을 형성하고, 금속배선(45P2)들 형성과 동시에 상기 스크라이브라인 영역(B)들 상의 제 3도전성 보조패턴(43P2)들을 덮는 제 4도전성 보조패턴(45P2)들을 형성한다. 한편, 도 2m에서 미설명된 도면부호 46은 상기 제 1도전성 보조패턴(27P2), 제 2도전성 보조패턴(31P2), 제 3도전성 보조패턴(43P2) 및 제 4도전성 보조패턴(45P2)를 총칭한 것이다.
이하에서는 첨부한 도면들을 참조하여 본 발명의 제 2실시예에 대해 설명하기로 한다.
도 3은 본 발명의 제 2실시예에 따른 반도체 웨이퍼의 일부를 확대하여 보인 평면도이다. 또한, 도 4a 내지 도 4m은 본 발명의 제 2실시예에 따른 플라즈마 공정에서의 차지-업을 방지하는 방법을 설명하기 위한 것으로서, 도 3의 절단선Ⅱ-Ⅱ'에 따라 취해진 공정별 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 제 2실시예에 따른 반도체 웨이퍼(120)는 반도체 칩영역(C)들 및 반도체 칩영역(C)들과 접한 스크라이브라인 영역(D)들이 정의된다. 상기 반도체 웨이퍼(120)에는 반도체 칩영역(C)들을 덮되, 스크라이브라인 영역(D)들을 노출시키는 층간절연막(미도시)이 배치된다. 상기 층간절연막을 관 통하여 상기 반도체 칩영역(C)들의 일부위와 접촉되도록 도전패턴(미도시)이 배치되고 상기 노출된 스크라이브라인 영역(D)들의 일부위를 덮는 도전성 보조패턴(145P2)들이 배치된다. 상기 절연막과 상기 도전패턴/도전성 보조패턴(145P2)들은 교대로 적층된 구조를 가진다.
상술한 본 발명의 제 2실시예에 따른 반도체 웨이퍼의 플라즈마 차지-업 방지 방법에 대해 자세하게 알아보기로 한다.
도 4a에 도시된 바와 같이, 반도체 칩영역(C)들 및 스크라이브라인 영역(D)들이 정의된 반도체 웨이퍼(120)를 제공한다. 상기 웨이퍼(120)에 공지의 STI공정을 통해 소자분리막1(21)들을 형성한다. 상기 소자분리막(121)들을 가진 웨이퍼 위에 게이트(123)들을 형성한다. 여기서, 상기 소오스/드레인들은 편의상 생략하기로 한다. 상기 소자분리막(121)들 및 게이트(123)들은 선택적으로 반도체 칩영역(C)들의 웨이퍼에 형성한다.
플라즈마 공정 챔버(151)에서 상기 게이트(123)를 가진 반도체 웨이퍼 위에 제 1층간절연막(125)을 형성한다. 상기 제 1층간절연막(125)은 HDP산화막으로 형성한다. 상기 제 1층간절연막(125)은 상기 HDP산화막 외에도 HTO막으로 형성할 수도 있다. 플라즈마 공정 챔버(151)에서 상기 제 1층간절연막(25)을 선택적으로 식각하여 상기 반도체 칩영역(C)들의 웨이퍼를 덮고 상기 스크라이브라인 영역(D)들의 웨이퍼를 노출시킨다. 좀 더 구체적으로, 플라즈마 공정 챔버(미도시) 내로 상기 제 2층간절연막(125)을 가진 웨이퍼를 위치시키고, 삭각가스를 공급하면서 고주파에너지를 공급하여 이 고주파에너지에 의하여 식각가스를 이온화시켜 이온화된 식각가 스가 웨이퍼 표면의 막과 반응되도록 하여 식각이 진행된다. 상기 제 1층간절연막(125)을 선택적으로 식각하는 공정은 플라즈마 공정챔버(51) 내에서 플라즈마 식각공정으로 진행하는 것 외에도, 공지의 식각공정으로 진행할 수 있다.
도 4b에 도시된 바와 같이, 다시 상기 챔버 내에서 상기 제 1층간절연막을 선택적으로 플라즈마 식각하여 상기 반도체 칩영역(C)들의 웨이퍼의 소정 부위를 노출시키는 제 1콘택홀(126)들을 형성한다. 이때, 상기 플라즈마 식각 공정 중 발생되는 다량의 전하는 노출된 스크라이브라인 영역(D)들의 웨이퍼를 통해 디스차지된다. 따라서, 반도체 칩영역(C)들 내 전도성있는 게이트(123)들 부근에 다량의 전하가 트랩되어 축적되는 현상이 방지될 수 있다.
도 4c에 도시된 바와 같이, 상기 플라즈마 챔버(151) 내에서 상기 제 1콘택홀(126)들을 가진 웨이퍼 위에 제 1도전막(127)을 형성한다. 상기 제 1도전막(127)은 PECVD공정으로 형성할 수 있다. 상기 제 1도전막(127)을 PECVD공정으로 형성할 경우, 발생된 다량의 전하는 상기 스크라이브라인 영역(D) 상의 제 1도전막을 통해 디스차지될 수 있다. 상기 제 1도전막(127)은 W(Tungsten)막으로 형성한다. 상기 제 1도전막(127)을 형성하기 이전에 베리어 금속막(미도시)을 형성할 수도 있다. 상기 베리어 금속막은 PECVD공정으로 형성할 수 있다. 상기 베리어 금속막은 TiN막으로 형성한다.
도 4d에 도시된 바와 같이, 상기 플라즈마 챔버(151) 내에서 상기 제 1도전막을 선택적으로 플라즈마 식각하여 상기 반도체 칩영역(C)들의 웨이퍼에 제 1콘택홀(126)들을 덮는 비트라인(127P1)들을 형성하는 동시에 상기 스크라이브라인 영역 (D)들의 일부위를 덮는 제 1도전성 보조패턴(127P2)들을 형성한다. 상기 제 1도전성 보조패턴(127P2)은 상기 스크라이브라인 영역(D)들 상에 라인 형상으로 형성한다. 상기 제 1도전성 보조패턴(127P2)은 상기 스크라이브라인 영역(D)들 상에 적어도 하나 이상 배치되도록 형성한다. 상기 제 1도전막의 플라즈마 식각 공정 중 발생되는 전하는 제 1도전막이 전부 식각되기 이전에 전하 양의 대부분이 스크라이브라인 영역(D)들 상의 제 1도전막을 통해 웨이퍼 하부로 디스차지될 수 있다. 따라서, 상기 반도체 칩영역(C)들의 웨이퍼에 다량의 전하가 축적되는 현상이 방지될 수 있다.
도 4e에 도시된 바와 같이, 상기 플라즈마 챔버(151) 내에서 비트라인(127P1)들 및 제 1도전성 보조패턴(127P2)들을 가진 웨이퍼 위에 제 2층간절연막(129)을 형성한다. 상기 제 2층간절연막(129)은, 제 1층간절연막과 마찬가지로, HTO막 및 HDP산화막을 포함한 산화막 계열로 형성한다. 상기 제 2층간절연막(129)을 식각하여 상기 반도체 칩영역(C)들의 웨이퍼를 덮고 상기 스크라이브라인 영역(D)들의 제 1도전성 보조패턴(127P2)들을 노출시킨다. 상기 제 2층간절연막(129)의 식각공정은 플라즈마 식각 공정 또는 통상의 식각공정으로 진행할 수 있다.
도 4f에 도시된 바와 같이, 다시 상기 챔버(151) 내에서 상기 제 2층간절연막(129)을 플라즈마 식각하여 상기 반도체 칩영역(C)들의 웨이퍼의 일부위를 노출시키는 제 2콘택홀(130)들을 형성한다. 이때, 상기 제 2층간절연막(129)을 플라즈마 식각하는 중 발생되는 다량의 전하는 스크라이브라인 영역(C)들 상의 제 1도전성 보조패턴(127P2)들을 통해 웨이퍼 하부로 디스차지된다. 따라서, 상기 반도체 칩영역(C)들의 웨이퍼에 다량의 전하가 축적되는 현상이 방지될 수 있다.
도 4g에 도시된 바와 같이, 상기 제 2콘택홀(130)을 가진 웨이퍼 위에 제 2도전막(131)을 형성한다. 상기 제 2도전막(131)은 다결정실리콘막 또는 금속막으로 형성한다. 상기 금속막은 PECVD공정으로 형성한다.
도 4h에 도시된 바와 같이, 상기 제 2도전막을 플라즈마 식각하여 상기 반도체 칩영역(C)들의 제 2콘택홀(130)들을 덮는 매립 콘택 플러그(131P1)들을 형성하고, 이와 동시에 상기 제 1도전성 보조패턴(127P2)들을 덮는 제 2도전성 보조패턴(131P2)들을 형성한다.
도 4i에 도시된 바와 같이, 상기 매립 콘택 플러그(131P1)들 및 상기 제 2도전성 보조패턴(131P2)들을 가진 웨이퍼 위에 스토리지 노드(135), 유전막(137) 및 플레이트(139)를 차례로 형성하여 커패시터 제조를 완료한다. 상기 스토리지 노드(135)는 상기 매립 콘택 플러그(131P2)들과 적어도 일부위가 전기적으로 연결되도록 형성한다. 상기 커패시터를 가진 웨이퍼 위에 제 3층간절연막(141)을 형성한다. 상기 제 3층간절연막(141)을 선택적으로 식각하여 상기 반도체 칩영역(C)들의 웨이퍼를 덮고 상기 스크라이브라인 영역(D)의 제 2도전성 보조패턴(131P2)들을 노출시킨다. 상기 제 3층간절연막(141)을 선택적으로 식각하는 공정은 플라즈마 공정챔버(151) 내에서 플라즈마 식각공정으로 진행할 수도 있고, 공지의 식각공정으로 진행할 수 있다.
도 4j에 도시된 바와 같이, 상기 챔버(151) 내에서 상기 제 3층간절연막(141)을 선택적으로 플라즈마 식각하여 상기 비트라인(127P1), 웨이퍼의 일부위 및 게이트(123)를 노출시키는 각각의 제 3콘택홀(142)들을 형성한다. 이때, 상기 제 3층간절연막의 플라즈마 식각 공정 중 발생되는 다량의 전하는 상기 스크라이브라인 영역(D)들에 배치된 제 2, 제1 도전성 보조패턴(131P2, 27P2)들을 통해 웨이퍼 하부로 디스차지 된다. 따라서, 상기 제 3층간절연막의 플라즈마 식각 공정 중 발생되는 다량의 전하가 상기 반도체 칩영역(C)의 웨이퍼 상에 다량 트랩되어 축적되는 현상이 방지될 수 있다.
도 4k에 도시된 바와 같이, 상기 플라즈마 챔버(151) 내에서 상기 3콘택홀(142)들을 가진 웨이퍼 위에 제 4도전막(143)을 형성한다. 상기 제 4도전막(143)은 PECVD공정으로 형성한다. 상기 제 4도전막(143)은 금속막으로 형성한다.
도 4l에 도시된 바와 같이, 상기 플라즈마 챔버(151) 내에서 상기 제 4도전막을 플라즈마 식각하여 상기 각각의 제 3콘택홀(142)들을 덮는 각각의 플러그(143P1)들을 형성하고, 상기 플러그(143P2)들 형성과 동시에 상기 스크라이브라인 영역(D)상의 제 2도전성 보조패턴(131P2)들을 덮는 제 3도전성 보조패턴(143P2)들을 형성한다.
도 4m에 도시된 바와 같이, 상기 플러그(143P2)들 및 제 3도전성 보조패턴(143P2)들을 갖는 웨이퍼 위에 제 4도전막(미도시)을 형성한다. 상기 제 4도전막을 플라즈마 식각하여 상기 반도체 칩영역(C)들 상의 플러그(143P2)들을 각각 덮는 각각의 금속배선(145P2)들을 형성하고, 금속배선(145P2)들 형성과 동시에 상기 스크라이브라인 영역(D)들 상의 제 3도전성 보조패턴(143P2)들을 덮는 제 4도전성 보조패턴(145P2)들을 형성한다.
한편, 도 4m에서 미설명된 도면부호 146은 도전성 보조패턴으로서, 차례로 적층된 상기 제 1도전성 보조패턴(127P2), 제 2도전성 보조패턴(131P2), 제 3도전성 보조패턴(143P2) 및 제 4도전성 보조패턴(145P2)를 포함한다. 상기 도전성 보조패턴(146)은 상기 스크라이브라인 영역에 적어도 하나 이상 배치된다. 상기 도전성 보조패턴(146)은 일방향으로 솟도록 차례로 적층된 구조를 가짐으로써, 피뢰침 효과를 얻을 수 있다.
한편, 본 발명의 제 1및 제 2실시예에서는, 스크라이브라인 영역들의 웨이퍼에 형성되는 테스트패턴, 정렬키 등의 패턴 등을 제외한 나머지 스크라이브라인 영역들만 식각하여 오픈시키고, 이러한 오픈된 스크라이브라인 영역에만 한정하여 도전성 보조패턴들을 형성한 것이다.
본 발명에 따르면, 층간절연막을 식각하여 먼저 스크라이브라인 영역의 웨이퍼를 노출시킨 다음, 다시 층간절연막을 플라즈마 식각하여 반도체 칩영역의 층간절연막 내에 콘택홀을 형성함으로써, 상기 노출된 스크라이브라인 영역을 통해 플라즈마 식각 공정 중 발생된 다량의 전하를 디스차지할 수 있다. 또한, 본 발명은 스크라이브라인 영역의 적어도 일부위를 덮는 도전성있는 도전성 보조패턴을 형성함으로써, 상기 도전성 보조패턴을 통해 플라즈마 식각 공정 중 발생된 다량의 전하를 디스차지할 수 있다.
따라서, 본 발명은 플라즈마로 인하여 다량의 전하가 전도성이 있는 도전 패턴 부근에 트랩되어 전하가 축적되는 차지-업 현상을 방지할 수 있어, 제품의 신뢰 성을 향상시킬 수 있다.
한편, 본 발명에 따르면, 플라즈마로 인하여 다량의 전하가 전도성이 있는 도전 패턴 부근에 트랩되어 전하가 축적되는 차지-업 현상을 방지할 수 있는 반도체 웨이퍼를 제공할 수 있다.

Claims (22)

  1. 반도체 칩영역과 스크라이브라인 영역이 정의된 반도체 웨이퍼를 제공하는 제 1공정;
    상기 웨이퍼 위에 층간절연막을 형성하는 제 2공정;
    상기 층간절연막을 선택적으로 식각하여 상기 스크라이브라인 영역을 노출시키는 제 3공정;
    상기 층간절연막을 선택적으로 플라즈마 식각하여 상기 반도체 칩영역의 일부위를 노출시키는 콘택홀을 형성하며, 이와 동시에 상기 노출된 스크라이브라인 영역을 통해 상기 플라즈마 식각 공정 중 발생된 전하가 디스차지되는 제 4공정;
    상기 콘택홀을 가진 웨이퍼 위에 도전막을 형성하는 제 5공정;및
    상기 도전막을 선택적으로 플라즈마 식각하여 상기 콘택홀을 덮는 도전패턴을 형성하는 동시에, 상기 스크라이브라인 영역의 적어도 일부위를 덮는 도전성 보조패턴을 형성하는 제 6공정을 포함하는 반도체 웨이퍼의 플라즈마 차지-업 방지 방법.
  2. 삭제
  3. 제 1항에 있어서, 상기 도전패턴은 비트라인, 플러그 및 금속배선 중 어느 하나인 것을 특징으로 하는 반도체 웨이퍼의 플라즈마 차지-업 방지 방법.
  4. 제 1항에 있어서, 상기 도전성 보조패턴은 상기 스크라이브라인 영역 상에 상기 스크라이브라인 영역의 적어도 일부위를 덮는 라인 형태로 형성하는 것을 특징으로 하는 반도체 웨이퍼의 플라즈마 차지-업 방지 방법.
  5. 제 1항에 있어서, 상기 제 2공정에서 제 6공정까지 반복 시행하여 상기 도전성 보조패턴을 다층 적층 구조로 형성하는 것을 특징으로 하는 반도체 웨이퍼의 플라즈마 차지-업 방지 방법.
  6. 반도체 칩영역을 덮되, 상기 반도체 칩영역 사이의 스크라이브라인 영역을 노출시키는 제 1층간절연막과,
    상기 제 1층간절연막을 관통하여 상기 반도체 칩영역과 전기적으로 연결되도록 배치된 제 1도전패턴 및 상기 노출된 스크라이브라인 영역의 적어도 일부위를 덮는 제 1도전성 보조패턴을 포함한 것을 특징으로 하는 반도체 웨이퍼.
  7. 제 6항에 있어서, 상기 제 1도전패턴과 상기 제 1도전성 보조패턴은 동일 막으로 패터닝된 것을 특징으로 하는 반도체 웨이퍼.
  8. 제 6항에 있어서, 상기 제 1도전패턴은 비트라인, 플러그 및 금속배선 중 어 느 하나인 것을 특징으로 하는 반도체 웨이퍼.
  9. 제 6항에 있어서, 상기 제 1도전성 보조패턴은 상기 스크라이브라인 영역 상에 적어도 하나 이상 배열되는 것을 특징으로 하는 반도체 웨이퍼.
  10. 제 6항에 있어서, 상기 제 1도전성 보조패턴은 상기 스크라이브라인 영역 상에 상기 스크라이브라인 영역의 적어도 일부위를 덮는 라인 형태로 배치된 것을 특징으로 하는 반도체 웨이퍼.
  11. 제 6항에 있어서, 상기 제 1도전패턴을 갖는 웨이퍼의 상기 반도체 칩영역 상에 상기 제 1도전성 보조패턴을 포함한 스크라이브라인 영역을 노출시키는 제 2층간절연막과,
    상기 제 2층간절연막 및 제 1층간절연막을 관통하여 상기 반도체 칩영역과 전기적으로 연결되도록 배치된 제 2도전패턴 및 상기 제 1도전성 보조패턴 상부에 적층된 제 2도전성 보조패턴을 더 포함한 반도체 웨이퍼.
  12. 제 11항에 있어서, 상기 제 2도전패턴 및 상기 제 2도전성 보조패턴은 동일 막으로 패터닝된 것을 특징으로 하는 반도체 웨이퍼.
  13. 제 11항에 있어서, 상기 제 1도전패턴은 비트라인이고, 상기 제 2도전패턴은 플러그인 것을 특징으로 하는 반도체 웨이퍼.
  14. 제 11항에 있어서, 상기 제 1도전패턴은 플러그이고, 상기 제 2도전패턴은 금속배선인 것을 특징으로 하는 반도체 웨이퍼.
  15. 제 11항에 있어서, 상기 제1도전성 보조패턴 및 상기 제 2도전성 보조패턴은 상기 스크라이브라인 영역 상에 적어도 하나 이상 배열된 것을 특징으로 하는 반도체 웨이퍼.
  16. 반도체 칩영역을 덮되, 상기 반도체 칩영역 사이의 스크라이브라인 영역을 노출시키는 제 1층간절연막과,
    상기 제 1층간절연막을 관통하여 상기 반도체 칩영역과 전기적으로 연결되도록 배치된 비트라인 및 상기 노출된 스크라이브라인 영역의 적어도 일부위를 덮는 제 1도전성 보조패턴과,
    상기 비트라인을 갖는 웨이퍼의 상기 반도체 칩영역 상에 상기 제 1도전성 보조패턴을 포함한 스크라이브라인 영역을 노출시키는 제 2층간절연막과,
    상기 제 2층간절연막 및 제 1층간절연막을 관통하여 상기 반도체 칩영역과 전기적으로 연결되도록 배치된 매립 콘택 플러그 및 상기 제 1도전성 보조패턴 상부에 적층된 제 2도전성 보조패턴과,
    상기 제 2층간절연막 상에 배치되어 상기 매립 콘택 플러그와 연결되는 커패 시터를 포함한 것을 특징으로 하는 반도체 웨이퍼.
  17. 제 16항에 있어서, 상기 비트라인과 상기 제1도전성 보조패턴은 동일 막으로 패터닝된 것을 특징으로 하는 반도체 웨이퍼.
  18. 제 16항에 있어서, 상기 매립 콘택 플러그와 상기 제 2도전성 보조패턴은 동일막으로 패터닝된 것을 특징으로 하는 반도체 웨이퍼.
  19. 제 18항에 있어서, 상기 매립 콘택 플러그와 상기 제 2도전성 보조패턴은 금속막인 것을 특징으로 하는 반도체 웨이퍼.
  20. 제 16항에 있어서, 상기 커패시터를 가진 웨이퍼의 상기 반도체 칩영역 상에 상기 제 2도전성 보조패턴을 포함한 스크라이브라인 영역을 노출시키는 제 3층간절연막과,
    상기 제 3, 제 2 및 제 1층간절연막을 관통하여 상기 반도체 칩영역과 전기적으로 연결되도록 배치된 플러그 및 상기 제 2도전성 보조패턴 상부에 적층된 제 3도전성 보조패턴과,
    상기 제 3층간절연막 상에 플러그와 전기적으로 연결되도록 배치된 금속배선 및 상기 제 3도전성 보조패턴 상부에 적층된 제 4도전성 보조패턴을 더 포함한 반도체 웨이퍼.
  21. 제 20항에 있어서, 상기 플러그 및 상기 제 3도전성 보조패턴은 동일막으로 패터닝된 것을 특징으로 하는 반도체 웨이퍼.
  22. 제 20항에 있어서, 상기 금속배선 및 상기 제 4도전성 보조패턴은 동일막으로 패터닝된 것을 특징으로 하는 반도체 웨이퍼.
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