DE69219975T2

DE69219975T2 - Schutzvorrichtung gegen elektrostatische Entladungen mit reduziertem Leckstrom

Info

Publication number: DE69219975T2
Application number: DE69219975T
Authority: DE
Inventors: Athos Canclini; Marco Morelli; Franco Pellegrini
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1991-09-12
Filing date: 1992-09-17
Publication date: 1997-10-16
Anticipated expiration: 2012-09-18
Also published as: JPH06216321A; DE69219975D1; ITVA910030A0; EP0533640A1; ITVA910030A1; IT1253683B; EP0533640B1; US5510947A

Description

HINTERGRUND DER ERFINDUNG

Integrierte Schaltungen sind häufig bereitgestellt mit integrierten Schutzstrukturen gegen elektrische Entladungen von elektrostatischem Ursprung, welche einen äußeren Pin der integrierten Schaltung treffen können.
Das Basisprinzip des Betriebes einer elektrostatischen Entladungsschutzeinrichtung (ESD) besteht darin, Spannungsspitzen, welche an den Pins der integrierten Schaltung auftreten können, auf einen etablierten maximalen tolerierbaren Wert zu begrenzen bzw. zu beschränken, bestimmt durch das spezifische Herstellungsverfahren, um ein Zusammenbrechen der integrierten Strukturen zu verhindern, welche mit den jeweiligen Stiften verbunden bzw. geschaltet sind, und welche, bedingt durch ihre intrinsischen Merkmale, häufig nicht in der Lage sind, Spannungsspitzen zu tolerieren, welche größer sind als eine bestimmte Amplitude. Die Amplitude der Spannungsspitzen mit elektrostatischem Ursprung kann leicht mehrere KV erreichen, bei einer zugehörigen maximalen Energie in der Größenordnung von mehreren mJoule, z.B. gemäß dem sogenannten "Menschlichen Körpermodell (Human Body Model)". Angesichts der Tatsache, daß die Anstiegszeit dieser Spitzen typischerweise ein Paar Nanosekunden (ns) beträgt, muß die Reaktionszeit der Schutzstruktur extrem schnell sein. Üblicherweise sind die integrierten Strukturen, welche verwendet werden zum Implementieren eines ESD-Schutzes, gebildet aus Zener-Dioden, SCR, und lateral NPN-Strukturen mit einer Widerstandsverbindung bzw. -schaltung zwischen Basis und Emitter. Eine integrierte Struktur gemäß dem Stand der Technik dieses letzteren Types, wie in Figur 1 angedeutet, weist die Konfiguration eines Lateral-NPN-Transistors auf, bei welchem der Basisbereich mit dem Emitterbereich über einen Widerstandspfad verbunden ist. Die Struktur kann als eine Diode betrachtet werden, gebildet durch die Basis/Kollektorverbindung bzw. dem Basis/Kollektorverbindungspunkt, welcher ein Spannungs/Strommerkmal bzw. -charakteristik zeigt mit einer gut definierten Zone, welche eine negative Neigung in dem ersten Quadranten aufweist.
Andere äquivalente elektrische Schemata der integrierten Struktur von Figur 1 gemäß dem Stand der Technik sind in den Figuren 2A und 2B gezeigt, wobei zum Zwecke der Vereinfachung die Struktur von Figur 1 gemäß dem Stand der Technik symbolartig angedeutet werden kann mittels eines Diodensymboles, umgeben von einem Kreis zusammen mit einem Sternchen, wie in Figur 2C angedeutet.
Üblicherweise wird in der Literatur diese Entladungsstruktur gemäß dem Stand der Technik einfach als "Lateral-NPN" bezeichnet, wobei verstanden wird, daß die NPN-Struktur eine Widerstandsverbindung zwischen Basis- und Emitterbereichen umfaßt, wenn ausgestaltet zur Verwendung als eine ESD-Schutzeinrichtung.
Des weiteren müssen einige Pins der integrierten Schaltungen (z.B. ein Eingangspin) in der Lage sein, negative Spannungen mit Bezug auf Erdung handzuhaben bzw. bei diesen Spannungen betrieben zu werden (d.h. unter Erdung) und/oder mit Spannungen, welche höher sind als die Zufuhrspannung, wie es dem Durchschnittsfachmann wohlbekannt ist. Eine ESD-Schutzeinrichtung kann auch für diese Stifte bzw. Pins implementiert werden; eine solche Einrichtung gemäß dem Stand der Technik ist symbolisch in Figur 3 gezeigt. Bei solchen Einrichtungen gemäß dem Stand der Technik ist die erste Schutzeinrichtung implementiert durch Verwendung von zwei Zener-Dioden, Z1 und Z2, oder zwei Lateral-NPNs mit einer Widerstandsverbindung zwischen Basis und Emitter, und zwar in Serie geschaltet und entgegengesetzt zueinander zwischen dem zu schützenden (Eingangs)-Pin und einem Substrat der integrierten Schaltung, welches mit der Erde bzw. Erdung verbunden ist.
Dieser Typ von integrierter Schutzstruktur gemäß dem Stand der Technik weist mehrere Nachteile auf, in Verbindung mit dem Triggern eines intrinsisch parasitären Transistors, welcher die Struktur unbrauchbar für integrierte Schaltungen gestaltet, wobei eine sehr geringe Stromabsorption der ESD-Schutzstruktur gesichert sein muß; z.B. in dem Fall eines Eingangspins eines Operationsverstärkers. Figuren 4 und 5 zeigen schematisch eine integrierte Schutzstruktur gemäß dem Stand der Technik, realisiert in einer integrierten Schaltung mit einer typischen Verbindungs- bzw. Verbindungspunktisolationsarchitektur und umfassend ein p-Typ halbleitendes Substrat und eine n-Typ Epitaxiallage, wobei die verschiedenen Einrichtungen gebildet sind innerhalb von Bereichen der n-Typ Epitaxiallage lateralwärts definiert durch p + Isolationsdiffusionen. Sowohl in Figur 4 als auch in Figur 5 liegt ein PNP parasitärer Transistor (PNPparas.) vor, intrinsisch für die integrierte Schutzstruktur Z2.
In diesem Fall ist der Basisstrom des parasitären Transistors gebildet durch den Leckagestrom (Ileak) der Diffusionen, welche die zwei Zener-Dioden Z1 und Z2 realisieren, neben bzw. zusätzlich zu dem intrinsischen Leckagestrom der Z2- Diode und dem Gesamtstrom, aufgenommen durch die ESD-Schutzstruktur über den geschützten Pin. Dieser Gesamtstrom wird angegeben durch die folgende Gleichung:
Itot = Ileaktot x G
wobei G die Spannungsverstärkung des parasitären Transistors ist, welcher intrinsisch für die integrierte ESD-Schutzstruktur ist.
Als eine Folge des Stromes, welcher aufgenommen bzw. angesaugt (oder injiziert) ist, durch bzw. über den relativen Pin der integrierten Schaltung, repräsentiert der Strom einen intrinsischen Leckagestrom, welcher verstärkt wird durch den parasitären Transistor, und kann daher untolerierbare Pegel für einige Anwendungen erreichen. Ein parasitärer PNP-Transistor liegt ebenfalls vor innerhalb der integrierten Struktur eines Lateral-NPN und ist bereitgestellt mit einer resistiven bzw. Widerstandsverbindung zwischen Basis und Emitter, und zwar verwendbar anstelle der Zener-Struktur als ein Entladungselement, wie symbolisiert in Figur 1 gezeigt.
Die FR-A-2,590,726 offenbart eine Ausgangshalbbrückenstufe, welche ein Paar von umgekehrt vorgespannten Dioden verwendet, geschaltet jeweils zwischen den Ausgangsknoten und die Zufuhrschienen, zum Bereitstellen eines Rezirkulationspfades für den Entladungsstrom einer induktiven äußeren Last bzw. eines induktiven äußeren Verbrauchers, angetrieben durch die Stufe.
Die US-A-4,302,792 offenbart eine Anordnung, welche ein paar von komplementären Transistoren verwendet, vorgespannt durch Referenzspannungsquellen zum Schützen eines Schaltungsknotens gegen eine elektrostatische Entladung und zum Bilden einer Spannungsvorspannung des Knotens. Ein Vorspannwiderstand ist zwischen den Knoten und einer Vorspannspannungsquelle zum Vorspannen der Basis eines Transistors geschaltet, welcher mit dem Knoten verbunden ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Dementsprechend ist es eine generelle Aufgabe der vorliegenden Erfindung, eine Schaltungsanordnung bereitzustellen, welche einfach realisiert werden kann, und welche insbesondere den Verstärkungseffekt eines intrinsisch parasitären Transistors für den intrinsischen Leckagestrom einer besonderen ESD-Schutzstruktur minimiert bzw. praktisch auf Null setzt.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Schutzstruktur bereitzustellen, welche verwendbar ist mit spezifischen Typen von Pins bzw. Stiften bzw. Anschlußstiften einer integrierten Schaltung, wenn ein niedriger Leckagestrom gesichert werden muß.
Eine integrierte Struktur gemäß der vorliegenden Erfindung ist in Anspruch 1 definiert.
Ein Verfahren zum Schützen integrierter Komponenten gemäß der vorliegenden Erfindung ist in Anspruch 6 definiert.
Diese Aufgaben und weitere Vorteile der vorliegenden Erfindung werden erreicht durch Verwendung eines Vorspann- bzw. Biasing-Elementes, geschaltet bzw. verbunden zwischen einem Verbindungsknoten zwischen zwei Entladungselementen der ESD-Schutzstrukturen (wie z.B. zwei Zener-Dioden entgegengesetzt zueinander oder zwischen zwei Lateral-NPN-Strukturen mit einer Widerstands- bzw. resistiven Verbindung bzw. Schaltung zwischen Basis und Emitter, und welche mit einem Basisbereich eines intrinsisch parasitären Transistors zusammenfällt), und einem Schaltungsknoten, welcher bei einer bestimmten Spannung Vx gehalten wird mit einem Wert, welcher der folgenden Bedingung genügt:
Vx - Vfd > Vin(+)max (1)
wobei Vfd einen Spannungsabfall über das Vorspannelement repräsentiert, und wobei Vin(+)max die maximale Auslegungsspannung (positiv mit Bezug auf Erdung) repräsentiert, die der geschützte Pin erreichen bzw. annehmen wird während einem normalen Betrieb der Schaltung, um die Vorspannung der Basisemitterverbindung bzw. des Basisemitterverbindungspunktes des parasitären Transistors umzukehren, wodurch der Verstärkungseffekt aufgehoben bzw. ausgelöscht wird beim Auftreten des Gesamtleckagestromes der integrierten Anti-ESD-Schutzstruktur. Das Vorspannelement kann gebildet sein durch eine vorwärtig vorgespannte Diode oder eine funktionell äquivalente Struktur, wie z.B. eine Zener-Verbindung bzw. einen Zener-Verbindungspunkt oder eine Lateral-NPN-Struktur mit einer resistiven bzw. Widerstandsverbindung zwischen Basis und Emitter.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Wie oben angegeben, zeigen die Figuren 1, 2A, 2B und 2C eine integrierte Entladungsstruktur gemäß dem Stand der Technik, verwendet zum Implementieren von ESD-Schutz, gebildet aus einem Lateral-NPN-Transistor mit einer Widerstandsverbindung zwischen Basis und Emitter. Figuren 3, 4 und 5 zeigen schematisch ESD-Schutzstrukturen gemäß dem Stand der Technik für einen Pin einer integrierten Schaltung.
Figur 6 zeigt eine Ausführungsform einer verbesserten integrierten ESD-Schutzstruktur gemäß der vorliegenden Erfindung.
Figur 7 ist eine teilweise Darstellung einer integrierten Schaltung, z.B. eines Operationsverstärkers, bereitgestellt mit einer erfindungsgemäßen Schutzeinrichtung, insbesondere vorgesehen für zwei Eingangspins der integrierten Schaltung.
Figur 8 ist eine teilweise Darstellung einer integrierten Schaltung, ähnlich zu jener, welche in Figur 7 angedeutet ist, wobei die Anti-ESD-Schutzeinrichtung gemäß der Erfindung realisiert ist unter Verwendung von Lateral-NPN-Transistoren mit einer Widerstandsverbindung zwischen Basis und Emitter anstelle von Zener-Dioden.

DETAILLIERTE BESCHREIBUNG

Unter Bezugnahme auf die in Figur 6 gezeigte Schaltung umfaßt eine integrierte Anti-ESD-Schutzeinrichtung der Erfindung eine vorwärtig bzw. vorwärts vorgespannte Diode D1, funktionell geschaltet bzw. verbunden mit einem Knoten bei Vx-Potential, und in der Lage, die Basisemitterverbindung eines parasitären PNP-Transistors (PNPparas.) umgekehrt vorzuspannen (symbolartig angedeutet mittels gestrichelter Linien) der integrierten Schutzstruktur. Die Struktur umfaßt zwei Zener-Dioden Z1 und Z2, verwendet in Verbindung mit einer Diode D&sub1;, zum Nullsetzen bzw. Auslöschen bzw. Aufheben des Verstärkungseffektes für den Leckagestrom durch den intrinsischen parasitären PNP-Transistor. Solch ein Nullsetzungseffekt wird erreicht durch Verbinden bzw. Schalten der Vorspanndiode D1 mit einer Spannung Vx bei einem Pegel, welcher die oben angegebene Bedingung (1) erfüllen wird.
In der spezifischen Ausführungsform, welche in Figur 4 angedeutet ist, wie mit Bezug auf einen Eingangspin einer funktionellen bzw. Funktionsschaltung, kann, da unter normalen Betriebsbedingungen der integrierten Schaltung die Zener- Diode Z2 geschützt bzw. davon abgehalten werden muß zusammenzubrechen, wenn die angelegte Spannung an dem Eingangspin Vin auf den maximalen negativen Auslegungswert mit Bezug auf Erdung abfällt, die Vx-Spannung vorteilhafterweise einen Wert haben, welcher ebenfalls der folgenden Bedingung genügt:
Vbz1 > Vin(-) + (Vx-Vfd)
wobei Vbz1 der Spannungsabfall über die Zener-Diode Z1 ist.
Diese Berücksichtigungen bleiben ebenfalls gültig, wenn anstelle der Zener- Dioden Lateral-NPN-Strukturen mit einer Widerstandsverbindung zwischen Basis und Emitter verwendet werden.
Der Strom, welcher eventuell absorbiert/injiziert ist bzw. wird über den geschützten Pin durch die ESD-Schutzstruktur gemäß der Erfindung, wird ein reiner intrinsischer Leckagestrom bleiben, ohne jeglicher Verstärkungswirkung zu unterliegen, bedingt durch das Triggern eines intrinsisch parasitären Transistors.
Die Anti-ESD-Schutzstrukturen, wie sie verwendet bzw. bewirkt werden können an den Pins eines integrierten Operationsverstärkers, sind schematisch in Figur 7 gezeigt. In der gezeigten Anwendung sind die mittels der erfindungsgemäß verbesserten Struktur geschützten Pins die zwei Eingangsstifte: In(-) und In(+). In der Ausführungsform von Figur 7 ist das Vorspannelement die Zener-Diode Z8, welche dieselbe Funktion erfüllt wie die Diode D1 der in Figur 6 angedeuteten Schaltung. Der Spannungsknoten VDD, mit welchem die Vorspanndiode Z8 geschaltet bzw. verbunden ist, fällt in der Ausführungsform von Figur 7 mit dem Knoten Vx von Figur 6 zusammen. Diese Anordnung ist immer dann möglich, wenn eine maximale Auslegungsspannung für die zwei Eingangspins berücksichtigt wird, als niedriger als VDD-Vfd.
Wie es dem Durchschnittsfachmann offenkundig sein sollte, wird die besondere Konfiguration der ESD-Schutzstruktur sämtliche Pins vor positiven und negativen Entladungen schützen, sowie auch vor Entladungen unter unterschiedlichen Pins, wie berücksichtigt durch weitläufig angewendete Standardangaben.
Selbstverständlich können die Zener-Dioden der Schutzstruktur von Figur 7 ersetzt werden durch Lateral-NPN-Strukturen mit einer Widerstandsverbindung zwischen Basis und Emitter, wie symbolartig in Figur 8 gezeigt. Lediglich der Zufuhrpin (VDD) verbleibt geschützt mittels einer Zener-Diode Z1. In dieser Ausführungsform wird die Vorspannfunktion, in Figur 6 durch die Diode D1 bewirkt, durch den Lateral-NPN-S5 bewirkt.

Claims

1. Integrierte Struktur zum Schützen von integrierten Komponenten, welche mit einem Pin einer integrierten Schaltung verbunden sind, welcher von einer elektrostatischen Entladung getroffen werden kann, wobei die Struktur aufweist:

ein Paar, integriert von Entladungselementen (Z1, Z2), in Serie geschaltet und entgegengesetzt zueinander zwischen dem Pin und einem Knoten bei Erdungspotential, wobei jeweils ein Paar gebildet ist aus zwei Zener-Dioden oder zwei diodengestalteten Lateral-NPN- Transistoren;

ein Vorspannelement (D1), welches einen vorwärtig vorgespannten Verbindungspunkt umfaßt, geschaltet zwischen den zwischengelagerten Verbindungsknoten zwischen den entgegengesetzt vorgesehenen Entladungselementen (Z1, Z2) und einen Zufuhrspannungsknoten (Vx), eine Spannungszufuhreinrichtung zum Anlegen einer Zufuhrspannung an den Zufuhrspannungsknoten, so daß die Zufuhrspannung größer ist als die maximale Auslegungsspannung, angenommen durch den Pin unter normalen Betriebsbedingungen, erhöht um den Spannungsabfall über das Vorspannelement.

2. Integrierte Struktur nach Anspruch 1, bei welcher jedes Entladungselement (Z1, Z2) eine Lateral-NPN-Struktur ist, mit einer Widerstandsverbindung zwischen einem Basisbereich und einem Emitterbereich davon.

3. Integrierte Struktur nach Anspruch 1, bei welcher das Vorspannelement (D1) eine Diode ist.

4. Integrierte Struktur nach Anspruch 1, bei welcher das Vorspannelement (D1) eine Zener-Diode ist.

5. Integrierte Struktur nach Anspruch 1, bei welcher das Vorspannelement (D1) eine Lateral-NPN-Struktur ist, mit einer Widerstandsverbindung zwischen einem Basisbereich und einem Emitterbereich davon.

6. Verfahren zum Schützen von integrierten Komponenten, welche mit einem Pin einer integrierten Schaltung verbunden sind, welcher durch eine elektrostatische Entladung getroffen werden kann, durch Verwendung einer integrierten Schutzstruktur nach einem der vorangegangenen Ansprüche, wobei die Spannung (Vx) des Zufuhrknotens größer ist als die maximale Spannung, welche angenommen wird durch den geschützten Pin unter normalen Betriebsbedingungen, erhöht um den Spannungsabfall des Vorspannelementes.

7. Verfahren nach Anspruch 6, bei welchem die Zufuhrspannung (Vx) der folgenden Bedingung genügt:

Vbz1 > Vin(-) + (Vx - Vfd)

wobei Vbz1 ein Spannungsabfall über eine erste Zener-Diode oder Lateral-NPN-Struktur mit einer Widerstandsverbindung zwischen einem Basisbereich und einem Emitterbereich davon ist, somit ein erstes Entladungselement (Z1) von ein Paar (Z1, Z2) von Entladungselementen der Schutzstruktur bildend, und zwar mit dem Pin verbunden, wobei Vin(-) die maximale negative Auslegungsspannung ist, mit Bezug auf Erdung, die die Spannung an den Pin unter normalen Betriebsbedingungen erreichen kann, und wobei Vfd ein Spannungsabfall über das Vorspannelement ist.

8. Verfahren nach Anspruch 6, bei welchem die Zufuhrspannung (Vx) der folgenden Bedingung genügt:

Vx - Vfd > Vin(+)max

wobei Vfd ein Spannungsabfall über das Vorspannelement ist, und wobei Vin(+)max die maximale positive Auslegungsspannung mit Bezug auf Erdung ist, die die Spannung an dem Pin unter normalen Betriebsbedingungen erreichen bzw. annehmen kann.