DE3507181C2 - - Google Patents

Description

In integrierten Schaltkreisen, die auf p-leitendes Substrat aufbauen, besteht die Schaltungsforderung, dieses Substrat auf die negative Betriebsspannung zu legen, um eine Sperrschichtisolierung der einzelnen Elemente zu erreichen. Bei Betrieb mit Wechselspannungen, bei kapazitiver Einstreuung von Spannungsspitzen und bei induktiven Lasten können Potentiale von außen an die integrierte Schaltung gelangen, die unterhalb der negativen Betriebsspannung liegen und dann parasitäre Transistorwirkungen (Latch-up) und Verkopplungen der Elemente verursachen, die zu Fehlfunktionen führen.

Diese parasitäre npn-Transistorwirkung kommt gemäß Fig. 1 zustande, wenn eine der in das Substrat 1 eingebetteten n-leitenden Elementinsel 2 gegenüber Substrat 1 negatives Potential (U-) aufweist und somit als Emitter eines lateralen npn-Transistors zu anderen, insbesondere den direkt benachbarten Elementinseln 3 wirkt.

Fehlfunktionen, hervorgerufen durch diese parasitären Verkopplungen, werden bisher z. B. durch externe Beschaltung mit Dioden kleiner Flußspannung, wie Schottky-, Germanium- oder großflächige Silizium-Dioden, verhindert. Auch durch geeignete Anordnung der Elemente auf der integrierten Schaltung und Anwendung von Abschirmtechniken kann die parasitäre Injektion verringert werden. Die Spezifikation der dann noch zulässigen negativen Impulse im Bezug zur jeweiligen Dimensionierung bleibt aber sehr kritisch.

Zur Vermeidung parasitärer Transistorwirkungen (Latch up) in integrierten Schaltungen mit CMOS-Bauteilen ist es aus der EP 00 84 000 A2 bekannt, die am Substrat der integrierten Schaltung anliegende Spannung zu verändern.

Die Basisschaltung von Transistoren wird allgemein z. B. beschrieben in Tietze, U., und Schenk. Ch. "Halbleiterschaltungstechnik", 3. Auflage, ISBN 3-540-06667-5 (1976), Seiten 109 bis 111.

Der Erfindung liegt die Aufgabe zugrunde, die parasitären Substrat-Effekte ohne externe Bauelemente durch eine mitintegrierte Schaltungsanordnung grundsätzlich zu verhindern.

Diese Aufgabe wird mit einer Schaltungsanordnung gemäß den kennzeichnenden Merkmalen des Anspruchs 1 gelöst.

In den Zeichnungen zeigt

Fig. 1 ein Transistor-Ersatzschaltbild zur Erläuterung parasitärer Verkopplungen von Elementinseln integrierter Schaltungen;

Fig. 2 eine Schaltungsanordnung nach der Erfindung;

Fig. 3 ein weiteres Ausführungsbeispiel der Erfindung;

Fig. 4 eine Abwandlung des Ausführungsbeispiels nach Fig. 3;

Fig. 5 eine weitere Abwandlung des Ausführungsbeispiels nach Fig. 3.

Gemäß der Erfindung wird nach Fig. 2 parallel zu einer in Durchlaßrichtung betriebenen integrierten Diode 4, nachfolgend auch als Kappdiode bezeichnet ein integrierter inverser, d. h. aufwärtsbetriebener npn-Transistor 5 verwirklicht, welcher wenn die Basis angesteuert wird, mit seinem Kollektor 6 das Substratpotential unter die negative Betriebsspannung (z. B. Masse, GND) absenkt. Dieser vertikale npn-Transistor hat aufgrund seines ausgewählt günstigen Dotierungsprofils eine kurze Transitzeit, mit der er den parasitären lateralen und vergleichsweise langsamen npn-Transistor abschaltet, ohne daß störende Wechselwirkungen auftreten können.

Die Schaltungsanordnung aus Kappdiode und vertikalem npn-Transistor kann besonders platzsparend realisiert werden, wenn der npn-Transistor, wie in Fig. 3 dargestellt, ebenfalls als inverser Transistor mit der Diode zu einem einzigen Element verschmolzen wird, bei dem die gemeinsame n-Insel 7 als Kathode der Diode und als schaltungstechnischer Emitter des npn-Transistors wirkt. Die ebenfalls gemeinsame p-Zone 8 ist die Basis des npn-Transistors und Anode der Diode. Die verschiedenen n-Zonen 9 und 10 sind zum Teil zur Anode der Diode geschaltet und bilden zum anderen Teil den Kollektor des npn-Transistors, der bei Ansteuerung das Substratpotential absenkt.

Diese Absenkung kann z. B. lokal an der Diode erfolgen als Spannungsabfall über den p-Widerstand des Substrat-Silizium Rs bis zur Anschlußstelle des Substrats an die negative Betriebsspannung (z. B. Masse, GND). Ist das p-Substrat nicht mit der negativen Betriebsspannung verbunden, so muß mit zusätzlicher Beschaltung auf der integrierten Schaltung erreicht werden, daß das Substratpotential auch bei fehlender Ansteuerung des npn-Transistors gemäß der Erfindung auf tiefem Potential gehalten wird. Dazu sind niederohmige Widerstände 11 oder Schottky-Dioden 12 gegen die negative Betriebsspannung geeignet (Fig. 4) oder die Beschaltung mit einem stets angesteuerten npn-Transistor 13 (Fig. 5).

Claims (4)

1. Schaltungsanordnung zur Vermeidung von parasitären Substrat-Effekten in integrierten Schaltkreisen, dadurch gekennzeichnet, daß einer in Durchlaßrichtung geschalteten, integrierten Diode (4) ein npn-Transistor (5) parallel geschaltet ist, so daß die Anorde auf Basis- und die Kathode auf Emitterpotential liegt, der Kollektor des npn-Transistors (5) am p-leitenden Substrat der integrierten Schaltung angeschlossen ist und das Substratpotential bei Auftreten einer Flußspannung an der Diode (4) unter das Anodenpotential absenkt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Diode die Basis-Emitterstrecke des npn-Transistors (7 bis 10) selbst ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Diode als vertikaler aufwärtsbetriebener und damit invers wirkender Multi-Emitter-Transistor (7 bis 10) ausgeführt ist, deren auf die p-Basis (8) kurzgeschlossenen n-Zonen (9, 10) die Diode und die an das umgebende Substrat angeschlossenen n-Zonen (7) den Kollektor des npn-Transistors bilden.

4. Schaltungsanordnung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß sie das Substratpotential lokal in ihrer Umgebung als Spannungsabfall über dem Silicium-Widerstand der Substratzone absenkt.