DE69620507T2

DE69620507T2 - Halbleiteranordnung mit einer Schutzvorrichtung

Info

Publication number: DE69620507T2
Application number: DE69620507T
Authority: DE
Inventors: E.Ajith Amerasekera; Charvaka Duvvury
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1995-07-11
Filing date: 1996-07-11
Publication date: 2002-10-17
Anticipated expiration: 2016-07-12
Also published as: KR980012419A; EP0753892A1; DE69620507D1; JPH09107074A; EP0753892B1; KR100496362B1; TW383483B

Description

GEBIET DER ERFINDUNG

Diese Erfindung betrifft allgemein Halbleiter-Bauelemente und -Verfahren und insbesondere einen ESD-Schutz bei integrierten CMOS-Schaltungen.

HINTERGRUND DER ERFINDUNG

Während integrierte Schaltungen (ICs) immer komplexer und immer dichter werden, nimmt die Nenn-Versorgungsspannung ab. Während die Nenn- Versorgungsspannungen früher im Bereich von 5 V und dann im Bereich von 3,3 V lagen, haben ICs nach dem neuesten Stand der Technik heute eine Nenn- Versorgungsspannung von etwa 2,5 V. Diese ICs müssen jedoch in Systemen arbeiten, die für ältere ICs mit einer Nenn-Versorgungsspannung von 3,3 V ausgelegt sind. Demgemäß wird erwartet, daß heutige ICs 3,3 V an den Ein- /Ausgabe-(E/A)-Anschlußstiften aushalten können, ohne daß ein übermäßiges Lecken oder eine permanente Beschädigung auftritt. Weil bei den neueren ICs jedoch ein Gate-Oxid in der Größenordnung von 60 Å verwendet wird, besteht auf der Grundlage einer Analyse des zeitabhängigen dielektrischen Durchbruchs die Möglichkeit, daß auf die Abnutzung des Gate-Oxids bezogene Zuverlässigkeitsprobleme auftreten. Weiterhin wird erwartet, daß die ICs unabhängig von der Hochfahrsequenz sind. Das heißt, daß die ICs in der Lage sein müssen, 3,6 V an den E/A-Anschlußstiften standzuhalten, wenn die Versorgungsspannung bei 0 V liegt, ohne daß eine permanente Beschädigung oder eine übermäßige Oxidbeanspruchung auftritt.
Diese Anforderungen beschränken den Entwurf von Schutzschaltungen gegen elektrostatische Entladungen (ESD-Schutzschaltungen) erheblich. Gate-Oxide können nicht direkt zwischen die E/A-Kontaktstellen und die Masse geschaltet werden. Daher können typische ESD-Schutzschaltungen, wie Gate-gekoppelte nMOS-Transistoren, durch Niederspannung getriggerte SCRs (durch Niederspannung getriggerte Thyristoren) und Gate-gekoppelte SCRs, nicht so verwendet werden, wie dies in der Vergangenheit der Fall war. Eine bekannte Technik, die das Schalten eines Gate-Oxids direkt zwischen die interne Schaltungsanordnung an den E/A-Anschlußstiften und die Masse bei einem modifizierten lateralen SCR (MLSCR) vermeidet, ist in Fig. 1 dargestellt. Der MLSCR 12 ist zwischen den E/A-Anschlußstift 14 und die Masse GND geschaltet. Leider ist die Triggerspannung des MLSCR (etwa 20 V) höher als der Durchbruch eines Gate-Diodenübergangs (typischerweise zwischen 8 V und 10 V) oder eines Gate-Oxids (typischerweise etwa 12 V - 15 V). Daher ist ein Reihenwiderstand R erforderlich, um zu ermöglichen, daß die Spannung an der Anode des MLSCR 12 den Triggerpegel des SCR erreicht, bevor die interne Schaltungsanordnung 16 beschädigt wird.
Eine weitere ESD-Schutzschaltung, bei der das direkte Schalten eines Gate- Oxids zwischen die interne Schaltungsanordnung an den E/A-Anschlußstiften und die Masse vermieden wird, ist eine in Fig. 2 dargestellte Zweidiodenschaltung. Eine erste Diode 20 ist zwischen den E/A-Anschlußstift 14 und die Versorgungsspannung Vcc geschaltet, und eine zweite Diode 22 ist zwischen den E/A- Anschlußstift 14 und die Masse GND geschaltet. Diese Schaltung hat jedoch bei Submikrometer-Bauelementen Beschränkungen. Die Spannungsklemmeigenschaften einer in Sperrichtung vorgespannten (n+)/p-Diode bilden eine Beschränkung. Der Einschaltwiderstand einer in Sperrichtung vorgespannten Diode ist beim Lawinendurchbruch größer als 25 Ohm. Hierdurch wird die Fähigkeit zum Klemmen eines hohen Stroms begrenzt. Dementsprechend besteht ein Bedarf an einer verbesserten ESD-Schutzschaltung, die das Schalten eines Gate-Oxids zwischen die interne Schaltungsanordnung und die Masse vermeidet.
In US-A-5 290 724 ist eine ESD-Schutzschaltung offenbart, die einen lateralen npn-Transistor, für den ein Substrat als eine Basis dient, und eine Substrat- Vorspannungsschaltung zum Triggern des lateralen npn-Transistors durch Erhöhen der Spannung am Substratwiderstand während eines ESD-Ereignisses aufweist. Der Oberbegriff des Anspruchs 1 beruht auf dem in diesem Dokument enthaltenen Stand der Technik.

ZUSAMMENFASSUNG DER ERFINDUNG

Es werden hier eine ESD-Schutzschaltung und ein entsprechendes Verfahren für integrierte Schaltungen beschrieben. Ein lateraler npn-Transistor ist zwischen eine E/A-Kontaktstelle und die Masse geschaltet. Es ist eine Substrat- Vorspannungsschaltung vorgesehen, die das Leiten eines Stroms durch den Substratwiderstand während eines ESD-Ereignisses hervorruft. Hierdurch wird wiederum die Spannung am Substratwiderstand erhöht und der Emitter-Basis- Übergang des lateralen npn-Transistors in Durchlaßrichtung vorgespannt, wodurch der laterale npn-Transistor getriggert wird. Der laterale npn-Transistor ist daher die primäre Schutzvorrichtung zum Ableiten eines ESD-Stroms.
Ein Vorteil der Erfindung besteht im Bereitstellen eines verbesserten ESD- Schutzes für Mehrspannungsanwendungen bei Submikrometer-Dünnoxid-CMOS- Prozessen.
Ein weiterer Vorteil der Erfindung besteht im Bereitstellen eines verbesserten ESD-Schutzes für Mehrspannungsanwendungen, der von der Hochfahrsequenz bei Submikrometer-Dünnoxid-CMOS-Prozessen unabhängig ist.
Ein weiterer Vorteil der Erfindung besteht im Bereitstellen eines verbesserten ESD-Schutzes, der weniger Fläche bei Submikrometer-Dünnoxid-CMOS-Prozessen benötigt.
Diese und andere Vorteile werden Fachleuten beim Lesen der Beschreibung in Zusammenhang mit der Zeichnung verständlich werden.

KURZBESCHREIBUNG DER ZEICHNUNG

Die vorliegende Erfindung wird nun mit Bezug auf die anliegende Zeichnung beispielhaft näher beschrieben, wobei
Fig. 1 ein schematisches Schaltbild einer ESD-Schutzschaltung aus dem Stand der Technik ist,
Fig. 2 ein schematisches Schaltbild einer Zweidioden-ESD-Schutzschaltung aus dem Stand der Technik ist,
Fig. 3 eine Teilschnittansicht bzw. ein teilweise schematisches Schaltbild einer ESD-Schutzvorrichtung gemäß einer Ausführungsform der Erfindung ist,
Fig. 4 eine Teilschnittansicht bzw. ein teilweise schematisches Schaltbild einer erfindungsgemäßen ESD-Schutzvorrichtung mit einer Diodenkette ist,
Fig. 5 ein schematisches Schaltbild einer erfindungsgemäßen ESD-Schutzvorrichtung mit einer Darlington-Schaltung ist,
Fig. 6 eine graphische Darstellung der angelegten Spannung gegenüber der Anzahl der Dioden für verschiedene Verstärkungen vertikaler pnp-Transistoren ist,
Fig. 7 ein schematisches Schaltbild einer erfindungsgemäßen ESD-Schutzvorrichtung mit einer Dämpfungsschaltung zum Verringern des Leckstroms in Sperrichtung ist,
Fig. 8 ein schematisches Schaltbild einer erfindungsgemäßen ESD-Schutz mit Emitter-Basis-Widerständen in einer Darlington-Schaltung zum Erhöhen der maximalen Klemmenspannung und zum Verringern des Leckstroms in Sperrichtung ist,
Fig. 9 ein schematisches Schaltbild einer erfindungsgemäßen ESD-Schutzvorrichtung ist, worin eine Darlington-Schaltung und mehrere laterale npn- Transistoren dargestellt sind,
Fig. 10 ein als Beispiel dienendes Layout-Schaltbild einer erfindungsgemäßen ESD-Schutzvorrichtung ist und
Fig. 11 ein bevorzugtes Layout einer erfindungsgemäßen ESD-Schutzvorrichtung ist.
Entsprechende Bezugszahlen und Symbole in den verschiedenen Figuren bezeichnen, soweit nichts anderes angegeben ist, entsprechende Teile.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Eine erfindungsgemäße ESD-Schutzvorrichtung 100 ist in Fig. 3 dargestellt. Ein lateraler npn-Transistor 104 befindet sich in einer Substratschicht 102. Die Substratschicht 102 kann beispielsweise eine p-Epitaxieschicht auf einem (p+)- Substrat aufweisen. Der laterale npn-Transistor 104 weist zwei n-diffundierte Zonen 106, 108 als Emitter bzw. Kollektor auf. Die diffundierten Zonen 106 und 108 sind vorzugsweise um den von Entwurfsregeln zugelassenen minimalen Abstand, beispielsweise in der Größenordnung von 0,7 um, getrennt. Die diffundierte Zone 106 (der Emitter) ist an Masse gelegt, und die diffundierte Zone 108 (der Kollektor) ist an die E/A-Kontaktstelle 110 angeschlossen. Die Basis 112 ist über das Substrat 102 und den zugeordneten Widerstand 114 an Masse gelegt.
Die Substrat-Vorspannungsschaltung 150 erhöht während eines ESD-Ereignisses die Spannung am Substratwiderstand 114. Hierdurch wird die Spannung an der Basis des lateralen npn-Transistors 104 entsprechend erhöht, wodurch der Emitter-Basis-Übergang in Durchlaßrichtung vorgespannt wird und der npn- Transistor 104 getriggert wird. Der npn-Transistor 104 klemmt die Spannung an der Kontaktstelle 110 an eine Spannung in der Größenordnung von 5-7 Volt und leitet den ESD-Strom ab. Dadurch wird die interne Schaltungsanordnung 109 geschützt.
Die Substrat-Vorspannungsschaltung 150 weist bei der in Fig. 3 dargestellten Ausführungsform eine Diode 116 auf. Die Diode 116 weist innerhalb einer n- Wanne 118 eine p-diffundierte Zone 117 auf Die p-diffundierte Zone 117 ist an die E/A-Kontaktstelle 110 angeschlossen. Die Versorgungsspannung Vcc ist über eine n-diffundierte Zone 120 an die n-Wanne 118 angeschlossen. Die Diode 116 weist auf diese Weise einen inhärenten vertikalen pnp-Transistor 122 auf. Der vertikale pnp-Transistor 122 ist kein diskretes Element, sondern automatisch in die Diode 116 innerhalb der n-Wanne 118 eingebaut. Die p-diffundierte Zone 117 bildet den Emitter des inhärenten vertikalen pnp-Transistors 122, und die Basis 124 ist über den Widerstand 126 der n-Wanne 118 und die n-diffundierte Zone 120 auf die Versorgungsspannung Vcc gelegt. Der Kollektor 128 ist über den Substratwiderstand 114 an Masse GND gelegt. Ein Vorteil der Erfindung besteht darin, daß sie ohne zusätzliche Maskierungsschritte auf CMOS-Prozesse anwendbar ist. Alternative Substrat-Vorsparmungsschaltungen werden Fachleuten beim Lesen der Beschreibung einfallen.
Es wird nun die Arbeitsweise der vorstehend beschriebenen Schaltung unter ESD-Bedingungen beschrieben. An einer ersten Betriebsstufe erreicht die Spannung an der E/A-Kontaktstelle 110 die Durchschaltspannung des vertikalen pnp- Transistors 122. Diese kann in der Größenordnung von 0,8 V liegen. Es beginnt dann ein ESD-Strom durch den vertikalen pnp-Transistor 122 zu fließen. Hierdurch wird die Spannung am Substratwiderstand 114 und dementsprechend an der Basis des lateralen npn-Transistors 104 erhöht. In der zweiten Betriebsstufe steigt die Spannung an der Basis des lateralen npn-Transistors 104 schließlich ausreichend an, um den Emitter-Basis-Übergang in Durchschaltrichtung vorzuspannen, wodurch der npn-Transistor 104 getriggert wird. Die Klemmenspannung des lateralen npn-Transistors 104 gleicht der Rückspringspannung eines lateralen Feldoxid-MOS-Bauelements (sie liegt also in der Größenordnung von 5-7 V). An diesem Punkt wird der größte Teil des Stroms durch den lateralen npn-Transistor 104 abgeleitet. An der letzten Betriebsstufe löst ein durch die n-diffundierte Zone 106, das Substrat 102, die n-Wanne 118 und die p-diffundierte Zone 117 erzeugter inhärenter SCR 130 das Bereitstellen einer zweiten Spannungsklemme aus. Der Abstand L1 zwischen der Anode (p-diffundierte Zone 117) und der Kathode (n- diffundierte Zone 106) des SCR 130 bestimmt die Haltespannung des SCR 130. Diese ist vorzugsweise größer als die Einbrennspannung und beträgt für eine beschleunigte Zuverlässigkeitsprüfung bei einem hochentwickelten CMOS-Prozeß etwa 4 V. Die Einbrennspannung kann beispielsweise in der Größenordnung von 4,5 V liegen. Der SCR 130 wird auch durch die Wirkung des vertikalen pnp- Transistors getriggert. Der Kollektorstrom durch das p-Substrat 102 ermöglicht es, daß der Übergang zwischen der Kathode (der n-diffundierten Zone 106) und dem Substrat 102 einen inhärenten lateralen npn-Transistor 105 und dann den inhärenten SCR 130 in Durchlaßrichtung vorgespannt triggert. Der SCR 130 ist vorzugsweise so ausgelegt, daß die Spannung auf einen größeren Wert als 4 V geklemmt wird, sobald der SCR 130 triggert.
Weil die erfindungsgemäße ESD-Schutzvorrichtung 100 kein dünnes Gate- Oxid aufweist, gibt es keine mit dem Mehrspannungsbetrieb verbundene Gate- Oxid-Integritätsprobleme. Der Mehrspannungsbetrieb tritt auf, wenn die Spannung an der E/A-Kontaktstelle 110 höher sein kann als die vorgesehene Versorgungsspannung Vcc. Beispielsweise wurde die Vorrichtung für einen Betrieb bei 2,5 V hergestellt, sie empfängt jedoch beim Betrieb von 0 bis 3,3 V reichende E/A-Signale. Wenn an der E/A-Kontaktstelle 110 eine Spannung empfangen wird, die höher ist als die Versorgungsspannung Vcc (also 3,3 V bei einer 2,5-V- Vorrichtung), wird die Schutzvorrichtung 100 nicht beansprucht. Weiterhin ist die ESD-Schutzvorrichtung 100 von der Hochfahrsequenz unabhängig. Das heißt, daß die Vorrichtung 100 nicht beansprucht wird, wenn ein hohes Signal (also 3,3 V) an die E/A-Kontaktstelle 110 angelegt wird, während die Versorgungsspannung Vcc bei 0 V bleibt.
Bei der bevorzugten Ausführungsform der Erfindung beinhaltet die Diode 116 tatsächlich eine Diodenkette 132, wie in Fig. 4 dargestellt ist, um die Klemmenspannung an der Kontaktstelle für Eingangsspannungen, die Vcc überschreiten, zu erhöhen. Die Diodenkette 132 ist zwischen die E/A-Kontaktstelle I10 und die Versorgungsspannung Vcc geschaltet. Die pn-Dioden 134 sind in der Hinsicht laterale Elemente, daß der vorherrschende Stromfluß lateral ist. Wie in Fig. 5 dargestellt ist und vorstehend beschrieben wurde, bildet die laterale pn-Diode jedoch tatsächlich den Emitter-Basis-Übergang eines vertikalen pnp-Transistors 122, wobei das p-Substrat 102 als Kollektor dient. Hierdurch wird eine mehrstufige pnp-Darlington-Schaltung 142 erzeugt, wie in Fig. 5 dargestellt ist. In Fig. 5 ist eine vierstufige pnp-Darlington-Schaltung 142 dargestellt, die vier inhärente vertikale pnp-Transistoren T1-T4 aufweist. Der Emitter der Darlington- Schaltung 142 ist an die E/A-Kontaktstelle 110 angeschlossen, der Kollektor ist das Substrat 102, und die Basis ist an die Versorgungsspannung Vcc gelegt.
Die Gleichung, die die Gesamtspannung VIN an der Darlington-Schaltung festlegt, läßt sich leicht unter Berücksichtigung der Verstärkung β und des Spannungsabfalls in Durchlaßrichtung VD am Basis-Emitter-Übergang jedes pnp- Transistors bestimmen, wie in Fig. 5 angegeben ist.
Der Strom I&sub1; des ersten Transistors T1 ist durch
I&sub1; = I&sub0; exp(qVD1/kT)
gegeben.
I&sub0; ist der Sättigungsstrom am (p+)/n-Übergang, und VD1 ist der Spannungsabfall am Basis-Emitter-Übergang. In ähnlicher Weise ist der Strom I2 im zweiten Transistor T2 durch
I&sub2; = I&sub0; exp(qVD2/kT)
gegeben. Für ΔV = (VD1 - VD2) gilt
I&sub1;/I&sub2; = exp(qΔV/kT)
oder
weil I&sub1; = (1 + β)I&sub2; ist. Es kann daher gezeigt werden, daß für eine Kette von n Transistoren
gilt.
Diese Gleichung gilt für n ≤ VA/[kT1n(I&sub1;/I&sub0;)], also für VD1 = VA/n. Es ist zu bemerken, daß in dieser Gleichung für eine vereinfachte Analyse angenommen wird, daß β vom Strom unabhängig ist.
Die Gleichung gibt an, daß der Spannungsabfall wegen der Verstärkung β des vertikalen pnp-Transistors nicht über jede Diode gleich ist und daß es jenseits eines bestimmten n keinen Diodenstrom mehr gibt. Die maximale Anzahl von Dioden, die erfolgreich in Reihe verwendet werden können, ist durch die Verstärkung β des pnp-Transistors festgelegt. In Fig. 6 ist unter der Annahme VD1 = 0,6 V eine Auftragung der maximalen Spannung VA als Funktion der Anzahl der Dioden für β-Werte von 5, 10 und 20 dargestellt. Bei einer Verstärkung β von 10 beträgt die maximale Klemmenspannung für eine gerade Diodenkette 3,3 V, und bei einem β-Wert von 5 wird mit einer Kette aus 11 Dioden eine Klemmenspannung von 4 V erreicht. Die maximale Spannung VA tritt bei Ketten von mehr als 12 Dioden auf.
Es sei bemerkt, daß die Emitterflächen der verschiedenen Stufen bei einem Prozeß mit einer hohen Verstärkung nicht gleich sein müssen. Weil der Strom in den Stufen abnimmt, die dichter bei V∞ liegen, können diese Transistoren proportional kleinere Flächen aufweisen.
Falls gewünscht, kann eine Dämpfungsschaltung verwendet werden, um den Leckstrom in Sperrichtung zwischen Vcc und der Kontaktstelle beim Normalbetrieb zu verringern. Beispielsweise kann ein Dämpfungstransistor 144 zwischen der Basis der ersten Stufe der Darlington-Schaltung 142 und der Basis der letzten Stufe angeordnet werden, wie in Fig. 7 dargestellt ist. Der Zweck des Dämpfungstransistors 144 besteht darin, die Spannung an der Basis der ersten Stufe auf diejenige einer in Durchlaßrichtung vorgespannten Diode unterhalb der Versorgungsspannung Vcc zu klemmen. Hierdurch werden die anderen pnp-Stufen gedämpft, bis die Spannung an der E/A-Kontaktstelle 110 die Versorgungsspannung Vcc übersteigt.
Wahlweise vorgesehene Durchflußwiderstände R1-R3 können zwischen den verschiedenen Dioden der Darlington-Schaltung 142 angeordnet werden, wie in Fig. 8 dargestellt ist, um die Klemmenspannung an der Kontaktstelle zu vergrößern und den Leckstrom in Sperrichtung zu verringern. Die Widerstände R1-R3 erhöhen die Klemmenspannung durch Gewährleisten, daß Transistoren dichter bei Vcc durchgeschaltet werden. Weiterhin führen ohne die Widerstände R1-R3 die ersten Stufen der Darlington-Schaltung 142 den größten Teil des Stroms, und die späteren Stufen schalten möglicherweise nicht durch. Die Widerstände R1-R3 ermöglichen es, daß ein Strom parallel zu jeder der Darlington-Stufen fließt, und sie steuern den Spannungsabfall an jeder Stufe. Für einen gleichen Spannungsabfall an jeder Stufe sind die Widerstände für n Stufen zu R, R/2, R/3, ..., R/(n - 1) proportional. Bei einer Strombegrenzung von 1 mA an der E/A-Kontaktstelle 110 und einer Kette aus 6 Dioden mit einem Widerstand an jeweils zwei Dioden beträgt R beispielsweise 2 kΩ.
Wie in Fig. 9 dargestellt ist, kann der laterale npn-Transistor 104 auch mehrere laterale npn-Transistoren N1-N4 aufweisen. Die Basis jedes lateralen npn- Transistors N1-N4 ist an den Substratwiderstand 114 angeschlossen. Jeder Emitter ist an Masse (Vss) gelegt, und jeder Kollektor ist an die E/A-Kontaktstelle 110 angeschlossen.
Ein als Beispiel dienendes Layout für die Erfindung ist in Fig. 10 dargestellt. Beim Layout aus Fig. 10 ist eine vierstufige Darlington-Schaltung angenommen. Fachleute werden jedoch erkennen, daß die Anzahl der Stufen variieren kann. Die lateralen npn-Transistoren N1-N4 sind unter Verwendung der n-diffundierten Zonen 106, 108 innerhalb des Substrats 102 gebildet. Die n-diffundierten Zonen 106 und 108 wechseln zwischen dem Legen an Masse Vss (n-diffundierte Zonen 106) und dem Anschließen an die E/A-Kontaktstelle 110 (n-diffundierte Zonen 108). Der Abstand L2 zwischen den diffundierten Zonen 106 und 108 ist vorzugsweise der minimale von den Entwurfsregeln zugelassene Abstand (also in der Größenordnung von 0,7 um). Jede Diffusionsbreite D1 und D2 liegt in der Größenordnung von 3 um.
Die Dioden 134 bzw. die pnp-Transistoren T1-T4 sind jeweils unter Verwendung einer p-diffundierten Zone 117 und einer n-diffundierten Zone 120 in jeder Wannenzone 118 in einer getrennten Wannenzone 118 gebildet. Die p-Zone 117 der ersten pnp-Transistorstufe T1 ist an die E/A-Kontaktstelle 110 angeschlossen. Die n-Zone 120 ist an die p-Zone 117 der zweiten Stufe T2 angeschlossen. Die n- Zone 120 der zweiten Stufe T2 ist dann an die p-Zone 117 der dritten Stufe T3 angeschlossen usw., wobei sich dies bis zur letzten Stufe T4 fortsetzt. Die n-Zone 120 der letzten Stufe T4 ist an die Versorgungsspannung Vcc gelegt. Der Abstand von n-Wanne zu n-Wanne kann zum Einsparen von Fläche der minimale zulässige Abstand von beispielsweise 3 um sein. Die Breiten D3 der p- und n- diffundierten Zonen können in der Größenordnung von S Mikrometer liegen, und der Abstand L1 zwischen der p-diffundierten Zone 117 der ersten Stufe und der nächsten n-diffundierten Zone 106 kann in der Größenordnung von 3,5 um liegen. Dieser Abstand bestimmt die Haltespannung des SCR 130. Die Breite W kann in der Größenordnung von 70 um liegen. Ein Vorteil der Erfindung besteht darin, daß sie nur eine kleine Fläche benötigt (also bei Verwendung von Sub-0,5-um- Entwurfsregeln etwa 5000 um²). Das Layout aus Fig. 10 führt beispielsweise zu einer Fläche in der Größenordnung von 5600 um.
Ein bevorzugtes Layout für eine vertikale getriggerte pnp-ESD-Schutzschaltung gemäß der Erfindung ist in Fig. 11 dargestellt. Die lateralen npn- Transistoren 104 sind unter Verwendung n-diffundierter Zonen 106, 108 innerhalb des Substrats 102 gebildet. Die n-diffundierten Zonen 106 und 108 wechseln zwischen dem Legen an Masse Vss (n-diffundierte Zonen 106) und dem Anschließen an die E/A-Kontaktstelle 110 (n-diffundierte Zonen 108). Der Abstand L2 zwischen den diffundierten Zonen 106 und 108 ist vorzugsweise der minimale von den Entwurfsregeln zugelassene Abstand (also in der Größenordnung von 0,7 um). Jede Diffusionsbreite D1 und D2 liegt in der Größenordnung von 3 um. Zwei Dioden bzw. vertikale pnp-Transistoren 122 sind unter Verwendung von zwei p-diffundierten Zonen 117 und einer n-diffundierten Zone 120 in Wannenzonen 118 gebildet. Die p-Zonen 117 sind an die E/A-Kontaktstelle 110 angeschlossen. Die n-Zone 120 ist auf Vcc gelegt. Die Breiten D3 der p- und der n- diffundierten Zonen können in der Größenordnung von 5 um liegen, und der Abstand L1 zwischen der p-diffundierten Zone 117 und der nächsten n-diffundierten Zone 106 kann in der Größenordnung von 3,5 um liegen. Dieser Abstand bestimmt die Haltespannung des SCR 130. Die Breite W kann in der Größenordnung von 70 um liegen.
Wenngleich diese Erfindung mit Bezug auf veranschaulichende Ausführungsformen beschrieben wurde, sollte diese Beschreibung nicht einschränkend ausgelegt werden. Verschiedene Modifikationen und Kombinationen der veranschaulichenden Ausführungsformen sowie andere Ausführungsformen der Erfindung werden Fachleuten beim Lesen der Beschreibung verständlich werden.

Claims

1. ESD-Schutzschaltung, die in einem Substrat (102) ausgebildet ist, mit:

mindestens einem lateralen npn-Transistor (104), für den das Substrat (102) als eine Basis (112) dient, wobei der mindestens eine laterale npn-Transistor (104) zwischen eine Ein-/Ausgabekontaktstelle (110) und Masse geschaltet ist und wobei das Substrat (102) an Masse gelegt ist, und

einer Substrat-Vorspannungsschaltung (150) zum Triggern des oder jedes lateralen npn-Transistors (104) durch Erhöhen einer Spannung am Substratwiderstand (114) während eines ESD-Ereignisses,

dadurch gekennzeichnet, daß

die Substrat-Vorspannungsschaltung (150) eine Darlington-Diodenkette (132, 142) aufweist, die zwischen eine Ein-/Ausgabekontaktstelle (110) und eine Versorgungsspannung (Vcc) geschaltet ist, wobei mindestens eine Diode in der Darlington-Diodenkette (132, 142) einen inhärenten vertikalen pnp-Transistor (122) mit einem Kollektor (128) aufweist, der an eine Basis (112) des lateralen npn- Transistors (104) angeschlossen ist, um den lateralen npn-Transistor (104) über den Substratwiderstand (114) zu triggern.

2. ESD-Schutzschaltung nach Anspruch 1, wobei die mindestens eine Diode (116) aufweist:

eine p-difiundierte Zone (117), die sich innerhalb einer Wannenzone (118) befindet und an eine Ein-/Ausgabekontaktstelle (110) angeschlossen ist, und

eine n-diffundierte Zone (120), die sich innerhalb der Wannenzone (118) befindet und an die eine Versorgungsspannung (Vcc) angelegt ist.

3. ESD-Schutzschaltung nach Anspruch 2, welche weiter mindestens einen inhärenten Thyristor (SCR) (130) aufweist, der aus der p-diffundierten Zone (117), der Wannenzone (118), dem Substrat (102) und einer Emitterzone (106) des lateralen npn-Transistors (104) besteht.

4. ESD-Schutzschaltung nach einem der vorhergehenden Ansprüche, wobei der laterale npn-Transistor (104) einen auf ein Massepotential gelegten Emitter (106) und einen an eine Ein-/Ausgabekontaktstelle (110) angeschlossenen Kollektor (108) aufweist.

5. ESD-Schutzschaltung nach einem der vorhergehenden Ansprüche, weiter aufweisend: mehrere npn-Transistoren (104), die jeweils einen an die Ein- /Ausgabekontaktstelle (110) angeschlossenen Kollektor, einen auf ein Massepotential gelegten Emitter und eine über einen inhärenten Widerstand (114) in dem Substrat auf das Massepotential gelegte Basis aufweisen.

6. ESD-Schutzschaltung nach einem der vorhergehenden Ansprüche, weiter aufweisend: eine parallel zur Darlington-Diodenkette (142) geschaltete Rückspeisediode zur Leckverringerung, wobei die Rückspeisediode Teil eines Transistors (144) ist.

7. ESD-Schutzschaltung nach einem der vorhergehenden Ansprüche, weiter aufweisend: mindestens einen zwischen einen Emitter und eine Basis von mindestens einer Diode in der Darlington-Diodenkette (142) geschalteten Widerstand (R1, R2, R3).

8. ESD-Schutzschaltung nach einem der vorhergehenden Ansprüche, wobei die Darlington-Diodenkette (142) zwischen 2 und 12 Dioden aufweist.

9. ESD-Schutzschaltung nach einem der Ansprüche 5 bis 8, wobei

die mehreren lateralen npn-Transistoren jeweils eine auf das Massepotential gelegte diffundierte Emitterzone (106) und eine an eine Ein-/Ausgabekontaktstelle (110) angeschlossene diffundierte Kollektorzone (108) aufweisen.

10. ESD-Schutzschaltung nach einem der vorhergehenden Ansprüche, wobei jede der Dioden (116) in der Darlington-Kette (142) einen inhärenten vertikalen pnp-Transistor (122) aufweist.

11. ESD-Schutzschaltung nach Anspruch 10, wobei jede der Dioden in der Darlington-Kette (142) aufweist:

eine n-Wannenzone (118), die in dem Substrat (102) angeordnet ist und die eine Basiszone (128) des inhärenten vertikalen pnp-Transistors (122) bildet,

eine n-diffundierte Zone (120) innerhalb der n-Wannenzone (118) zum Bereitstellen einer Verbindung mit der Basiszone (128) des inhärenten vertikalen pnp- Transistors (122) und

eine p-diffundierte Zone (117) innerhalb der n-Wannenzone (118), wobei die p-diffundierte Zone (117) eine Emitterzone des inhärenten vertikalen pnp- Transistors (122) bildet.

12. ESD-Schutzschaltung nach Anspruch 9 bis 11, welche weiter mindestens einen inhärenten Thyristor (SCR) (130) aufweist, der aus der p-diffundierten Zone (117) und der Wannenzone (118) von einer der Dioden in der Darlington-Kette (142), dem Substrat (102) und einer diffundierten Emitterzone (106) von einem der mehreren lateralen npn-Transistoren (104) besteht.

13. ESD-Schutzschaltung nach einem der Ansprüche 9 bis 12, welche weiter eine parallel zu den Dioden in der Darlington-Kette (142) geschaltete Rückspeisediode aufweist, wobei die Rückspeisediode Teil eines Transistors (144) ist.

14. ESD-Schutzschaltung nach einem der Ansprüche 9 bis 13, welche weiter mindestens einen Widerstand (R1, R2, R3) aufweist, der zwischen die n- diffundierte Zone (120) und die p-diffundierte Zone (117) mindestens einer Diode der Darlington-Kette (142) geschaltet ist, um den Strom in den Dioden der Darlington-Diodenkette (142) abzugleichen und die Klemmenspannung für einen gemischten Spannungsbetrieb zu erhöhen.