DE69120198T2 - Mehrschichtige, gedruckte Leiterplatte und Verfahren zu ihrer Herstellung - Google Patents
Mehrschichtige, gedruckte Leiterplatte und Verfahren zu ihrer HerstellungInfo
- Publication number
- DE69120198T2 DE69120198T2 DE69120198T DE69120198T DE69120198T2 DE 69120198 T2 DE69120198 T2 DE 69120198T2 DE 69120198 T DE69120198 T DE 69120198T DE 69120198 T DE69120198 T DE 69120198T DE 69120198 T2 DE69120198 T2 DE 69120198T2
- Authority
- DE
- Germany
- Prior art keywords
- ceramic substrate
- multilayer structure
- layer
- multilayer
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0137—Materials
- H05K2201/0154—Polyimide
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
- H05K2203/1189—Pressing leads, bumps or a die through an insulating layer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/15—Position of the PCB during processing
- H05K2203/1572—Processing both sides of a PCB by the same process; Providing a similar arrangement of components on both sides; Making interlayer connections from two sides
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
- H05K3/4605—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4623—Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49126—Assembling bases
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
- Die Erfindung betrifft eine Mehrlagenleiterplatte und ein Verfahren zu ihrer Herstellung und insbesondere eine Mehrlagenleiterplatte mit mehreren, auf die Leiterplatte auflaminierten Metalleiterlagen und Isolierschichten sowie ein Verfahren zu ihrer Herstellung.
- In herkömmlichen Mehrlagenleiterplatten werden mehrere Dünnschichtlagen durch abwechselndes Auflaminieren von Isolierschichten (die beispielsweise aus Polyimidharz bestehen) und Metalleiterlagen auf ein Keramik-Trägersubstrat als Unterlage strukturiert.
- Ferner beginnt beim Herstellungsverfahren für eine derartige Mehrlagenleiterplatte die Laminierung der Isolierschichten und der Metalleiterlagen von der untersten Lage aus, und eine Reihe von Schritten wird so lange wiederholt, bis die erforderliche Lagenzahl fertiggestellt ist.
- Zu diesen herkömmlichen Herstellungsverfahren, bei denen eine Mehrlagenleiterplatte durch wiederholtes Auflaminieren von Leiterlagen und Isolierschichten auf die Platte hergestellt wird, gehört das Verfahren, das in Jenson, R.J., Cummings J.P., und Vora, H., "Copper/polyimide Materials System for High Performance Packaging" (Kupfer/Polyimid-Materialsystem für Hochleistungspackung), IEEE (1984) sowie in der US-A-4 434 544 offenbart wurde.
- Da im Falle einer solchen herkömmlichen Mehrlagenleiterplatte das Keramik-Trägersubstrat und das für die Isolierschicht verwendete Polyimid unterschiedliche Wärmeausdehnungskoeffizienten haben, entsteht bei der Ausbildung mehrerer Dünnschichtlagen zur Verdrahtung am Trägersubstrat eine thermische Spannung, die zu einer Restspannung zwischen der Isolierschicht und dem Trägersubstrat führt. Diese Restspannung kann zu Fehlern führen, wie z. B. zu Rissen am Polyimidharz, einer Ablösung von der Keramik-Mehrlagenleiterplatte und einem Bruch an der Keramik-Mehrlagenleiterplatte. Mit der neueren Entwicklung zu einer höheren Montagedichte ergibt sich außerdem eine Tendenz zu einer größeren Schichtdicke der mehreren Dünnschichtlagen für die Verdrahtung, die aus einer Polyimidisolierschicht und einer Metalleiterlage bestehen. Je größer die Schichtdicke wird, desto mehr wächst die obige Restspannung, und die obenerwähnten Fehler, wie z. B. Risse am Polyimidharz und Ablösung und Bruch an der Keramik-Mehrlagenleiterplatte, werden schwerwiegender.
- Außerdem beginnt beim herkömmlichen Verfahren zur Herstellung einer Mehrlagenleiterplatte die Fertigung zunächst mit der untersten Lage, und eine Reihe von Schritten zum Laminieren von Isolierschichten und Metalleiterlagen wird so lange wiederholt, bis die erforderliche Lagenzahl fertiggestellt ist. Dieses Verfahren erfordert eine ziemlich lange Zeit, wenn eine große Anzahl von Dünnschichtlagen für die Verdrahtung auf dem Keramik-Trägersubstrat ausgebildet werden müssen. Außerdem besteht die Möglichkeit einer schlechteren Ausbeute, da im Verlauf einer langen Fertigungszeit unerwartete Defekte auftreten können.
- Eine Aufgabe der Erfindung besteht darin, eine Mehrlagenleiterplatte und ein Verfahren zu ihrer Herstellung zu schaffen, die Probleme wie z. B. Risse des Polyimidharzes und Ablösung und Bruch an der Keramik-Mehrlagenleiterplatte reduzieren und eine kürzere Fertigungszeit realisieren können.
- In einem bevorzugten Ausführungsbeispiel der Erfindung zur Lösung dieser Aufgabe weist das Herstellungsverfahren für die erfindungsgemäße Mehrlagenleiterplatte auf: einen Prozeß, bei dem eine Metalleiterlage und eine Isolierschicht auf beide Seiten eines Keramiksubstrats auflaminiert werden, das in vorgegebenen Positionen Durchgangsbohrungen zur Ausbildung einer durch die obigen Durchgangsbohrungen elektrisch verbundenen Mehrlagenverdrahtung bzw. Mehrlagenstruktur aufweist, einen Prozeß zur Ausbildung einer Mehrlagenstruktur durch Auflaminieren einer Metalleiterlage und einer Isolierschicht auf das Trägersubstrat, sowie einen Prozeß, bei dem das obige Substrat auf das Trägersubstrat aufgelegt und die Substrate unter Druck- und Hitzeeinwirkung verpreßt werden.
- In einem bevorzugten Ausführungsbeispiel enthält ferner der Prozeß zur Ausbildung einer Mehrlagenstruktur auf einem Keramiksubstrat eine abwechselnde Laminierung von Leiterlagen und Isolierschichten auf beide Seiten der Keramikplatte zur Ausbildung einer Mehrlagenstruktur.
- Außerdem weist das Herstellungsverfahren für eine erfindungsgemäße Mehrlagenstruktur auf: einen Prozeß, bei dem eine Metalleiterlage und eine Isolierschicht auf beide Seiten eines Keramiksubstrats auflaminiert werden, das in vorgegebenen Positionen Durchgangsbohrungen zur Ausbildung einer durch die obigen Durchgangsbohrungen elektrisch verbundenen Mehrlagenstruktur aufweist, einen Prozeß zur Ausbildung einer Mehrlagenstruktur durch Auflaminieren einer Metalleiterlage und einer Isolierschicht auf das Trägersubstrat, einen Prozeß, bei dem das obige Substrat auf das Trägersubstrat aufgelegt wird und die Substrate unter Druck- und Hitzeeinwirkung verpreßt werden, sowie einen Prozeß, bei dem andere Keramiksubstrate mit Mehrlagenstrukturen eines nach dem anderen auf die obigen verpreßten Keramiksubstrate aufgelegt und wiederum unter Druck- und Hitzeeinwirkung verpreßt werden.
- In einem besonders bevorzugten Ausführungsbeispiel weist das Herstellungsverfahren für eine erfindungsgemäße Mehrlagenleiterplatte auf:
- einen Prozeß, bei dem Mehrlagenstrukturen auf beiden Seiten eines Keramiksubstrats mit Durchgangsbohrungen in vorgegebenen Positionen ausgebildet werden, wobei der Prozeß seinerseits aufweist:
- einen Schritt zur Ausbildung einer Verbindungsleiterlage zur gegenseitigen Verbindung beider Seiten des Keramiksubstrats durch Durchgangsbohrungen,
- einen Schritt zur Ausbildung einer Isolierschicht auf der Verbindungsleiterlage,
- einen Schritt zur Ausbildung einer Signalleiterlage auf der Isolierschicht zur Verbindung mit der obenerwähnten Ver bindungsleiterlage,
- einen Schritt zur Ausbildung eines Verbindungsbondhügels auf der Signalleiterlage und
- einen Schritt zum Aufbringen eines Polyimid-Vorläufers auf den Verbindungsbondhügel; und
- einen Prozeß, bei dem eine Leiterlage und eine Isolierschicht auf das Trägersubstrat auflaminiert werden, wobei der Prozeß aufweist:
- einen Schritt zur Ausbildung einer Verbindungsleiterlage auf dem obenerwähnten Trägersubstrat,
- einen Schritt zur Ausbildung einer Isolierschicht auf der Verbindungsleiterlage,
- einen Schritt zur Ausbildung einer Signalleiterlage auf der Isolierschicht zur Verbindung mit der Verbindungsleiterlage,
- einen Schritt zur Ausbildung eines Verbindungsbondhügels an der Signalleiterlage,
- einen Schritt zum Aufbringen eines Polyimid-Vorläufers auf den Verbindungsbondhügel und
- einen Schritt zum Verpressen des Keramiksubstrats mit den Leiterlagen und des Trägersubstrats, die unter Druck- und Hitzeeinwirkung zusammengefügt werden.
- Es wird eine erfindungsgemäße Mehrlagenleiterplatte zur Lösung der obigen Aufgabe mit einem Trägersubstrat, mehreren durch Auflaminieren von Leiterlagen und Isolierschichten auf das Trägersubstrat entstandenen Mehrlagenstrukturen und einem Keramiksubstrat geschaffen, das mit Durchgangsbohrungen zur elektrischen Verbindung von Mehrlagenstrukturen versehen ist und zwischen einem Paar Mehrlagenstrukturen eingesetzt wird.
- Andere und zusätzliche Aufgaben und Auswirkungen der Erfindung werden genauer aus der nachstehenden Beschreibung ersichtlich.
- Fig. 1 zeigt eine Schnittansicht einer Mehrlagenleiterplatte nach einem Ausführungsbeispiel der Erfindung;
- Fig. 2A bis 2E zeigen ein Fertigungsverfahren zur Ausbildung einer Mehrlagenstruktur auf beiden Seiten eines Keramiksubstrats nach einem Ausführungsbeispiel;
- Fig. 3A bis 3E zeigen ein Fertigungsverfahren zur Ausbildung einer Mehrlagenstruktur auf einem Keramik-Trägersubstrat nach einem Ausführungsbeispiel;
- Fig. 4A bis 4E zeigen ein Fertigungsverfahren zur Ausbildung einer Mehrlagenstruktur auf einem Keramik-Trägersubstrat nach einem Ausführungsbeispiel;
- Fig. 5 zeigt ein Fertigungsverfahren, bei dem der in Fig. 2 dargestellte Keramik-Substratblock und der in Fig. 4 dargestellte Keramik-Trägersubstratblock laminiert werden; und
- Fig. 6 zeigt das Endbearbeitungsverfahren für eine Mehrlagenleiterplatte nach einem Ausführungsbeispiel.
- Nachstehend wird unter Bezugnahme auf Fig. 1 ein bevorzugtes Ausführungsbeispiel der Erfindung beschrieben.
- Gemäß Fig. 1 besteht eine Mehrlagenleiterplatte nach diesem Ausführungsbeispiel aus einem Keramik-Trägersubstrat 11 als Unterlage, darauf aufgebrachten Mehrlagenstrukturen 12a bis 12c und Keramiksubstraten 13a und 13b, die zwischen die obigen Mehrlagenstrukturen 12a und 12b bzw. 12b und 12c geschichtet sind.
- Ein Keramik-Trägersubstrat 11 ist ein gleichzeitig gebranntes Tonerdekeramiksubstrat mit einer Innenleiterlage aus Metall, wie z. B. aus Molybdän, das an der Rückseite mit E/A- Stiften 111 für Signale und Stromversorgung ausgestattet ist. Im vorliegenden Ausführungsbeispiel wird ein Keramik-Trägersubstrat 11 mit Abmessungen von 100 mm x 100 mm und einer Dicke von 3 mm verwendet.
- Die Mehrlagenstrukturen 12a und 12b werden durch Auflaminieren von Signalleiterlagen 121, Polyimid-Isolierschichten 122, Erdungs- und Verbindungslagen 123, Verbindungsbondhügeln 124 und zusätzlich polymerisiertem Polyimid 125 strukturiert. Die Signalleiterlage 121 besteht aus galvanisch vergoldeten Leiterzügen mit einer Breite von 25 µm und einer Dicke von 7 µm. Leiterzüge in X-Richtung und in Y-Richtung bilden ein Signalleiterlagenpaar. Das Auflaminieren von Erdungs- und Verbindungslagen 123 auf die obere und die untere Seite der Signalleiterlage dient zur Impedanzeinstellung und zur Verminderung des Kreuzkopplungsrauschens.
- Die Polyimid-Isolierschicht 122 besteht aus Polyimidharz. Zu den hier verwendbaren Polyimidharzen gehören ein Produkt von der Hitachi Chemical Co., Ltd. mit der Bezeichnung "PIQ", ein Produkt von Du Pont mit der Bezeichnung "PYRALIN", ein Produkt von Toray Industries, Inc. mit der Bezeichnung "Semicofine" für nicht fotoempfindliche Harze sowie ein Produkt von der Hitachi Chemical mit der Bezeichnung "PL-1200", ein Produkt von Du Pont mit der Bezeichnung "PI-2702D", ein Produkt von Toray mit der Bezeichnung "Photonese" und ein Produkt von der Asahi Chemical Industry mit der Bezeichnung "PIMEL" für fotoempfindliche Polyimidharze. Diese Polyimid-Isolierschicht 122 bewirkt, daß die Schichtdicke zwischen der Signalleiterlage 121 und der Erdungs- und Verbindungslage 123 20 µm beträgt. Für die Isolierschicht wird in diesem Ausführungsbeispiel ein Polyimidharz verwendet, sie kann aber auch aus irgendeinem anderen organischen Harz bestehen.
- Die Signalleiterlagen 121 werden durch den Verbindungsbondhügel 124 in dem zusätzlich polymerisierten Polyimid 125 elektrisch miteinander verbunden. Dieser Verbindungsbondhügel 124 hat eine Fläche von 25 bis 300 µm² und ist 5 bis 50 µm dick.
- Die Mehrlagenstruktur 12c an der Oberseite ist mit Verbindungsbondinseln 126 zum Verbinden der Polyimid-Isolierschicht 122 und der Erdungs- und Verbindungslage 123 mit einem LSI-Chip oder anderen Bauelementen versehen. Wenn z. B. für das Verlöten mit dem Bondhügel eines Chipträgers, der einen LSI-Chip enthält, eutektisches Sn-Pb-Lot verwendet wird, dann wird die Verbindungsbondinsel 126 verkupfert, um zu verhindem, daß die Bondinsel durch das Sn-Pb-Lot beeinflußt wird.
- Die zwischen den Mehrlagenstrukturen 12a und 12b bzw. 12b und 12c angeordneten Keramiksubstrate 13a bzw. 13b sind in vorgegebenen Positionen mit einer großen Anzahl von Durchgangsbohrungen 131 versehen. Die Erdungs- und Verbindungslagen 123 der Mehrlagenstrukturen 12a bis 12c sind durch diese Durchgangsbohrungen 131 hindurch elektrisch miteinander verbunden. Im vorliegenden Ausführungsbeispiel sind die Keramiksubstrate 13a und 13b 0,5 mm dick.
- Da der Wärmeausdehnungskoeffizient des Polyimidharzes, das für die Polyimid-Isolierschicht 122 der Mehrlagenstrukturen 12a bis 12c verwendet wird, größer ist als derjenige, der für das Substrat verwendeten Keramik, führt die Wärmespannung, die während des Laminierungsprozesses auf die Substrate einwirkt, zur Entstehung einer Restspannung zwischen der Isolierschicht und dem Substrat. Dies ist besonders offensichtlich in der Nähe der Polyimid-Isolierschicht 122. Eine solche Restspannung führt dazu, daß die Polyimid-Isolierschicht 122 einen Zug auf das Keramik-Trägersubstrat 11 ausübt. Je größer die Schichtdicke der Polyimid-Isolierschicht 122, desto stärker wächst die Restspannung.
- Wie oben beschrieben, sind im vorliegenden Ausführungsbeispiel die Mehrlagenstrukturen 12a und 12b in einer Schichtanordnung mit dem Keramik-Trägersubstrat 11 und den Keramiksubstraten 13a und 13b aufgebaut. Die in der Nähe der Polyimid-Isolierschicht 122 erzeugte Restspannung beeinflußt nicht nur das Keramik-Trägersubstrat 11, sondem wird auch durch die oberen und unteren Keramiksubstrate 13a und 13b absorbiert. Entsprechend entsteht eine Restspannung zwischen der Mehrlagenstruktur 12b und dem Keramiksubstrat 13a oder 13b. Ein großer Anteil der Restspannung, die in der Nähe der Mehrlagen struktur 12b entsteht, wird durch die Keramiksubstrate 13a und 13b absorbiert.
- Herkömmlicherweise werden Mehrlagenstrukturen durch Auflaminieren von Polyimid-Isolierschichten und Leiterlagen mittels Wiederholung einer Reihe von Prozessen ausgebildet. Wenn die Dicke einer solchen Verdrahtung 300 µm übersteigt, kann die Haftfestigkeit zwischen dem Keramik-Trägersubstrat und der Isolierschicht der in der Nachbarschaft entstandenen Restspannung nicht mehr widerstehen, was zu einer Ablösung der Isolierschicht vom Keramik-Trägersubstrat, zu Rissen oder Brüchen am Keramik-Trägersubstrat führt.
- Im Gegensatz dazu weist das vorliegende Ausführungsbeispiel eine Struktur auf, in der die Keramiksubstrate 13a und 13b eingefügt werden, um die oben beschriebene Restspannung zu absorbieren. Dadurch wird die am Keramik-Trägersubstrat 11 angreifende Restspannung verringert, und die Probleme, wie z. B. das Ablösen der Isolierschicht vom Keramik-Trrgersubstrat 11, Risse und Brüche am Keramik-Trägersubstrat 11, werden verhindert. Daher ist es unwahrscheinlich, daß selbst bei einer vergrößerten Lagenzahl, die für die neuere Konstruktion mit hochdichtem Schaltungsaufbau erforderlich ist, die in der Nähe der Dünnschicht erzeugte Restspannung zu Problemen führt.
- Nachstehend wird unter Bezugnahme auf Fig. 2, 3, 4, 5 und 6 ein Herstellungsverfahren für eine Mehrlagenleiterplatte nach einem Ausführungsbeispiel der vorliegenden Erfindung beschrieben.
- Für eine Mehrlagenleiterplatte nach diesem Ausführungsbeispiel wird durch Auflaminieren von Erdungs- und Verbindungslagen 123, von Polyimid-Isolierschichten 122, Signalleiterlagen 121 und Verbindungsbondhügeln 124 auf beide Seiten eines Keramiksubstrats 13a ein Block 31 ausgebildet; durch Auflaminieren von Erdungs- und Verbindungslagen 123, Polyimid- Isolierschichten 122, Signalleiterlagen 121, Verbindungsbondhügeln 124 und Verbindungsbondinseln 126 auf beide Seiten eines Keramiksubstrats 13b wird ein anderer Block 32 ausgebildet, und ein weiterer Block 33 wird mit einer Erdungs- und Verbindungslage 123, einer Polyimid-Isolierschicht 122, einer Signalleiterlage 121 und einem Verbindungsbondhügel 124 auf einem Keramik-Trägersubstrat 11 ausgebildet. Die entstandenen Blöcke 31 bis 33 werden aufeinandergelegt und verpreßt, um eine Mehrlagenleiterplatte herzustellen. Jeder Block wird bei der Fertigstellung elektrisch geprüft, so daß für den nächsten Prozeß nur gute Blöcke ausgewählt werden. In den folgenden Fertigungsprozessen wird fotoempfindliches Polyimid als Polyimidharz verwendet, und als Metall für die Leiterlage wird Gold verwendet.
- Fig. 2A bis 2E zeigen den Fertigungsprozeß des Blocks 31, der ein Keramiksubstrat 13a enthält. Zunächst wird Bezug auf Fig. 2A genommen. An der Oberseite des Keramiksubstrats 13a, das mit Durchgangsbohrungen 131 versehen ist, wird durch Abscheiden einer gesputterten Dünnschicht, Aufbringen von Positivlack, Strukturieren mittels Fotolithografie und anschließendes Elektroplattieren der Struktur mit Gold als Plattiermaterial eine Erdungs- und Verbindungslage 123 ausgebildet. An der Unterseite des Keramiksubstrats 13a wird nach den gleichen Verfahrensschritten eine weitere Erdungs- und Verbindungslage 123 ausgebildet.
- Wie aus Fig. 2B erkennbar, werden auf dem Keramiksubstrat 13a mit den darauf entstandenen Erdungs- und Verbindungslagen 123 Polyimid-Isolierschichten 122 ausgebildet. Genauer gesagt, nach Aufbringen von fotoempfindlichem Polyimidlack wird das Substrat belichtet und entwickelt, so daß in vorgegebenen Positionen Kontaktlöcher 127 ausgebildet werden, und dann ausgehärtet (Imidisierung des Polyimidlacks). Dieser Schritt wird gleichfalls auf beiden Seiten des Keramiksubstrats 13a ausgeführt.
- Wie aus Fig. 2C erkennbar, wird auf der oberen und der unteren Polyimid-Isolierschicht 122 nach dem gleichen Verfahren, wie für Fig. 2A beschrieben, je eine Signalleiterlage 121 ausgebildet. Die Signalleiterlage 121 ist durch die in der Polyimid-Isolierschicht 122 angebrachten Kontaktlöcher 127 elektrisch mit der Erdungs- und Verbindungslage 123 verbunden. Die Signalleiterlage 121 wird ebenfalls auf beiden Seiten des Keramiksubstrats 13a ausgebildet.
- Wie aus Fig. 2D erkennbar, wird auf der Signalleiterlage 121 ein Verbindungsbondhügel 124 für die elektrische Verbindung mit den Signalleiterlagen anderer Blöcke 32 und 33 ausgebildet. Die Ausbildung erfolgt, genauer gesagt, durch fotolithografische Strukturierung unter Verwendung von Fotolack und durch Elektroplattieren mit Gold. Die Dicke der Goldplattierung beträgt 7 µm. Dieser Verbindungsbondhügel 124 wird gleichfalls auf beiden Seiten des Keramiksubstrats 13a ausgebildet.
- Wie aus Fig. 2E erkennbar, wird auf die Verbindungsbondhügel 124 zusätzlich polymerisierter Polyimid-Vorläufer 129 aufgebracht und lediglich vorgetrocknet. Damit ist der Block 31 mit dem Keramiksubstrat 13a in der Mitte des Schichtenaufbaus fertiggestellt.
- Fig. 3A bis 3E zeigen den Fertigungsprozeß des Blocks 32, der ein Keramiksubstrat 13b enthält. Die in Fig. 3A und 3B gezeigten Fertigungsschritte für den Block 32 sind die gleichen wie in Fig. 2A und 2B und werden daher nicht erläutert. Wie aus Fig. 3C erkennbar, wird auf die Rückseite des Keramiksubstrats 13b ebenso wie in Fig. 2C eine Signalleiterlage 121 aufgebracht. Für die oberste Fläche des Keramiksubstrats 13b wird jedoch eine Verbindungsbondinsel 126 zur Verbindung mit einem LSI-Chip oder anderen Bauelementen auf der Polyimid-Isolierschicht 122 ausgebildet. Diese Verbindungsbondinsel 126 wird durch Verkupfern hergestellt. Wie aus Fig. 3D und 3E erkennbar, werden nur auf der Rückseite des Keramiksubstrats 13b ein Verbindungsbondhügel 124 und ein Polyimid-Vorläufer 129 nach dem gleichen Verfahren wie in Fig. 2D und 2E ausgebildet. Damit ist der Block 32 fertiggestellt.
- Die obigen Schritte, die in Fig. 2A bis 2E und 3A bis 3C dargestellt sind, werden abwechselnd an der Oberseite und an der Unterseite der Keramiksubstrate 13a oder 13b ausgeführt. Ein solches abwechselndes Laminieren der Lagen dient zum Ausgleichen der Restspannung, die durch die Polyimid-Isolierschichten 122 verursacht wird und an dem Keramiksubstrat 13a oder 13b angreift. Dies führt zu einer nahezu vollständigen Beseitigung der Wölbung der Keramiksubstrate 13a und 13b und ermöglicht eine mühelose Ausrichtung der Keramiksubstrate 13a und 13b, wenn sie im abschließenden Prozeß miteinander verpreßt werden.
- Nachstehend wird unter Bezugnahme auf Fig. 4A bis 4E der Fertigungsprozeß des Blocks mit dem Keramik-Trägersubstrat 11 beschrieben. Wie zunächst aus Fig. 4A erkennbar, wird auf dem Keramik-Trägersubstrat 11 mittels Fotolithografie unter Verwendung von Fotolack eine Struktur erzeugt, und dann wird das Substrat mit Gold elektroplattiert, so daß eine Erdungs- und Verbindungslage 123 ausgebildet wird.
- Wie aus Fig. 4B erkennbar, wird ein fotoempfindlicher Polyimidlack auf das Substrat aufgebracht, das so belichtet und entwickelt wird, daß in vorgegebenen Positionen Kontaktlöcher 127 entstehen, und danach ausgehärtet wird (Imidisierung des Polyimidlacks). Auf diese Weise wird eine Polyimid-Isolierschicht 122 ausgebildet.
- Fig. 4C zeigt eine Signalleiterlage 121, die nach den gleichen Verfahren wie die Erdungs- und Verbindungslage 123 auf der Polyimid-Isolierschicht 122 ausgebildet wird. Die Signalleiterlage 121 ist durch die in der Polyimid-Isolierschicht 122 angebrachten Kontaktlöcher 127 elektrisch mit der Erdungs- und Verbindungslage 123 verbunden.
- Wie aus Fig. 4D erkennbar, wird auf der Signalleiterlage 121 ein Verbindungsbondhügel 124 für die elektrische Verbindung mit Signalleiterlagen anderer Blöcke ausgebildet. Dieser Verbindungsbondhügel wird durch fotolithografische Strukturierung unter Verwendung von Fotolack und durch Elektroplattieren mit Gold ausgebildet.
- Wie aus Fig. 4E erkennbar, wird auf die Lage des Verbindungsbondhügels 27 zusätzlich polymerisierter Polyimid-Vorläufer 129 aufgebracht und nur vorgetrocknet.
- Damit ist der Block 33, der ein Keramik-Trägersubstrat 11 enthält, fertiggestellt.
- Nach diesen Prozessen wird, wie in Fig. 5 dargestellt, der Block 31 mit dem Keramiksubstrat 13a, dessen Fertigungsprozeß in Fig. 2 dargestellt ist, auf den in Fig. 4 dargestellten Block 33 mit dem Keramik-Trägersubstrat 11 aufgelegt, und die Blöcke werden aufeinander ausgerichtet. Dann werden sie im Vakuum verpreßt und erhitzt. Genauer gesagt, die Blöcke werden 30 Minuten bei 65 ºC unter einem Druck von 2,943 bis 3,924 MPa (30 bis 40 kp/cm²) vorgetrocknet. Dann werden die Blöcke unter dem gleichen Druck bei 150 bis 160 ºC vorausgehärtet und schließlich 30 Minuten bei 250 ºC ausgehärtet. Das Bonden erfolgt unter vermindertem Druck von 1,333 kPa (10 Torr) in einer Autoklaveneinrichtung.
- Der Polyimid-Vorläufer auf dem Verbindungsbondhügel wird durch vertikale Druckanwendung beiseite gedrückt, und gleichzeitig wird der Polyimid-Vorläufer 129 zu Polyimidharz imidisiert und mit der Polyimid-Isolierschicht 122 vereinigt. Die Volumenschrumpfung in diesem Schritt führt dazu, daß zwei Verbindungsbondhügel 124 eng aneinandergedrückt und elektrisch miteinander verbunden werden. Durch dieses Bonden des Blocks 31 mit dem Block 33 entsteht eine Mehrlagenstruktur 12a.
- Schließlich wird, wie in Fig. 6 dargestellt, der Block 32 mit dem Keramiksubstrat 13b ausgerichtet und auf den gemäß Fig. 5 laminierten Block 31 aufgelegt, und die Blöcke werden wie bei dem in Fig. 5 dargestellten Prozeß im Vakuum verpreßt und erhitzt. Der letzte Schritt besteht im Anbringen von Signal-E/A- und Stromversorgungsstiften 111 in den vorgegebenen Positionen an der Rückseite des Keramik-Trägersubstrats 11.
- Das herkömmliche Verfahren, bei dem die Leiterlage und die Isolierschicht, beginnend von der untersten Lage aus, abwechselnd auf dem Keramik-Trägersubstrat ausgebildet werden, benötigt eine lange Zeit für die Fertigung einer Mehrlagenleiterplatte, für die viele Lagen mit hoher Montagedichte erforderlich sind, was unerwartete Defekte zur Folge haben kann, die zu einer schlechteren Ausbeute führen.
- Im vorliegenden Ausführungsbeispiel können die oben beschriebenen Fertigungsprozesse die Fertigungszeit für eine Mehrlagenleiterplatte stark verkürzen und gleichzeitig die Ausbeute verbessern.
- Offensichtlich sind viele Modifikationen und Änderungen des obigen Ausführungsbeispiels möglich, ohne vom Schutzumfang der Erfindung abzuweichen. Zum Beispiel werden in dem offenbarten Ausführungsbeispiel zwar zwei Keramiksubstrate verwendet, es kann aber je nach der erforderlichen Lagenzahl und der Differenz zwischen den Wärmeausdehnungskoeffizienten der einzusetzenden Materialien eine beliebige Anzahl von Substraten verwendet werden. Ferner ist das für die Signalleiterlage, die Erdungs- und Verbindungslage und den Verbindungsbondhügel verwendete Material nicht auf Gold beschränkt, und es können Kupfer oder andere Materialien eingesetzt werden.
Claims (12)
1. Herstellungsverfahren für eine
Mehrlagenleiterplatte, das aufweist:
einen Schritt zum Auflaminieren einer ersten und einer
zweiten Mehrlagenstruktur auf die entsprechende Seite eines
Keramiksubstrats, wobei die erste und die zweite
Mehrlagenstruktur mindestens eine Harz-Isolierschicht und eine
Leiterlage aufweisen, wobei in dem Keramiksubstrat
Durchgangsbohrungen angebracht sind, wobei die Durchgangsbohrungen eine
Leiterlage der ersten Mehrlagenstruktur und eine Leiterlage der
zweiten Mehrlagenstruktur elektrisch miteinander verbinden;
einen Schritt zum Auflaminieren einer dritten
Mehrlagenstruktur auf eine Seite eines Trägersubstrats, wobei die
dritte Mehrlagenstruktur mindestens eine Harz-Isolierschicht und
eine Leiterlage aufweist;
einen Schritt zum Verbinden des Keramiksubstrats und
des Trägersubstrats unter Druck- und Hitzeeinwirkung.
2. Herstellungsverfahren für eine Mehrlagenleiterplatte
nach Anspruch 1, wobei der Schritt zum Auflaminieren der
ersten Mehrlagenstruktur und der zweiten Mehrlagenstruktur auf
das Keramiksubstrat das Auflaminieren einer Metalleiterlage
und einer Isolierschicht sowohl auf die Oberseite als auch auf
die Unterseite des Keramiksubstrats einschließt.
3. Herstellungsverfahren für eine Mehrlagenleiterplatte
nach Anspruch 1 oder 2, wobei der Schritt zum Verbinden des
Keramiksubstrats mit dem Trägersubstrat aufweist:
30 Minuten Vortrocknen bei 65ºC unter einem Druck von
2,943 bis 3,924 MPa (30 bis 40 kg/cm²);
60 Minuten Voraushärtung bei 150 bis 160ºC unter dem
gleichen Druck; und
30 Minuten Endaushärtung bei 250ºC unter dem gleichen
Druck.
4. Herstellungsverfahren für eine Mehrlagenleiterplatte
nach Anspruch 1, das ferner aufweist:
einen Schritt zum stufenweisen Auflegen eines zweiten
Keramiksubstrats auf das Keramiksubstrat, wobei auf eine Seite
des zweiten Keramiksubstrats eine vierte Mehrlagenstruktur
auflaminiert ist, wobei die vierte Mehrlagenstruktur
mindestens eine Harzschicht und eine Leiterlage einschließt;
einen Schritt zum Verbinden des Keramiksubstrats mit
dem zweiten Keramiksubstrat unter Druck- und Hitzeeinwirkung.
5. Herstellungsverfahren für eine Mehrlagenleiterplatte
nach Anspruch 4, wobei der Schritt zum Auflaminieren der
ersten Mehrlagenstruktur und der zweiten Mehrlagenstruktur auf
das Keramiksubstrat das Auflaminieren einer Metalleiterlage
und einer Isolierschicht sowohl auf die Oberseite als auch auf
die Unterseite des Keramiksubstrats einschließt.
6. Herstellungsverfahren für eine Mehrlagenleiterplatte
nach Anspruch 4 oder 5, wobei der Schritt zum Verbinden des
Keramiksubstrats mit dem Trägersubstrat aufweist:
30 Minuten Vortrocknen bei 65ºC unter einem Druck von
2,943 bis 3,924 MPa (30 bis 40 kg/cm²);
60 Minuten Voraushärtung bei 150 bis 160ºC unter dem
gleichen Druck; und
30 Minuten Endaushärtung bei 250ºC unter dem gleichen
Druck.
7. Herstellungsverfahren für eine Mehrlagenleiterplatte
nach Anspruch 1, wobei der Schritt zum Auflaminieren der
ersten Mehrlagenstruktur und der zweiten Mehrlagenstruktur auf
das Keramiksubstrat aufweist:
(a) Ausbilden von Erdungs- und Verbindungslagen auf der
Oberseite und der Unterseite des Keramiksubstrats, die durch
Durchgangsbohrungen miteinander verbunden sind;
(b) Ausbilden einer Isolierschicht auf der Erdungs- und
Verbindungslage;
(c) Ausbilden einer Signalleiterlage auf der
Isolierschicht zur Verbindung mit der Erdungs- und Verbindungslage;
(d) Ausbilden eines Verbindungsbondhügels auf der
Signalleiterlage;
(e) Aufbringen von Polyimid-Vorläufer auf den
Verbindungsbondhügel;
und wobei der Schritt zum Auflaminieren der dritten
Mehrlagenstruktur auf das Trägersubstrat aufweist:
(a) Ausbilden einer Erdungs- und Verbindungslage auf
dem Trägersubstrat;
(b) Ausbilden einer Isolierschicht auf der Erdungs- und
Verbindungs lage;
(c) Ausbilden einer Signalleiterlage auf der
Isolierschicht zur Verbindung mit der Erdungs- und Verbindungslage;
(d) Ausbilden eines Verbindungsbondhügels auf der
Signalleiterlage; und
(e) Aufbringen von Polyimid-Vorläufer auf den
Verbindungsbondhügel.
8. Herstellungsverfahren für eine Mehrlagenleiterplatte
nach Anspruch 7, wobei der Schritt zum Auflaminieren der
ersten Mehrlagenstruktur und der zweiten Mehrlagenstruktur auf
das Keramiksubstrat die Ausführung der Schritte an der
Oberseite und an der Unterseite des Keramiksubstrats aufweist.
9. Herstellungsverfahren für eine Mehrlagenleiterplatte
nach Anspruch 7 oder 8, wobei der Schritt zum Verbinden des
Keramiksubstrats mit dem Trägersubstrat aufweist:
30 Minuten Vortrocknen bei 65ºC unter einem Druck von
2,943 bis 3,924 MPA (30 bis 40 kg/cm²);
60 Minuten Voraushärtung bei 150 bis 160ºC unter dem
gleichen Druck; und
30 Minuten Endaushärtung bei 250ºC unter dem gleichen
Druck.
10. Mehrlagenleiterplatte mit:
einem Trägersubstrat,
mehreren Mehrlagenstrukturen, die durch Auflaminieren
von Metalleiterlagen und Isolierschichten auf das
Trägersubstrat ausgebildet werden; und
Keramiksubstraten, die mit Durchgangsbohrungen für die
elektrische Verbindung der Mehrlagenstrukturen versehen und
zwischen den Mehrlagenstrukturen eingefügt sind.
11. Mehrlagenleiterplatte nach Anspruch 10, wobei die
Mehrlagenstruktur eine Verbindungsleiterlage,
eine Isolierschicht und eine Signalleiterlage aufweist;
wobei die Erdungs- und Verbindungslage zur elektrischen
Verbindung mit der Erdungs- und Verbindungslage einer anderen
Mehrlagenstruktur durch Durchgangsbohrungen in dem
Keramiksubstrat dient.
12. Mehrlagenleiterplatte nach Anspruch 10 oder 11,
wobei die oberste Fläche der Mehrlagenstruktur anstelle der
Metalleiterlage mit einer Verbindungsbondinsel versehen ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2278110A JP2551224B2 (ja) | 1990-10-17 | 1990-10-17 | 多層配線基板および多層配線基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69120198D1 DE69120198D1 (de) | 1996-07-18 |
DE69120198T2 true DE69120198T2 (de) | 1996-10-10 |
Family
ID=17592766
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69120198T Expired - Fee Related DE69120198T2 (de) | 1990-10-17 | 1991-10-16 | Mehrschichtige, gedruckte Leiterplatte und Verfahren zu ihrer Herstellung |
Country Status (5)
Country | Link |
---|---|
US (2) | US5382757A (de) |
EP (1) | EP0481472B1 (de) |
JP (1) | JP2551224B2 (de) |
CA (1) | CA2053448C (de) |
DE (1) | DE69120198T2 (de) |
Families Citing this family (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69218319T2 (de) * | 1991-07-26 | 1997-07-10 | Nec Corp., Tokio/Tokyo | Mehrschichtige Leiterplatte aus Polyimid und Verfahren zur Herstellung |
US5165984A (en) * | 1991-07-30 | 1992-11-24 | At&T Bell Laboratories | Stepped multilayer interconnection apparatus and method of making the same |
US5376226A (en) * | 1993-01-28 | 1994-12-27 | Trw Inc. | Method of making connector for integrated circuit chips |
JPH0828580B2 (ja) * | 1993-04-21 | 1996-03-21 | 日本電気株式会社 | 配線基板構造及びその製造方法 |
DE69528868T2 (de) * | 1994-08-19 | 2003-03-27 | Hitachi, Ltd. | Keramikzusammensetzung für Schaltungssubstrat und seine Herstellung |
US5739476A (en) * | 1994-10-05 | 1998-04-14 | Namgung; Chung | Multilayer printed circuit board laminated with unreinforced resin |
US5487218A (en) * | 1994-11-21 | 1996-01-30 | International Business Machines Corporation | Method for making printed circuit boards with selectivity filled plated through holes |
JPH08181443A (ja) * | 1994-12-21 | 1996-07-12 | Murata Mfg Co Ltd | セラミック多層基板およびその製造方法 |
JP2748890B2 (ja) * | 1995-06-14 | 1998-05-13 | 日本電気株式会社 | 有機樹脂多層配線基板およびその製造方法 |
JP2917867B2 (ja) * | 1995-08-14 | 1999-07-12 | 日本電気株式会社 | 多層配線基板 |
WO1997027490A1 (en) * | 1996-01-25 | 1997-07-31 | General Dynamics Information Systems, Inc. | Performing an operation on an integrated circuit |
JPH1027971A (ja) * | 1996-07-10 | 1998-01-27 | Nec Corp | 有機薄膜多層配線基板の切断方法 |
JP4234205B2 (ja) * | 1996-11-08 | 2009-03-04 | ダブリュ.エル.ゴア アンド アソシエイツ,インコーポレイティド | 電子アセンブリおよび電子物品内でのヴァイアのインダクタンスを低減する方法 |
US5858254A (en) * | 1997-01-28 | 1999-01-12 | International Business Machines Corporation | Multilayered circuitized substrate and method of fabrication |
US6016005A (en) * | 1998-02-09 | 2000-01-18 | Cellarosi; Mario J. | Multilayer, high density micro circuit module and method of manufacturing same |
US6239485B1 (en) * | 1998-11-13 | 2001-05-29 | Fujitsu Limited | Reduced cross-talk noise high density signal interposer with power and ground wrap |
US6081026A (en) * | 1998-11-13 | 2000-06-27 | Fujitsu Limited | High density signal interposer with power and ground wrap |
JP3629375B2 (ja) * | 1998-11-27 | 2005-03-16 | 新光電気工業株式会社 | 多層回路基板の製造方法 |
JP3635219B2 (ja) * | 1999-03-11 | 2005-04-06 | 新光電気工業株式会社 | 半導体装置用多層基板及びその製造方法 |
US6353997B1 (en) * | 1999-10-07 | 2002-03-12 | Subtron Technology Co., Ltd. | Layer build-up method for manufacturing multi-layer board |
US6869750B2 (en) * | 1999-10-28 | 2005-03-22 | Fujitsu Limited | Structure and method for forming a multilayered structure |
US6882045B2 (en) * | 1999-10-28 | 2005-04-19 | Thomas J. Massingill | Multi-chip module and method for forming and method for deplating defective capacitors |
US6428942B1 (en) * | 1999-10-28 | 2002-08-06 | Fujitsu Limited | Multilayer circuit structure build up method |
JP2001217508A (ja) * | 2000-01-31 | 2001-08-10 | Toshiba Corp | プリント基板 |
US6734369B1 (en) * | 2000-08-31 | 2004-05-11 | International Business Machines Corporation | Surface laminar circuit board having pad disposed within a through hole |
US6568250B1 (en) * | 2000-09-22 | 2003-05-27 | International Business Machines Corporation | Apparatus and method for determining residual stress |
JP2002368422A (ja) * | 2001-04-04 | 2002-12-20 | Murata Mfg Co Ltd | 多層セラミック基板及びその製造方法 |
US6810583B2 (en) | 2001-08-07 | 2004-11-02 | International Business Machines Corporation | Coupling of conductive vias to complex power-signal substructures |
TW573444B (en) * | 2003-04-22 | 2004-01-21 | Ind Tech Res Inst | Substrate having organic and inorganic functional package |
US20050029011A1 (en) * | 2003-08-07 | 2005-02-10 | Matsushita Electric Industrial Co., Ltd. | Circuit board |
JP4073945B1 (ja) * | 2007-01-12 | 2008-04-09 | 新光電気工業株式会社 | 多層配線基板の製造方法 |
JP2009170753A (ja) * | 2008-01-18 | 2009-07-30 | Panasonic Corp | 多層プリント配線板とこれを用いた実装体 |
JP5550280B2 (ja) | 2009-07-29 | 2014-07-16 | 京セラ株式会社 | 多層配線基板 |
TW201110839A (en) | 2009-09-04 | 2011-03-16 | Advanced Semiconductor Eng | Substrate structure and method for manufacturing the same |
KR20110113980A (ko) * | 2010-04-12 | 2011-10-19 | 삼성전자주식회사 | 필름을 포함한 다층 인쇄회로기판 및 그 제조 방법 |
US20190045620A1 (en) * | 2014-07-09 | 2019-02-07 | Schreiner Group Gmbh & Co. Kg | Sensor device with a flexible electrical conductor structure |
TWI558277B (zh) * | 2014-08-19 | 2016-11-11 | 乾坤科技股份有限公司 | 電路板層間導電結構、磁性元件及其製作方法 |
CN213522492U (zh) * | 2017-11-16 | 2021-06-22 | 株式会社村田制作所 | 树脂多层基板、电子部件及其安装构造 |
KR102537710B1 (ko) * | 2021-05-28 | 2023-05-31 | (주)티에스이 | 일괄 접합 방식의 다층 회로기판 및 그 제조 방법 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5144871B2 (de) * | 1971-09-25 | 1976-12-01 | ||
US3798762A (en) * | 1972-08-14 | 1974-03-26 | Us Army | Circuit board processing |
US4250616A (en) * | 1979-03-23 | 1981-02-17 | Methode Electronics, Inc. | Method of producing multilayer backplane |
JPS55133597A (en) * | 1979-04-06 | 1980-10-17 | Hitachi Ltd | Multilayer circuit board |
FR2476913B1 (fr) * | 1980-02-25 | 1985-09-13 | Nippon Electric Co | Circuit a plusieurs couches pour integration a grande echelle et procede de fabrication de ce circuit |
US4522667A (en) * | 1980-06-25 | 1985-06-11 | General Electric Company | Method for making multi-layer metal core circuit board laminate with a controlled thermal coefficient of expansion |
JPS6014494A (ja) * | 1983-07-04 | 1985-01-25 | 株式会社日立製作所 | セラミツク多層配線基板およびその製造方法 |
FR2567684B1 (fr) * | 1984-07-10 | 1988-11-04 | Nec Corp | Module ayant un substrat ceramique multicouche et un circuit multicouche sur ce substrat et procede pour sa fabrication |
US4541035A (en) * | 1984-07-30 | 1985-09-10 | General Electric Company | Low loss, multilevel silicon circuit board |
JPH0716094B2 (ja) * | 1986-03-31 | 1995-02-22 | 日立化成工業株式会社 | 配線板の製造法 |
JPS6366993A (ja) * | 1986-09-08 | 1988-03-25 | 日本電気株式会社 | 多層配線基板 |
US4740414A (en) * | 1986-11-17 | 1988-04-26 | Rockwell International Corporation | Ceramic/organic multilayer interconnection board |
DE3639402A1 (de) * | 1986-11-18 | 1988-05-19 | Siemens Ag | Verfahren zur herstellung einer mehrschichtigen leiterplatte sowie danach hergestellte leiterplatte |
US4963697A (en) * | 1988-02-12 | 1990-10-16 | Texas Instruments Incorporated | Advanced polymers on metal printed wiring board |
US4806188A (en) * | 1988-03-04 | 1989-02-21 | E. I. Du Pont De Nemours And Company | Method for fabricating multilayer circuits |
JPH0268992A (ja) * | 1988-09-02 | 1990-03-08 | Nec Corp | 多層配線基板 |
-
1990
- 1990-10-17 JP JP2278110A patent/JP2551224B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-15 CA CA002053448A patent/CA2053448C/en not_active Expired - Fee Related
- 1991-10-16 DE DE69120198T patent/DE69120198T2/de not_active Expired - Fee Related
- 1991-10-16 EP EP91117690A patent/EP0481472B1/de not_active Expired - Lifetime
- 1991-10-17 US US07/778,242 patent/US5382757A/en not_active Expired - Lifetime
-
1993
- 1993-01-06 US US08/001,726 patent/US5337466A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE69120198D1 (de) | 1996-07-18 |
US5382757A (en) | 1995-01-17 |
CA2053448C (en) | 1996-09-17 |
US5337466A (en) | 1994-08-16 |
JPH04152693A (ja) | 1992-05-26 |
CA2053448A1 (en) | 1992-04-18 |
JP2551224B2 (ja) | 1996-11-06 |
EP0481472B1 (de) | 1996-06-12 |
EP0481472A1 (de) | 1992-04-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69120198T2 (de) | Mehrschichtige, gedruckte Leiterplatte und Verfahren zu ihrer Herstellung | |
DE69218319T2 (de) | Mehrschichtige Leiterplatte aus Polyimid und Verfahren zur Herstellung | |
DE69431740T2 (de) | Mehrlagige Verdrahtungsplatine und ihre Herstellung | |
DE69220892T2 (de) | Verfahren zur Herstellung eines mehrschichtigen Polyimid-Verdrahtungssubstrats | |
DE3787366T2 (de) | Keramische/organische mehrschichtenanschlussplatte. | |
DE68926055T2 (de) | Herstellungsverfahren einer mehrschichtigen Leiterplatte | |
DE69725689T2 (de) | Gedruckte Leiterplatte und elektronische Bauteile | |
DE69330630T2 (de) | Nichtleitende randschicht für integrierten stapel von ic chips | |
DE2810054C2 (de) | Elektronische Schaltungsanordnung und Verfahren zu deren Herstellung | |
DE69223657T2 (de) | Mehrschichtige Leiterplatte aus Polyimid und Verfahren zur Herstellung | |
DE69312983T2 (de) | Höckerförmige Anschlusselektrode auf einem Substrat für Flipchip-Verbindung | |
DE3817600C2 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung mit einem keramischen Substrat und einem integrierten Schaltungskreis | |
DE69200500T2 (de) | Gestufte Mehrlagenverbindungsplatte und Herstellungsmethoden. | |
EP1394855B1 (de) | Verfahren zur Herstellung eines universellen Gehäuses für ein elektronisches Bauteil mit Halbleiterchip | |
DE69133409T2 (de) | Verfahren zur Herstellung von Mehrschichtstrukturen | |
DE19626977A1 (de) | Dünnfilmvielschichtverdrahtungsplatte und deren Herstellung | |
DE69024704T2 (de) | Verfahren zur Herstellung einer mehrschichtigen Zwischenverbindungs-Leiterplattenanordnung unter Anwendung der Dünnfilmtechnik | |
EP0175045A2 (de) | Verfahren zur Herstellung von durchkontaktierten flexiblen Leiterplatten für hohe Biegebeanspruchung | |
DE19650296A1 (de) | Verfahren zum Herstellen eines Halbleiterbauelements | |
DE3640249A1 (de) | Halbleitervorrichtung (halbleiterbaustein) | |
EP1532681A1 (de) | Mehrlagiger schaltungsträger und herstellung desselben | |
DE69637246T2 (de) | Leiterplatte zur montage elektronischer bauelemente | |
DE69723801T2 (de) | Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung | |
WO2004100261A2 (de) | Halbleiterwafer, nutzen und elektronisches bauteil mit gestapelten halbleiterchips, sowie verfahren zur herstellung derselben | |
EP0451541B1 (de) | Herstellung von mehrschichtigen Leiterplatten mit erhöhter Leiterbahnendichte |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: NEC TOPPAN CIRCUIT SOLUTIONS,INC., TOKIO/TOKYO, JP |
|
8339 | Ceased/non-payment of the annual fee |