DE69330630T2

DE69330630T2 - Nichtleitende randschicht für integrierten stapel von ic chips

Info

Publication number: DE69330630T2
Application number: DE69330630T
Authority: DE
Inventors: K. Miyake
Original assignee: Irvine Sensors Corp
Current assignee: Nytell Software LLC
Priority date: 1992-05-15
Filing date: 1993-05-05
Publication date: 2002-06-13
Anticipated expiration: 2013-05-06
Also published as: EP0596075A4; EP0596075B1; JP3544974B2; WO1993023873A1; JPH08500211A; US5424920A; EP0596075A1; DE69330630D1

Description

Stand der Technik

Die vorliegende Erfindung betrifft die Fertigung von dreidimensionalen elektronischen Gehäusen bzw. Baueinheiten, in denen eine Mehrzahl einzelner integrierter Schaltungs-Chips (IC-Chips) in einem Stapel miteinander verbunden sind, wobei ein elektronisches Gehäuse mit sehr hoher Dichte vorgesehen wird.
Der Zessionar der vorliegenden Anmeldung ist Vorreiter auf dem Gebiet der Verwendung von IC-Chip-Stapeln, zuerst als Module, die Fotodetektor-Fokalebenen-Schaltkreise vorsehen, und später als Einheiten, die sich für Computerspeicher und dergleichen eignen. Die U.S. Patente US-A-4.525.921 und US-A-4.646.128 beziehen sich auf die Stapel, die für die allgemeine Verwendung als Speichervorrichtung und andere Fokalebenenfremde Baueinheiten entwickelt worden sind.
Die für die Herstellung dieser dreidimensionalen (3D) IC-Chip- Stapel eingesetzten Verfahren sind immer hochentwickelter geworden. Der dreidimensionale Ansatz wird sowohl für SRAM- als auch DRAM-Speicherchips mit zufriedenstellenden Ergebnissen eingesetzt. Durch das Stapeln der Speicherchips konnten Dichten von siebzig Chips in einem Stapel von 0,56 cm · 1,32 cm · 1,32 cm (0,220 Inch · 0,520 Inch · 0,520 Inch) realisiert werden, wobei jeder Chip eine Speicherkapazität von einem Megabit aufweist.
Ein Problem bei als Speichervorrichtungen verwendeten Stapeln sowie bei anderen Fokalebenen-fremden Baueinheiten verwendeten Stapeln ist die Schwierigkeit bei der Verbindung externer Schaltungen mit der großen Anzahl von Leitern auf der Zugangsebene des fertigen Stapels. Fokalebenen-Chip- Stapelmodule weisen Multiplexerschaltungen auf, welche die Anzahl der Modul-Ausgangsanschlüsse erheblich verringern. Ausgangsanschlüsse für Speichervorrichtungen vorzusehen ist jedoch eine deutlich größere Herausforderung.
Es gibt zwei anerkannte Ausrichtungen, die die strukturelle Beziehung der gestapelten IC-Chips in einem Modul zu der Ausleitungsplatte oder der Trägerschicht darstellen, der externe elektrische Schaltungen zur Verbindung mit der Mehrzahl elektrischer Zuleitungen (Anschlüsse) verfügbar macht, die auf der Oberfläche der Zugangsebene des Moduls ausgebildet sind, und welche zu der IC-Schaltkreisanordnung führen, die in dem Modul eingebettet ist. Bei einer Anordnung erstrecken sich die Schichten des Moduls in Ebenen, die senkrecht zu der Ebene der Ausleitungsplatte oder der Trägerschicht verlaufen. Bei der anderen Anordnung erstrecken sich die Schichten des Moduls in Ebenen, die parallel zu der Ebene der Ausleitungsplatte bzw. der Trägerschicht verlaufen.
Die Ausleitungsplatten oder Trägerschichten können oberhalb, unterhalb oder entlang der Seite des gestapelten Chip-Moduls angeordnet sein. Die beiden am weitest verbreiteten Strukturen werden als "Brotscheiben"-Stapel oder als "Pfannkuchen"-Stapel bezeichnet. In dem Patent US-A-4.706.166 an den Zessionar der vorliegenden Anmeldung wird ein "Brotscheiben"-Stapel offenbart, bei dem die IC-Chips in dem gestapelten Modul in Ebenen liegen, die senkrecht zu einer den Stapel tragenden Trägerschicht verlaufen. Die Trägerschicht trägt elektrische Leiter, die zu einer externen Schaltkreisanordnung führen. Die Zugangsebene des Stapels ist zu der tragenden Trägerschicht ausgerichtet. Und die elektrischen Verbindungen zwischen der Stapeloberfläche und der Trägerschicht werden durch feste elektrisch verbundene Lötperlen auf den zueinander ausgerichteten Oberflächen gebildet, wobei dieses Verfahren auch als Oberflächenmontagetechnik bezeichnet wird. Bei einer derartigen Konstruktion befinden sich die Ausleitungsanschlüsse notwendiger Weise sehr dicht aneinander, wobei diese Tatsache Schwierigkeiten beim Vorsehen zufriedenstellender Ausleitungsanschlüsse erzeugt.
"Pfannkuchen"-Stapel umfassen IC-Chips, die in Ebenen liegen, die parallel zu einer tragenden Trägerschicht verlaufen. Die elektrischen Zuleitungen von den zahlreichen Anschlüssen auf der Zugangsebene des Stapels werden vorzugsweise entweder zu der Unterseite oder der Oberseite des Stapels geführt, um mit der externen Schaltkreisanordnung verbunden zu werden.
Derartige "Pfannkuchen"-Stapel werden in einer gleichzeitig anhängigen Anmeldung des Zessionars der vorliegenden Anmeldung offenbart. "Pfannkuchen"-Stapel werden im Gegensatz zu "Brotscheiben"-Stapeln eher verwendet, wenn eine geringere Anzahl von IC-Chips in dem gestapelten Schichtmodul vorgesehen ist, weil für ein bestimmtes Modul entweder weniger Chips benötigt werden oder aufgrund einer begrenzten "Bauhöhe", d.h. einem begrenzten verfügbaren Raum für die Anordnung des Moduls.
In dem U.S. Patent US-A-5.016.138 wird eine dreidimensionale Dichte-Baueinheit für integrierte Schaltkreise offenbart, für die integrierte Schaltkreise auf Trägerschichten platziert und danach zusammen gestapelt werden.
In dem U.S. Patent US-A-4.983.533 wird ein elektronisches Modul mit hoher Dichte offenbart, das sich zur Verwendung als DRAM, SRAM, ROM, Logikeinheit oder Recheneinheit eignet. Das Modul wird dadurch gebildet, dass IC-Chips gestapelt werden, von denen jeder einen integrierten Schaltkreis trägt. Die Chips werden aneinander geklebt, wobei deren Zuleitungen entlang einem Rand verlaufen, so dass alle Zuleitungen des Stapels auf einer Zugangsebene exponiert sind. An entsprechenden Stellen auf der Zugangsebene sind Verbindungsanschlüsse ausgebildet. Eine den Stapel tragende Trägerschicht ist mit einer entsprechend geeigneten Schaltkreisanordnung sowie mit Verbindungsanschlüssen auf ihrer Oberfläche versehen.
Die vorliegende Erfindung behandelt hauptsächlich das Problem der Verbindung der Schaltkreisanordnungen von IC-Chips in Pfannkuchen-Stapeln mit geeigneten Ausleitungsanschlüssen, die für die Verbindung mit einer externen Schaltkreisanordnung verwendet werden.

Zusammenfassung der Erfindung

Die vorliegende Erfindung verwendet eine nichtleitende Rand- oder Abdeckschicht, die einen integralen Bestandteil des Stapels darstellt, und die eine Einrichtung für die Verbindung der Schaltkreisanordnungen in dem Stapel mit externen Schaltkreisanordnungen vorsieht. Ein wesentliches Resultat der vorliegenden Erfindung ist eine deutliche Erhöhung des verfügbaren Raums für die Lokalisierung von Ausleitungsanschlüssen.
Die innere, nicht exponierte Oberfläche der Abdeckschicht trägt elektrische Leitungen (Spuren), die von der auf der Oberfläche des Stapels ausgebildeten Metallisierung zu Öffnungen führen, die sich durch die Abdeckschicht erstrecken. Diese Öffnungen sehen leitfähige Wege bzw. Durchgänge zu der äußeren, exponierten Oberfläche der Abdeckschicht vor, wo Anschlüsse gebildet zur Verbindung mit externen Schaltkreisanordnungen gebildet werden.
Eine Abdeckschicht kann als die obere Schicht des Stapels, die untere Schicht des Stapels oder sowohl als obere und untere Schichten des Stapels verwendet werden. Die Abdeckschicht stellt eine isolierte Schicht dar, die aus einem dielektrischen Material gebildet oder mit einem dielektrischen Material überzogen werden kann. Die bevorzugte Abdeckschicht wird aus einem dielektrischen Material gebildet, das einen thermischen Volumenausdehnungskoeffizienten aufweist, der dem des Halbleitermaterials entspricht, das die IC-Chip-Schichten des Stapels bildet.
Die vorliegende Erfindung umfasst einen integrierten Stapel aus Schichten, die ein rechteckiges Parallelepipedon mit einer ersten Stirnfläche, einer zweiten Stirnfläche und vier Seitenflächen bilden, wobei die erste Stirnfläche parallel zu der zweiten Stirnfläche ist, wobei eine der Seitenflächen eine Zugangsebene aufweist, wobei der Stapel aus Schichten einen eingebetteten integrierten Schaltkreis (IC) aufweist; wobei die Schichten des Stapels eine Mehrzahl von IC-Chip-Schichten aufweisen, die durch IC-Chips vorgesehen werden, wobei jeder IC-Chip eine erste Hauptstirnfläche, eine zweite Hauptstirnfläche und vier Seitenflächen aufweist, wobei die Zugangsebene eine Seitenoberfläche von jedem der IC-Chips aufweist, und wobei jede IC-Chip-Schicht eine Mehrzahl elektrischer Zuleitungen auf der Zugangsebene aufweist; wobei die Schichten des Stapels eine erste Abdeckschicht aufweisen, welche die erste Stirnfläche des Stapels definiert, wobei die erste Abdeckschicht nur an eine der IC-Chip-Schichten angrenzt, wobei die erste Abdeckschicht aus einem dielektrischen Werkstoff hergestellt wird und eine Innenoberfläche und eine Außenoberfläche aufweist, wobei die erste Abdeckschicht eine Mehrzahl von Öffnungen aufweist, die sich zwischen der Innenoberfläche und der Außenoberfläche erstrecken; wobei die erste Abdeckschicht eine Mehrzahl von Spuren auf der Innenoberfläche aufweist, wobei jede Spur von einer der Öffnungen zu der Zugangsebene führt; wobei die Außenoberfläche der ersten Abdeckschicht eine Mehrzahl von Anschlüssen aufweist, wobei jeder Anschluss an einer der Öffnungen angeordnet ist; wobei sich leitfähiges Material durch jede Öffnung erstreckt, so dass die Spur mit dem Anschluss verbunden wird; und wobei leitfähiges Material auf der Zugangsebene jede Spur mit einer elektrischen Zuleitung an einer oder mehreren IC-Chip-Schichten verbindet.
Die Erfindung umfasst ferner ein Verfahren zur Herstellung eines elektronischen Pakets, wobei das Verfahren die folgenden Schritte umfasst: Stapeln einer Mehrzahl von IC-Chips zur Bildung eines Stapels aus IC-Chip-Schichten, wobei jeder IC- Chip eine erste Hauptstirnfläche, eine zweite Hauptstirnfläche und vier Seitenflächen aufweist, wobei jeder IC-Chip einen eingebetteten IC-Schaltkreis und Zuleitungen aufweist, die sich zu einer der Seitenflächen des IC-Chips erstrecken, wobei eine Zugangsebene eine Zuleitungen tragende Seitenfläche von jedem der IC-Chips aufweist; Bilden einer ersten Abdeckschicht aus dielektrischem Material, wobei die erste Abdeckschicht eine flache Innenoberfläche und eine flache Außenoberfläche aufweist; Bilden von Öffnungen, die sich zwischen der Innenfläche und der Außenfläche der ersten Abdeckschicht erstrecken; Bilden von Leitern auf der Innenfläche der ersten Abdeckschicht, wobei jeder Leiter eine der Öffnungen mit der Zugangsebene verbindet; Bilden von Anschlüssen auf der Außenfläche der ersten Abdeckschicht, wobei jeder Anschluss an einer der Öffnungen angeordnet ist; Bilden von Leitern, die sich durch die Öffnungen in der ersten Abdeckschicht erstrecken, so dass eine ununterbrochene elektrische Leitfähigkeit von jedem Anschluss zu der Zugangsebene vorgesehen wird; Hinzufügen der ersten Abdeckschicht zu dem Stapel der IC-Chip-Schichen; und Bilden eines integrierten Stapels aus Schichten, der die IC-Chip-Schichten und die erste Abdeckschicht aufweist, wobei die erste Abdeckschicht nur an eine der IC-Chip-Schichten angrenzt, wobei der integrierte Stapel von Schichten ein rechteckiges Parallelepipedon mit einer ersten Stirnfläche, einer zweiten Stirnfläche und vier Seitenflächen bildet, wobei die erste Stirnfläche parallel zu der zweiten Stirnfläche ist, und wobei eine der Seitenflächen die Zugangsebene umfasst.

Kurze Beschreibung der Zeichnungen

Es zeigen:
Fig. 1 eine Vorderansicht der Zugangsebene eines großen Stapels von Schichten, der eine Mehrzahl kleiner Stapel aufweist, die jeweils eine Abdeckschicht und eine Mehrzahl von IC-Chip-Schichten aufweisen;
Fig. 2 eine isometrische Ansicht eines kurzen Stapels, der von dem großen Stapel aus der Abbildung aus Fig. 1 getrennt worden ist;
Fig. 3 eine Nahaufnahme der Metallisierung in der Mitte des kurzen Stapels aus Fig. 2;
Fig. 4 eine Ansicht der inneren Oberfläche der Abdeckschicht;
Fig. 5 eine Ansicht der äußeren Oberfläche der Abdeckschicht; und
Fig. 6 einen Querschnitt durch die Abdeckschicht, wobei die Metallisierung in den Löchern dargestellt wird, die sich durch die Abdeckschicht erstrecken.

Genaue Beschreibung des bevorzugten Ausführungsbeispiels

Die vorliegende Erfindung betrifft große Chip-Stapel sowie kleine Chip-Stapel gleichermaßen. Große Stapel werden dabei eher in der "Brotscheiben"-Konfiguration als in der "Pfannkuchen"-Konfiguration angebracht. Kleine Stapel können zwar auch einzeln hergestellt werden, jedoch werden sie in der Regel durch Segmentierung großer Stapel hergestellt. Die gleichzeitig anhängige Anmeldung betrifft ein Verfahren zur Gestaltung kleiner Stapel durch die Erzeugung eines großen Stapels, wobei die Zugangsebenenoberfläche des großen Stapels verarbeitet wird, und wobei daraufhin der große Stapel in eine Mehrzahl kleiner Stapel unterteilt wird.
In der Abbildung aus Fig. 1 wurde ein großer Stapel 20 vorbereitet und verarbeitet, wobei der Stapel für eine Segmentierung bereit steht. Ein Trennwerkzeug wird an dem großen Stapel 20 eingesetzt, um den in der Abbildung aus Fig. 2 dargestellten kurzen Stapel 22 zu entfernen. Bei der vorderen Ebene der Stapel handelt es sich gemäß der Abbildung aus den Fig. 1 und 2 um die Zugangsebene, die zur Verbindung mit den externen Schaltkreisanordnungen verwendet wird.
Der kurze Stapel aus Fig. 2 hat die Form eines rechteckigen Parallelepipedons. Dieses weist vier leitungsführende Oberflächen 24 auf, die auf vier aktiven (IC) Chip-Schichten 26 ausgebildet sind. Zwei inaktive Schichten 28 und 30 befindet sich entsprechend auf der Oberseite und der Unterseite des kurzen Stapels. Diese ermöglichen die Isolierung der aktiven Schichten von den externen Schaltkreisanordnungen, mit Ausnahme der auf der Zugangsebene ausgebildeten Metallisierung. Ein Grund für den Einsatz inaktiver Randschichten ist es, einen T-Verbindungs-Eingriff zwischen jeder Zuleitung von dem Inneren des Stapels und der Metallisierung zu ermöglichen, die auf der Zugangsebene des Stapels ausgebildet ist.
Der große Stapel 20 aus Fig. 1 sieht 9 kurze Stapel 22 vor, die jeweils vier aktive Chips aufweisen. Die Anzahl der Chips in dem großen Stapel und in dem kleinen Stapel kann entsprechend für spezielle Fertigungsanforderungen für Stapel angepasst werden. Es wird allerdings angenommen, dass jeder der Mehrzahl von kurzen Stapeln, die aus einem bestimmten großen Stapel gebildet werden, in der Regel die gleiche Größe aufweist.
Wie dies in den Abbildungen aus den Fig. 1 und 2 dargestellt ist, weist die Zugangsebene der großen und kleinen Stapel eine darauf ausgebildete elektrisch leitfähige Metallisierung in Form zahlreicher, sich vertikal erstreckender Busse 32 und Anschlussflächen 33 auf, die einen einzelnen Zugang zu jedem Chip ermöglichen. Die Busse und Anschlussflächen sind elektrisch mit der in den Stapeln eingebetteten Schaltkreisanordnung verbunden, und zwar durch eine Mehrzahl von T-Verbindungen der in den früheren Patenten und Anmeldungen des gleichen Zessionars offenbarten Art. Der. Begriff "T-Verbindung" bedeutet, dass sich jede flache Zuleitung von dem IC-Abschnitt der Schicht zu dem Schichtrand in elektrischem Kontakt mit einem Metallstreifen oder einer Anschlussfläche befindet, der bzw. die sich in beide Richtungen über die Zuleitung hinaus erstreckt (in den Abbildungen aus den Fig. 1 bis 3 sowohl aufwärts als auch abwärts). Die Erfahrung hat den Wert der T-Verbindungen für die Fälle belegt, in denen sich die herkömmlicheren Techniken der Lötverbindung nicht einsetzen lassen. Hiermit wird festgestellt, dass sich die T-Verbindungs- Metallisierungsstreifen auf den unteren Abschnitt der oberen (inaktiven) Schicht 30 erstrecken.
Die Stapel der Schichten, die aktive IC-Chip-Schichten und inaktive Randschichten aufweisen, werden in einer Stapelvorrichtung zusammengesetzt, wobei eine dünne Klebstoffschicht zwischen benachbarten Schichten positioniert wird. Die gestapelten Schichten und die Vorrichtung werden danach in einen Ofen eingeführt und auf einer Aushärtungstemperatur über einen bestimmten Zeitraum gebrannt. Die "Oberfläche" des Stapels wird geschliffen und geläppt und danach plasmageätzt, so dass die Metallzuleitungen auf jedem aktiven Chip freigelegt werden. Die Zuleitungen weisen eine Dicke im Bereich von 1 Mikrometer und eine Breite von etwa 125 Mikrometern auf. Nach ausreichendem Ätzen werden verschiedene Polyimidschichten auf der Stapeloberfläche abgelagert, mit einer Abdeckung bis auf eine Tiefe, die etwas größer ist als die Länge der exponierten Metallzuleitungen. Das Polyimid dient als Passivierungsschicht zwischen den Siliziumchips und den Metallanschlussflächen/Busleitungen, die später im Verfahren aufgetragen werden. Nach dem Aushärten der Polyimidschichten wird die Oberfläche des Stapels dünn geläppt, so dass das gehärtete Polyimid von den Metallzuleitungsenden gereinigt wird.
Unter Verwendung von Photolithographie (per Anhebung oder Rückätzen) und Besputtern von Metall werden die Anschlussflächen und Busleitungen auf der Stapeloberfläche ausgebildet. Bei den gebildeten Metallzuleitungsverbindungen handelt es sich vorzugsweise um T-Verbindungen.
Zur Segmentierung des großen Stapels aus der Abbildung aus Fig. 1 in eine Mehrzahl kleiner Stapel gemäß der Abbildung aus Fig. 2 ist eine Einrichtung erforderlich, welche den ganzen Stapel in eine Mehrzahl kurzer Stapel unterteilt. Dies wird unter Verwendung eines thermoplastischen Kunststoffs auf der Ebene zwischen den kurzen Stapeln, Erhitzen auf die Erweichungstemperatur des Klebstoffs und Anwendung einer Scherkraft erreicht, die bewirkt, dass die kurzen Stapel jeweils voneinander rutschen. Die Klebeverbindung der Schichten in dem kurzen Stapel ist selbstverständlich weiterhin starr und wird durch die Scherkraft nicht beeinflusst.
In dem kurzen Stapel aus der Abbildung aus Fig. 2 werden die vier aktiven Chipschichten 26 normalerweise aus Silizium gebildet, bei dem es sich um ein Halbleitermaterial handelt. Die inaktive obere Schicht oder Abdeckschicht 30 wird vorzugsweise aus einem nichtleitenden (dielektrischen) Material gebildet. Falls verlangt, kann die untere Schicht 28 auch aus dem gleichen nichtleitenden (dielektrischen) Material gebildet werden. Die Abdeckschicht 30 kann aus dem gleichen Material wie die IC-Chips gebildet und dann mit dem isolierenden Material überzogen werden. Der Vorteil einer derartigen mit einem isolierenden Material überzogenen Siliziumschicht ist ein identischer thermischer Volumenausdehnungskoeffizient (CTE). Vorzugsweise wird jedoch ein dielektrisches Material für die Abdeckschicht 30 verwendet, wobei ein Material mit einem thermischen Volumenausdehnungskoeffizienten ausgewählt wird, der dem CTE des IC-Chip-Materials sehr ähnlich ist. Durch sehr ähnliche thermische Volumenausdehnungskoeffizienten können Belastungen durch Temperaturschwankungen verhindert werden, denen das gestapelte Schichtmodul ausgesetzt ist.
Bei dem bevorzugten Material für die Abdeckschicht 30 handelt es sich um Aluminiumnitrid mit einem thermischen Volumenausdehnungskoeffizienten von 4,6 ppm. Dieser ist dem CTE von Halbleitersilizium sehr ähnlich, das allgemein als Material für IC-Chips verwendet wird. Der CTE von Silizium liegt bei etwa 4,0 ppm. Aluminiumnitrid sieht auch eine gute mechanische Festigkeit vor, und es ist in der gewünschten Schichtdicke verfügbar.
Da es sich bei der Aluminiumnitrid-Abdeckschicht (Keramik) um einen integralen Bestandteil des gestapelten Schichtmoduls handelt, muss diese Schicht vorgeformt werden, und die Schaltkreisanordnung auf dieser Schicht muss vorverarbeitet werden, bevor sie in den Stapel eingeführt, danach integriert und danach verschiedenen Verarbeitungsschritten ausgesetzt werden kann.
Die Verbindung zwischen der internen Schaltkreisanordnung des kurzen Stapels (IC-Chips) und der externen Schaltkreisanordnung erfolgt durch die Abdeckschicht 30, beginnend mit den T-Verbindungen an dem Rand der inneren (unteren) Oberfläche der Abdeckschicht. Diese T-Verbindungen verbinden die Busse 32 und die Anschlussflächen 33 mit den Zuleitungen (Spuren), die auf der inneren Oberfläche der Abdeckschicht ausgebildet sind.
Die Abbildung aus Fig. 4 zeigt die innere Oberfläche 40 der Abdeckschicht 30; und die Abbildung aus Fig. 5 zeigt die äußere Oberfläche 42 der Abdeckschicht 30. Parallele Spuren oder Leiter 44 auf der inneren Oberfläche 40 erstrecken sich jeweils von dem Rand 46, wo die T-Verbindungen ausgebildet sind, zu einem der Löcher 48, die sich durch die äußere Oberfläche 42 erstrecken. An der äußeren Oberfläche 42 ist jedes Loch 48 von einer Anschlussfläche 50 umgeben, die daraufhin mit einer externen Schaltkreisanordnung verbunden wird, wie zum Beispiel über Drahtanschlüsse.
Ein wesentlicher Vorteil der vorliegenden Erfindung liegt in der deutlichen Erhöhung des verfügbaren Raums für die Ausleitungsanschlüsse 50. Die gesamte Fläche der äußeren Oberfläche 42 der Schicht 30 seht für die Abstandsanordnung der Positionen für die Anschlüsse zur Verfügung. Dies bedeutet, dass Ausleitungsanschlüsse, wie etwa Drahtanschlüsse, einfach gebildet werden können, ohne dass eine Gefahr für Kurzschlüsse besteht.
Leitfähige Verbindungen durch die Löcher 48 werden durch das Material vorgesehen, vorzugsweise Metall, das in geeigneter Weise in den Löchern vorgesehen ist. Dieses Material muss die elektrische Durchgängigkeit zwischen den Anschlussflächen 50 und den Spuren 44 unabhängig von thermischen Veränderungen und anderen Belastungen aufrechterhalten. Bei dem gegenwärtig bevorzugten Verfahren zum Vorsehen von Leitern 52 (siehe Fig. 6), die sich durch die Löcher 48 erstrecken, wird ein geeignetes Metall auf den inneren Wänden der Löcher aufgetragen.
Das Vorsehen einer ununterbrochenen elektrischen Leitfähigkeit von den T-Verbindungen der Zugangsebene, entlang den Spuren 44 und entlang den Leitern 52 in den Löchern 48, bis zu den äußeren Anschlüssen 50 kann durch jedes geeignete Verfahren erreicht werden. Ein derartiges Verfahren ist das Elektroplattieren. Wenn angenommen wird, dass die obere Schicht 30 aus Aluminiumnitrid (ein Keramikwerkstoff) gebildet wird, so muss ein "autokatalytisches" Verfahren ausgeführt werden, um eine sehr dünne metallische Seeding-Schicht auf dem Keramikwerkstoff zu bilden. Das Metall steht nach dem Seeding als Kathode in einem Verfahren des Elektroplattierens (elektrolytisch) zur Verfügung, das dazu eingesetzt wird, die Metallleiter in der gewünschten Dicke vorzusehen. Die Spuren 44, die Metallleiter an den Wänden der Löcher 48 und die Anschlussflächen 50 können durch die Schritte des Seedings und des Elektroplattierens gleichzeitig gebildet werden.
Ein weiteres mögliches Verfahren zum Vorsehen der ununterbrochenen elektrischen Leitfähigkeit an der und durch die Schicht 30 ist das Metallbesputtern. Dieses Verfahren ist einsetzbar, wenn die Schicht 30 ausreichend dünn ist und die Löcher 48 groß genug sind. Vor dem Sputtern auf dem primär leitfähigen Metal, wie etwa Gold oder Kupfer, wird eine Adhäsions-Metallschicht, wie etwa Titan-Wolfram, auf die dielektrische Oberfläche gesputtert. Eine weitere Möglichkeit ist das Füllen der Löcher 48 mit einem leitfähigen Material.
Wie dies bereits vorstehend im Text erwähnt worden ist, ermöglicht der Einsatz der Löcher 48 in Verbindung mit den Spuren 44, dass es sich bei den Verbindungen der Zugangsebene um T-Verbindungen handelt, die als zuverlässige Leiterverbindungen als bevorzugt angesehen werden. Es wäre jedoch auch möglich, die Metallisierungsstreifen an der Zugangsebene des Stapels bis zu der äußeren Oberfläche 42 der Abdeckschicht 30 zu erweitern und daraufhin Wickelverbindungen zu verwenden, die direkt zu Spuren auf der äußeren Oberfläche 42 führen, wodurch keine Löcher 48 mehr erforderlich wäre. Bei diesem Verfahren für die elektrische Leitfähigkeit bleibt der wichtige Raumvorteil der vorliegenden Erfindung erhalten, wobei die gesamte Fläche der äußeren Oberfläche 42 für die Lokalisierung der Ausleitungsanschlüsse zur Verfügung steht.
Wenn die Oberfläche mit den Ausleitungsanschlüssen 50 frei liegt, wie dies auf der Oberseite des in der Abbildung aus Fig. 2 dargestellten Pfannkuchenstapels der Fall ist, kann der Zugang der externen Schaltkreisanordnung zu den Anschlussflächen 50 leicht hergestellt werden, wie zum Beispiel durch Drahtanschlüsse. Wenn die externe Schaltkreisanordnung an der Unterseite des Stapels angeschlossen werden soll, so kann die Oberflächenmontagetechnik eingesetzt werden, wie etwa eine direkte Lötverbindung, ähnlich dem in dem U.S. Patent US-A- 4.706.166 beschriebenen Verfahren. Die Ausleitungsleiter können an den oberen und unteren Abdeckschichten vorgesehen werden. Die Bildung von Ausleitungsanschlüssen an der nicht exponierten Randoberfläche des Stapels bringt den gleichen Raumvorteil mit sich wie die Bildung derartiger Anschlüsse an der exponierten Oberfläche.
Selbst wenn der Zugang für die externe Schaltkreisanordnung nur an der Oberseite des Stapels vorgesehen ist, kann es wünschenswert sein, eine Keramikschicht auch als untere Schicht des gestapelten Chip-Moduls zu verwenden. Bei einem der Verfahrensschritte, die an dem großen Stapel ausgeführt werden, handelt es sich um das Ätzen, so dass etwas Silizium- Halbleitermaterial von der Zugangsebene entfernt wird, und zwar vor dem Passivieren der Zugangsebene mit einem Material wie etwa Polyimid. Das Silizium-Ätzverfahren ätzt das Aluminiumnitridmaterial nicht wesentlich. Wenn Aluminiumnitridschichten an der Oberseite und der Unterseite jedes kurzen Stapels vorgesehen sind, verbleibt nach dem Ätzvorgang eine symmetrische Zugangsebene. Ein weiterer Vorteil kann aus der Tatsache entstehen, dass die Trennung benachbarter kleiner Stapel von einem großen Stapel mit Trennung der aus dem gleichen Material gebildeten Schichten beinhaltet. Hiermit wird festgestellt, dass die Keramikschicht oder die Keramikschichten zu dem Zeitpunkt, an dem darauf die Metallisierung gebildet wird, nicht von der Zugangsebene des Stapels vorstehen, da die Planarisierung der Zugangsebene durch das finale Läppen bewirkt wird.
Aus der vorgehenden Beschreibung wird deutlich, dass das in dieser Anmeldung offenbarte Verfahren sowie die Konstruktion die wesentlichen funktionalen Vorteile vorsehen, die im einleitenden Abschnitt der Beschreibung zusammengefasst worden sind.

Claims

1. Integrierter Stapel (20 oder 22) aus Schichten, die ein rechteckiges Parallelepipedon mit einer ersten Stirnfläche, einer zweiten Stirnfläche und vier Seitenflächen bilden, wobei die erste Stirnfläche parallel zu der zweiten Stirnfläche ist, wobei eine der Seitenflächen eine Zugangsebene aufweist, wobei der Stapel (20 oder 22) aus Schichten einen eingebetteten integrierten Schaltkreis (IC) aufweist;

wobei die Schichten des Stapels(20 oder 22) eine Mehrzahl von IC-Chip-Schichten (26) aufweisen, die durch IC-Chips vorgesehen werden, wobei jeder IC-Chip eine erste Hauptstirnfläche, eine zweite Hauptstirnfläche und vier Seitenflächen aufweist, wobei die Zugangsebene eine Seitenoberfläche (24) von jedem der IC-Chips aufweist, und wobei jede IC-Chip-Schicht (26) eine Mehrzahl elektrischer Zuleitungen (32 oder 33) auf der Zugangsebene aufweist;

wobei die Schichten des Stapels (20 oder 22) eine erste Abdeckschicht (30) aufweisen, welche die erste Stirnfläche des Stapels (20 oder 22) definiert, wobei die erste Abdeckschicht (30) nur an eine der IC-Chip-Schichten (26) angrenzt, wobei die erste Abdeckschicht (30) aus einem dielektrischen Werkstoff hergestellt wird und eine Innenoberfläche (40) und eine Außenoberfläche (42) aufweist, wobei die erste Abdeckschicht (30) eine Mehrzahl von Öffnungen (48) aufweist, die sich zwischen der Innenoberfläche (40) und der Außenoberfläche (42) erstrecken;

wobei die erste Abdeckschicht (30) eine Mehrzahl von Spuren (44) auf der Innenoberfläche (40) aufweist, wobei jede Spur von einer der Öffnungen (48) zu der Zugangsebene führt;

wobei die Außenoberfläche (42) der ersten Abdeckschicht (30) eine Mehrzahl von Anschlüssen (50) aufweist, wobei jeder Anschluss (50) an einer der Öffnungen (48) angeordnet ist;

wobei sich leitfähiges Material (52) durch jede Öffnung (48) erstreckt, so dass die Spur (44) mit dem Anschluss (50) verbunden wird; und

wobei leitfähiges Material (32 oder 33) auf der Zugangsebene jede Spur (44) mit einer elektrischen Zuleitung an einer oder mehreren IC-Chip-Schichten (26) verbindet.

2. Integrierter Stapel (20 oder 22) aus Schichten nach Anspruch 1, wobei die IC-Chip-Schichten (26) aus einem Material mit einem thermischen Volumenausdehnungskoeffizienten gebildet werden, und wobei das dielektrische Material der ersten Abdeckschicht (30) einen thermischen Volumenausdehnungskoeffizienten aufweist, der dem thermischen Volumenausdehnungskoeffizienten des Materials entspricht, das die IC-Chip-Schichten (26) bildet.

3. Integrierter Stapel (20 oder 22) aus Schichten nach Anspruch 2, wobei es sich bei dem Material, aus dem die IC- Chip-Schichten (26) gebildet werden, um Silizium handelt, und wobei es sich bei dem Material, aus dem die erste Abdeckschicht (30) gebildet wird, um Aluminiumnitrid handelt.

4. Integrierter Stapel (20 oder 22) aus Schichten nach einem der vorstehenden Ansprüche, wobei die Schichten des Stapels (20 oder 22) eine zweite Abdeckschicht (28) aufweisen, welche die zweite Stirnfläche des Stapels (20 oder 22) definieren, wobei die zweite Abdeckschicht (28) aus einem dielektrischen Material gebildet wird.

5. Verfahren zur Herstellung eines elektronischen Pakets, wobei das Verfahren die folgenden Schritte umfasst:

Stapeln einer Mehrzahl von IC-Chips zur Bildung eines Stapels (20 oder 22) aus IC-Chip-Schichten (26), wobei jeder IC-Chip eine erste Hauptstirnfläche, eine zweite Hauptstirnfläche und vier Seitenflächen aufweist, wobei jeder IC-Chip einen eingebetteten IC-Schaltkreis und Zuleitungen aufweist, die sich zu einer der Seitenflächen (24) des IC- Chips erstrecken, wobei eine Zugangsebene eine Zuleitungen tragende Seitenfläche (24) von jedem der IC-Chips aufweist;

Bilden einer ersten Abdeckschicht (30) aus dielektrischem Material, wobei die erste Abdeckschicht (30) eine flache Innenoberfläche (40) und eine flache Außenoberfläche (42) aufweist:

Bilden von Öffnungen (48), die sich zwischen der Innenfläche (40) und der Außenfläche (42) der ersten Abdeckschicht (30) erstrecken;

Bilden von Leitern (44) auf der Innenfläche (40) der ersten Abdeckschicht (30), wobei jeder Leiter eine der Öffnungen (48) mit der Zugangsebene verbindet;

Bilden von Anschlüssen (50) auf der Außenfläche (42) der ersten Abdeckschicht (30), wobei jeder Anschluss (50) an einer der Öffnungen (48) angeordnet ist;

Bilden von Leitern (52), die sich durch die Öffnungen (48) in der ersten Abdeckschicht (30) erstrecken, so dass eine ununterbrochene elektrische Leitfähigkeit von jedem Anschluss (50) zu der Zugangsebene vorgesehen wird;

Hinzufügen der ersten Abdeckschicht (30) zu dem Stapel (20 oder 22) der IC-Chip-Schichen (26); und

Bilden eines integrierten Stapels (20 oder 22) aus Schichten, der die IC-Chip-Schichten (26) und die erste Abdeckschicht (30) aufweist, wobei die erste Abdeckschicht (30) nur an eine der IC-Chip-Schichten (26) angrenzt, wobei der integrierte Stapel (20 oder 22) von Schichten ein rechteckiges Parallelepipedon mit einer ersten Stirnfläche, einer zweiten Stirnfläche und vier Seitenflächen bildet, wobei die erste Stirnfläche parallel zu der zweiten Stirnfläche ist, und wobei eine der Seitenflächen die Zugangsebene umfasst.

6. Verfahren nach Anspruch 5, wobei der Schritt des Bildens eines integrierten Stapels (20 oder 22) aus Schichten die Verbindung angrenzender Schichten durch Adhäsion umfasst.

7. Verfahren zur Herstellung eines elektronischen Pakets mit einem integrierten Stapel (20 oder 22) aus Schichen nach Anspruch 5 oder 6, wobei:

eine kontinuierliche Metallisierung durch jede Spur (44), deren Durchkontaktierungsmaterial (52) und deren Anschluss (50) vorgesehen wird; und

wobei die kontinuierliche Metallisierung auf der ersten Abdeckschicht (30) durch ein Elektroplattierungsverfahren gebildet wird.

9. Verfahren zur Herstellung eines elektronischen Pakets mit einem integrierten Stapel (20 oder 22) aus Schichen nach Anspruch 7, wobei das Elektroplattierungsverfahren folgendes umfasst:

stromloses Bilden einer dünnen Seeding-Schicht aus Metall auf dem dielektrischen Material der ersten Abdeckschicht (30); und

folgendes elektrolytisches Plattieren, so dass die Metallisierung in der gewünschten Dicke vorgesehen wird.