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JPS6366993A - 多層配線基板 - Google Patents

多層配線基板

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Publication number
JPS6366993A
JPS6366993A JP61209644A JP20964486A JPS6366993A JP S6366993 A JPS6366993 A JP S6366993A JP 61209644 A JP61209644 A JP 61209644A JP 20964486 A JP20964486 A JP 20964486A JP S6366993 A JPS6366993 A JP S6366993A
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JP
Japan
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wiring
hole
diameter
thin film
ceramic
Prior art date
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Pending
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JP61209644A
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English (en)
Inventor
龍雄 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
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Priority to EP87307886A priority patent/EP0260857B1/en
Priority to DE8787307886T priority patent/DE3778261D1/de
Priority to US07/093,602 priority patent/US4816323A/en
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Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、大型コンピュータや高周波通信装置などの高
速な信号伝達？：要求される電子機器に使用するのに適
する多層回路基板に関するものである。
〔従来の技術〕
従来この種の回路基板は、誘電率の低い樹脂絶縁材を使
用し九プリント配線基板を用いるか、微細配線の形成が
容易なセラミック多層配線基板金柑いてい几（例えば、
日経エレクトロニクス１９８１年５月１１号Ｐ１７４〜
Ｐ２Ｏ０）。しかし前者では、最小配線幅は約５０マイ
クロメートル程度であり、実装の高密度化には充分に対
応できないという欠点があつ之。まｔ、後者は配線の微
細化には適するもののセラミックの比誘電率が７〜１０
と高いｔめに、信号伝達の高速化は達成できないという
欠点があり几。
〔発明が解決しようとする問題点〕
上記欠点を解決すべく、セラミック基板上にポリイミド
樹脂全絶縁材とする薄膜多層配線を形成しｔものも開発
されたが（例えば日経エレクトロニクス１９８５年６月
１７日号Ｐ２４３〜Ｐ２６６）、配線幅は、約２５マイ
クロメートルと高密度化を達成しており、更に線幅約１
０マイクロメートル程度までの微細化が可能だが、信号
伝達速度の高速化の面では、セラミックの高い誘電率の
影響を受けて、十分な高速化が達成されていない。
〔問題点を解決する九めの手段〕
本発明に係わる多層回路基板は、電源配線網が線膜され
た導体配祿層とセラミック絶縁層とを交互に積層し之セ
ラミック積層配級基板と、この配線基板の表裏を貫通す
るスルーホールと、このスルーホールに充填されたフッ
化樹脂銹電体と、このフッ化樹脂誘電体を貫通するスル
ーホール記報とから構成され、さらにこのセラミラグ積
層配線基板上にポリイミド樹脂を層間絶琢材として薄膜
多層配線が形成され比薄膜多層配線層を有している。
〔作　用〕
本発明においては、セラミック積層配線基板が比誘電率
が大きいので、電源配Ｂ網のインピーダンスを低く抑え
るとともに、スルーホール配線が比誘電率の極めて小さ
いフッ化樹脂誘電体で被覆されているので、信号伝達速
度が高められる。
〔実施例〕
第１図は、本発明の第一の実施例を示す縦断面図である
。同図において、セラミック墳店配蔵基板（以下基板と
称する）１は、−辺が約１５センチメートルの正方形で
、その厚さは、約３ミリメートルである。この基板１は
、酸化アルミニウムを主成分とし酸化シリコン、酸化カ
ルシウム、酸化チタニウムおよび酸化マグネシウムを添
加することにニジ、比誘電率を１０とじ土層間絶縁層１
１と、４種のタングステンを用いて形成された電源配線
層１２，１３，１４，１５とが交互に積層されている。
ま之、この基板１には、表裏を貫通するｔめに直径約０
．３ミリメートルのスルーホール２０が約１．５ミリメ
ートルの間隔で基板１のほぼ全面の格子点上にあけられ
ている。このスルーホール２０の内部は、ポリテトラフ
ルオロエチレン２１が充填されていてその中心には直径
約０．１ミリメートルの銅のスルーホール配線２２が形
成されている。なお、電源配線層１２，１３，１４゜１
５にはそれぞれの配線層に接続する電源スルーホール配
線３２．３３があるが、これらのスルーホール配線３２
．３３にはポリテトラフルオロエチレンの被覆層は設け
られていない。ま次、基板１の表面には、金パツド２３
が設けられており、これらのパッド２３はスルーホール
配線２２，３２゜３３と接続している。さらに基板１の
上方には、ポリイミド樹脂２４ｆ：層間絶縁層として薄
膜多層配線２５が形成された薄膜多層配線層２６が配設
されている。この薄膜多層配線２５は、最小勝幡約２０
マイクロメートルの金めつき膜にニジ形成されていてこ
の配線の一部がスルーホール配線２２と金バッド２３を
介して接続している。ま几、これらの薄膜多層配線２５
の層間接続のｔめにポリイミド樹脂２４には、−辺約３
０マイクロメートルの正方形の開口を持つヴイアホール
２７があけられている。薄膜多層配線層２６の最上層に
は、銅パッド２８が形成されていてＬＳｒ等の回路素子
を実装し、もしくは回路検査のプロービングの之めに用
いられる。
なお、前述し几実施例では、薄膜多層配線２５を、金め
つきで形成しているが、これを銅めっきで形成すること
も可能である。
第２図は、本発明の第２の実施例を示す縦断面図である
。本実施例は、第１図に示し定第１の実施例とほぼ同じ
構成であるが、基板１と薄膜多層配線層２６との間に接
地配線網４０が配設されている点が異なる。この工うな
構成においても前述と全く同様の効果が得られる。
〔発明の効果〕
以上説明し志、！：うに、本発明は、Ｍｌ源配線網を・
比誘電率の大きなセラミックを眉間絶縁とするセラミッ
ク遺層配線基板内に配設することにＬｐ、そのインピー
ダンスを低く抑えることができるとともにスルーホール
配線を、比誘電率が極めて低いフッ化樹脂誘電体で被覆
することにより・スルーホール配線字の配線遅延時間を
極小に抑えることがで汁るという極めて優れｔ効果が得
られる。
更に、本発明は、信号配線を、比誘電率の低いポリイミ
ド全層間絶縁とする薄膜多層配線に配設することにエリ
、スルーホール配線の高速化とあいまって、信号配線の
配線遅延時間を極小に抑えることができるなどの効果が
得られる。
【図面の簡単な説明】
第１図は、本発明の第１の実施例を示す縦断面図、第２
図に、本発明の第２の実施例を示す縦断面図である。 １・争・・セラミック積層配線基板、１１Φ・・・・眉
間絶縁’ｉ！、１２，１３，１４・・・・電Ｒ配ａＬｔ
ｌＬ　２０・・・・スルーホール、２１・・・φポリテ
トラフルオロエチレン、２２・・・・スルーホール配線
、２３・書・・金ハツト、２４・・・・ポリイミド樹脂
絶Ｒ膚、２５・・・・薄膜多層配線、２６・・・・薄膜
多層配線層、２７０９０．グイアホール、２８−−−−
銅パッド、３２．３３・・・・電源スルーホール配線、
４０・・・・接地配置網。

Claims (3)

    【特許請求の範囲】
  1. （１）電源配線網が配設された導体配線層とセラミック
    絶縁層とを交互に積層したセラミック積層配線基板と、
    この配線基板の表裏を貫通する第１の径のスルーホール
    と、この第１の径のスルーホールに充填されたフッ化樹
    脂誘電体と、このフッ化樹脂誘電体の中心を貫通する第
    １の径より小さい第２の径のスルーホール配線とを有す
    ることを特徴とした多層回路基板。
  2. （２）電源配線網が配設された導体配線層とセラミック
    絶縁層とを交互に積層したセラミック積層配線基板と、
    この配線基板の表裏を貫通する第１の径のスルーホール
    と、この第１の径のスルーホールに充填されたフッ化樹
    脂誘電体と、このフッ化樹脂誘電体の中心を貫通する第
    １の径より小さい第２の径のスルーホール配線と、セラ
    ミック積層配線基板上にポリイミド樹脂を絶縁材料とし
    て薄膜多層配線が形成された薄膜多層配線層とを有し、
    前記スルーホール配線とこの薄膜多層配線とを接続した
    ことを特徴とする多層回路基板。
  3. （３）前記セラミック積層配線基板と薄膜多層配線との
    間に接地配線網を有することを特徴とした特許請求の範
    囲第２項記載の多層回路基板。
JP61209644A 1986-09-08 1986-09-08 多層配線基板 Pending JPS6366993A (ja)

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JP61209644A JPS6366993A (ja) 1986-09-08 1986-09-08 多層配線基板
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DE8787307886T DE3778261D1 (de) 1986-09-08 1987-09-07 Substrat mit mehrschichtiger verdrahtung.
US07/093,602 US4816323A (en) 1986-09-08 1987-09-08 Multilayer wiring substrate

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