DE69023806T2

DE69023806T2 - Integrierte Schaltung mit einem Signalpegelumsetzer.

Info

Publication number: DE69023806T2
Application number: DE69023806T
Authority: DE
Inventors: Jan Dikken; Hans-Juergen Otto Schuhmacher; Evert Seevinck
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1989-05-10
Filing date: 1990-05-07
Publication date: 1996-07-04
Anticipated expiration: 2010-05-08
Also published as: KR900019373A; KR0165538B1; NL8901170A; EP0397268B1; JPH033416A; EP0397268A1; DE69023806D1; HK172096A; US5047657A; JP2916480B2

Description

Die Erfindung betrifft eine integrierte Schaltung mit einem Umsetzer zum Transformieren eines Eingangssignals mit einer Eingangssignalspannung mit einem ersten und einem zweiten Extremwert an einem Eingangsanschluß in ein Ausgangssignal mit einer Ausgangssignalspannung mit einem dritten und einem vierten Extremwert an einem Ausgangsanschluß, unter Steuerung einer Steuerspannung, wobei die Schaltung folgendes umfaßt:
- einen Puffer mit einem Strompfad, der einen mit einem ersten Stromversorgungsanschluß verbundenen Stromkanal eines Treibertransistors und eine mit einem zweiten Stromversorgungsanschluß verbundene steuerbare erste Last enthält, wobei der Eingangsanschluß mit einer Steuerelekrode des Treibertransistors und wobei der Ausgangsanschluß mit dem Strompfad zwischen der Last und dem Treibertransistor gekoppelt ist;
- einen Steuerschaltkreis zum Steuern der Last unter der Steuerung sowohl der Steuer- spannung als auch einer Bezugsspannung, so daß die Ausgangssignalspannung nahezu gleich der Bezugsspannung ist, wenn die Eingangssignalspannung nahezu gleich der Steuerspannung ist.

STAND DER TECHNIK

Eine solche integrierte Schaltung ist aus der Welt-Patentanmeldung WO 89/00362 "CMOS input buffer receiver circuit" bekannt. Auf der Basis der gegenseitig unabhängigen Steuerspannung und der Bezugsspannung stellt die Steuerschaltung die Last ein, um dafür zu sorgen, daß der Auslösepunkt des Puffers festgelegt ist. Die Schaltkomponenten umfassen nur den Puffer mit einer Last und einem Treibertransistor. Ein Nachteil einer solchen Schaltung ist, daß zwischen dem Eintreffen von Signalübergängen am Eingang und deren entsprechendem Auftreten am Ausgang eine Verzögerung auftritt, die angesichts der ständig zunehmenden Taktfrequenzen die Anwendung der bekannten Schaltung erheblich einschränkt.

AUFGABE DER ERFINDUNG

Der Erfindung liegt unter anderem die Aufgabe zugrunde, die Verzögerung zwischen Übergangen am Ein- und Ausgang zu verringern.

BESCHREIBUNG DER ERFINDUNG

Zur Lösung dieser Aufgabe ist die integrierte Schaltung der dargelegten Art dadurch gekennzeichnet, daß die Last und der Treibertransistor in dem ersten Puffer in entgegengesetzter Weise steuerbar sind, wobei zwischen dem Steueranschluß der Last und dem Eingangsanschluß eine Kapazität eingefügt ist.
Wegen der kapazitiven Kopplung zwischen dem Eingangsanschluß und dem Steueranschluß wird die Last bei Eingangsspannungsänderungen aktiv gesteuert. Da der Treibertransistor und die Last in zueinander entgegengesetzter Weise gesteuert werden können, spricht die Spannung am Ausgangsanschluß schneller an als ohne kapazitive Kopplung.
Eine weitere Ausführungsform einer erfindungsgemäßen integrierten Schaltung, wobei die Steuerschaltung folgendes umfaßt:
- einen zweiten Puffer, der einen einen Stromkanal eines mit dem ersten Stromversorgungsanschluß und durch die Steuerspannung steuerbaren verbundenen zweiten Treibertransistors einschließenden Strompfad umfaßt, und eine mit dem zweiten Stromversorgungsanschluß verbundene steuerbare zweite Last;
- einen Differenzverstärker zum Steuern der ersten und der zweiten Last in Abhängigkeit von einer Differenz zwischen der Bezugsspannung und einer Ausgangsspannung des zweiten Puffers, ist dadurch gekennzeichnet, daß ein Widerstand zwischen den Steueranschluß und den Differenzverstärker geschaltet ist.
Der Widerstand sorgt unter anderem dafür, daß eine Spannungsänderung am Steueranschluß nicht unmittelbar über die niedrige Ausgangsimpedanz des Differenzverstärkers in der Stromversorgung untergeht. Außerdem verstärkt die Kombination aus Kapazität und Widerstand die Stabilität der Rückkopplungsschleife durch Phasenkompensation.
Ausführungsformen, bei denen mindestens die Steuerspannung oder die Bezugsspannung gesteuert werden können, haben einen breiten Anwendungsbereich. Ein und dieselbe erfindungsgemäße integrierte Schaltung, in CMOS-Technologie ausgeführt, ist durch Anpassung der Steuerspannung und der Bezugsspannung beispielsweise zum Umsetzen logischer Eingangssignale mindestens der folgenden Arten: ECL-Pegel, TTL- Pegel, S-TTL-Pegel, I²L-Pegel, in den CMOS-Pegel geeignet.
Eine weitere Ausführungsform einer erfindungsgemäßen integrierten Schaltung ist dadurch gekennzeichnet, daß sie einen CMOS-SRAM umfaßt, mit dessen Eingang ein CMOS-Umsetzer gekoppelt ist. Wenn der Umsetzer beispielsweise für die Umsetzung von ECL-Signalen in den CMOS-Pegel geeignet ist, wird ein SRAM erhalten, das unmittelbar mit (schnell) ECL-Schaltungen zusammenarbeiten kann und eine niedrige Leistungsaufnahme und hohe Packungsdichte hat, entsprechend den Eigenschaften von CMOS-Schaltungen. Eine Kombination beispielsweise eines CMOS-Gate-Arrays mit solchen Umsetzern bietet ähnliche Vorteile.

ZEICHNUNG

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
Figur 1a eine Schaltung nach dem Stand der Technik,
Figur 1b eine Variante von Figur 1a,
Figur 2 eine Ausführungsform einer erfindungsgemäßen integrierten Schaltung,
Figur 3 eine Transistorschaltbild zur Erläuterung von Figur 2 und
Figur 4 ein Beispiel für eine erfindungsgemäße Speicherschaltung.

ERSTE AUSFÜHRUNGSFORM

Figur 1a zeigt eine Ausführungsform einer integrierten Schaltung nach dem Stand der Technik.
Die Schaltung umfaßt eine Inverterschaltung 10 mit einem Treibertransistor 12 vom NMOS-Typ und einem Lasttransistor 14 von PMOS-Typ. Eingang 16 der Inverterschaltung 10 empfängt ein Eingangssignal VIN dessen Signalspannung zwischen zwei vorbestimmten Werten, beispielsweise VA und VB, liegt. Wenn beispielsweise VIN ein Logiksignal mit ECL-Pegel ist, liegen VA und VB 0,95 V unter VDD bzw. 1,7 V über VDD. Das Ausgangssignal VOUT am Ausgangsanschluß 18 gibt den momentanen Wert des Eingangssignals VIN an, aber stellt eine in den CMOS-Pegel übertragene Ausführung des Signals dar.
Für eine optimale Umsetzung des Eingangssignals VIN in das Ausgangssignal VOUT ist es unter anderem notwendig, daß VOUT ungefähr auf der Hälfte zwischen VDD und VSS liegt, wenn das Eingangssignal VIN ungefähr auf der Hälfte zwischen VA und VB liegt. Hierzu enthält die Schaltung eine Steuerschaltung 20, die den durch den Laasttransistor 14 fließenden Strom in Abhängigkeit von der Steuerspannung VC am Steuereingang 22 steuert.
Die Steuerschaltung 20 umfaßt eine zweite Inverterschaltung 30 mit einem Treibertransistor 32 und einem Lasttransistor 34, die vom NMOS- bzw. PMOS-Typ sind, wobei der Lasttransistor mit Hilfe einer Gegenkopplungsschleife gesteuert wird. Die Rückkopplungsschleife umfaßt einen Differenzverstärker 40, von dem ein nichtinvertierender Eingang mit einem Ausgang 38 der zweiten Inverterschaltung 30 verbunden ist, wobei ein invertierender Eingang zum Empfangen einer Bezugsspannung VREF mit einem Spannungsteiler 50 verbunden ist, ein Ausgang dieses Verstärkers 40 mit den untereinander verbundenen Gate-Elektroden der Lasttransistoren verbunden ist. Für eine gegebene Steuerspannung VC und eine gegebene Bezugsspannung VREF steuert der Differenzverstärker 40 den Strom durch den Lasttransistor 34, so daß die Spannung am Ausgang 38 nahezu gleich VREF ist. Der Lasttransistor 14 empfängt die gleiche Steuerspannung wie der Lasttransistor 34. Angenommen werde, daß der Aufbau der Inverterschaltungen 10 und 30 identisch ist, eventuell bis auf einen geometrischen Maßstabsfaktor. In diesem Falle ist die Ausgangsspannung VOUT der Inverterschaltung 10 nahezu gleich der Bezugsspannung VREF, wenn die Eingangsspannung VIN nahezu gleich der Steuerspannung VC ist. Wenn beispielsweise die Steuerspannung VC auf einen Wert von ungefähr 1,32 V unter VDD eingestellt wird, ist ein Eingangspuffer für ECL-Signale in CMOS-Signale erhalten worden.
Figur 1b zeigt eine Variante der bekannten integrierten Speicherschaltung, bei der die Versorgungsspannungen VDD und VSS und die PMOS- und NMOS-Transistoren miteinander vertauscht worden sind. Ein Treibertransistor 212 in der ersten Inverterschaltung 10 ist jetzt vom PMOS-Typ und empfängt die Eingangsspannung VIN am Eingangsanschluß 216. In der zweiten Inverterschaltung 30 empfängt ein PMOS- Transistor 234 eine Steuerspannung VC über den Steueranschluß 222. NMOS-Lasttransistoren 214 und 234 werden von dem rückgekoppelten Differenzverstärker 40 gesteuert. Wie anhand von Figur 1a bereits beschrieben worden ist, wird die Ausgangsspannung VOUT am Ausgangsanschluß 218 wieder nahezu gleich der Bezugspannung VREF sein, wenn die Eingangspannung VIN nahezu gleich der Steuerspannung VC ist. Diese Ausführungsform wird gegenüber der in Figur 1a gezeigten vorgezogen, wenn der niedrigste Extremwert der Signalspannung VIN unterhalb der Schwelle des NMOS-Transistors 12 von Figur 1a liegt. Wenn das noch der Fall wäre, würden mindestens Störungen des Ausgangssignals VOUT auftreten und eventuell auch ein Informationsverlust. Ähnliche Überlegungen gelten umgekehrt für die Ausführungsform von Figur 1b, wenn der höchste Extremwert der Signalspannung VIN innerhalb des Spannungsbereichs zwischen VDD minus einer Schwelle des Treibertransistors 212 und VDD liegt.
Wenn für VIN beispielsweise ein TTL-Logiksignal mit Logikwerten 0,2 V über VSS und 2,5 V über VSS gewählt worden ist und VC auf einen Wert 1,35 V über VSS eingestellt worden ist, ist ein Eingangspuffer für TTL-Signale in den CMOS-Pegel realisiert worden. Unter anderem in Abhängigkeit von der Technologie, in der die integrierte Schaltung ausgeführt werden kann (CMOS, NMOS, bipolar, MESFET, usw.) kann das vorstehend Genannte im Prinzip für die Umsetzung von Signalen unterschiedlicher Logikfamilien (CMOS, TTL, ECL, I²L usw.) verwendet werden. Ebenso kann das Vorstehende für die Realisierung von Komparatoren mit kleinem Offset verwendet werden.

ZWEITES SCHALTBILD

Figur 2 zeigt ein zweites Schaltbild einer erfindungsgemäßen integrierten Schaltung, die beispielsweise wie in der vorhergehenden Figur wieder in CMOS-Technologie ausgeführt ist. Gleiche oder entsprechende Teile der vorigen Figur haben hier die gleichen Bezugszeichen.
Die in Figur 2 gezeigte Schaltung unterscheidet sich von der in Figur 1a gezeigten dadurch, daß eine Kapazität 25 zwischen der Gate-Elektrode des Treibertransistors 12 und dem Lasttransistor 14 in der Inverterschaltung 10 hinzugefügt worden ist und dadurch, daß ein Widerstand 27 zwischen der Gate-Elektrode des Lasttransistors 14 und dem Ausgang des Differenzverstärkers 40 hinzugefügt worden ist. Die kapazitive Kopplung zwischen den Gate-Elektroden der Transistoren 12 und 14 sorgt für eine aktive Steuerung des Lasttransistors 14 während des Übergangs des Spannungspegels des Eingangssignals VIN am Eingang 16. Daher ist diese Ausführungsform schneller als die in der vorhergehenden Figur. Der Widerstand 27 wird unter anderem vorgesehen, um zu verhindern, daß die Spannungsänderungen an der Gate-Elektrode des Lasttransistors unmittelbar über die (sehr niedrige) Ausgangsimpedanz des Differenzverstärkers 40 in der Stromversorgung untergehen. Der Widerstand 27 hat keine Auswirkung auf die Gleichstromvorspannung des Lasttransistors 14, solange die Steuerspannung VC konstant bleibt. Die von der Kapazität 25 und dem Widerstand 27 gebildete Kombination wirkt auch als Phasenkompensation in der bereits genannten Rückkopplungsschleife, um das Auftreten von Instabilitäten zu verhindern. Solche Instabilitäten könnten andernfalls ein ernsthaftes Problem darstellen, da die Rückkopplungsschleife Elemente enthält, die eine phasenverschiebenden Effekt haben. Die Rückkopplung wird zwischen dem Ausgang des Verstärkers und den Gates der Transistoren, die als steuerbare Last verwendet werden, abgegriffen. Diese Gates stellen eine kapazitive Last dar, die zusammen mit dem Ausgangswiderstand des Verstärkers eine Phasenverschiebung bewirkt.
Es sei auch bemerkt, daß die Gatterlaufzeit der dargestellten Schaltungen kürzer als die Gatterlaufzeit einer herkömmlichen CMOS-Inverterschaltung ist, wenn in den Schaltungen der Figuren 1a und 2 VC größer als ½(VDD - VSS) ist und in der Schaltung von Figur 1b VC kleiner ist als ½(VDD - VSS). Dies liegt an der voneinander unabhängigen Vorspannung des Treibertransistors 12 und des Lasttransistors 14, die es ermöglicht, daß die Summe der Gate-Source-Spannungen, soweit es die Gleichstromkomponenten betrifft, erheblich größer sein kann als bei einer herkömmlichen CMOS- Inverterschaltung. Dies bedeutet eine größere Transkonduktanz für die Schaltung im Vergleich zum herkömmlichen, aus den gleichen Transistoren gebildeten CMOS-Gatter.

TRANSISTORSCHALTBILD

Figur 3 zeigt ein Transistorschaltbild als Beispiel für die Implementierung der in Figur 2 gezeigten Schaltung. Gleiche oder entsprechende Teile der vorigen Figuren haben wieder die gleichen Bezugszeichen.
Der Differenzverstärker 40 umfaßt jetzt ein Transistor-Differenzpaar 42 mit einem Stromspiegel 44 als Last. Ein Eingang des Differenzverstärkers 40 ist mit dem Ausgang der Inverterschaltung 30 verbunden, der andere Eingang mit einem Spannungsteiler 50, der ein Standard-CMOS-Invertergatter umfaßt, dessen Eingang und Ausgang miteinander verbunden sind. Eine Impedanz 27 umfaßt eine Parallelschaltung aus Stromkanälen eines PMOS-Transistors und eines NMOS-Transistors, deren Gate- Elektroden mit den Stromversorgungsanschlüssen zum Anschluß von VSS bzw. VDD. Bekanntlich verhindert die Verwendung dieser Parallelschaltung das Auftreten von Schwellenverlusten. Eine zusätzliche Inverterschaltung 60 zum Erhöhen des Spannungshubs am Ausgang der Schaltung kann auch mit dem Ausgang 18 der Inverterschaltung 10 verbunden werden. Für eine in einem Submikrometer-Prozeß realisierte Schaltung, so wie in dem Transistorschaltbild gezeigt, sind für eine Umsetzung vom ECL-Pegel in den CMOS-Pegel bei einer Stromversorgung (VDD - VSS) von 4,5 V ± 5% und einem Temperaturbereich von 0º bis 125 ºC eine Gatterlaufzeit von 0,6 ns und eine Leistungsaufnahme von 1,1 mA experimentell ermittelt worden.

SPEICHERSCHALTUNG

Figur 4 zeigt ein Beispiel für die Verwendung einer erfindungsgemäßen integrierten Schaltung. Es wird ein IC 100 mit Stromversorgungsanschlüssen 102 und 104 zum Anschluß von ECL-Pegel-Versorgungsspannungen von 0 V bzw. -4,5 V gezeigt. Der IC 100 umfaßt ein zwischen die Anschlüsse 102 und 104 geschaltetes CMOS- RAM 110. Zur Kommunikation und damit zur Pegelanpassung der Signale gibt es einen Eingangspuffer 120 und einen Ausgangspuffer 130 zum Umsetzen von ECL-Pegel-Signalen in den CMOS-Pegel bzw. zum Umsetzen von CMOS-Pegel-Signalen in den ECL-Pegel. Der IC 100 kann auch mit Datenverarbeitungsschaltungen versehen sein (nicht abgebildet), die beim ECL-Pegel arbeiten, was durch gestrichelt gezeichnete Pfeile angedeutet wird, die eine mögliche Datentransportroute angeben.
Ein solcher Aufbau vereint die niedrige Leistungsaufliahme eines CMOS- RAM mit der hohen Datenverarbeitungsgeschwindigkeit von ECL-Systemen, wobei der IC 100 vollständig ECL-kompatibel ist. Der Eingangspuffer umfaßt beispielsweise die Schaltung von Fig. 3.

Claims

1. Integrierte Schaltung zum Transformieren eines Eingangssignals (VIN) mit einer Eingangssignalspannung mit ersten und zweiten Extremwerten an einem Eingangsanschluß (16) in ein Ausgangssignal (VOUT) mit einer Ausgangssignalspannung mit dritten und vierten Extremwerten an einem Ausgangsanschluß (18), unter Steuerung einer Steuerspannung (VC) wobei die Schaltung einen ersten Puffer (10) mit einem Strompfad umfaßt, der folgendes enthält:

- einen mit einem ersten Stromversorgungsanschluß (VSS) verbundenen Stromkanal eines ersten Treibertransistors (12), wobei der Eingangsanschluß mit einer Steuerelektrode des Treibertransistors gleichstromgekoppelt ist;

- eine mit einem zweiten Stromversorgungsanschluß (VDD) verbundene steuerbare erste Last (14), wobei der Ausgangsanschluß mit dem Pfad zwischen der genannten ersten Last und dem genannten ersten Treibtransistor gekoppelt ist; wobei die Schaltung weiterhin einen Steuerschaltkreis (20) zum Steuern der genannten ersten Last in Abhängigkeit von der Steuerspannung und einer Bezugsspannung (VREF) enthält, so daß im eingeschwungenen Zustand die Ausgangssignalspannung nahezu gleich der Bezugsspannung ist, wenn die Eingangsspannung nahezu gleich der Steuerspannung ist, wobei die Steuerspannung zwischen den ersten und zweiten Extremwerten liegt und die Bezugsspannung zwischen den dritten und vierten Extremwerten liegt, daß die genannte erste Last und der genannte erste Treibertransistor komplementär steuerbar sind, wobei der Steueranschluß der genannten ersten Last und der Eingangsanschluß über eine Kapazität (25) wechselstromgekoppelt sind.

2. Schaltung nach Anspruch 1, wobei die Steuerschaltung folgendes umfaßt:

- einen zweiten Puffer (30), der einen einen Stromkanal eines mit dem ersten Stromversorgungsanschluß verbundenen und durch die Steuerspannung steuerbaren zweiten Treibertransistors (32) einschließenden Strompfad umfaßt, und eine mit dem zweiten Stromversorgungsanschluß verbundene steuerbare zweite Last (34);

- einen Differenzverstärker (40) zum Steuern der ersten und der zweiten Last in Abhängigkeit von einer Differenz zwischen der Bezugsspannung und einer Ausgangsspannung des zweiten Puffers, dadurch gekennzeichnet, daß ein Widerstand (27) zwischen den Steueranschluß und den Differenzverstärker geschaltet ist.

3. Integrierte Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß der zweite Treibertransistor (32) und die zweite Last (34) Kopien des ersten Treibertransistors (12) bzw. der ersten Last sind.

4. Integrierte Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß der zweite Puffer (30) eine Kopie des ersten Puffers (10) ist.

5. Integrierte Schaltung nach Anspruch 2, bei der mindestens die Steuerspannung (VC) oder die Bezugsspannung (VREF) steuerbar ist.

6. Integrierte Schaltung nach Anspruch 1, 2, 3 oder 4 mit mehreren Umsetzern, die einen einzigen gemeinsamen Steuerschaltkreis haben.

7. Integrierte Schaltung nach Anspruch 1, 2, 3, 4, 5 oder 6, die in CMOS- Technologie ausgeführt und zum Umsetzen logischer Eingangssignale mindestens der folgenden Arten: ECL-Pegel, TTL-Pegel, S-TTL-Pegel, I²L-Pegel, in den CMOS-Pegel geeignet ist.

8. Integrierte Schaltung nach Anspruch 7, mit einem CMOS-SRAM (110), das an der Eingangsseite mit mindestens einem Umsetzer (120) gekoppelt ist.

9. Integrierte Schaltung nach Anspruch 7, mit einem CMOS-Gate-Array, das an der Eingangsseite mit mindestens einem Umsetzer gekoppelt ist.

10. Integrierte Schaltung nach Anspruch 1, 2, 3, 4 oder 5, die zur Verwendung als Komparator geeignet ist.