DE69411217T2 - Verzögerungsschaltung zum Verzögern von differentiellen Signalen - Google Patents

Description

• Die Erfindung betrifft eine Verzögerungsschaltung, die zum Verzögern von differentiellen Signalen geeignet ist, mit einem ersten und einem zweiten Schalttransistor, von denen jeder eine Steuerelektrode und eine erste und eine zweite Hauptelektrode umfaßt, wobei ein erster und ein zweiter Eingang der Verzögerungsschaltung mit der Steuerelektrode des ersten Schalttransistors bzw. des zweiten Schalttransistors gekoppelt ist, wobei die erste Hauptelektrode des ersten und des zweiten Schalttransistors miteinander gekoppelt sind und, über eine erste Stromquelle, mit einem ersten Stromversorgungsanschluß, wobei die zweite Hauptelektrode des ersten und des zweiten Schalttransistors mit einem ersten bzw. einem zweiten Ausgang der Verzögerungsschaltung gekoppelt sind, wobei der erste und der zweite Ausgang über jeweilige erste Lastschaltungen mit einem zweiten Stromversorgungsanschluß gekoppelt sind, wobei jeweilige erste Klemmschaltungen mit dem ersten und dem zweiten Ausgang gekoppelt sind, um maximal erreichbare Differenzen zwischen einer Spannung am zweiten Stromversorgungsanschluß einerseits und einer Spannung an den jeweiligen Ausgängen andererseits zu begrenzen. Die Erfindung betrifft auch eine Kaskade derartiger Verzögerungsschaltungen.
• Eine Verzögerungsschaltung dieser Art ist aus US-Patent 4.876.519 bekannt. Der erste und der zweite Schalttransistor steuern die Verbindung zwischen der Stromquelle und den Lastschaltungen. Je nach der Differenz zwischen den Spannungen an den Eingängen fließt der Strom von der Stromquelle durch den ersten oder durch den zweiten Schalttransistor zum ersten oder zum zweiten Ausgang und zur zugehörigen Lastschaltung. Je nach der Differenz wird somit die am Ausgang vorhandene Kapazität abwechselnd geladen oder entladen.
• Wenn beispielsweise der erste Schalttransistor leitend gemacht wird, nimmt die Spannung am ersten Ausgang wegen des Entladens ab, bis die Stromquelle und der erste Schalttransistor gesättigt sind. Die Spannung am zweiten Ausgang steigt an, bis die zugehörige Lastschaltung gesättigt ist.
• Wenn die Eingangsspannung sich ändert, so daß der zweite Schalttransistor leitend wird und der erste Schalttransistor sperrt, nimmt die Spannung am zweiten Ausgang ab und die Spannung am ersten Ausgang zu. Nach einer Verzögerungszeit wird somit an den Ausgängen ein Spannungspegel erreicht, der ausreicht, um andere Schaltungen umzuschalten. Die Anstiegs- und Abfallgeschwindigkeit und damit die Verzögerungszeit kann mit Hilfe des durch die Stromquelle fließenden Stroms eingestellt werden.
• Die Schaltzeit ist jedoch auch von der Anfangsspannung zum Zeitpunkt des Umschaltens der Eingangsspannung abhängig. Die Klemmschaltung liefert die Anfangsspannung zum Schalten. Die Anfangsspannung ist daher nicht von den Parametern des ersten und des zweiten Schalttransistors oder von der Stromquelle abhängig.
• Das US-Patent 4.876.519 lehrt nicht, wie die Schaltung angepaßt werden kann, um eine Veränderung der Verzögerungszeit mittels digitalem Schalten zu ermöglichen. Die absolute Verzögerungszeit könnte durch Einstellen der Spannungen Vbn und Vbp, und damit des Ladestroms I, eingestellt werden. Es hat sich jedoch gezeigt, daß die Parameter der Transistoren sich auf das Verhältnis der eingestellten Verzögerungszeiten auswirken, wenn versucht wird, auf diese Weise verschiedene Verzögerungszeiten zu realisieren.
• Die europäische Patentanmeldung 493.149 beschreibt eine Veränderung der Verzögerungszeit durch digitales Selektieren zusätzlicher Lastschaltungen, die parallel zur Lastschaltung geschaltet werden müssen. Diese Veröffentlichung beschreibt jedoch nicht die Verwendung einer Klemmschaltung, um die Anfangsspannung für das Schalten zu definieren.
• Der Erfindung liegt unter anderem die Aufgabe zugrunde, eine Verzögerungsschaltung zu verschaffen, in der das Verhältnis der einstellbaren Verzögerungszeiten weniger von den Parametern der Transistoren abhängt.
• Eine erfindungsgemäße Verzögerungsschaltung ist dadurch gekennzeichnet, daß sie eine zweite Stromquelle umfaßt, zweite Lastschaltungen und zweite Klemmschaltungen sowie Schaltmittel, um diese Komponenten mit der ersten Stromquelle, den jeweiligen ersten Lastschaltungen bzw. den jeweiligen ersten Klemmschaltungen gleichzeitig parallel zu schalten, wobei eine Abmessung der zweiten Stromquelle, der zweiten Lastschaltungen und zweiten Klemmschaltungen jeweils ein jeweiliges Verhältnis zur Abmessung der entsprechenden ersten Stromquelle, ersten Lastschaltungen und ersten Klemmschaltungen hat und diese jeweiligen Verhältnisse zueinander gleich sind. Die weiteren Schaltungen ermöglichen digitales Schalten der Verzögerungszeit zwischen verschiedenen Werten und sorgen dafür, daß das Verhältnis der Schaltzeiten genau reproduzierbar ist.
• Eine Ausführungsform der erfindungsgemäßen Verzögerungsschaltung ist dadurch gekennzeichnet, daß sie in einer integrierten Schaltung enthalten ist, in der jedesmal ein Paar jeweiliger gleichartiger Schaltungen für die erste und die zweite Stromquelle, die erste und die zweite Lastschaltung und die erste und die zweite Klemmschaltung verwendet wird, wobei ein Verhältnis der geometrischen Abmessungen der Schaltungen jedes Paares das gleiche ist. Alle Schaltungen, die direkt mit der Verzögerungszeit zusammenhängen, sowie ihre inhärenten parasitären Kapazitäten werden somit beim Einschalten im gleichen Maße vergrößert. Folglich hängt das Verhältnis der Verzögerungszeiten mit und ohne parallelgeschaltete Schaltungen insbesondere vom Verhältnis der geometrischen Abmessungen der Schaltungen ab. Das Verhältnis der Abmessungen ist genau reproduzierbar. Daher ist auch das Verhältnis der Schaltzeiten geeignet reproduzierbar.
• Eine weitere Ausführungsform der erfindungsgemäßen Verzögerungsschaltung ist dadurch gekennzeichnet, daß sie einen dritten und einen vierten Schalttransistor umfaßt, die, was die Steuerelektrode und die zweite Hauptelektrode betrifft, parallel zum ersten bzw. zweiten Schalttransistor geschaltet sind, wobei die ersten Elektroden des dritten und des vierten Schalttransistors miteinander und, getrennt von den ersten Elektroden des ersten und des zweiten Schalttransistors, über die zweite Stromquelle mit dem ersten Stromversorgungsanschluß gekoppelt sind. Wegen der doppelten Ausführung der Schalttransistoren wird das Verhältnis der Schaltzeiten auch unabhängig von den Prozeßparametern, wenn die Eingangssignale nur allmählich umschalten.
• Eine weitere Ausführungsform der erfindungsgemäßen Verzögerungsschaltung ist dadurch gekennzeichnet, daß sie zwischen der ersten Stromquelle und dem ersten Ausgang eine Parallelschaltung aus einer ersten und einer zweiten Reihenschaltung von Hauptstromkanälen von Transistoren umfaßt, wobei der erste Schalttransistor Teil der ersten Reihenschaltung ist, die Steuerelektroden hat, die mit dem ersten Eingang bzw. einem ersten Selektionseingang gekoppelt sind, wobei die zweite Reihen schaltung Steuerelektroden hat, die mit einem weiteren ersten Eingang bzw. einem zweiten Selektionseingang gekoppelt sind, und daß sie eine dritte und eine vierte Reihenschaltung von Hauptstromkanälen von Transistoren umfaßt, die parallel zwischen die zweite Stromquelle und den zweiten Ausgang geschaltet sind, wobei der zweite Schalttransistor Teil der dritten Reihenschaltung ist, die Steuerelektroden hat, die mit dem zweiten Eingang bzw. dem ersten Selektionseingang gekoppelt sind, wobei die vierte Reihenschaltung Steuerelektroden umfaßt, die mit einem weiteren zweiten Eingang bzw. dem zweiten Selektionseingang gekoppelt sind. Die Verzögerungsschaltung kann somit zwischen verschiedenen Eingangssignalen multiplexen.
• Die Verwendung von erfindungsgemäßen Verzögerungsschaltungen in einer Kaskade ist besonders interessant. Selektives Umschalten der Verzögerungszeiten eines Teils der Verzögerungsschaltungen in einer Kaskade solcher Schaltungen ermöglicht digitale Einstellung der Gesamtverzögerungszeit der Kaskade. In einer erfindungsgemäßen Kaskade mit zumindest einer Verzögerungsschaltung, die auch als Multiplexer arbeitet, kann ein Teil der Kaskade gesteuert umgangen werden. Die Einstellbarkeit der Verzögerungszeit der Kaskade ist somit weiter verbessert.
• Eine weitere Ausführungsform der erfindungsgemäßen Kaskade ist dadurch gekennzeichnet, daß die Ausgänge einer der Verzögerungsschaltungen, die indirekt der zumindest einen Verzögerungsschaltung in der Kaskade vorangehen, mit dem weiteren ersten und zweiten Eingang der zumindest einen Verzögerungsschaltung in der Kaskade verbunden sind. Die Kaskade bildet somit einen Ringoszillator. Die Anzahl Stufen darin kann mit Hilfe des Multiplexers geschaltet werden. Für die Schwingung ist es unwichtig, ob durch das Schalten des Multiplexers die Anzahl Stufen gerade wird oder nicht, weil differentielle Verzögerungselemente verwendet werden.
• Die Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. Es zeigen:
• Fig. 1 eine rundgekoppelte Verzögerungskette mit symmetrischen Puffern;
• Fig. 2 einen symmetrischen Puffer;
• Fig. 3 eine Pufferschaltung, in der das Verhältnis der einstellbaren Verzögerungszeiten weniger von den Parametern der Transistoren abhängig ist;
• Fig. 4 eine weitere Ausführungsform der Pufferschaltung;
• Fig. 5 eine Bezugsschaltung zum Generieren der Bezugsspannungen für die Schaltungen in den Fig. 2, 3 und 4;
• Fig. 6 einen weiteren Ringoszillator;
• Fig. 7 eine Ausführungsform einer Pufferschaltung, die auch als Multiplexer dient.
• Fig. 1 zeigt eine rundgekoppelte Verzögerungskette, die symmetrische Puffer 70a, b, c, d, e, f umfaßt. Jeder Puffer umfaßt ein Paar Eingänge i, ib und ein Paar Ausgänge o, ob. In einer vollständigen Schleife entlang der Kette ist die Verstärkung negativ (weil der Eingang und der Ausgang zwischen zwei Puffern 70a, 70b kreuzweise gekoppelt sind: o mit ib und i mit ob). Wegen der negativen Verstärkung wird die Schaltung schwingen. Die Verwendung symmetrischer Puffer 70a, b, c, d, e, f hat den Vorteil, daß eine negative Schleifenverstärkung selbst bei einer geraden Zahl Puffer 70a, b, c, d, e, f in der Kette erhalten werden kann. Die Beziehung zwischen der Phase des Signals in der Kette und der Phase der Schwingung wird in der folgenden Tabelle gegeben, in der jede Zeile eine Kombination von Logikzuständen der Ausgänge "o" aufeinanderfolgender Puffer darstellt, in der linken Spalte, während die rechte Spalte die zugehörige Phase in zwölften Teilen von 360 Grad zeigt.
• Zum Abtasten der Phase des Oszillators können auch differentielle sym metrische Schaltungen verwendet werden. Dies beseitigt vom Logikwert des abgetasteten Signals abhängende Phasenabtastfehler, die infolge einer möglichen Asymmetrie zwischen Verzögerungen für Signale verschiedener Logikpegel auftreten.
• Fig. 2 zeigt einen symmetrischen Puffer zur Verwendung in der Kaskade von Fig. 1. Er umfaßt einen NMOS-Transistor N5, dessen Source mit einer ersten Stromversorgung (gnd) gekoppelt ist. Das Drain des NMOS-Transistors N5 ist über zwei parallele Zweige mit einer zweiten Stromversorgung gekoppelt. Jeder Zweig umfaßt einen NMOS-Schalttransistor N1, N2, dessen Source mit dem Drain des NMOS- Transistors N5 gekoppelt ist. Die Drains der Schalttransistoren N1, N2 sind, über jeweilige Parallelschaltungen eines PMOS-Lasttransistors P1, P2 mit einem Klemmtransistor N3, N4, mit der zweiten Stromversorgung Vdd verbunden. Die Gates der Schalttransistoren N1, N2 bilden die Eingänge i, ib des Puffers. Die Drains der Schalttransistoren N1, N2 bilden die Ausgänge o, ob des Puffers. Zwischen den Ausgängen o, ob und der ersten Stromversorgung (gnd) werden in Fig. 2 Kondensatoren 86a,b gezeigt. Die Schalttransistoren N1, N2 haben die gleichen Abmessungen; das gleiche gilt für die Lasttransistoren P1, P2.
• Im Betrieb werden die Gate-Spannungen Vbn und Vbp des NMOS-Transistors N5 und der PMOS-Lasttransistoren P1, P2 so gesteuert, daß der Strom I durch die PMOS-Transistoren P1, P2 im gesättigten Zustand halb so groß ist wie der Strom 2I durch den NMOS-Transistor N5. Das Signal am Eingang i, ib schaltet die Schalttransistoren N1, N2 aus einer Stellung, in der der Strom vom NMOS-Transistor N5 zu einem der PMOS-Lasttransistoren P1, P2 fließt in eine Stellung, in der dieser Strom zu dem anderen P1, P2 fließt. In der einen Stellung wird einer der Kondensatoren, z. B. 86a, mit einem Nettostrom von I geladen, während der andere Kondensator 86b mit einem Nettostrom von I entladen wird.
• Folglich nimmt die Ladungsmenge auf dem einen Kondensator 86a linear mit der Zeit zu. Infolgedessen steigt auch die Spannung am entsprechenden Ausgang "ob" linear mit der Zeit an. Dies setzt sich fort, bis die zunehmende Spannung den Lasttransistor P1 aus dem gesättigten Zustand herausbringt, woraufhin der Ladestrom abnimmt. Die Spannung am anderen Ausgang "o" nimmt linear mit der Zeit ab. Dies setzt sich fort, bis die Spannung "o" an diesem Ausgang auf die Klemmspannung Vbd- Vth abnimmt, bei der der Klemmtransistor N4 zu leiten beginnt. In der anderen Stellung der Schalttransistoren N1, N2 nimmt die Spannung am Ausgang linear als Funktion der Zeit ab, bis sie Vbd-Vfft erreicht (N3 beginnt zu leiten, wenn seine Source-Spannung mehr als eine Schwellenspannung V~ unter seiner Gate-Spannung Vbd liegt). Die Spannung am anderen Ausgang "o" steigt linear an, bis der Lasttransistor P2 nicht mehr gesättigt ist.
• Die Schaltzeit des Puffer ist ungefähr gleich der Zeitdauer, die zum Umkehren der Polarität der Differenz zwischen den Spannungen an den Ausgängen o, ob benötigt wird. Diese Zeit ist proportional zum Strom I durch die Lasttransistoren P1, P2.
• Die Klemmtransistoren N3, N4 machen die Schaltzeit unabhängig von den Sättigungseigenschaften der Schalttransistoren N1, N2 und des NMOS-Transistors N5. Dies wird dadurch erreicht, daß die Klemmtransistoren N3, N4 die niedrigsten Spannungen an den Ausgängen o, ob enmitteln, und damit die Spannungsdifferenz, die der Puffer durch Aufladen der Kondensatoren 86a, 86b überbrücken muß, bevor sich die Polarität der Differenz zwischen den Ausgangsspannungen umkehrt. Dies ist vorteilhaft, weil die Auswirkung von Temperaturschwankungen und einer Streuung der Prozeßparameter auf den NMOS-Transistor N5 und die Schalttransistoren N1, N2 somit keine Auswirkung auf die Schaltzeit hat. Eine gleiche Unabhängigkeit kann durch Ersetzen der Klemmtransistoren N2, N3 beispielsweise durch Dioden erhalten werden, die auch die minimale zu erreichende Spannung begrenzen. In diesem Fall wird diese Spannung auf die Diodenschwellenspannung begrenzt und kann nicht eingestellt werden.
• Die Kondensatoren 86a, b können ausdrücklich vorgesehen werden, aber um einen Oszillator mit möglichst hoher Frequenz zu erhalten, genügt es, die immer in der Schaltung vorhandenen parasitären Kapazitäten zu nutzen, so daß keine diskreten Kondensatoren vorgesehen zu werden brauchen.
• Es ist eine der Aufgaben der Erfindung, die Vorteile der Digitaltechnik in einer Phasenschleife zu realisieren. Dabei richtet sich die Aufmerksamkeit insbesondere auf den Vorteil, daß das funktionelle Verhalten von Digitalschaltungen gegenüber einer Streuung der Parameter der verwendeten Schaltung unempfindlich ist. In der Phasenschleife, wie oben beschrieben, bildet der Ringoszillator die Hauptkomponente, deren Verhalten noch empfindlich gegenüber Parameterstreuungen ist. Es ist vor allem ein Problem, daß das mit verschiedenen Einstellungen des Puffers realisierte Verhältnis der Verzögerungszeiten hinsichtlich Prozeßparametern empfindlich ist. Wenn der Oszillator in einer digital gesteuerten Phasenregelschleife verwendet wird. Dieses Verhältnis ist zusammen mit der momentanen Schwingungsfrequenz in bezug auf die Schleifenverstärkung entscheidend, und damit in bezug auf das dynamische Verhalten der Phasenregelschleife, das so reproduzierbar wie möglich sein muß.
• Die absolute Verzögerungszeit kann durch Einstellen der Spannungen Vbn und Vbp und damit des Ladestroms I eingestellt werden. Es hat sich jedoch gezeigt, daß die Parameter der Transistoren sich auf das Verhältnis der eingestellten Verzögerungszeiten auswirken, wenn versucht wird, auf diese Weise verschiedene Verzögerungszeiten zu realisieren.
• Fig. 3 zeigt eine Pufferschaltung, in der das Verhältnis der einstellbaren Verzögerungszeiten weniger von den Parametern der Transistoren abhängig ist. Die Schaltung ist der von Fig. 2 ähnlich, und Elemente mit gleicher Aufgabe haben darin die gleichen Bezugszeichen. Der Unterschied besteht darin, daß der NMOS-Transistor N5 durch eine Schwanzstromschaltung S ersetzt worden ist, die eine Parallelschaltung aus zwei Reihenschaltungen umfaßt, von denen jede den Kanal eines jeweiligen NMOS- Stromquellentransistors N51, N52 und einen Stromquellenschalttransistor 90, 91 enthält. Weiterhin sind die Drains der Schalttransistoren N1, N2 mit der zweiten Stromversorgung Vdd über schaltbare Last- und Klemmschaltungen L1, L2, CL1, CL2 verbunden.
• Jede der Lastschaltungen L1, L2 umfaßt, parallelgeschaltet, zwei Reihenschaltungen aus einem jeweiligen PMOS-Lastschalttransistor 94, 95, 96, 97 und einem stromregelnden PMOS-Transistor P11, P12, P21, P22. Jede der Klemmschaltungen CL1, CL2 umfaßt, parallel, zwei Reihenschaltungen aus einem jeweiligen NMOS- Klemmschalttransistor 92, 93, 98, 99 und einem NMOS- Klemmtransistor N31, N32, N41, N42. Für jede Schaltung an dem einen Ausgang o ist eine entsprechende Schaltung am anderen Ausgang ob vorgesehen, wobei beide Schaltungen nahezu die gleichen Abmessungen haben; weil die Abmessungen die gleichen sind, sind die Ausgangssignale beinahe vollständig symmetrisch.
• Im Betrieb haben die NMOS-Stromquellentransistoren N51, N52 in der Schwanzstromschaltung S die gleiche Aufgabe wie der NMOS-Transistor N5 in Fig. 2 (Lieferung eines Stroms 2I), mit dem Unterschied, daß der unter Steuerung der Spannungen C&sub1;, C&sub2; an den jeweiligen Gates der Stromquellenschalttransistoren 90, 91 gelie ferte Strom 2I, zwischen verschiedenen Werten geschaltet wird.
• Die stromregelnden PMOS-Transistoren P11, P12, P21, P22 in den Lastschaltungen L1, L2 haben die gleiche Aufgabe wie die Lasttransistoren P1, P2 in Fig. 2 (Lieferung eines Stroms I), mit dem Unterschied, daß unter Steuerung der Spannungen , (das logisch Inverse von C&sub1;, C&sub2;) an den jeweiligen Gates der Lastschalttransistoren 94, 95, 96, 97 der gelieferte Strom I zusammen mit dem Schalten des Stroms 2I durch die Schwanzstromschaltung S zwischen verschiedenen Werten geschaltet werden kann.
• Die NMOS-Klemmtransistoren N31, N32, N41, N42 in den Klemmschaltungen CL1, CL2 haben die gleiche Aufgabe wie die Klemmtransistoren N3, N4 in Fig. 2 (Begrenzen der minimalen Spannung), mit dem Unterschied, daß unter der Steuerung der Spannungen C&sub1;, C&sub2; an den jeweiligen Gates der Klemmschalttransistoren 92, 93, 98, 99 verschiedene Klemmtransistoren N31, N32, N41, N42 aktiviert und deaktiviert werden.
• Für jede von C&sub1; gesteuerte Schaltung gibt es eine funktionell entsprechende Schaltung, die von C&sub2; gesteuert wird. Die funktionell entsprechenden Schaltungen haben immer die gleiche Struktur. Außerdem ist das Verhältnis der Abmessungen der entsprechenden Schaltungen für alle Schaltungen das gleiche: das Verhältnis der Abmessungen der von C&sub1; gesteuerten Klemmschaltung zu denen der von C&sub2; gesteuerten Klemmschaltung ist gleich dem Verhältnis der Abmessungen der von C&sub1; gesteuerten Lastschaltung zu denen der von C&sub2; gesteuerten Lastschaltung; das gleiche gilt für die Schwanzstromschaltungen. Weiterhin wird auch das Verhältnis von allerlei parasitären Effekten ungefähr das gleiche sein. Dies sorgt dafür, daß das Verhältnis der eingestellten Verzögerungszeiten ziemlich unabhängig von den Parametern der Transistoren ist.
• Weil die Klemmen CL1, CL2 auch geschaltet werden können und zusammen mit den Lasten und der Schwanzstromquelle geschaltet werden, ist das Verhältnis der Ströme für die verschiedenen Logikwerte der Spannungen C&sub1; und C&sub2; unabhängig von den Parametern der Transistoren, so daß der Puffer für eine Verwendung als schaltbares Verzögerungselement in einer digital gesteuerten Phasenschleife sehr geeignet ist.
• In Fig. 3 werden als Beispiel zwei Schaltspannungen C&sub1; und C&sub2; verwendet, aber natürlich können zusätzliche unabhängige Schaltspannungen (C&sub3; usw.) auch verwendet werden. Wenn nur zwei Schaltstellungen erforderlich sind, genügt eine ein zige Spannung, und die andere Spannung, beispielsweise C&sub2;, kann ständig mit der positiven Stromversorgung Vdd verbunden werden (und ihr Inverses C&sub2; mit der negativen Stromversorgung (gnd)).
• Fig. 4 zeigt eine weitere Ausführungsform des Puffers. Diese Ausführungsform entspricht der in Fig. 3 gezeigten, mit der Ausnahme, daß die Schalttransistoren N1, N2 auch verdoppelt worden sind, um zwei Paare N11, N21 und N12, N22 zu bilden, wobei in jedem Paar die Sources miteinander und mit einer jeweiligen Schwanzstromquelle S1, S2 verbunden sind. Die Sources der verschiedenen Transistorpaare Nll, N21 und N12, N22 und der Schwanzstromquellen S1, S2 sind nicht miteinander verbunden. Die anderen Elemente von Fig. 4 haben die gleiche Aufgabe wie die in Fig. 3 und die gleichen Bezugszeichen.
• Im Betrieb ist das Verhältnis der bei den verschiedenen Werten der Schaltspannungen C&sub1;, C&sub2; auftretenden Ströme sogar weniger empfindlich gegenüber Veränderungen der Parameter der Transistoren. Dies kann unter anderem dem folgenden zugeschrieben werden. Die Differenz zwischen den Spannungen an den Eingängen i, ib nimmt normalerweise linear mit der Zeit zu. Daher wird es ein Zeitintervall geben, in dem beide Schalttransistoren N1, N2 in den Fig. 2 und 3 leitend sind. Die Verteilung des Stroms zwischen diesen Transistoren hängt von den Parametern dieser Transistoren ab, vor allem ihrer Steilheit. Weil die Schalttransistoren N1, N2 für verschiedene Werte von C&sub1; und C&sub2; verschiedene Ströme schalten müssen, beeinflußt die Steilheit das Verhältnis der Schaltzeiten. In der in Fig. 4 dargestellten Schaltung werden auch die Schalttransistoren N11, N21 und N12, N22 effektiv von den Signalen C&sub1; bzw. C&sub2; ein- und ausgeschaltet. Daher sind Veränderungen dr Steilheit der Schalttransistoren N11, N12, N21, N22 für das Verhältnis der Verzögerungszeiten unwesentlich. Dies führt zu einer noch besseren Reproduzierbarkeit von digitalen Steuerschaltungen, in denen der Puffer als schaltbares Verzögerungselement genutzt wird.
• Fig. 5 zeigt eine Bezugsschaltung zum Generieren der Bezugsspannungen Vbd, Vbn, Vbp für die in Fig. 2, 3 und 4 gezeigten Schaltungen. Die Bezugsschaltung ist ein Spiegelbild des Puffers, wie beispielsweise in Fig. 3 gezeigt. Für jede Komponente von Fig. 3, mit Ausnahme der Schalttransistoren N1, N2, gibt es eine entsprechende Schaltung, mit der im Betrieb eine zugehörige Bezugsspannung generiert wird. Die Bezugsschaltung umfaßt Teilschaltungen 1102, 1104, 1106 zum Generieren der Span nungen Vbn, Vbp und Vbd für die Schwanzstromschaltungen S. S1, S2, die Lastschaltungen L1, L2 bzw. die Klemmschaltungen CL1, CL2.
• Die Teilschaltung 1102 zum Generieren von Vbn umfaßt eine Reihenschaltung der Kanäle von zwei NMOS-Transistoren 1110, 1112 zwischen einer Stromquelle 1100 und der ersten Stromversorgung (gnd). Diese beiden Transistoren 1110, 1112 entsprechen der Schwanzstromschaltung S von Fig. 3. Das Gate eines der Transistoren, 1110, ist mit dessen Drain verbunden, wobei die Spannung Vbn an diesem Gate abgegriffen wird. Das Gate des anderen Transistors, 1112, ist mit der zweiten Stromversorgung Vdd gekoppelt. Im Betrieb spiegelt die Teilschaltung 1102 den Bezugsstrom Iref über die Koppelung von Vbn zur Schwanzstromschaltung S des Puffers.
• Die Teilschaltung 1104 zum Generieren von Vbp umfaßt zwei NMOS- Transistoren 1114, 1116, die den Transistoren in den Lastschaltungen L1, L2 entsprechen. Die zwei NMOS-Transistoren 1114, 1116 sind mit den Transistoren 1110, 1112 gekoppelt, so daß sie zusammen mit den Transistoren 1110, 1112 der Teilschaltung 1102 einen Stromspiegel zum Spiegeln des Bezugsstroms Ire f bilden. Der Ausgang dieses Stromspiegels ist über eine Parallelschaltung aus zwei Reihenschaltungen der Kanäle von PMOS-Transistoren 1120, 1122, 1124, 1126 mit der zweiten Stromversorgung Vdd verbunden. Das Gate eines PMOS-Transistors 1122, 1126 in jeder Reihenschaltung ist mit dessen Drain verbunden. Die Spannung Vbn wird an den Drains der Transistoren 1122, 1126 abgegriffen. Das Gate des anderen PMOS-Transistors 1120, 1124 ist mit Erde verbunden. Bei Verwendung von Transistoren spiegelt die Teilschaltung 1104 den halben Bezugsstrom über die Kopplung von Vbp zu den Lastschaltungen L1, L2.
• Die Teilschaltung 1106 zum Generieren von Vbd umfaßt zwei PMOS- Transistoren 1134, 1136, die mit den PMOS-Transistoren 1120, 1122 gekoppelt sind, so daß sie zusammen mit den Transistoren 1120, 1122 der Teilschaltung 1104 einen Stromspiegel bilden. Der Ausgang dieses Stromspiegels ist über eine Reihenschaltung der Kanäle aus zwei NMOS-Transistören 1130, 1132 mit der ersten Stromversorgung verbunden. Das Gate eines dieser Transistoren, 1130, ist mit Vbn gekoppelt, während das 1 Gate des anderen Transistors, 1132, mit der zweiten Stromversorgung Vdd verbunden ist. Parallel zu den beiden PMOS-Transistoren 1134, 1136 ist eine Reihenschaltung der Kanäle von zwei weiteren NMOS-Transistoren geschaltet. Diese weiteren Transistoren entsprechen den Transistoren der Klemmschaltungen CL1, CL2. Der Verbindungspunkt 1138 der PMOS-Transistoren 1136, 1134 und der NMOS-Transistoren 1130, 1132 ist mit dem invertierenden Eingang eines Steuerverstärkers 1144 gekoppelt. Der Ausgang dieses Steuerverstärkers ist mit dem Gate eines der weiteren NMOS-Transistoren 1160 gekoppelt. Das Gate des anderen weiteren NMOS-Transistors ist mit der zweiten Stromversorgung Vdd gekoppelt. Der nicht-invertierende Eingang des Steuerverstärkers 1144 ist mit einer Bezugsspannung UR verbunden. Der Steuerverstärker 1144 stellt Vbd wieder so ein, daß die Klemmspannung für die gegebenen Ströme gleich UR ist. Es hat sich gezeigt, daß UR = Vdd/2 gute Ergebnisse liefert, aber wenn die Abhängigkeit von möglichen Schwankungen der Versorgungsspannung unerwünscht ist, kann auch eine Bezugsspannungsquelle verwendet werden, beispielsweise eine Bandlückenreferenz.
• Fig. 6 zeigt einen weiteren Ringoszillator. Dieser Oszillator umfaßt als Beispiel vier symmetrische Pufferschaltungen 1200, 1202, 1204, 1206, die in Reihe geschaltet sind. Nur die erste und die zweite symmetrische Pufferschaltung 1200, 1202 sind kreuzweise gekoppelt. Daher ist die Kreisverstärkung negativ. Die Ausgänge der zweiten Pufferschaltung, 1202, sowie der dritten Pufferschaltung, 1204, sind mit jeweiligen Eingängen der vierten Pufferschaltung, 1206, gekoppelt. Die vierte Pufferschaltung, 1206, bildet auch einen Multiplexer und umfaßt Steuereingänge S0, S1, die logisch entgegengesetzte Signale empfangen. Hiermit wird gesteuert, welches der Eingangssignale an die Ausgänge gelegt wird.
• Im Betrieb kann die Anzahl Pufferschaltungen in dem Ringoszillator, und damit die Schwingungsfrequenz, mit Hilfe der Steuereingänge S0, S1 gesteuert werden. Dies ist ein weiterer Mechanismus, der für die digitale Steuerung der Frequenz eines Ringoszillators genutzt werden kann.
• Nur eine der Pufferschaltungen in Fig. 6 ist ein Multiplexer. Es ist auch möglich, mehrere Multiplexer in dem Ringoszillator aufzunehmen, so daß ein größerer oder kleinerer Teil der Pufferschaltungen in dem Ringoszillator in gesteuerter Weise übersprungen werden kann, um digitale Steuerung der Schwingungsfrequenz zu erreichen.
• Fig. 7 zeigt eine Ausführungsform der Pufferschaltung, die auch als Multiplexer dient. Die meisten Komponenten entsprechen den Komponenten von Fig. 4 und sind nicht näher ausgeführt. Der Unterschied zu Fig. 4 besteht darin, daß die Schalt transistoren N11, N12, N21, N22 von Fig. 4 in Fig. 7 durch eine jeweilige Parallelschaltung aus zwei Reihenschaltungen der Kanäle von zwei Transistoren ersetzt worden sind (N11 ersetzt durch 1300, 1302 in Reihe, und 1308, 1310 in Reihe; N12 durch 1304, 1306 in Reihe und 1312, 1314 in Reihe; N21 durch 1320, 1322 in Reihe und 1330, 1328 in Reihe; N22 durch 1324, 1326 in Reihe und 1332, 1334 in Reihe).
• Im Betrieb wird mittels S0, S1 jedesmal eine von jeweils zwei parallelgeschalteten Reihenschaltungen aktiviert. Jedem S0, S1 entspricht eines der Eingangssignale 11, 10. Folglich ist immer nur eines der Eingangssignale 11, 10 aktiv. Das aktive Eingangssignal bestimmt in der anhand der Fig. 2, 3 und 4 beschriebenen Weise, zu welcher Lastschaltung der Strom fließt. Die Signale an S0, S1 bestimmen, welches der Eingangssignale 11, 10 auf diese Weise dem Ausgang o, ob zugeführt wird.

Claims (9)

1. Verzögerungsschaltung, die zum Verzögern von differentiellen Signalen geeignet ist, mit einem ersten und einem zweiten Schalttransistor (N1, N2, N11, N21), von denen jeder eine Steuerelektrode und eine erste und eine zweite Hauptelektrode umfaßt, wobei ein erster und ein zweiter Eingang (i, ib) der Verzögerungsschaltung mit der Steuerelektrode des ersten Schalttransistors (N1) bzw. des zweiten Schalttransistors (N2, N11, N21) gekoppelt ist, wobei die erste Hauptelektrode des ersten und des zweiten Schalttransistors (N1, N2, N11, N21) miteinander gekoppelt sind und, über eine erste Stromquelle (N51), mit einem ersten Stromversorgungsanschluß (gnd), wobei die zweite Hauptelektrode des ersten und des zweiten Schalttransistors (N1, N2, N11, N21) mit einem ersten bzw. einem zweiten Ausgang (O, Ob) der Verzögerungsschaltung gekoppelt sind, wobei der erste und der zweite Ausgang (O, Ob) über jeweilige erste Lastschaltungen (P11, P12) mit einem zweiten Stromversorgungsanschluß (Vdd) gekoppelt sind, wobei jeweilige erste Klemmschaltungen (N31, N41) mit dem ersten und dem zweiten Ausgang (O, Ob) gekoppelt sind, um maximal erreichbare Differenzen zwischen einer Spannung am zweiten Stromversorgungsanschluß (Vdd) einerseits und einer Spannung an den jeweiligen Ausgängen (O, Ob) andererseits zu begrenzen, dadurch eg kennzeichnet, daß sie eine zweite Stromquelle (N52) umfaßt, zweite Lastschaltungen (P12, P22) und zweite Klemmschaltungen (N32, N42) sowie Schaltmittel (93, 95, 96, 98), um diese Komponenten (N52, P12, P22, N32, N42) mit der ersten Stromquelle (N51), den jeweiligen ersten Lastschaltungen (P11, P21) bzw. den ersten Klemmschaltungen (N31, N41) gleichzeitig parallel zu schalten, wobei eine Abmessung der zweiten Stromquelle (N52), der zweiten Lastschaltungen (P12, P22) und zweiten Klemmschaltungen (N32, N42) jeweils ein jeweiliges Verhältnis zur Abmessung der entsprechenden ersten Stromquelle (N51), ersten Lastschaltungen (P11, P21) und ersten Klemmschaltungen (N31, N41) hat und diese jeweiligen Verhältnisse zueinander gleich sind.

2. Verzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß sie in einer integrierten Schaltung enthalten ist, in der ein Paar jeweiliger gleichartiger Schaltungen für die erste und die zweite Stromquelle (N51, N52), die erste und die zweite Lastschaltung (P11, P21, P12, P22) und die erste und die zweite Klemmschaltung (N31, N41, N32, N42) verwendet wird, wobei ein Verhältnis der geometrischen Abmessungen der Schaltungen jedes Paares das gleiche ist.

3. Verzögerungsschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß sie einen dritten und einen vierten Schalttransistor (N12, N22) umfaßt, die, was die Steuerelektrode und die zweite Hauptelektrode betrifft, parallel zum ersten bzw. zweiten Schalttransistor (N11, N21) geschaltet sind, wobei die ersten Elektroden des dritten und des vierten Schalttransistors (N12, N22) miteinander und, getrennt von den ersten Elektroden des ersten und des zweiten Schalttransistors (N11, N21), über die zweite Stromquelle (N52) mit dem ersten Stromversorgungsanschluß (gnd) gekoppelt sind.

4. Verzögerungsschaltung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß

- sie zwischen der ersten Stromquelle und dem ersten Ausgang (O) eine Parallelschaltung aus einer ersten und einer zweiten Reihenschaltung (1332, 1334, 1324, 1326) von Hauptstromkanälen von Transistoren umfaßt, wobei der erste Schalttransistor (1332) Teil der ersten Reihenschaltung (1332, 1334) ist, die Steuerelektroden hat, die mit dem ersten Eingang (11b) bzw. einem ersten Selektionseingang (S1) gekoppelt sind, wobei die zweite Reihenschaltung (1324, 1326) Steuerelektroden hat, die mit einem weiteren ersten Eingang (10b) bzw. einem zweiten Selektionseingang (S0) gekoppelt sind, und daß sie eine dritte und eine vierte Reihenschaltung (1300,1302, 1308, 1310) von Hauptstromkanälen von Transistoren umfaßt, die parallel zwischen die zweite Stromquelle und den zweiten Ausgang (Ob) geschaltet sind, wobei der zweite Schalttransistor (1308) Teil der dritten Reihenschaltung (1308, 1310) mit Steuerelektroden ist, die mit dem zweiten Eingang (11) bzw. dem ersten Selektionseingang (S1) gekoppelt sind, wobei die vierte Reihenschaltung (1300, 1302) Steuerelektroden umfaßt, die mit einem weiteren zweiten Eingang (10) bzw. dem zweiten Selektionseingang (S0) gekoppelt sind.

5. Verzögerungsschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die jeweiligen ersten Lastschaltungen (P11, P21) als Stromregler 1 ausgeführt sind, die angepaßt sind, um nahezu die halbe von der ersten Stromquelle (N51) gelieferte Menge Strom zu ziehen.

6. Verzögerungsschaltung nach einem der Ansprüche 1 bis 5, dadurch ge kennzeichnet, daß die jeweiligen Klemmschaltungen (N31, N41) Klemmtransistoren umfassen, die über eine erste Hauptelektrode mit dem betreffenden Ausgang (O, Ob) gekoppelt sind und deren Steuerelektrode eine Bezugsspannung empfängt.

7. Kaskade aus Verzögerungsschaltungen (70a-f, 1200, 1202, 1204, 1206) nach einem der Ansprüche 1 bis 6.

8. Kaskade (1200, 1202, 1204, 1206) nach Anspruch 7, mit zumindest einer Verzögerungsschaltung (1206) nach Anspruch 4, dadurch gekennzeichnet, daß die Ausgänge einer der Verzögerungsschaltungen (1202), die indirekt der zumindest einen Verzögerungsschaltung (1206) in der Kaskade (1200, 1202, 1204, 1206) vorangehen, mit dem weiteren ersten und zweiten Eingang (11, 10b) der zumindest einen Verzögerungsschaltung (1206) in der Kaskade verbunden sind.

9. Kaskade (70a-f, 1200, 1202, 1204, 1206) nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die Ausgänge einer letzten Verzögerungsschaltung in der Kaskade zu den Eingängen einer ersten Verzögerungsschaltung zurückgekoppelt sind, so daß die Kreisverstärkung negativ ist.