DE69023229T2

DE69023229T2 - Zwei toren, zwei geschwindigkeiten-bildspeicherzugriffsanordnung.

Info

Publication number: DE69023229T2
Application number: DE69023229T
Authority: DE
Inventors: Kurt Sanger
Original assignee: Eastman Kodak Co
Current assignee: Eastman Kodak Co
Priority date: 1989-12-15
Filing date: 1990-12-03
Publication date: 1996-06-13
Anticipated expiration: 2010-12-04
Also published as: DE69023229D1; JPH04505976A; WO1991009403A2; EP0458926B1; US5157775A; EP0458926A1; WO1991009403A3

Description

Die Erfindung behandelt allgemein die Bliddatenverarbeitung und insbesondere eine Speicherschnittstelle zur Ausführung der Speicherung und des Abrufs digitaler Bilddaten bei unterschiedlichen Geschwindigkeiten, so daß beim Auslesen des Inhalts eines Bildspeichers (Video- DRAM) mit einer ersten Datenrate (z.B. bei hohem Datendurchsatz) ein neues Bild mit einer zweiten Datenrate (z.B. bei mittlerem Datendurchsatz) in den Speicher geschrieben werden kann.
Bilddatenverarbeitungssysteme erfordern oft, daß der Zugriff und die Anzeige bezüglich eines gespeicherten Bildes gleichzeitig mit dem Empfang eines neuen Bildes erfolgen. Zudem ist die Datenrate der aus einer Quelle für Bildsignale eingehenden Digitaldaten nicht immer gleich der Datenrate einer Zieleinrichtung. Beispielsweise können von einer 20-Hz-Mega-Pixel-Kamera erfaßte Bilddaten verwendet werden, um einen hochauflösenden 60- Hz-Monitor zu steuern. In ähnlicher Weise erfordert das Schreiben von Bilddaten, die durch eine vierminütige Abtastung von 2k Pixeln mal 3k Zeilen von 35-mm-Filmmaterial auf eine hochauflösende Bildwiedergabeeinrichtung wie beispielsweise einen HDTV-Bildschirm erhalten wurden, eine Erhöhung der Vollbildrate auf 1/30 s. Ein System, das eine Umsetzung zwischen den PAL- und NTSC- Fernsehnormen durchführt (wobei eine Änderung der Bildrate von 50 Hz auf 60 Hz erforderlich ist), ist ein weiteres Beispiel, bei dem das Problem der unterschiedlichen Datenraten vorliegt.
Auf konventionellem Weg wurden diese Probleme angegangen, indem zwischen zwei Bildpufferspeichern umgeschaltet wird, wobei der Zielmonitor während der Aufzeichnung des nächsten (eingehenden) Bildes ausgeblendet bleibt. Insbesondere wird eine zusätzliche bzw. redundante Speichereinrichtung verwendet, oder die Übertragung des Inhalts des Bildspeichers zu einer Anzeigeeinrichtung wird blockiert, bis das Laden des neuen Bildes abgeschlossen ist. Diese Mechanismen ermöglichen weder das laden eines neuen Bildes in den Speicher während gleichzeitig eine kontinuierliche Ausgabe zu einer Zieleinrichtung (Bildschirm) erfolgt, noch verwalten sie unterschiedliche Datenraten für Ziel und Quelle.
Der Artikel mit dem Titel "CMOS 256-kbit video RAM, with wide two-way bus, picks up speed, drops power", veröffentlicht in Electronic Design, vol. 33, Nr. 22 vom September 1985, S. 171 bis 178, beschreibt eine Speicheranordnung entsprechend der Präambel zu Anspruch 1.
Gemäß der Erfindung wird die Fähigkeit zum Auslesen und Aktualisieren eines Bildspeichers durch die in den Ansprüchen bestimmte Anordnung verwirklicht.
Die Erfindung wird im folgenden anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert.
Es zeigen
Fig. 1 eine Diagrammdarstellung der Gesamtarchitektur einer bevorzugten Ausführungsform eines erfindungsgemäßen Zweikanal-Bildspeicher- und -abrufsystems mit unterschiedlicher Datenrate;
Fig. 1A eine Diagrammdarstellung einer externen Prozessor-IRAM-Arbitrierschnittstelle;
Fig. 2 eine Anordnung aus vier Mehrkanal- Speicheranordnungs-Gruppen, die bei der in Fig. 1 dargestellten dynamischen Videospeicheranordnung verwendet werden;
Fig. 3 eine Diagrammdarstellung des Aufbaus einer einzelnen Gruppe der in Fig. 2 wiedergegebenen Speichergruppen;
Fig. 4 eine einzelne Speichereinheit und deren dazugehörige Schnittstellenschaltung;
Fig. 5 einen Eingangs-Multiplexer der in Fig. 1 wiedergegebenen MUX/DEMUX-Einheit;
Fig. 6 ein Zeitablaufdiagramm aufeinanderfolgender Speicherzyklen einer der in Fig. 4 wiedergegebenen Speichereinheiten;
Fig. 7 ein Zeitablaufdiagramm eines Speicherzyklus einer Speicheranordnung während eines Zeitintervalls 'A' für eine Betriebsart mit Schreibzugriff auf den Kanal des in Fig. 4 wiedergegebenen Bildspeichers mit mittlerem Datendurchsatz, sowie ein Zeitablaufdiagramm eines Speicherschreibzyklus während eines Zeitintervalls 'B' für einen CPU-Schreibvorgang;
Fig. 8-10 ein Zeitablaufdiagramm mit der Darstellung der Art, in der eine einzelne Datenreihe durch den Eingabe- Multiplexer gebündelt und mit dem Kanal für mittleren Datendurchsatz bei der in Fig. 4 dargestellten Bildspeicheranordnung gekoppelt wird;
Fig. 11 den Aufbau eines Ausgabe-Demultiplexers zum Auslesen von Daten aus dem Kanal für mittleren Datendurchsatz bei dem in Fig. 4 wiedergegebenen Bildspeicher; Fig. 12 ein Zeitablaufdiagramm eines Speicherzyklus der in Fig. 4 wiedergegebenen Speicheranordnung während eines Zeitintervalls 'A' für eine Betriebsart mit Lesezugriff von dem Kanal des Speichers mit mittlerem Datendurchsatz, sowie ein Zeitablaufdiagramm eines Speicherlesezyklus während eines Zeitintervalls 'B' für einen CPU-Lesevorgang; Fig. 13-15 ein Zeitablaufdiagramm mit Darstellungen des Zugriffs auf eine einzelne Datenreihe aus der in Fig. 4 wiedergegebenen Speicheranordnung sowie der Ausgabe über einen Ausgabe-Demultiplexer;
Fig. 16 eine Diagrammdarstellung einer Schnittstelleneinheit mit hohem Datendurchsatz zum Zugriff auf den Hochgeschwindigkeitskanal des in Fig. 4 wiedergegebenen Zweikanal speichers;
Fig. 17 ein Zeitablaufdiagramm eines Schreibzugriffs- Steuerzyklus im Zeitintervall 'B' zur Aktivierung eines Hochgeschwindigkeitskanals in der in Fig. 4 wiedergegebenen Speicheranordnung;
Fig. 18 ein Zeitablaufdiagramm eines internen Schieberegisters für den Speicherzyklus im Zeitintervall 'B'; Fig. 19 ein Zeitablaufdiagramm des Speicherzyklus mit einem Auffrischzyklus nur für die Abtastung der Reihenadresse;
Fig. 20-22 ein Zeitablaufdiagramm mit der Darstellung des Vorgangs beim Schreiben einer einzelnen Datenzeile in den Speicher, über die in Fig. 16 wiedergegebene Schnittstelleneinheit mit hohem Datendurchsatz und mit Kopplung an das in Fig. 4 wiedergegebene interne Schieberegister des Speichers;
Fig. 23 ein Zeitablaufdiagramm eines Zyklus vom Speicher zum internen Schieberegister im Zeitintervall 'B';
Fig. 24-26 Zeitablaufdiagramme in Zusammenhang mit dem Zugriff auf den Hochgeschwindigkeitskanal des in Fig. 4 wiedergegebenen Speichers zum Auslesen von Bilddaten zu einer anfordernden Einheit über die in Fig. 16 wiedergegebene Schnittstelleneinheit mit hohem Datendurchsatz.
Vor der ausführlichen Beschreibung des besonderen erfindungsgemäß verbesserten Bildspeicher- und -abrufsystems bei unterschiedlichen Geschwindigkeiten ist anzumerken, daß die Erfindung primär in einer strukturell neuartigen Kombination konventioneller Datenverarbeitungsschaltungen und -komponenten besteht und nicht in den besonderen Einzelheiten von deren Konfiguration. Dementsprechend wurden die Struktur, die Steuerung und die Anordnung dieser konventionellen Schaltungen und Komponenten in den Zeichnungen durch leicht verstädliche Blockdiagramme dargestellt, in denen nur solche spezifischen Einzelheiten dargestellt sind, die mit der Erfindung in Zusammenhang stehen, um dadurch die Beschreibung nicht durch strukturelle Einzelheiten zu verschleiern, die sich Fachleuten auf diesem Gebiet mit Hilfe dieser Beschreibung leicht erschließen. Die in den Figuren wiedergegebenen Blockdiagramme stellen somit nicht notwendigerweise die strukturelle mechanische Anordnung des als Beispiel verwendeten Systems dar, sondern sie sollen primär die strukturellen Hauptkomponenten des Systems in Form sinnvoller Funktionsgruppen darstellen, so daß die Erfindung leichter ersichtlich wird.
In Fig. 1 ist eine bevorzugte Ausführungsform des erfindungsgemäßen Zweikanal-Bildspeicher- und -abrufsystems für unterschiedliche Geschwindigkeiten im Diagramm dargestellt mit einer Zweikanal-(Bilddaten)- Speicheranordnung 10 mit ersten und zweiten bidirektionalen Datenkanälen 11 bzw. 12. Entsprechend der Darstellung in Fig. 2 umfaßt die Speicheranordnung 10 vorzugsweise eine Anordnung aus (vier) Mehrkanal-Video-DRAM-Paketen (beispielsweise Speichergruppen des Typs Texas Instruments TMS4461) 10-1, 10-2, 10-3 und 10-4, die jeweils wiederum eine integrierte parallele Gruppe aus (64k-x-1) Zweikanal-Speichereinheiten enthalten (im Beispiel vier Einheiten), so daß in der Anordnung 11 insgesamt sechzehn einzelne Speichereinheiten vorliegen. Der Aufbau eines dieser Speicherpakete ist in Fig. 3 in Form eines Diagramms dargestellt, während in Fig. 4 eine einzelne Speichereinheit mit ihrer dazugehörigen Schnittstellenschaltung wiedergegeben ist. Jede einzelne Speichereinheit ist innerhalb einer zu speichernden und abzurufenden Bilddatenzeile einem entsprechenden Pixelsignal aus einer vorgegebenen Anzahl von Pixelsignalen zugeordnet. Im beschriebenen Beispiel, in dem die Speicheranordnung sechzehn Speichereinheiten enthält, wird somit für jedes einzelne Bit in der Auflösung eines entsprechenden Pixels in einem Bilddatenfeld ein eingehender serieller Datenstrom zur Bildung eines seriellen Ausgangsdatenstroms in sequentiell aufeinanderfolgende Gruppen unterteilt. Umgekehrt erfolgt der Zugriff auf die Daten von den sechzehn Speichereinheiten in parallelen Gruppen aus jeweils sechzehn Elementen, die anschließend zur Bildung eines seriellen Ausgangsdatenstroms als sequentiell aufeinanderfolgende Gruppen übertragen werden. (Es ist anzumerken, daß die Erfindung nicht auf eine bestimmte Auflösung (beispielsweise acht Bit pro Pixel) oder auf eine Gruppe aus sechzehn Datenwerten pro Sequenz, wie im beschriebenen Beispiel, beschränkt ist. Die Beispielwerte dienen lediglich der praktischen Veranschaulichung der Erfindung.)
Der Eingangskanal 11 bildet einen Kanal der Speicheranordnung 10 für mittlere Geschwindigkeit bzw. eine mittlere Datenrate (beispielsweise bis 40 Mhz), und er ist mit einer MUX/DEMUX-Schnittstelleneinheit 20 gekoppelt, wobei Bilddaten mit mittlerer Datenrate in den Bildspeicher geschrieben und von dort ausgelesen werden. Die Schnittstelleneinheit 20 enthält einen Eingangs- Multiplexer 21 mit einem seriellen Eingangskanal 23, der mit einer (acht Bit breiten) Eingangsleitung 25 gekoppelt ist, über die ein serieller Datenstrom (Bilddatenfeld) von einer Bilddaten-Eingabeeinrichtung mit mittlerer Datenrate, wie beispielsweise von einer Mega-Pixel- Kamera, gekoppelt ist. Der Multiplexer 21 hat einen parallelen Ausgangskanal 27, der mit einer (8x16 Bit breiten) Schnittstellenleitung 31 gekoppelt ist. Die Leitung 31 ist mit einem Eingangskanal 11 für mittleren Datendurchsatz in der Speicheranordnung 10 verbunden sowie mit einer Steuerungs-Arbitrlerschaltung 30 und mit dem parallelen Eingangskanal 33 eines Ausgabe-Demultiplexers 40. Ein serieller Ausgangskanal 35 des Demultiplexers 40 ist mit einer (acht Bit breiten) Ausgabeleitung 37 zur Verbindung mit den als serieller Datenstrom mit mittlerer Datenrate aus dem Speicher zu einer nachgeschalteten anfordernden Einrichtung (beispielsweise zu einem Farbanzeige-Monitor) ausgelesenen Bilddaten gekoppelt. Sowohl der Multiplexer 21 als auch der Demultiplexer 40 sind mittels einer entsprechenden Gruppe von dedizierten Steuerleitungen 22 und 42, deren Einzelheiten im folgenden mit Bezugnahme auf Fig. 5-15 beschrieben werden, mit der Arbitrierschaltung 30 verbunden. Die Arbitrierschaltung 30, die eine Kombinationslogik und eine dazugehörige Zustandsverarbeitung umfassen kann, überwacht den Gesamtbetrieb und den Zeitablauf der unterschiedlichen Komponenten der Speicherarchitektur. Die Arbitrierschaltung 30 ist mit einer lokalen Prozessorschnittstelle 43 und einer Kommunikationsleitung 45 verbunden, über die eine dazugehörige Bildsignal-Elngabe/Ausgabeeinrichtung (z.B. Kamera, Bildschirm) mit der Arbitrierschaltung kommuniziert, um eine Übertragung der seriellen Bilddaten mit mittlerer Datenrate zu beginnen und zu beenden. Die Schaltung liefert weiter die Adressen für die Speicherung und den Abruf der Daten und setzt sie herauf, und sie liefert über entsprechende Adreß- und Steuerleitungen 32 bzw. 34 Adreß- und Steuersignale an die Speicheranordnung 10.
Der Eingabekanal 12 bildet den Hochgeschwindigkeitskanal der Speicheranordnung 10, und er ist mit einer Hochgeschwindigkeits-Schnittstelleneinheit 50 verbunden, über die seriell formatierte Bilddaten mit hoher Datenrate (beispielsweise mit bis zu 400 Mhz) in den Bildspeicher geschrieben und von dort ausgelesen werden. Die Einheit 50 enthält ein (sechzehnstufiges) "abschließendes" Hochgeschwindigkeits-Schieberegister 51 mit einem seriellen Eingabekanal 53, der mit einer (acht Bit breiten) Eingabeleitung 55 verbunden ist, über die ein serieller Datenstrom mit hoher Datenrate von einer Eingabeeinrichtung gekoppelt ist. Das Schieberegister 51 hat einen seriellen Ausgabekanal 57, der über eine Leitung 56 mit einer nachgeschalteten anfordernden Einrichtung verbunden ist, sowie einen parallelen Kanal 61, der über eine (8x16 Bit Breite) Schnittstellenleitung 63 mit dem Kanal 12 der Anordnung verbunden ist, um die Ankopplung der entsprechenden Zellen des abschließenden Schieberegisters 51 an die dazugehörigen bidirektionalen seriellen Treiber der internen Datenschieberegister der sechzehn Speichereinheiten innerhalb der Speicheranordnung 10 herzustellen. Das abschließende Schieberegister 51 ist weiter mit einer Hochgeschwindigkeits- Taktfreigabeleitung 71 von der Arbitrierschaltung 30 und mit einer Gruppe dedizierter Steuerleitungen 73 von einer Hochgeschwindigkeitskanal-Steuereinheit 80 verbunden. Entsprechend der folgenden Beschreibung mit Bezugnahme auf die Zeitablaufdiagramme in Fig. 17-26 überwacht die Hochgeschwindigkeits-Steuereinheit 80, die eine Zustandslogik umfassen kann, die Betriebsweise und den Zeitablauf des Hochgeschwindigkeits-Schieberegisters 51 bei Lese- und Schreibvorgängen mit hoher Datenrate. Die Steuereinheit 80 ist mit der Arbitrierschaltung 30 verbunden über eine Leitung 77 (XFER complete/Übertragung abgeschlossen) und eine Kommunikationsleitung 81, über die eine dazugehörige Bildsignal-Eingabe/Ausgabe-Einrichtung einen Datenlesevorgang mit hoher Datenrate anfordert und angibt, daß Daten mit hoher Datenrate zur Speicherung in den Speicher geleitet werden.
Wie eingangs kurz beschrieben wurde, umfaßt die Speicheranordnung 10 im beschriebenen Beispiel eine Anordnung aus vier Mehrkanal-(Zweikanal)-Video-DRAM-Paketen, wobei jedes der Pakete eine integrierte parallele Vierergruppe aus 64k-x-1-Zweikanal-Speichereinheiten enthält. Wie eingangs erwähnt, sind in Fig. 3 bzw. Fig. 4 (vom Hersteller zur Verfügung gestellte) Blockdiagramme eines einzelnen Pakets sowie von einer der jeweils vier in einem Paket enthaltenen Zweikanal-Speichereinheiten wiedergegeben, und bezüglich der detaillierten Beschreibung der Komponenten und der dazugehörigen Signalparameter zu deren Betrieb wird auf die vom Hersteller gelieferte Dokumentation verwiesen. Im Rahmen der vorliegenden Beschreibung wird die Art, in der die interne Schaltung einer betreffenden Speichereinheit innerhalb der Anordnung mit anderen Komponenten des Systems verbunden ist, kurz angesprochen.
Wie eingangs erwähnt, ist jede einzelne in Fig. 3 wiedergegebene Speichereinheit einem entsprechenden Pixelsignal aus einer vorgegebenen Anzahl von Pixelsignalen (in diesem Fall sind es sechzehn Pixelsignale) in einer Bilddatenzeile zugeordnet, die gespeichert und abgerufen werden soll. Da die Speicheranordnung 10 sechzehn dieser Speichereinheiten enthält, wird dementsprechend ein eingehender serieller Digitaldatenstrom, der einem bestimmten Bit einer Anzahl von Auflösungsbits (beispielsweise mit einer Breite von 8 Bit) eines dazugehörigen Pixels in einem Bilddatenfeld zugeordnet ist, in sequentiell aufeinanderfolgende Gruppen aus sechzehn Digitalwerten (binären Bits) pro Gruppe unterteilt, wobei jedes unterteilte Bit in einer dazugehörigen Speichereinheit entsprechend der Wiedergabe im Diagramm der Fig. 3 gespeichert wird. Auf ähnliche Weise erfolgt der (parallele) Zugriff auf die Datenbits durch die sechzehn Speichereinheiten, und die Datenbits werden als sequentiell aufeinanderfolgende Sechzehnergruppen zusammengesetzt, um einen seriellen Ausgabedatenstrom für die Übertragung an eine anfordernde Bildverarbeitungseinrichtung zu bilden.
Entsprechend der Darstellung in Fig. 3 und 4 enthält jede Speichereinheit einen (64k-x-1)-Speicher 101, der aus einer Anordnung aus (256) Reihen und (256) Spalten aus Speicherelementen gebildet ist. Der Zugriff auf die Speicheranordnung 101 mit mittlerer Datenrate erfolgt über einen ersten bidirektionalen Datenkanal 103 zum Zugriff auf beliebige individuelle Speicherpositionen innerhalb der Anordnung. Der Zugriff mit hoher Datenrate erfolgt über einen zweiten bidirektionalen Kanal 105 zum Zugriff auf eine beliebige Reihe von Speicherpositionen innerhalb der Anordnung. Die Anordnung wird über einen seriellen Adreßzähler 111 adressiert, der so angeschlossen ist, daß er von der Arbitrierschaltung 30 über die Leitung 32 eine Adresse (acht Bit; A0 - A7) empfängt, sowie ein serielles Zählersignal SC von der Hochgeschwindigkeitskanal-Steuereinheit 80 über die Leitung 73. (Diesbezügliche Schreibfreigabe-, Spalten- und Reihensetzsignale und Stromzufuhreingaben für ein Paket aus vier Speichereinheiten sind in Fig. 4 wiedergegeben.) Der Adreßzähler 111 ist mit einer seriellen Dekodiereinrichtung 113 verbunden, die wiederum mit einem internen Schieberegister 115 verbunden ist.
Wie eingangs erwähnt wurde, hat das Hochgeschwindigkeits- Schieberegister 51 des Hochgeschwindigkeitskanals einen parallelen Kanal 61, der über eine Leitung 63 mit dem 12 einer Anordnung 10 verbunden ist. Jede Bitzeile SDQ der Leitung 63 verbindet über eine bidirektionale serielle Treibereinheit 117 eine entsprechende Zelle des Schieberegisters 51 mit dem internen Schieberegister 115. Die Treibereinheit 117 wird durch ein an der Leitung 42 anstehendes Signal SG-NOT von der Arbitrierschaltung 30 gesteuert. Die entsprechenden Zellen des internen Schieberegisters 115 sind über eine Gruppe aus (256) Verschiebe-Gates 121, die durch ein von der Steuerleitung 34 über den Treiber 123 gekoppeltes Verschiebe-Gate- Signal TRG freigegeben werden, parallel mit dem Kanal 105 der Anordnung 101 verbunden.
Die erfindungsgemäße Zweikanal-Speicherschnittstelle mit dualer Datenrate kann digitale Bilddaten gleichzeitig über die Kanäle 11 (mittlere Datenrate) und 12 (hohe Datenrate) der Video-DRAM-Anordnung 10 steuerbar eingeben und herunterladen. Um diese gleichzeitige Speicher- und Abruffähigkeit mit mehreren Geschwindigkeiten zu realisieren, erfolgt der Zugriff auf den Kanal 11 für die mittlere Datenrate über die MUX/DEMUX-Einheit 20, die zum Empfang eines seriellen Datenstroms aus digitalen Bildsignalen mit mittlerer Datenrate (z.B. 40 MHz) an der Eingabeleitung 25 angeschlossen ist und die aufeinanderfolgende Mehrsignalgruppen einer vorgegebenen Größe (beispielsweise sechzehn digitale Datensignale (Bits), die eine Folge von sechzehn Pixeln darstellen) parallel und steuerbar in dazugehörige Speicheranordnungen 101 schreibt. Die MUX/DEMUX-Einheit 20 liest auch Bilddaten aus jeder der Speicheranordnungen 101 parallel und steuerbar aus und setzt die Daten, auf die zugegriffen wurde, zu Signalen mit mittlerer Datenrate an die anfordernde Zieleinrichtung in Form eines seriellen Ausgabedatenstroms zur Übertragung über die serielle Ausgabeleitung 37 zusammen.
Der Eingabe-Multiplexer 21 der MUX/DEMUX-Einheit 20 enthält einen in Fig. 5 wiedergegebenen temporären Eingabepuffer mit einem Eingangs-Flipflop 131, dessen D- Eingang 23 mit der seriellen Datenleitung 25 verbunden ist und dessen Takteingang zum Empfang eines wiederaufgefrischten Taktsignals Mclk-in mit mittlerer Datenrate, das der mittleren Datenrate der an Leitung 25 anstehenden Daten entspricht, mit der Leitung 45-ck verbunden ist. Der Q-Ausgang des Flipflops 131 ist mit dem D-Eingang jeder einzelnen Zelle 132-1...132-16 eines sechzehn Zellen umfassenden Pufferregisters 132 verbunden. Eine Gruppe von Taktleitungen 22-1...22-16 ist mit einer Gruppe von Takteingaben der jeweiligen Zellen des Registers 132 verbunden. Die Taktleitungen 22-1...22- 16 von der Arbitrierschaltung 30 liefern aufeinanderfolgende Taktsignale zum sequentiellen Laden der entsprechenden Zellen des Registers 132 mit den aufeinanderfolgenden Bits des eingehenden Datenstroms während dessen Kopplung durch den Flipflop 131. Die Q- Ausgänge der ersten acht Zellen 132-1...132-8 des Registers 132 sind mit den D-Eingängen der Zellen 134- 1...134-8 eines 8-Bit-Ausgaberegisters 134 verbunden. Die Q-Ausgänge der Zellen 134-1...134-8 des Registers 134 und die Zellen 132-9...132-16 des Registers 132 sind mit den Datenleitungen Data01...Data16 des sechzehn Bit breiten Datenbus 31 verbunden. Eine Freigabeleitung 22-EN für die Dateneingabe mit mittlerer Datenrate von der Arbitrierschaltung 30 ist mit den Takteingängen des Registers 134 und mit den Datenausgabe-Freigabeeingängen der Zellen 132-9...132-16 des Registers 132 sowie mit jeder der Zellen des Registers 134 verbunden. Die Datenausgabe- Freigabeeingänge der ersten acht Zellen sind in festverdrahteter Anordnung auf niedrig gesetzt. Die Art, in der der Multiplexer 21 das steuerbare Laden der seriellen Eingabedaten in die Speicheranordnung 10 ausführt, ist mit Bezugnahme auf die in Fig. 6-10 wiedergegebenen Zeitablaufdiagramme ersichtlich.
Insbesondere ist in Fig. 6 ein Zeitablaufdiagramm aufeinanderfolgender Speicherzyklen einer der in Fig. 3 dargestellten Speichereinheiten wiedergegeben. Entsprechend der Darstellung in Fig. 6 sind aufeinanderfolgende Speicherzyklen als sich abwechselnde, versetzte Zeitintervalle 'A' und 'B' gekennzeichnet. Wie im folgenden ausführlich beschrieben wird, sind die Zeitintervalle 'A' im wesentlichen für die Ausführung von Lese- und Schreibvorgängen bei mittlerer Datenrate über den Kanal der Speicheranordnung 10 für eine mittlere Datenrate zugewiesen. Die Zeitintervalle 'B' sind für den Zugriff auf den Hochgeschwindigkeitskanal der Speicheranordnung sowie für interne Verwaltungsvorgänge, wie beispielsweise CPU-Lese- und -Schreibvorgänge und Wiederauffrischvorgänge zugeordnet.
In Fig. 7 ist ein Zeitablaufdiagramm eines Speicherzyklus einer Speicheranordnung 10 während eines Zeitintervalls 'A' für eine Schreibbetriebsart zum Kanal 11 mit mittlerer Datenrate wiedergegeben. (Das Zeitablaufdiagramm in Fig. 7 stellt auch einen CPU-Schreibvorgang im Zeitintervall 'B' dar.) Fig. 8-10 enthalten ein Zeitablaufdiagramm mit der Wiedergabe der Art, in der eine einzelne Datenzeile durch den Eingabe-Multiplexer 21 gebündelt und mit dem Kanal 11 (mittlere Datenrate) der Speicheranordnung 10 gekoppelt wird. In allen Zeitablaufdiagrammen sind die jeweiligen Signalwege, sofern nicht anders angegeben, durch die Bezugszeichen gekennzeichnet, die den Leitungen zugeordnet sind, über die die Signale gekoppelt sind.

Schreibvorgang mit mittlerer Datenrate

Die Datenübertragung von einer vorgeschalteten Bilddatenquelle erfolgt hinsichtlich der Arbeitsweise des Bildspeichers asynchron und kann zu einem beliebigen Zeitpunkt beginnen. Dementsprechend puffert der Eingabe- Multiplexer 21 anfänglich alle Eingabedaten, die anschließend in einem von der Arbitrierschaltung 30 initiierten Speicherzyklus während des Zeitintervalls 'A' in den Speicher geschrieben werden, so daß keine Daten verloren gehen. Wenn eine Datenquelle wie beispielsweise eine Videokamera beginnt, Daten zu senden, meldet sie dies an die Arbitrierschaltung, indem an Leitung 45LV ein Zeilenprüfsignal gesetzt wird. Der Datenstrom 25 wird mit dem Taktimpuls 45ck mit mittlerer Geschwindigkeit durch den Flipflop 131 getaktet, und parallel dazu wird damit der D-Eingang jeder Zelle des Registers 132 beaufschlagt. Nach Ablauf eines Taktzyklus mit mittlerer Geschwindigkeit nach dem Empfang des Zeilenprüf-Eingabesignals an Leitung 45LV, beginnt die Arbitrierschaltung 30 mit dem Erzeugen der Folge der Datenspeichersignale Mclk01...Mclk016, wobei die ersten sechzehn Bits der ersten Datenzeile nacheinander aus der Kamera in die Zellen 132-1...132-16 des Registers 132 getaktet werden. Mit der Beaufschlagung der Leitung 22-16 zur Registerzelle 132-16 mit dem Mclk-Signal Mclk016 bewirkt die Arbitrierschaltung 30, daß die Sperrfreigabeleitung 22-EN für mittlere Geschwindigkeit (Min_en) niedrig wird und somit den Beginn eines Zeitintervalls 'A' angibt.
Wie eingangs erwähnt, sind die Zeitintervalle 'A' für den Zugriff auf den Kanal der Speicheranordnung 10 für mittlere Geschwindigkeit reserviert, während die Zeitintervalle 'B' für andere Speichervorgänge verwendet werden, wie beispielsweise für interne Schieberegister- Speicher-Übertragungen, Wiederauffrischvorgänge und den CPU-Zugriff. Wenn die Arbitrierschaltung 30 ein Zeitintervall 'A' initiiert, bedeutet dies notwendigerweise, daß ein Zeitintervall 'B' zum betreffenden Zeitpunkt gesperrt ist (es folgt aber unmittelbar nach Abschluß des aktuellen Zeitintervalls 'A' entsprechend der Darstellung in Fig. 6). Dementsprechend gibt der wechselweise Zustand des Signals Min_en die sich abwechselnden Zeiten des Auftretens der Zeitintervalle 'A' bzw. 'B' wieder, wobei ein Zeitintervall 'A' während eines niedrigen Zustands der Leitung 22 EN auftritt und ein Zeitintervall 'B' dann vorliegt, wenn die Leitung 22 EN auf einen hohen Zustand gesetzt ist.
Die Zustandsänderung der Leitung 22-EN bewirkt, daß der Inhalt der ersten acht Zellen 132-1...132-8 des Registers 132 in parallele Zellen des Registers 134 geladen wird. Bei der Übertragung der ersten acht Datenbits bleiben die Daten im Puffer enthalten, so daß alle sechzehn Bits im Speicher gespeichert werden können. Insbesondere bleiben die aktuellen sechzehn Datenbits (d.h. die ersten sechzehn Bits in der Zeile, Bits eins bis acht in Register 134 und Bits neun bis sechzehn in den Zellen 132-9...132-16 des Registers 132) während des gesamten folgenden Zeitintervalls 'A' gültig, in dem Daten mit mittlerer Datenrate in den Speicher geschrieben werden können, wobei das Zeitintervall 'A' mit dem achten Bit der nächsten (zweiten) Gruppe aus sechzehn Bits in der Zeile abgeschlossen ist. Die Leitung 22 EN ist mit den Ausgabefreigabe-Eingängen der zweiten acht Zellen 132- 9...132-16 des Registers 132 und den Zellen 134-1...134-8 des Registers 134 verbunden, so daß Daten, die den ersten sechzehn Pixeln der Zeile zugeordnet sind, am Datenbus 31 gesetzt und mit dem Eingangskanal 11 der Speicheranordnung 10 gekoppelt werden, um in den einzelnen Speichereinheiten an der Position gespeichert zu werden, die durch die an Leitung 32 während des Zeitintervalls 'B' anstehende Adresse von der Arbitrierschaltung 30 bestimmt ist.
In Fig. 8-10 ist weiter ein Sperrsignal 22 INH dargestellt, das intern in der Arbitrierschaltung 30 wirkt und dazu verwendet wird um sicherzustellen, daß kein Zeitintervall 'B' in einem Zeitraum festgelegt wird, dessen Beginn dann das Auftreten eines nachfolgenden Zeitintervalls 'A' zum vorgesehenen Zeitpunkt verhindern würde. Insbesondere hat jedes der aufeinanderfolgenden und versetzten Zeitintervalle 'A' bzw. 'B' eine Länge von acht Taktzyklen bei mittlerer Geschwindigkeit. Falls ein Zeitintervall 'B' nach dem Empfang des neunten Datenbits beginnen sollte, würde das unmittelbar nächste Zeitintervall 'A' nicht vor dem erfolgten Beginn der nächsten Gruppe aus sechzehn Datenbits beginnen und somit den Verlust von Daten verursachen. Damit ist der Zeitpunkt, zu dem die Sperrleitung 22-H hochgesetzt wird, der letzte Zeitpunkt, zu dem ein Zeitintervall 'B' beginnen kann. Falls die Arbitrierschaltung ein Zeltintervall 'B' festlegen muß, ist dies nur dann zulässig, wenn die Sperrleitung einen niedrigen Zustand hat; aber ein Zeitintervall 'B' darf nicht initiiert werden, wenn die Sperrleitung hochgesetzt ist, so daß gewährleistet ist, daß das nächste erforderliche Zeitintervall 'A' rechtzeitig beginnt.
Mit dem Laden und Sperren des Flipflops 131 mit aufeinanderfolgenden Segmenten oder Gruppen aus sechzehn Datenbits werden diese Datenbits parallel und entsprechend der Angabe der Arbitrierschaltung 30 in zugeordnete Adressen in den sechzehn Speichereinheiten der Anordnung 10 geladen. Am Ende der Pixeldatenzeile ändert sich der Zustand des Zeilenprüf-Sperrsignals 45LV, und die Arbitrierschaltung 30 beendet in Abhängigkeit davon die Beaufschlagung der Leitungen 22-1...22-16 mit Ladetakten Mclk mit mittlerer Geschwindigkeit, um das Laden ungültiger Daten durch den Eingabe-Multiplexer 21 zu verhindern. Die Min_en-Leitung 22-EN wird niedrig, um den Bus 31 mit den Daten zu steuern, die während des Zeitintervalls 'A' zur Speicherung in den Registern gesperrt worden sind.

Lesevorgang mit mittlerer Datenrate

Der Zugriff auf den Kanal 11 mit mittlerer Datenrate zum Auslesen von Daten in eine anfordernde Einrichtung erfolgt über den Ausgabe-Demultipiexer 40, der in der im folgenden beschriebenen Fig. 11 detailliert wiedergegeben ist. Die Art, in der der Demultiplexer 40 das steuerbare Auslesen von Daten aus der Speicheranordnung 10 zur Übertragung in Form eines seriellen Datenstroms mit mittlerer Datenrate ausführt, wird mit Bezugnahme auf die in Fig. 12-15 wiedergegebenen Zeitablaufdiagramme beschrieben.
Der Ausgabe-Demultiplexer-Multiplexer 40 enthält ein in Fig. 11 mit den Zellen 141-1...141-16 dargestelltes Ausgaberegister mit sechzehn Zellen, wobei die D-Eingänge mit den entsprechenden Datenabschnitten Data01...Data016 des Datenbusses 31 gekoppelt sind und wobei die Takteingaben gemeinsam mit der Leitung 42-0 verbunden sind, um ein Ausgabepuffer-Taktsignal Mclk0 von der Arbitrierschaltung 30 zu empfangen. Das Taktsignal Mclk0 wird zum Laden des Inhalts des Datenbusses 31 in die entsprechenden Zellen des Ausgaberegisters 141 verwendet. Der Q- Ausgang jeder einzelnen Zelle des Registers 141 ist gemeinsam mit dem D-Eingang eines Ausgabe-Flipflops 143 gekoppelt, der von einem an der Leitung 42CK anstehenden Ausgabetaktsignal Mclk out mit mittlerer Geschwindigkeit getaktet wird. Der Q-Ausgang des Ausgabe-Flipflops 143 ist mit der Ausgabedatenleitung 37 verbunden. Ausgabefreigabe-Eingänge (en) der jeweiligen Zellen 141- 1...141-16 des Registers 141 sind mit einem Ausgabefreigabebus 420E von der Arbitrierschaltung 30 gekoppelt. Die Art, in der der Demultiplexer 40 die steuerbare Ausgabe von parallelen Eingabedaten am Bus 31 aus der Speicheranordnung 10 zur seriellen Ausgabeleitung 37 ausführt, ist unter Bezugnahme auf das in Fig. 12-15 wiedergegebene Zeitablaufdiagramm ersichtlich.
Insbesondere ist Fig. 12 ein Zeitablaufdiagramm eines Speicherzyklus der Speicheranordnung 10 während eines Zeitintervalls 'A' für eine Lesebetriebsart aus dem Kanal 11 mit mittlerer Datenrate. (Das Zeitablaufdiagramm in Fig. 12 stellt auch einen CPU-Lesevorgang im Zeitintervall 'B' dar.) Fig. 13-15 enthalten ein Zeitablaufdiagramm mit der Wiedergabe der Art, in der ein Zugriff auf eine einzelne Datenzeile aus der Speicheranordnung 10 sowie die Ausgabe durch den Demultiplexer an eine nachgeschaltete Zieleinrichtung erfolgt. Insbesondere liest die Arbitrierschaltung 30 während des Zeitintervalls 'A' Bilddaten aus jeder der (sechzehn) Speichereinheiten der Anordnung parallel zum Demultiplexer 40 aus. Jede Gruppe aus sechzehn Bits wird anschließend in Form eines seriellen digitalen Ausgabedatenstroms zur Übertragung über die serielle Ausgabeleitung 37 mit mittlerer Datenrate an Signale einer anfordernden Zieleinrichtung ausgegeben.
Zur Vorbereitung für das Auslesen einer Bilddatenzeile oder eines Bilddatenfeldes in der Speicheranordnung 10 zu einer anfordernden Zieleinrichtung wird der Ausgabepuffer 141 mit dem Anfang einer Datenzeile in der Bildspeicheranordnung 10 (den ersten sechzehn Bits) vorgeladen. Zu diesem Zweck wird entsprechend der Darstellung in Fig. 13 während des Zeitintervalls 'A' ein Ladetaktsignal Mclk0 für den Ausgabepuffer auf "hoch" gesetzt, um einen parallelen Ladevorgang in die Zellen 141-1...141-16 der aus jeder einzelnen der sechzehn Speichereinheiten der Anordnung 10 ausgelesenen Daten zu bewirken. Gleichzeitig ändert die Arbitrierschaltung 30 den Zustand einer Sendebereitschaftsleitung 45A von "niedrig" auf "hoch" um anzugeben, daß der Kanal für die mittlere Datenrate zum Senden von Daten bereit ist, wenn eine Datenanforderung empfangen wird. Die Arbitrierschaltung setzt auch die Ausgabefreigabe-Leitung OE1 auf "niedrig", so daß das erste Pixelbit in Zelle 141-1 des Registers 141 am D- Eingang des Ausgabe-Flipflops 143 verfügbar wird. (Obwohl dieser Bitwert dadurch mittels der Taktimpulse Mclk out mit mittlerer Geschwindigkeit wiederholt an Leitung 42CK aus dem Q-Ausgang des Flipflops 143 ausgetaktet wird, sind die Daten zu vernachlässigen, da sie später ignoriert werden.) Zusätzlich wird nach einem Taktimpuls mit mittlerer Geschwindigkeit die interne Sperrleitung der Arbitrierschaltung 30 "niedrig", wodurch angegeben wird, daß im Bedarfsfall ein Zeitintervall 'B' festgelegt werden kann.
Die Ausgabe der Daten zu einer Zieleinrichtung aus dem Kanal für die mittlere Datenrate wird durch die Zieleinrichtung ausgelöst, die über die Leitung 45 DRQ eine Datenanforderung Data Req Out an die Arbitrierschaltung 30 überträgt. In Abhängigkeit von der Datenanforderung des Kanals für die mittlere Datenrate wird beim nächsten Taktimpuls mit mittlerer Geschwindigkeit das erste Datenbit aus dem Flipflop 143 ausgetaktet. Zusätzlich wirkt die Arbitrierschaltung 30 auf den Zustand einer Zeilenprüf-Ausgabeleitung 45LVO, wobei der anfordernden Einrichtung mitgeteilt wird, daß die Datenübertragung mit mittlerer Datenrate beginnt. Weiter wird die Sendebereitschaftsleitung 45 A niedrig und gibt damit an, daß der Kanal für die mittlere Datenrate nicht mehr für eine neue Datenzeile vorgeladen ist. An der Leitung 450E wird das zweite Ausgabefreigabe-Signal OE02 gesetzt, um das zweite Datenbit in der Zelle 141-2 des Registers 141 mit dem D-Eingang des Ausgabe-Flipflops 143 zu koppeln. Dieses zweite Datenbit wird anschließend an der seriellen Leitung 37 mit dem nächsten Taktsignal Mclk_out mit mittlerer Geschwindigkeit ausgetaktet. Für jedes nachfolgende Ausgabefreigabe-Signal OE03...OE16 wird ein weiteres Datenbit ausgetaktet, um das serielle Auslesen der ersten Gruppe aus sechzehn vorgeladenen Datenbits abzuschließen.
Wie bei dem eingangs beschriebenen Schreibvorgang mit mittlerer Geschwindigkeit erzeugt und verwendet die Arbitrierschaltung 30 das interne Sperrsignal 22 INH, um zu bestimmen, wann die Zeitintervalle 'B' gesperrt werden müssen. Zeitintervalle 'B' sind nicht zulässig, bis das Sperrsignal auf "niedrig" gesetzt ist, so daß ein Zeitintervall 'A' auftritt, das für das Auslesen der nächsten sechzehn Datenbits aus dem Speicher und für das Vorladen des Ausgaberegisters 141 erforderlich ist. Um sicherzustellen, daß das nächste Zeitintervall 'A' rechtzeitig eintritt, muß der Beginn eines Zeitintervalls 'B' mit dem Anfang des Austaktens des zweiten Datenbits der Sechzehnergruppe gesperrt werden.
Anschließend wird während des nächsten Zeitintervalls 'A', das mit dem Austakten des letzten bzw. des sechzehnten Bits der aktuellen Gruppe aus sechzehn Pixeldatenbits (d.h. der anfänglichen Gruppe zu Beginn einer Zeile) das Ausgabepuffer-Ladetaktsignal Mclk0 erneut auf "hoch" gesetzt, um ein paralleles Laden der nächsten Gruppe von sechzehn aus der Speicheranordnung 10 ausgelesenen Datenbits in die Zellen 141-1...141-16 zu bewirken. Weiter wird das Ausgabefreigabe-Signal OE1 für das erste Bit gesetzt, so daß das erste Datenbit der zweiten Sechzehnergruppe unmittelbar im Anschluß an das sechzehnte Datenbit der aktuellen Gruppe aus dem Flipflop 143 ausgetaktet wird. Nach Ablauf eines weiteren Taktzyklus mit mittlerer Geschwindigkeit wird die Sperrleitung 22 INH niedrig und gibt damit an, daß ein Zeitintervall 'B' eingeleitet werden kann. Zu diesem Zeitpunkt wird auch das nächste Ausgabefreigabe-Signal OE2 für das zweite Datenbit in der nächsten Sechzehnergruppe gesetzt. Mit der Übertragung jedes der weiteren Ausgabefreigabe- Signale OE3...OE16 in das Register 141 wird ein nachfolgendes Datenbit der jeweils nächsten Gruppe ausgetaktet, um das serielle Auslesen dieser Gruppe aus sechzehn Datenbits abzuschließen. Diese Ereignisfolge wird ohne Unterbrechung bis zum Ende der Datenzeile fortgesetzt.
Am Ende der Datenzeile (Fig. 15) bewirkt die anfordernde Zieleinrichtung, daß die Datenanforderungsleitung 45DRQ hochgesetzt wird, wobei die Arbitrierschaltung 30 in Abhängigkeit davon bewirkt, daß der Zustand der Zeilenprüf-Ausgabeleitung 45LVO hochgesetzt wird. Der Kanal mit mittlerer Geschwindigkeit schließt anschließend das Aussenden der in der Zeile eventuell verbliebenen Datenbits ab (vollständige oder Teilgruppe aus sechzehn Datenbits). Nach dem erfolgten Austakten der verbliebenen Bits setzt die Arbitrierschaltung 30 Mclk0 auf "hoch", um die ersten sechzehn Bits der nächsten Datenzeile vorzuladen (dies kann die nächste Zeile des aktuellen Datenfeldes bzw. die erste Zeile des folgenden Datenfeldes sein, falls die aktuelle Zeile die letzte Zeile eines Datenfeldes ist.) Zeitgleich mit dem Vorladen der nächsten Zeile wird die Sendebereitschaftsleitung 45A hochgesetzt, und das Ausgabefreigabe-Signal OE1 wird niedrig, so daß der Zustand des Ausgabekanals mit mittlerer Geschwindigkeit nach Abschluß einer Zeile (Fig. 15) dem Zustand zu Beginn einer Zeile (Fig. 13) entspricht.

Zugriff mit hoher Datenrate

Wie eingangs beschrieben wurde, kann die erfindungsgemäße Zweikanal-Speicherschnittstelle zusätzlich zur steuerbaren Eingabe und Übertragung von digitalen Bilddaten über einen Kanal 11 (mittlere Datenrate) auf den Kanal 12 (hohe Datenrate) der Video-DRAM-Anordnung 10 zugreifen. Entsprechend der Darstellung in Fig. 1 erfolgt der Zugriff auf den Hochgeschwindigkeitskanal 12 über die Hochgeschwindigkeits-Schnittstelleneinheit 50, die zum Empfang eines seriellen Datenstroms digitaler Bildsignale mit hoher Datenrate (z.B. 220 MHz) mit der seriellen Eingabeleitung 55 verbunden ist und steuerbar aufeinanderfolgende Gruppen einer vorbestimmten Vielzahl (beispielsweise aus sechzehn Digitaldatenbits, die eine Folge von sechzehn Pixeln darstellen) parallel jeweils in die Eingabezelle von jedem der (sechzehn) zugeordneten internen Schieberegister der Speicheranordnung 10 schreibt. Die Hochgeschwindigkeits-Schnittstelleneinheit 50 liest auch steuerbar den Inhalt dieser internen Schieberegister in Gruppen aus sechzehn parallelen Bits aus und setzt die Daten, auf die zugegriffen wurde, in Form eines seriellen digitalen Ausgabedatenstroms zur Übertragung an eine anfordernde Zieleinrichtung über die serielle Ausgabeleitung 56 zusammen.
Zu diesem Zweck enthält die Hochgeschwindigkeits- Schnittstelleneinheit 50 entsprechend der Darstellung in Fig. 16 ein "abschließendes" Sechzehn-Bit-Schieberegister 51, dessen jeweilige Zellen 51-1...51-16 parallel mit den entsprechenden Zellen 52-1...52-16 eines zugeordneten temporären Ausgaberegisters 52 verbunden sind. Die betreffenden Bitabschnitte SQ01...SQ016 des seriellen Daten-Eingabe/Ausgabe-Busses 63 sind mit den parallelen Eingängen P_in der Zellen 51-1...51-16 des Registers 51 und den Q-Ausgängen der entsprechenden Zellen 52-1...52- 16 des Registers 52 verbunden. Die serielle Eingabeleitung 55 ist über den seriellen Eingang 53 mit der ersten Zelle 51-1 des Registers 51 verbunden, während die serielle Hochgeschwindigkeits-Ausgabeleitung 56 mit dem Ausgabekanal 57 der letzten (sechzehnten) Zelle des Registers 51 verbunden ist. Eine Hochgeschwindigkeits- Eingabetaktleitung HSI Clk 150, die von der zugreifenden Einrichtung benutzt wird, ist über die Steuereinheit 80 des Hochgeschwindigkeitskanals mit dem Takteingang 155 des Registers 151 verbunden. Auf ähnliche Weise ist ein Ladesignal LOAD von der Steuereinheit 80 mit dem Taktfreigabeeingang Clk_en 161 des Registers 52 verbunden, und ein Hochgeschwindigkeits-Freigabesignal HSI_en von der Arbitrierschaltung 30 ist mit dem Parallel-Ladefreigabeeingang P_en 163 verbunden. Die Art des steuerbaren Ladens von seriellen Daten in die Speicheranordnung 10 durch die Schnittstelleneinheit 50 ist unter Bezugnahme auf die in Fig. 17-22 wiedergegebenen Zeitablaufdiagramme ersichtlich.
Insbesondere ist Fig. 17 ein Zeitablaufdiagramm eines Steuerzyklus der Schreibbetriebsart (zur Freigabe einer Hochgeschwindigkeitseingabe) der Speicheranordnung 10 im Zeitintervall 'B', und Fig. 18 ist ein Zeitablaufdiagramm des Zyklus vom internen Schieberegister zum Speicher im Zeitintervall 'B'. (Das in Fig. 19 wiedergegebene Zeitablaufdiagramm stellt einen Auffrischzyklus nur für die Abtastung der Reihenadresse dar, wobei eine Beschreibung zum Verständnis der Erfindung nicht erforderlich ist. Bezüglich der Einzelheiten kann auf die vom Hersteller mitgelieferte Dokumentation verwiesen werden.) In Fig. 20-22 ist ein Zeitablaufdiagramm wiedergegeben mit der Darstellung des Vorgangs des Schreibens einer einzelnen Datenzeile in den Speicher über eine Hochgeschwindigkeits-Schnittstelleneinheit und mit Kopplung an die internen Schieberegister der Speicheranordnung 10. In allen Zeitablaufdiagrammen sind die jeweiligen Signalwege wiederum, sofern nicht anders angegeben, durch die Bezugszeichen gekennzeichnet, die den Leitungen zugeordnet sind, über die die Signale gekoppelt sind.

Schreibvorgang mit hoher Datenrate

Wie bei der Übertragung von Daten mit mittlerer Datenrate erfolgt die Eingabe von seriellen Daten mit hoher Datenrate von einer vorgeschalteten Quelle hinsichtlich der Arbeitsweise des Bildspeichers asynchron, und sie kann zu einem beliebigen Zeitpunkt beginnen. Dementsprechend sind, wie in Fig. 20 dargestellt ist, sowohl der Hochgeschwindigkeits-Freigabeeingang 155 als auch der Ladeeingang 157 zum Register 51 aktiviert, so daß eingehende Daten durch die Schnittstelleneinheit 50 gepuffert werden können. (Am Anfang jedes Hochgeschwindigkeits-Eingabedatenfeldes wird der in Fig. 17 wiedergegebene Steuerzyklus für die Schreibbetriebsart ausgeführt, so daß die Übertragungsrichtung der internen Schieberegister 115 der Speicheranordnung vom Register zum Speicher verläuft.) Die Daten werden vorübergehend in Gruppen aus jeweils sechzehn Pixeln gepuffert, und nachdem eine Vielzahl von Zeilen in die internen Schieberegister der Speicheranordnung ausgetaktet worden ist, werden die Daten während eines von der Arbitrierschaltung 30 festgelegten Speicherzyklus im Zeitintervall 'B' in den Speicher übertragen bzw. geladen, so daß keine Daten verlorengehen.
Wenn die Datenquelle, beispielsweise eine Videokamera, mit dem Senden von Daten beginnt, setzt sie ein Zeilenendesignal 81, das mit dem Beginn des seriellen Datenstroms mit hoher Datenrate zusammenfällt. Die eingehenden Daten 55 werden seriell durch die aufeinanderfolgenden Zellen des Registers 51 mit dem Hochgeschwindigkeits-Taktimpuls am Taktkanal 155 getaktet. Mit dem Eintakten des sechzehnten Datensignals setzt die Steuereinheit 80 das serielle Taktsignal SC auf "hoch" und sperrt damit den Inhalt des Registers 51 parallel im Puffer 52, wobei gleichzeitig die gesperrten Daten zur ersten Zelle der sechzehn internen Schieberegister 115 (Fig. 4) der Speicheranordnung 10 übertragen werden.
Beim Ankoppeln von aufeinanderfolgenden Gruppen aus jeweils sechzehn Pixelsignalen über die Hochgeschwindigkeits-Eingabeleitung 55 werden diese Pixelsignalgruppen gepuffert und auf die gleiche Weise verschoben. Bei jeder Übertragung der im Puffer 52 gesperrten Daten wird der Inhalt der internen Schieberegister 115 jeweils um eine Zelle (ein Bit) versetzt. Diese Ereignisfolge wird fortgesetzt, bis die Datenquelle, wie in Fig. 22 dargestellt ist, das Zeilenendesignal 81 auf "niedrig" setzt, wodurch angegeben wird, daß eine vollständige Datenzeile übertragen wurde. Nach dem erfolgten Verschieben der letzten Gruppe aus sechzehn Pixelbits in die internen Schieberegister des Speichers legt die Arbitrierschaltung 30 ein Schieberegister für den Speicherübertragungszyklus fest (Fig. 19). Nach dem Abschluß dieser internen Übertragung teilt die Arbitrierschaltung 30 der Steuereinheit 80 mit, daß die Daten geladen sind, indem ein Übertragungsabschlußsignal XFER complete an Leitung 77 gesetzt wird, um den Ablauf des nächsten Hochgeschwindigkeits-Eingabezyklus freizugeben. Ein vorbestimmtes Zeilentrennintervall zwischen einzelnen Übertragungen zwischen der Quelle und dem Speicher wird bereitgestellt, damit jede einzelne Zeile nach ihrem Sperren und dem Verschieben in das interne Schieberegister des Speichers gespeichert werden kann.

Lesevorgang mit hoher Datenrate

Der Zugriff auf den Hochgeschwindigkeitskanal zum Auslesen von Daten in eine anfordernde Einrichtung erfolgt ebenfalls über das abschließende Schieberegister 51, aber gemäß den in Fig. 23-26 dargestellten Zeitablaufdiagrammen. Insbesondere gibt Fig. 23 den Zeitablauf eines Übertragungszyklus der Speicheranordnung 10 vom Speicher zum internen Schieberegister im Zeitintervall 'B' für eine Lesebetriebsart des Hochgeschwindigkeitskanals wieder, und in Fig. 24-26 ist der Zeitablauf der Arbeitsweise der Hochgeschwindigkeits- Schnittstelle 50 dargestellt.
Ähnlich wie bei der Lesebetriebsart mit mittlerer Geschwindigkeit wird das abschließende Schieberegister 51 zur Vorbereitung für das Auslesen einer Zeile bzw. eines Bilddatenfeldes innerhalb der Speicheranordnung 10 zu einer anfordernden Zieleinrichtung mit dem Anfang (den ersten sechzehn Bits) einer Datenzeile in der Bildspeicheranordnung 10 vorgeladen. Wenn Daten ausgelesen werden sollen, wird zu diesem Zweck eine vollständige Datenreihe vom Speicher zum internen Schieberegister übertragen. Nach dem Abschluß der Übertragung einer vorangegangenen Datenzeile hat die Arbitrierschaltung 30 an Leitung 77 das Signal XFER complete gesetzt, und anschließend eine Übertragung einer Datenreihe aus dem Speicher zum internen Schieberegister 115 ausgeführt. In Abhängigkeit von diesem Signal setzt die Steuereinheit 80 den seriellen Taktimpuls SC auf "hoch", wodurch bewirkt wird, daß die jeweils erste Zelle jedes internen Schieberegisters 115 an die ihr zugeordnete Leitung des Busses 63 angelegt wird, so daß eine Gruppe von sechzehn Pixelbits am Datenbus zulässig ist. Da der Eingang zum Ladekanal 157 zu diesem Zeitpunkt auf "niedrig" gesetzt ist, wird der Inhalt des Busses 63 durch den Hochgeschwindigkeits-Taktimpuls in das Register 51 geladen. Bei dem in Fig. 24 wiedergegebenen Beispiel sind die ersten sechzehn Datenbits im Hexadezimalformat als 5AB2 kodiert.
Die Datenausgabe vom Hochgeschwindigkeitskanal an eine Zieleinrichtung wird ausgelöst, wenn die Zieleinrichtung das Zeilenendesignal 81 hochsetzt. In Abhängigkeit von dieser Hochgeschwindigkeits-Datenanforderung setzt die Hochgeschwindigkeitskanal-Steuereinheit 80 beim nächsten Hochgeschwindigkeits-Taktimpuls die Ladeleitung 73-L auf "hoch" und die Ausgabeprüfleitung 82 auf "niedrig". Durch die hochgesetzte Ladeleitung 73-L zum abschließenden Schieberegister 51 wird das Laden des Registers gesperrt. Ein niedriger Zustand der Ausgabeprüfleitung 82 teilt der anfordernden Einrichtung mit, daß gültige Daten über die serielle Ausgangsleitung 56 ausgetaktet werden. Bei der nächsten abfallenden Flanke des Hochgeschwindigkeits- Taktimpulses wird der serielle Taktimpuls SC erneut hochgesetzt, um einen weiteren seriellen Versatz der internen Register 115 zu bewirken. Das erste Datenbit ist dann gültig, wenn die Ausgabeprüfleitung 82 niedrig wird. Bei der nächsten ansteigenden Flanke des Hochgeschwindigkeits-Taktimpulses wird das zweite Datenbit aus dem Register 51 verschoben. Da der Ladeeingabekanal 157 hoch ist, befindet sich das Register 51 im seriellen Versatzmodus (Ausgabe) statt im parallelen Lademodus. Daher wird bei jedem Hochgeschwindigkeits- Taktsignal der Inhalt des abschließenden Schieberegisters 51 der Reihenfolge nach auf die Leitung 56 zur anfordernden Zieleinrichtung ausgetaktet.
Nach dem erfolgten Austakten des sechzehnten Bits aus dem Register 51 wird die Ladeleitung 81 auf "niedrig" gesetzt, wodurch der neue Inhalt des Datenbusses 63 (3740 hex) zum parallelen Laden in das Register 51 mit dem nächsten Hochgeschwindigkeits-Taktimpuls freigegeben wird. Die erwähnte Ereignisfolge wird ohne Unterbrechung bis zum Ende der Datenzeile fortgesetzt.
Am Ende der Datenzeile (Fig. 26) veranlaßt die anfordernde Zieleinrichtung, daß das Zeilenendesignal 81 auf "niedrig" gesetzt wird. Nachdem das letzte Datenbit ausgetaktet worden ist, setzt die Hochgeschwindigkeitskanal-Steuereinheit 80 die Ausgabeprüfleitung 82 auf "hoch", und der Ladekanal 157 zum abschließenden Schieberegister 51 wird für eine neue Übertragung einer weiteren Datenreihe vom Speicher zum internen Schieberegister vorbereitet.

CPU-Speicherzugriff und IRAM-Arbitriersteuerung

Der Zugriff auf den Speicher 10 durch einen externen Prozessor wird durch die IRAM-Arbitrierschaltung 30 gesteuert. Entsprechend der Darstellung in Fig. 1A ist die CPU-Schnittstelle 43 zusammengesetzt aus dem Bus 43- data, dem Bus 43-address, dem Signal 54-chip select, dem Signal 43-write und dem Signal 43-XFER complete. Beim Empfang von 43-chip select = "wahr" dekodiert die IRAM- Arbitrierschaltung 30 die zusätzlichen Adreßeingänge 43- address und legt in Abhängigkeit vom Status des Signals 43-write einen Speicherschreib- bzw. -lesezyklus fest. Für einen Schreibzyklus legt die Zustandslogik innerhalb der IRAM-Arbitrierschaltung einen in Fig. 7 wiedergegebenen CPU-Speicherschreibzyklus zur Ausführung im nächsten verfügbaren Zeitintervall 'B' fest. Die IRAM- Arbitrierschaltung dekodiert weiter zusätzliche Adreßleitungen 43-address, um zu bestimmen, welche Signale 43- write (4:1) aktiviert werden sollen, so daß eine Bündelfunktion bereitgestellt wird, wobei zusätzlich der externe Prozessor beim Schreiben individuelle Pixel adressieren kann. Der Bus 43-data wird dupliziert und aktiviert, um Daten für den Daten-Eingabe/Ausgabe-Bus 31 bereitzustellen. Nach dem Abschluß des CPU- Speicherschreibzyklus macht die IRAM-Arbitrierschaltung eine Meldung an den externen Prozessor, indem 43-XFER complete auf "wahr" gesetzt wird, bis das Signal 43-chip select abgenommen ist.
Nach dem Empfang von 43-chip select = "wahr" bei 43- write = "falsch" legt die IRAM-Arbitrierschaltung 30 einen in Fig. 12 wiedergegebenen CPU-Speicherlesezyklus zur Ausführung im nächsten verfügbaren Zeitintervall 'B' fest. Während des CPU-Speicherlesezyklus dekodiert die IRAM-Arbitrierschaltung weiter zusätzliche Adreßleitungen 43-address, um zu bestimmen, welche Pixel am Daten- Eingabe/Ausgabe-Bus 31 mit dem Bus 43-data gebündelt werden sollen. Nach dem Abschluß des CPU-Speicherlesezyklus macht die IRAM-Arbitrierschaltung eine Meldung an den externen Prozessor, indem 43-XFER complete auf "wahr" gesetzt wird, bis für das Signal 43-chip select "falsch" gilt.
Selbstverständlich kann die Steuerung der IRAM-Arbitrierschaltung leicht von der gleichen Schnittstelle unterstützt werden. Nach dem Empfang von 43-chip select = "wahr" dekodiert die IRAM-Arbitrierschaltung 30 die zusätzlichen Adreßeingänge 43-address und schreibt bzw. liest in Abhängigkeit vom Status des Signals 43-write in internen Registern. Wie eingangs erwähnt wurde, können die internen Register die IRAM-Arbitrierschaltung steuern. Beispielsweise kann ein Bit in einem internen Register die IRAM-Arbitrierschaltung so steuern, daß Lesezyklen des Kanals der mittleren Geschwindigkeit beginnen. Weitere Register innerhalb der IRAM-Arbitrierschaltung können die Anfangs- und Endadresse für den Zugriff auf den Kanal für mittlere Geschwindigkeit bestimmen. Weitere Register in der IRAM-Arbitrierschaltung 30 können die Anfangs- und Endreihe für den Hochgeschwindigkeitszugriff bestimmen. Falls beim Empfang von 43-chip select = "wahr" das Signal 43-write den Wert "falsch" hat, können in Abhängigkeit vom Zustand der Adreßleitungen 43-address die Statusregister innerhalb der IRAM-Arbitrierschaltung durch den externen Prozessor abgefragt werden.
Die wiedergegebene Beschreibung ist lediglich ein repräsentatives Beispiel der Verfahren, die für den Zugriff auf den Zweikanal-Bildspeicher mit dualer Datenrate und die Steuerung durch einen externen Prozessor verfügbar sind. Lese- und Schreibvorgänge im Speicher 10 können indirekt durch die IRAM-Arbitrierschaltung 30 unterstützt werden. Ein internes Adreßregister kann verwendet werden, um die nächste Position in der Speicheranordnung 10 anzugeben, auf die zugegriffen werden soll. Die IRAM-Arbitrierschaltung kann dann die Daten an der betreffenden Adresse bereitstellen und die Daten vorübergehend in einem internen Statusregister speichern. Wenn der externe Prozessor das interne Statusregister liest, kann die IRAM-Arbitrierschaltung 30 das Lesen der nächsten Speicherposition automatisch festlegen. Die IRAM-Arbitrierschaltung 30 kann das Indexieren des internen Adreßregisters steuern. Falls der externe Prozessor in das interne Statusregister schreibt, legt die IRAM-Arbitrierschaltung automatisch einen CPU-Speicherschreibzyklus fest, um die Daten aus dem internen Statusregister unter Verwendung der Adresse im internen Adreßregister in die Speicheranordnung 10 zu übertragen.
Wie aus der wiedergegebenen Beschreibung ersichtlich ist, stellt die erfindungsgemäße Zweikanal-Schnittstelle mit dualer Datenrate einen Mechanismus bereit, um gespeicherte Bilddaten für den Zugriff und die Anzeige freizugeben, wobei ein neues Bild im gleichen Zeitraum oder in unterschiedlichen Zeitabschnitten empfangen wird, und zwar mit der gleichen Datenrate oder mit unterschiedlichen Datenraten. Durch die Verwendung eines Multiplexers mit mittlerer Geschwindigkeit und einer Hochgeschwindigkeits-Schieberegisterschnittstelle kann gleichzeitig durch jeden Kanal auf den Zweikanalspeicher zugegriffen werden, ohne zwischen zwei Bildpufferspeichern umschalten zu müssen und ohne den Inhalt eines Zielmonitors ausblenden zu müssen, während das nächste (eingehende) Bild aufgezeichnet wird. Insbesondere ist keine zusätzliche bzw. redundante Speichereinrichtung erforderlich, und die Übertragung des Inhalts des Bildspeichers zu einer Ausgabeeinrichtung (z.B. zu einem Bildschirm) braucht nicht gesperrt zu werden, bis das Laden des neuen Bildes abgeschlossen ist.

Claims

1. Digitaldaten-Speicher- und Abrufanordnung zum steuerbaren Speichern digitaler Datensignale, die eine aus einer Vielzahl von Datenraten ausgewählte Datenrate aufweisen und die digitalen Datensignale mit einer aus der Vielzahl der Datenraten ausgewählten Datenrate abgeben, wobei die Anordnung in Kombination folgende Komponenten aufweist:

- einen Digitaldatenspeicher (10) mit einer Vielzahl von N RAMs, von denen jedes eine Anordnung aus Reihen und Spalten von Speicherplätzen aufweist und jeder Speicherplatz individuell sowie in den jeweiligen Gruppen von M Speicherplätzen (12) für einen Datenzugriff (11) adressierbar ist;

- einen ersten I/O-Kanal (23, 35) mit ersten Mitteln (21) zum Empfangen erster, serieller Digitaldaten-Eingangssignale mit einer ersten Datenrate (45) und zum parallelen Einlesen bestimmter erster Digitaldatensignale in bestimmte Speicherplätze der Vielzahl von N Speichern (10), und mit zweiten Mitteln (40) zum parallelen Auslesen von Digitaldatensignalen aus bestimmten Speicherplätzen der Vielzahl von N Speichern (10), sowie Abgeben (37) der ausgelesenen Digitaldatensignale als die ersten, seriellen Digitaldaten-Ausgangssignale mit der ersten Datenrate (45);

- einen zweiten I/O-Kanal (55, 26) mit dritten Mitteln (51) zum Empfangen zweiter, serieller Digitaldaten-Eingangssignale (53) mit einer von der ersten (45) abweichenden zweiten Datenrate (150), und zum Einlesen bestimmter Gruppen zweiter Digitaldatensignale in zugeordnete Reihen bestimmter Speicherplätze (63, 12, 105) der Vielzahl von N Speichern (10), und mit vierten Mitteln (51) zum parallelen Auslesen von Digitaldatensignalen aus bestimmten Reihen der Speicherplätze (105, 12, 63) der Vielzahl von N Speichern (10) und Abgeben der ausgelesenen Digitaldatensignale als die zweiten, seriellen Digitaldaten-Ausgangssignale mit der zweiten Datenrate (150); und

- mit den ersten und zweiten I/O-Kanälen (25, 37, 55, 26) verbundene Steuermittel, die es den ersten und zweiten I/O-Kanälen ermöglichen, Digitaldatensignale unabhängig voneinander dem Digitaldatenspeicher zuzuführen, so daß in den Speicher eingelesene Digitaldatensignale ungeachtet der Datenrate, mit der die Signale dem Digitaldatenspeicher zur Speicherung zugeführt wurden, mit der ersten oder zweiten Datenrate wieder ausgelesen werden können;

dadurch gekennzeichnet, daß jeder der Vielzahl von N Speichern (10) ein zugeordnetes erstes Schieberegister (115) aufweist, dessen Größe der Anzahl der Speicherplätze in einer Reihe der Anordnung entspricht und dessen Zellen steuerbar mit den jeweiligen Speicherplätzen jeder Reihe der Speicher parallel geschaltet sind, wobei die Schieberegister seriell (12) extern zugänglich sind, und wobei die zweiten I/O-Kanäle ein zweites Schieberegister (51) aufweisen zum Empfangen der zweiten, seriellen Digitaldaten-Eingangssignale (55) mit der zweiten Datenrate (150) und zum steuerbaren, parallelen (63) Übertragen des Inhalts der jeweiligen Zellen an serielle Eingänge von N ersten Schieberegistern (12) der N Speicher (10), wobei der Inhalt der N ersten Schieberegister an die jeweiligen Reihen (105) der jeweiligen Speicherplätze der Vielzahl von N Speichern (10) steuerbar übertragbar ist, so daß zweite, serielle Digitaldaten-Eingangssignale im Digitaldatenspeicher gespeichert und steuerbar seriell Zelle für Zelle (12) weitergeschoben und parallel (63) an N Stufen des zweiten Schieberegisters übertragen werden, die steuerbar taktweise (57) als die zweiten, seriellen Digitaldaten-Ausgangssignale mit der zweiten Datenrate (150) abgegeben werden.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Datenrate der Digitaldatensignale, die den zweiten I/O-Kanälen (55, 26) von dem Digitaldatenspeicher zugeführt werden, höher ist als die Datenrate der Digitaldatensignale, die den ersten I/O-Kanälen (25, 37) von dem Digitaldatenspeicher zugeführt werden.

3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Steuermittel Mittel aufweisen, die es den ersten und zweiten I/O-Kanälen steuerbar ermöglichen, die Digitaldatensignale während alternierender Speicherzyklen des Digitaldatenspeichers mit dem Speicher zu verbinden.

4. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Steuermittel Mittel aufweisen zum Reservieren vorgeschriebener Speicherzyklen des Digitaldatenspeichers, während derer die ersten I/O-Kanäle die Digitaldatensignale mit dem Speicher bei der ersten Datenrate verbinden können.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Steuermittel Mittel aufweisen zum Reservieren jedes zweiten Speicherzyklus des Digitaldatenspeichers für Aus- oder Einleseoperationen mit der ersten Datenrate, während derer der erste I/O-Kanal die Digitaldatensignale mit dem Speicher bei der ersten Datenrate verbinden kann.

6. Anordnung nach einem der Ansprüche 1 - 5, dadurch gekennzeichnet, daß die zweiten Mittel einen temporären Ausgangspuffer (60) aufweisen, in dessen Speicherplätze Digitaldatensignale eingegeben werden, die parallel aus Speicherplätzen von bestimmten Speicheranordnungen der Vielzahl von N Speicheranordnungen ausgelesen wurden, und anschließend taktweise als die ersten, seriellen Digitaldaten-Ausgangssignale mit der ersten Datenrate seriell abgegeben werden.

7. Anordnung nach einem der Ansprüche 1 - 5, dadurch gekennzeichnet, daß die dritten Mittel Mittel aufweisen zum Empfangen von zweiten, seriellen Digitaldaten-Eingangssignalen mit der ersten Datenrate, zum Einlesen bestimmter Gruppen zweiter Digitaldatensignale in zugeordnete Reihen von Speicherplätzen bestimmter Speicheranordnungen aus der Vielzahl von N Speicheranordnungen, und zum Auslesen von Digitaldatensignalen aus bestimmten Reihen von Speicherplätzen der Vielzahl von N Speicheranordnungen und Abgeben der ausgelesenen Digitaldatensignale als die zweiten, seriellen Digitaldaten-Ausgangssignale mit der zweiten Datenrate.