DE68926256T2

DE68926256T2 - Komplementäre Halbleiteranordnung

Info

Publication number: DE68926256T2
Application number: DE68926256T
Authority: DE
Inventors: Yuji Awano
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-01-07
Filing date: 1989-01-05
Publication date: 1996-09-19
Anticipated expiration: 2009-01-06
Also published as: US4994866A; EP0323896B1; EP0323896A3; DE68926256D1; EP0323896A2

Description

Die vorliegende Erfindung betrifft eine Haibleitervorrichtung und spezieller einen komplementären Metalloxyd-Halbleiter- Feldeffekttransistor (CMOS FET).
Eine CMOS Vorrichtung besteht allgemein aus einem n-Kanaltransistor (das heißt NMOS FET), der Elektronenträger verwendet, und einem p-Kanaltransistor (das heißt PMOS FET), der Loch-Träger verwendet, wobei diese Transistoren miteinander verbunden sind, wie in Fig. 1 gezeigt ist, um ein grundlegendes Gatter einer logischen Schaltung zu bilden. Das CMOS Gatter besitzt Vorteile wie beispielsweise einen niedrigen Stromverbrauch, einen hohen Integrationsgrad, hohen Störabstand und hohe Ausgangsbelastung (fan-out) und wird in einer hoch integrierten Speichervorrichtung wie beispielsweise einem Silizium DRAM verwendet.
Gewöhnlich wird ein Silizium (Si) Halbleiter als Material für die CMOS Vorrichtung verwendet, da die Elektronenbeweglichkeit µe in Si ca. 1500 cm²/V sek beträgt und die Loch-Beweglichkeit µh ca. 450 cm²/V sek beträgt, was ein Drittel der Elektronenbeweglichkeit darstellt. Demnach ist die Schaltgeschwindigkeit des PMOS FET langsamer als diejenige des NMOS FET und schränkt daher die Schaltgeschwindigkeit der CMOS Vorrichtung als Ganzes ein. Um ferner die Stromtreibfähigkeit des PMOS FET auf den gleichen Wert wie denjenigen des NMOS FET zu bringen, muß die Gatebreite des PMOS FET zweimal oder dreimal so groß ausgeführt werden wie diejenige des NMOS FET und zwar aufgrund des Unterschiedes der Träger-Mobilität, so daß der von dem PMOS FET besetzte Bereich oder die Größe des PMOS FET vergrößert wird und dies eine Erhöhung der Dichte der integrierten Schaltung, die CMOS Gatter verwendet, begrenzt. Um daher die Stromtreibfähigkeit und die Schaltgeschwindigkeit des CMOS Gatters zu erhöhen, muß die Schaltgeschwindigkeit des PMOS FET erhöht werden; es muß nämlich ein PMOS FET mit einer erhöhten Loch-Mobilität vorgesehen werden.
Unter den bekannten Halbleitermaterialien besitzen Ge und InSb eine hohe Loch-Mobilität. Die Elektronenmobilität µe und die Loch-Mobilität µh von Ge und InSb bei Raumtemperatur sind in der folgenden Tabelle gezeigt. Halbleitermaterial Elektronenmobilität Loch-Mobilität
InSb besitzt ein schmales verbotenes Band (Energiespalt) von 0,17 eV und es ist schwierig ein Element zu erzeugen, welches bei einer Raumtemperatur unter Verwendung von InSb arbeitet. Es wurde eine Forschung bei der Produktion eines p-Kanaltransistors (PMOS FET) unter Verwendung von Ge durchgeführt, es kann jedoch keine stabile und qualitativ gute Oxidschicht auf Geausgebildet werden. Obwohl daher ein Ge p-Kanaltransistor hergestellt werden kann (z.B. cf.JP-A (Kokai)-58-61675 und JP-A-62-54459) kann dieser in der Praxis nicht verwendet werden aufgrund des großen Oberflächenleckstromes desselben und es ist ferner schwierig eine Oberflächenbehandlung von Ge durchzuführen.
Vor kurzem hat die Kristallwachstums-Technology einen gewaltigen Fortschritt erfahren; es kann beispielsweise unter Anwendung eines Molekularstrahl-Epitaxie (MBE)-Verfahrens ein Si1-xGxgemischter Kristall auf Silizium gezüchtet bzw. wachsen gelassen werden (z.B. cf. T.P. Pearsall et al., Ist Int. Symp. on Si MBE, 1985; H. Daembkes et al., IEDM. 1985; und T.Sakamoto, Researches of the Electrotechnical Laboratory, Nummer 875, Dezember 1986, Seiten 112-121).
Es wurde ein p-Kanaltransistor unter Verwendung eines zweidimensionalen Loch-Gases, welches an einer Zwischenschicht eines Heteroübergangs von Si und Si1-xGe, erzeugt wird, vorgeschlagen (T.P. Pearsall et al., IEEE Electron Device Letters, Vol EDL- 7, Nummer 5, Mai 1986, Seiten 308-310). Dieser vorgeschlagene Transistor umfaßt, wie in Fig. 2 gezeigt ist, ein p-Silizium (Si)-Substrat 51, eine auf dem Si Substrat ausgebildete i-Ge0,2Si0,8-Schicht 52, eine auf der GeSi Schicht 52 ausgebildete p-Si-Schicht 53, eine Isolier (SiO&sub2;)-Schicht 54, p&spplus;- dotierten Zonen (Sourcezone 55 und Drainzone 56), eine Sourceelektrode 57, eine Drainelektrode 58 und eine Gateelektrode 59. In diesem Fall ist lediglich die Si-Schicht 53 mit p- leitenden Störstellen dotiert (das heißt eine Modulations- Dotierungstechnik ist angemessen), es wird das zweidimensionale Loch-Gas in der GeSi Schicht 52 dadurch erzeugt, indem Löcher (Träger) aus der Si Schicht 53 in die GeSi Schicht 52 eingeleitet werden, wobei eine Steuerung durch eine Gatespannung vorgenommen wird, die an die Gateelektrode 59 angelegt wird. Der vorgeschlagene Transistor (Fig. 2) ist ein p-Kanal MOD FET (modulationsdotierter Feldeffekttransistor), bei dem die Si Schicht 53 mit einer großen Menge von p-leitenden Störstellen dotiert ist und es muß daher dann, wenn ein n-Kanaltransistor zusammen mit dem p-Kanaltransistor für einen komplementären FET ausgebildet werden muß, eine Substratstruktur, die für die Ausbildung des n-Kanaltransistors geeignet ist, zuerst ausgebildet werden, es muß ein Abschnitt des Substrats durch selektives Ätzen entfernt werden und es muß dann die Ge0,2SiO,8-Schicht und die Si Schicht von Fig. 2 in dem entfernten Abschnitt ausgebildet werden. Es muß nämlich in diesem Fall eine Halbleiterzone für den n-Kanaltransistor und eine andere Halbleiterzone für den p-Kanaltransistor ausgebildet werden (epitaxial gewachsen) und daher wird der Produktionsprozeß für den komplementären FET kompliziert.
Die Literaturstelle "Proceedings of the 2nd International Symposium on Silicon Molecular Beam Epitaxy", Electrochemical Society 1988 Conf., 20. Oktober 1987, Seiten 15 bis 27, offenbart einen MODFET mit einer SiGe auf Si-Schichtstruktur. Durch Verwendung einer die Spannung symmetrierenden Pufferschicht, ist es möglich, n- und p-Kanal MODFETS auf dem gleichen Substrat auszubilden.
Gemäß der vorliegenden Erfindung wird eine komplementäre Halbleitervorrichtung geschaffen, die einen p-Kanal-Feldeffekttransistor und einen n-Kanal-Feldeffekttransistor enthält und die aufweist:
ein Siliziumsubstrat mit einer ersten Zone und einer seitlich benachbarten zweiten Zone auf einer Oberfläche desselben,
eine Kanalschicht für den p-Kanal-Feldeffekttransistor, der eine erste Si1-xGex-Schicht, eine Si1-xGex-Schicht (28), bei der das Verhältnis y=0,9 < y ≤ 1 ist, und eine zweite Si1-xGex- Schicht aufweist, die in Aufeinanderfolge auf der ersten und der zweiten Zone des Siliziumsubstrats ausgebildet sind,
eine Siliziumschicht als eine andere Kanaischicht für den n- Kanal-Feldeffekttransistor, der auf der genannten Kanalschicht über der ersten und der zweiten Zone ausgebildet ist,
eine erste Gate-Isolierschicht und eine erste Gate-Elektrode, die in dieser Reihenfolge auf der Siliziumschicht über der ersten Zone für den p-Kanal-Feldeffekttransistor ausgebildet sind, und
eine zweite Gate-Isolierschicht und eine zweite Gate-Elektrode, die in dieser Reihenfolge auf der Siliziumschicht über der zweiten Zone für den n-Kanal-Transistor ausgebildet sind.
Eine Ausführungsform der vorliegenden Erfindung kann eine CMOS Vorrichtung betreffen, bei der der PMOS FET mit einer erhöhten Schaltgeschwindigkeit arbeitet.
Eine Ausführungsform der vorliegenden Erfindung kann auch aus einer CMOS Vorrichtung bestehen, die durch einen vereinfachten Prozeß hergestellt wird.
Bei den Ausführungsformen der Erfindung ist die Loch-Mobilität (1900 cm²/V sek) des p-Kanaltransistors an der Ge Schicht der Kanalschicht größer als eine Elektronenmobilität (1500 cm²/V sek) des n-Kanaltransistors an der Si Kanalschicht und es hängt demzufolge die Schaltgeschwindigkeit der komplementären Halbleiter (CMOS) Vorrichtung von derjenigen des n-Kanaltransistors ab und ist daher sehr viel schneller als diejenige einer herkömmlichen komplementären Silizium Halbleiter (CMOS)- Vorrichtung. Da die Ge Schicht der Kanalschicht des p- Kanaltransistors zwischen der SiGe Schicht und zwischen dem Si Substrat und der Si Schicht eingefaßt ist und nicht freigelegt ist, tritt kein Oberflächen-Leckstrom auf. Ferner ist die obere Halbleiterschicht der Vorrichtung eine Si Schicht und es kann eine stabile und qualitativ gute isolierende Oxyd (SiO&sub2;)- Schicht in einfacher Weise auf der Si Schicht durch einen herkömmlichen Prozeß ausgebildet werden. Es wird in bevorzugter Weise das Verhältnis "x" der ersten und zweiten Si1-xGex- Schichten fortlaufend jeweils innerhalb des Bereiches von 0 bis 1 oder 1 bis 0 variiert, um jegliche Verformungsspannung abzubauen, die durch eine Gitter-Fehlausrichtung zwischen Si und Ge verursacht wird.
Die Ge Schicht besteht im wesentlichen aus 90 bis 100 0% Ge und dem Rest aus Si. In bevorzugter Weise besteht die Ge-Schicht aus 100 % Ge, da, je größer der Ge Gehalt der Ge-Schicht ist, um so größer die Loch-Mobilität derselben ist.
Es wird nun anhand eines Beispiels auf die beigefügten Zeichnungen Bezug genommen, in denen:
Fig. 1 ein Schaltungsdiagramm eines CMOS Invertergatters ist;
Fig. 2 eine schematische Schnittdarstellung eines p-Kanal MODFET ist;
Fig. 3A bis Fig. 3G schematische Schnittdarstellungen einer CMOS Gatter-Ausführungsform der vorliegenden Erfindung in verschiedenen Herstellungsstufen zeigen;
Fig. 4 eine schematische Schnittansicht des Si Substrats mit den Schichten ist, die bei einem Isolierzonen-Ausbildungschritt ausgebildet wurden;
Fig. 5A eine teilweise Schnittdarstellung des CMOS Gatters gemäß der vorliegenden Erfindung ist;
Fig. 5B eine grafische Darstellung der Variation des Verhältnisses "x" einer Kanalschicht eines PMOS FET ist;
Fig. 5C ein Energieband-Diagramm des CMOS Gatters von Fig. 5A ist;
Fig. 6A ein Energieband-Diagramm eines PMOS FET ist;
Fig. 6B ein Energieband-Diagramm eines NMOS FET ist;
Fig. 7 eine grafische Darstellung zeigt, die eine Beziehung zwischen der Gate-Sourse-Spannung VGS und einem Drain-Source- Strom IDS wiedergibt;
Fig. 8A eine grafische Darstellung ist, welche eine Beziehung zwischen dem Source-Drain-Widerstand RDS und der Gate-Source- Spannung VGSP oder VGSN zeigt; und
Fig. 8B eine grafische Darstellung ist, welche eine Beziehung zwischen der Ausgangsspannung V&sub0; und der Eingangsspannung VI des CMOS Gatters zeigt.
Gemäß Fig. 3G besteht ein CMOS Invertiergatter nach der ersten Ausführungsform der vorliegenden Erfindung aus einem PMOS FET und einem NMOS FET und umfaßt ein i-Typ (oder p-leitfähiges) Si Substrat 1, eine Kanalschicht 2, die aus einer ersten p-leitfähigen (oder i-Typ) Si1-xGex-Schicht 2A, einer Ge Schicht B und einer zweiten p-leitfähigen (oder i-Typ) Si1-xGex-Schicht 2C für den PMOS FET besteht, und einer anderen Kanalschicht (das heißt p-leitfähigen Si Schicht) 3 für den NMOS FET besteht. Der PMOS FET umfaßt eine Gate-Isolierschicht 4PG, eine Gate-Elektrode 5PG, eine p-leitfähige Sourcezone 7, eine p&spplus;-leitfähige Drainzone 8, eine Sourceelektrode 12 und eine Drainelektrode 13. Der NMOS FET umfaßt eine Gate-Isolierschicht 4NG, eine Gate- Elektrode SPG, eine n&spplus;-leitfähige Drainzone 10, eine n&spplus;- leitfähige Sourcezone 11, eine Drainelektrode 15 und eine Sourceelektrode 16. Der PMOS FET und der NMOS FET sind voneinander durch eine Nut 18 isoliert. Die Elektroden SPG, SNG, 12, 13, 15 und 16 sind miteinander verbunden, wie in Fig. 3G gezeigt ist, um die CMOS Gatterschaltung zu bilden, die in Fig. 1 gezeigt ist.
Das CMOS Gatter wird in der folgenden Weise hergestellt. Wie in Fig. 3A gezeigt ist, werden die p-leitende SiGe Schicht 2A, die p-leitende Ge Schicht 2B, die p-leitende SiGe Schicht 2C und die p-leitende Si Schicht 3 fortlaufend auf dem i-Typ Si Substrat 1 durch ein MBE Verfahren wachsen gelassen. Beispielsweise hat die erste Si1-xGex-Schicht 2A eine Dicke von 5 nm und eine Konzentration von p-leitenden Störstellen (z.B. B) von 1 x 10¹&sup7; cm&supmin;³ und das Verhältnis "x" variiert kontinuierlich (nimmt zu) von 0 bis 1; die Ge Schicht 2B hat eine Dicke von 10 nm und eine Konzentration an p-leitenden Störstellen (B) von 1 x 10¹&sup8; cm&supmin;³; die zweite Si1-xGex-Schicht 2C hat eine Dicke von 5nm und eine Konzentration von p-leitenden Störstellen (B) von 1 x 10¹&sup7; cm&supmin;³ und das Verhältnis "x" variiert kontinuierlich (nimmt ab) von 1 bis 0; die Schichten 2A, 2B und 2C bilden die n-Kanalschicht 2, wie in Fig. 5A gezeigt ist, und das Verhältnis "x" variiert in Si1-xGex, wie dies in Fig. 5B gezeigt ist, das heißt das Verhältnis "x" der Si1-xGex-Schichten 2A und 2C beträgt nahezu Null bei einem nahegelegenen Abschnitt derselben, der in Kontakt mit dem Si des Substrates 1 und der Schicht 3 gelangt, und das Verhältnis "x" ist nahezu 1 bei einem benachbarten Abschnitt der SiGe Schichten 2A und 2C, die in Kontakt mit der Ge Schicht 2B gelangen und daher baut diese Schichtstruktur der Kanalschicht 2 jegliche Verformungsspannung ab, die durch eine Gitter-Fehlausrichtung zwischen dem Si und Ge verursacht wird. Die Si Schicht 3 hat eine Dicke von 20 nm und eine Konzentration an p-leitenden Störstellen (B) von 1 x 10*16 cm³.
Wie in Fig. 3B veranschaulicht ist, ist eine Gate-Isolierschicht 4, die aus SiO&sub2; hergestellt ist und eine Dicke von z.B. nm hat, auf der Si Schicht 3 mit Hilfe eines Si thermischen Oxidationsverfahrens ausgebildet.
Wie in Fig. 3C veranschaulicht ist, werden die ausgebildeten Schichten 4, 3, 2C, 2B, 2A und das Si Substrat 1 selektiv durch einen herkömmlichen photolithographischen Prozeß und einen geeigneten Ätzprozeß geätzt, um eine U-förmige Nut 18 auszubilden. Die Nut 18 erstreckt sich in das Si Substrat 1 und dient als eine Isolationszone, die elektrisch den PMOS FET von dem NMOS FET trennt.
Anstelle der U-förmigen Nut 18 kann eine Isolierzone 61 ausgebildet werden, wie in Fig. 4 gezeigt ist, indem Protonen (H&spplus;) von der freigelegten Fläche in das Si Substrat 1 eindotiert werden und zwar mit Hilfe einer Ionenimplantationstechnik.
Wie in Fig. 3D veranschaulicht ist, ist eine dotierte polykrisstalline Siliziumschicht mit einer Dicke von z.B. 350 nm auf der Isolierschicht 4 mit Hilfe eines herkömmlichen chemischen Dampfniederschlagsprozesses (CVD) ausgebildet und wird selektiv geätzt (in ein Muster gebracht) mit Hilfe eines herkömmlichen photolithographischen Prozesses und eines geeigneten Ätzprozesses, wodurch dann die Gateelektroden 5PG und 5NG ausgebildet werden. Indem dann die polykristallinen Silizium- Gateelektroden 5PG und 5NG als Masken verwendet werden, wird die Isolierschicht 4 selektiv geätzt (in ein Muster gebracht) und zwar mit Hilfe eines geeigneten Ätzprozesses, um die Gate-Isolierschicht 4PG und 4NG auszubilden.
Wie in Fig. 3E veranschaulicht ist, wird eine Maskierschicht 3 über der gesamten Oberfläche ausgebildet und in ein Muster gebracht, um einen Abschnitt für den PMOS FET freizulegen. Beispielsweise wird eine Maskierschicht 3 aus Aluminium (Al) mit Hilfe eines Dampfniederschlagverfahrens oder eines Kathodenzerstäubungsprozesses niedergeschlagen und wird mit Hilfe eines herkömmlichen photolithographischen Prozesses und eines geeigneten Ätzprozesses in ein Muster gebracht. In diesem Fall wird in bevorzugter Weise eine Schutzschicht von z.B. SiO&sub2; oder Si&sub3;N&sub4; unter der Al Schicht ausgebildet.
Es werden P-leitende Störstellen z.B. Bor (B) in die ausgebildeten Schichten 3, 2C, 2B und 2A und in das Si Substrat 1 ionenimplantiert, die nicht durch die Maskierschicht 6 bedeckt sind, um die p&spplus;-leitende Drainzone 7 und die p&spplus;-leitende Sourcezone 8 auszubilden.
Die Ionenimplantationsbedingungen sind beispielsweise wie folgt:
Ionen (Störstellen) Quelle: BF&sub2;
Dosis: 1 x 10¹&sup5;cm&supmin;²
Implantationsenergie (Beschleunigungsspannung):50 keV
In diesem Fall können die Ionen nicht durch die Gateelektrode 5PG hindurch gelangen und es wird somit der Abschnitt der Si Schicht 3, der durch die Gateschicht 5PG bedeckt ist, nicht dotiert. Da die Ge Schicht 2B als eine Kanalschicht des PMOS FET dient, müssen die Störstellen-lonen die Möglichkeit erhalten durch die Ge Schicht 2B hindurch zu gelangen, um den Abschnitt der Ge Schicht 2B unterhalb der Gateschicht 5PG zwischen den p&spplus;-leitenden Zonen 7 und 8 einzufassen.
Nachdem die Maskierschicht 6 entfernt ist, werden die implantierten Zonen 7 und 8 einem Laser-Temperungsprozeß unterworfen, um die implantierten Störstellen zu aktivieren und um die Kristalldefekte zu beheben.
Wie in Fig. 3F veranschaulicht ist, wird eine andere Maskierschicht 9 über der gesamten Oberfläche ausgebildet und in ein Muster geformt, um einen Abschnitt für den NMOS FET freizulegen. Beispielsweise wird eine Maskierschicht 9 aus Al mit Hilfe eines Dampfniederschlagsverfahrens oder eines Kathodenzerstäubungsprozesses niedergeschlagen und wird mit Hilfe eines herkömmlichen photolithographischen Prozesses und eines geeigneten Ätzprozesses in ein Muster geformt. In bevorzugter Weise wird eine Schutzschicht aus SiO&sub2; oder Si&sub3;N&sub4; unter der Al Schicht ausgebildet.
Die N-leitenden Fremdstoffe bzw. Störstellen z.B. Arsen (As) werden in die ausgebildeten Schichten 3, 2C, 2B und 2A und in das Si Substrat 1 Ionen- implantiert, die nicht durch die Maskierschicht 9 bedeckt sind, um die n&spplus;-leitende Drainzone 10 und die n&spplus;-leitende Sourcezone 11 auszubilden.
Die Ionenimplantationsbedingungen sind beispielsweise wie folgt:
Ionen (Störstellen) Quelle: As
Dosis: 1 x 10¹&sup6; cm&supmin;²
Implantationsenergie: 120 keV
In diesem Fall verhindert die Gateelektrode 4NG den Durchgang der As Ionen durch diese hindurch und es wird daher der Abschnitt der Si Schicht 3, der mit dieser bedeckt ist, nicht dotiert. Da die Si Schicht 3 als eine Kanalschicht des NMOS FET dient, müssen wenigstens die As Ionen eine Möglichkeit erhalten durch die Si Schicht 3 hindurch zu gelangen, um den Abschnitt der Si Schicht 3 unterhalb der Gateelektrode 4PG zwischen den n&spplus;-leitenden Zonen 10 und 11 einzufassen (sandwich).
Nachdem die Maskierschicht 9 entfernt ist, werden die implantierten Zonen 10 und 11 einem Laser-Änderungsprozess unterworfen, um die implantierten Störstellen zu aktivieren.
Als Maskierschichtmaterial kann eine Schutzschicht (Resist) verwendet werden und zwar anstelle der Al Maskierschicht. Ferner kann der Laser-Temperungsprozeß durch eine Temperung mit Hilfe einer geeigneten Heizeinrichtung ersetzt werden.
Wie in Fig. 3G veranschaulicht ist, wird eine Metallschicht z.B. Al mit einer Dicke von 400 nm über der gesamten Oberfläche niedergeschlagen und zwar mit Hilfe eines Dampfniederschlagsverfahrens oder eines Kathodenzerstäubungsprozesses und wird in ein Muster gebracht, um die Drainelektrode 12, die Sourceelektrode 13, die Drainelektrode 15 und die Sourceelektrode 16 auszubilden, was mit Hilfe eines herkömmlichen photolithographischen Prozesses und eines geeigneten Ätzprozesses erfolgt. Die Drainelektroden 13 und 14 sind miteinander verbunden, die Gateelektroden 5PG und 5NG sind miteinander verbunden und die Elektroden 12, 13, 15 und 16 sind mit den Anschlüssen TDD, TV1, TV0 und TGD verbunden, wie in Fig. 1 gezeigt ist, um das CMOS Inverter-Gatter zu vervollständigen.
Bei dem hergestellten CMOS Gatter wird eine Eingangsspannung VI allgemein an die Gateelektroden 5PG und 5NG der PMOS FET und NMOS FET angelegt, es wird eine Ausgangsspannung VO allgemein von den Drainelektroden 13 und 15 erhalten, es wird eine positive Versorgungsspannung VDD an die Sourceelektrode 12 des PMOS FET angelegt und es wird eine Erdungsspannung VSS an die Sourceelektrode 16 des NMOS FET angelegt.
Die Energiebanddiagramme und die Betriebsweisen der PMOS FET und NMOS FET werden im folgenden unter Hinweis auf die Fig. 5A, 5B und 5C, 6A und 6B und 7 erläutert.
Fig. 5A ist eine teilweise Schnittdarstellung des CMOS Gatters an der Gateelektrode 5PG (oder 5NG) und Fig. 5B ist eine grafische Darstellung, welche die Variation des Verhältnisses "x" von Si1-xGe für die Kanalschicht 2 anzeigt, die aus den Si1-xGe Schichten 2A und 2C und der Ge Schicht 2B besteht. Fig. 5C ist ein Energiebanddiagramm des CMOS Gatters, welches in Fig. 5A gezeigt ist, unter den Bedingungen, daß die Gatespannung Null beträgt und in der n-Kanalschicht 2 kein Kanal erzeugt wird (speziell der Ge Schicht 2B) und auch in der p-Kanalschicht (Si Schicht) 3.
Wenn eine Gatespannung (d.h. eine Gate-Source-Spannung VGS), die kleiner oder gleich ist der Schwellenwertspannung VTP, an die Gateelektrode 5PG des PMOS FET angelegt wird, wird ein Energiebanddiagramm, welches in Fig. 6A gezeigt ist, erhalten und es werden Loch-Träger "h" in der Kanalschicht 2, speziell der Ge Schicht 2B erzeugt und der PMOS FET wird EIN geschaltet.
Wenn eine Gatespannung (d.h. eine Gate-Source-Spannung VGS), die größer ist als oder gleich ist der Schwellenwertspannung VTN, an die Gateelektrode 5NG des NMOS FET angelegt wird, wird ein anderes Energiebanddiagramm, welches in Fig. 6B gezeigt ist, erhalten und es werden Elektronen-Träger "e" in der Si Schicht 3 an der Zwischenschicht zwischen der Si Schicht 3 und der Gate-Isolierschicht 4 erzeugt und es wird der NMOS FET EIN geschaltet.
Fig. 7 ist eine grafische Darstellung, welche die Beziehung zwischen der Gate-Source-Spannung VGS und einem Drain-Source- Strom IDS zeigt. Wie in Fig. 7 dargestellt ist, wird dann, wenn die Gate-Source-Spannung VGS positiv erhöht wird und die Schwellenwertspannung VTN überschreitet, der NMOS FET EIN geschaltet und wenn die Gate-Source-Spannung VGS negativ erhöht wird und die Schwellenwertspannung VTP überschreitet, wird der PMOS FET EIN geschaltet.
Die Fig. 8A und 8B zeigen die Betriebsweise des CMOS Gatters (Erfindung), wobei Fig. 8A eine grafische Darstellung ist, die eine Beziehung zwischen dem Source-Drain-Widerstand RDS und der Gate-Source-Spannung VGSP (oder VGSN) von jedem der PMOS FET und NMOS FET zeigt und wobei Fig. 8B eine grafische Darstellung ist, die eine Beziehung zwischen der Ausgangsspannung VO des CMOS Gatters und von VGS zeigt. Wenn die Eingangsspannung VI gleich ist Null, wird der NMOS FET AUS geschaltet und der PMOS FET wird EIN geschaltet (das Gate-Source-Potential des p-Kanals ist -VDD, und besitzt eine größere Negativität als VTP) und damit ist die Ausgangsspannung VO gleich VDD (hoher Pegel). Wenn VI über Null ansteigt, wird der NMOS FET EIN geschaltet und der PMOS FET wird AUS geschaltet. Wenn VI größer ist als (VDD VTP ), dann ist VO gleich VSS (z.B. Null, niedriger Pegel). Daher ist eine logische Amplitude des CMOS Gatters, nämlich der Variationswert der Eingangsspannung VI (das heißt VGS) zum Ändern der Ausgangsspannung VO von dem hohen Pegel (z.B. VDD) auf den niedrigen Pegel (z.B. Null Volt) oder umgekehrt, die Differenz zwischen VTN und VTP.
Da, wie oben erwähnt wurde, die Kanalschicht 2 des PMOS FET die Ge Schicht 2B umfaßt, ist die gesamte Mobilität µh in der Kanalschicht 2 schneller als die Elektronenmobilität µe in der Si Schicht (Kanalschicht) 3 des NMOS FET und daher hängt die Schaltgeschwindigkeit des CMOS Gatters (Vorrichtung) von der Schaltgeschwindigkeit des NMOS FET ab und ist bemerkenswert schneller als diejenige eines herkömmlichen CMOS Gatters, das lediglich aus Si hergestellt ist.
Darüber hinaus sind die Ge Schicht 2B und die Si1-xGex-Schicht 2C vollständig durch die Si Schicht bedeckt.
Da die Herstellung aufeinanderfolgend in dem gleichen Epitaxial-Gerät (MBE Gerät) erfolgt und somit die Ge Schicht und die SiGe Schicht nicht Luft ausgesetzt werden, tritt daher kein Oberflächen-Leckstrom der Kanalschicht des PMOS FET auf. Da ferner die obere Halbleiterschicht eine Si Schicht ist, kann eine stabile Oxydschicht mit guter Qualität auf der Si Schicht mit Hilfe eines herkömmlichen Prozesses einfach ausgebildet werden.
Da Ge die Elektronenmobilität von 3900 cm²/V sek hat, ist es möglich, Ge als eine Kanalschicht eines NMOS FET (n-Kanaltransistor) zu verwenden und als Ge Kanalschicht, die mit einer Si Schicht bedeckt ist. In diesem Fall wird jedoch der Herstellungsprozeß eines CMOS Gatters kompliziert und es entstehen andere technische Probleme. Momentan wird die Struktur der CMOS Vorrichtung gemäß der vorliegenden Erfindung bevorzugt.
Die p-leitende Ge Schicht und die p-leitende Si Schicht werden in der oben erwähnten CMOS Vorrichtung (Gatter) gemäß der ersten Ausführungsform der vorliegenden Erfindung verwendet. Um die logische Amplitude der CMOS Vorrichtung zu verbessern (zu vergrößern), wird der Ge Schicht für die p-Kanalschicht des PMOS FET und der Si Schicht für die n-Kanalschicht des NMOS FET eine inhärente Leitfähigkeit (i-Typ) gegeben, d.h. die Schichten enthalten keine p-leitende Störstellen, was einer zweiten Ausführungsform der Erfindung entspricht. In diesem Fall sind das Si Substrat und die erste und die zweite Si1-xGex-Schichten ebenso vom i-Typ.
Die Struktur des CMOS Gatters (Vorrichtung) der zweiten Ausführungsform ist die gleich wie diejenige des oben erwähnten CMOS Gatters mit der Ausnahme, daß die erste Si1-xGex-Schicht 2A, die Ge Schicht 2B, die zweite Si1-xGex-Schicht 2C und die Si Schicht 3 eine Leitfähigkeit vom i-Typ haben. Das CMOS Gatter der zweiten Ausführungsform wird in der gleichen Weise hergestellt, wie dies für den Herstellungsprozeß des CMOS Gatters erläutert wurde, mit der Ausnahme, daß die Dotierung von p-leitenden Störstellen nicht während des MBE-Wachstums der Schichten 2A, 2B, 2C und 3 durchgeführt wird. In bevorzugter Weise wird die Dicke der zweiten Si1-xGex-Schicht 2C relativ dünn ausgeführt (d.h., um eine Kurve eines Valenzbandes Ev der zweiten SiGe Schicht steil zu machen), um eine Barriere für die Ansammlung von Löchern "h" auszubilden, wie dies in Fig. 6A gezeigt ist.
Dort, wo die p-Kanalschicht eine i-Ge Schicht ist und die n- Kanalschicht eine i-Si Schicht ist, ist die Schwellenwertspannung VTP des PMOS FET niedriger als diejenige des PMOS FET der ersten Ausführungsform und als Ergebnis wird der logische Pendelvorgang des CMOS Gatters vergrößert und es wird somit der Störabstand vergrößert. Da in diesem Fall das Wachstum der Schichten 2A, 2B, 2C und 3 ohne die Eindotierung von p- leitenden Störstellen durchgeführt wird, werden die Schwellenwertspannungen VTP und VTN der MOS FETS durch die chemische Zusammensetzung der Schichten bestimmt. Daher werden die Eigenschaften des PMOS FET und des NMOS FET stabil und einheitlich bei allen CMOS Gattern erhalten, die zur gleichen Zeit oder in einem anderen Produktionsschub erzeugt werden.
Obwohl ferner die Ge Schicht 2B des CMOS Gatters aus 100 % Ge hergestellt ist, ist es möglich, eine Si1-xGex-Schicht (0,9 < x < 1,0) anstelle der Ge Schicht zu verwenden. In diesem Falle variieren die Ge Gehalte der ersten und der zweiten Si1- xGex-Schichten 2A und 2C zwischen Null und einem vorbestimmten Wert, der gleich ist demjenigen der Si1-xGex-Schicht 2B. Dort, wo das Verhältnis "x" kleiner ist als 0,9, wird die Loch- Mobilität der SiGe Schicht niedriger als die Elektronen- Mobilität der Si Schicht.
Es ist offensichtlich, daß die vorliegende Erfindung nicht auf die oben erläuterten Ausführungsformen beschränkt ist und daß viele Abwandlungen für Fachleute möglich sind, ohne dabei den Rahmen der Erfindung zu verlassen. Beispielsweise kann die komplementäre Halbleitervorrichtung nach der vorliegenden Erfindung in einer logischen Schaltung wie beispielsweise einem NAND-Glied, einem NOR-Glied oder ähnlichem verwendet werden.

Claims

1. Komplementäre Halbleitervorrichtung, mit einem p-Kanalfeldeffekttransistor und einem n-Kanalfeldeffekttransistor, mit

einem Siliziumsubstrat (1), welches eine erste Zone und eine seitlich benachbarte zweite Zone auf einer Oberfläche desselben aufweist,

einer Kanaischicht (2) für den p-Kanalfeldeffekttransistor, die eine erste Si1-xGex-Schicht (2A), eine Si1-yGey-Schicht (2B), bei der das Verhältnis y gleich ist 0,9 < y ≤ 1, und eine zweite Si1-xGex-Schicht (2C) umfaßt, die in einer Aufeinanderfolge auf der ersten und der zweiten Zone des Siliziumsubstrats (1) ausgebildet sind,

einer Siliziumschicht (3) als eine andere Kanalschicht für den n-Kanalfeldeffekttransistor, die auf der Kanalschicht (2) über der ersten und der zweiten Zone ausgebildet ist,

einer ersten Gate-Isolierschicht (4PG) und einer ersten Gateelektrode (5PG), die in dieser Reihenfolge auf der Siliziumschicht (3) über der ersten Zone für den p-Kanalfeldeffekttransistor ausgebildet sind, und

einer zweiten Gate-Isolierschicht (4NG) und einer zweiten Gateelektrode (5NG), die in dieser Reihenfolge auf der Siliziumschicht (3) über der zweiten Zone für den n-Kanalfeldeffekttransistor ausgebildet sind.

2. Komplementäre Halbleitervorrichtung nach Anspruch 1, bei der die Si1-xGex-Schicht (28) eine Ge-Schicht ist.

3. Komplementäre Halbleitervorrichtung nach Anspruch 2, bei der das Verhältnis x der ersten Si1-xGex-Schicht (2A) fortlaufend von 0 bis 1 variiert.

4. Komplementäre Halbleitervorrichtung nach Anspruch 2 oder 3, bei der das Verhältnis x der zweiten Si1-xGex-Schicht (2C) fortlaufend von 1 bis 0 variiert.

5. Komplementäre Halbleitervorrichtung nach Anspruch 1, 2, 3 oder 4, bei der das Siliziumsubstrat (1) i-leitend oder p- leitend ist, die Si1-xGex-Schicht (2B) p-leitend ist und die Siliziumschicht (3) p-leitend ist.

6. Komplementäre Halbleitervorrichtung nach Anspruch 5, bei der die erste und die zweite Si1-xGex-Schicht (2A, 2C) p-leitend oder i-leitend ist.

7. Komplementäre Halbleitervorrichtung nach Anspruch 1, 2, 3 oder 4, bei der das Siliziumsubstrat (1) , die erste Si1-xGex- Schicht (2A), die Si1-yGey-Schicht (28), die zweite Si1-xGex- Schicht (2C) und die Siliziumschicht (3) i-leitend sind.

8. Komplementäre Halbleitervorrichtung nach irgendeinem der vorhergehenden Ansprüche, die ferner enthält: eine Source-Zone (7) und eine Drain-Zone (8) des p-Kanalfeldeffekttransistors, die durch p-leitende Störstellen gebildet sind, welche sich zu dern Siliziumsubstrat (1) über die Siliziumschicht (3) und die Kanalschicht (2) hin erstrecken, eine andere Sourcezone (11) und eine andere Drainzone (10) des n-Kanalfeldeffekttransistors, die durch n-leitende Störstellen in der Kanalschicht (2) ausgebildet sind, die sich durch die Siliziumschicht (3) hindurch erstrecken, und eine Isolierzone (18, 61), die den p- Kanalfeldeffekttransistor gegenüber dem n-Kanalfeldeffekttransistor isoliert und sich durch die Siliziumschicht (3) und die Kanalschicht (2) zu dem Siliziumsubstrat (1) hin erstreckt.

9. Komplementäre Halbleitervorrichtung nach Anspruch 8, bei der die Gate-Isolierschicht (4PG) und die Gateelektrode (5PG), die darauf ausgebildet ist, auf der Siliziumschicht zwischen der Source-und Drain-Zone (7,8) für den p-Kanalfeldeffekttranistor ausgebildet sind und bei der eine Sourceelektrode (12) und eine Drainelektrode (13) in Kontakt mit den Source-und Drain-Zonen (7,8) gelangt.

10. Komplementäre Halbleitervorrichtung nach Anspruch 8, bei der die Gate-Isolierschicht (4NG) und die Gateelektrode, die darauf ausgebildet ist, auf der Siliziumschicht zwischen der anderen Source-und Drain-Zone (11, 10) für den n-Kanalfeldeffekttransistor ausgebildet sind und bei der eine Sourceelektrode (16) und eine Drainelektrode (15) in Kontakt mit der anderen Source-und Drain-Zone (11, 10) gelangen.

11. Komplementäre Halbleitervorrichtung nach irgendeinem der vorhergehenden Ansprüche, die ein CMOS Invertiergatter bildet.