DE69517370T2

DE69517370T2 - Hochleistungs-Sperrschichttransistor mit niedriger Schwellenspannung

Info

Publication number: DE69517370T2
Application number: DE69517370T
Authority: DE
Inventors: Michael P. Brassington; James B. Burr
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1994-08-18
Filing date: 1995-08-16
Publication date: 2001-02-15
Anticipated expiration: 2015-08-17
Also published as: EP0697740A2; DE69517370D1; JPH08181314A; EP0697740A3; EP0697740B1; US5622880A; US5719422A

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft im allgemeinen Hochleistungs-Transistorbauelemente und insbesondere Hochleistungs-MOS-Transistoren mit niedriger Schwellenspannung, die vergrabene Bereiche mit erhöhter Dotierungskonzentration aufweisen, welche unterhalb der Kanalbereiche der Transistoren liegen.
Als sich die MOS-Technologie entwickelt hat, hat sich die Versorgungsspannung (Vdd) maßstäblich mit der Größe der Bauelemente geändert. CMOS-Transistoren mit Kanalbereichsbreiten im Bereich von 2 um werden beispielsweise mit Versorgungsspannungen von 5 Volt versorgt, wohingegen Transistoren mit Kanalbereichsbreiten im Bereich von 0,5 um mit Versorgungsspannungen von 3,3 Volt versorgt werden. Wenn die Kanalbereichsbreiten auf 0,35 um und 0,25 um abnehmen, nehmen die Versorgungsspannungen entsprechend auf 2,5 und 1,8 Volt ab. Für viele Anwendungen wäre es erwünscht, für gegebene Bauelementgrößeren niedrigere Versorgungsspannungen vorzusehen. Dies liegt daran, daß Bauelemente, die niedrigere Versorgungsspannungen benötigen, im allgemeinen Leistung sparen, ein Merkmal, das in Systemen, die große Mengen an Energie verbrauchen oder auf begrenzten Leistungsquellen, wie z. B. Batterien, beruhen, besonders erwünscht ist. Es gab jedoch eine gewisse Besorgnis über die Auswirkung einer niedrigen Vdd auf die Bauelementleistung.
In Schaltungen, die aus herkömmlichen MOS-Bauelementen bestehen, wird die Beziehung der maximalen Frequenz fmax zur Versorgungsspannung und Schwellenspannung durch Lang- und Kurzkanaleffekte der Komponentenbauelemente gesteuert. Wie erwartet, herrschen für Bauelemente mit längerem Kanal die Langkanaleffekte vor, und für Bauelemente mit kürzerem Kanal herrschen die Kurzkanaleffekte vor. Die meisten Bauelemente weisen einige Eigenschaften von beiden auf, wobei Bauelemente mit Kanallängen zwischen ein und zwei Mikrometern beide Eigenschaften ungefähr gleich aufweisen. Die maximale Frequenz von Schaltungen, die aus Bauelementen mit wahrhaft langem Kanal bestehen, ist durch:
fmax (Vdd - Vt)²/Vdd
gegeben.
Derselbe Parameter für Schaltungen, die aus Bauelementen mit wahrhaft kurzem Kanal bestehen, ist durch:
fmax (Vdd - Vt) /Vdd = 1 - Vt/Vdd
gegeben.
Aus diesen Gleichungen ist ersichtlich, daß die Leistung (Frequenz) einer Schaltung, die aus Bauelementen mit wahrhaft langem Kanal besteht, vom Absolutwert der Versorgungsspannung abhängt. Wenn die Versorgungsspannung für die Bauelemente in solchen Schaltungen gesenkt wird, wird folglich auch die Leistung gesenkt. In Schaltungen, die aus Bauelementen mit wahrhaft kurzem Kanal bestehen, wird die Leistung jedoch durch das Verhältnis der Schwellenspannung zur Versorgungsspannung (Vt/Vdd) gesteuert. Dies bedeutet, daß in solchen Schaltungen die Versorgungsspannung für die Bauelemente ohne Verlust an Leistung fmax gesenkt werden kann, solange das Verhältnis Vt/Vdd konstant gehalten wird. Für viele Bauelemente ist diese Beziehung fast wahr, und sie wird exakt wahr für Bauelemente, in denen sich die Sättigungsspannung im Verhältnis zur Versorgungsspannung ändert.
Obwohl Bauelemente mit kurzem Kanal und niedriger Vt aus dem obigen Grund attraktiv erscheinen, wurden bei solchen Bauelementen spezielle Probleme beobachtet. Erstens, wenn Vt gesenkt wird, nimmt der Verluststrom des Transistors - welcher der Strom ist, der über den Kanalbereich fließt, wenn der Transistor gesperrt ist - zu. Für einige Anwendungen, in denen das Bauelement häufig umschalten muß (z. B. Mikroprozessoren), stellt dies kein Problem dar. Für Anwendungen, in denen das Bauelement normalerweise inaktiv ist (z. B. Speicherbauelemente), kann jedoch der Verluststrom verursachen, daß das Bauelement ziemlich energieineffizient ist. Ungeachtet dessen, ob der Verluststrom ein signifikantes Problem darstellt, wurde bei Bauelementen mit sehr kurzem Kanal und mit niedrigen Schwellen ein weiteres Problem beobachtet. Insbesondere wenn der Abstand zwischen der Source- und der Drainzone zu klein wird, können die Verarmungsgebiete im Kanalbereich benachbart zum Sourcepol und Drainpol überlappen, so daß ein Durchgriff verursacht wird. Wenn dies geschieht, fließt ein Strom über den durch das Verarmungsgebiet erzeugten Weg, selbst wenn der Transistor "gesperrt" ist (d. h. die Gatespannung die Schwellenspannung nicht übersteigt).
Es ist bekannt, daß in Bauelementen mit hoher Schwellenspannung eine "vergrabene Elektrode" oder "Masseebene" verwendet werden kann, um das Wachstum von Verarmungsgebieten im Kanalbereich zu unterdrücken und dadurch einen Durchgriff zu verhindern. Solche Bauelemente sind in einem Artikel von R. H. Yan et al., "High Performance 0,1 um Room Temperature Si MOSFETs", 1992 Symposium on VLSI Technology Digest of Technical Papers, Seiten 86-87, beschrieben. Kurz gesagt ist eine vergrabene Elektrode ein Bereich mit einer relativ hohen Dotierungskonzentration, der sich unter dem Kanalbereich erstreckt und denselben Leitfähigkeitstyp aufweist wie der Volumen- oder Wannenbereich des Bauelements. Leider war aus dieser Arbeit nicht klar, ob solche vergrabenen Elektroden in Bauelementen mit niedriger Schwelle eine vorteilhafte Anwendung besitzen könnten, und wenn ja, wie die vergrabenen Elektroden optimal in solche Bauelemente eingebaut werden könnten.
Was erforderlich ist, ist ein verbessertes Hochleistungs- Transistorbauelement mit kurzem Kanal, welches eine niedrige Schwellenspannung und einen Schutz vor einem Durchgriff aufweist.
Das US-Patent Nr. 5 166 765 von Lee et al. lehrt ein MOS- Bauelement mit einer hohen Gateschwellenspannung. Lee zeigt (Spalte 6, Zeilen 52-54 und entsprechend Fig. 5), daß mit dem Bauelement eine Schwellenspannung von weniger als 0,6 V erreicht werden kann.
Skotnicki et al. offenbart in IEEE ED-36, 11; Seiten 2548 bis 2556, eine Wanne mit abnehmender Dotierungskonzentration in einem Bauelement mit hoher Schwellenspannung (etwa 0,5 V).

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung stellt MOS-Bauelemente mit niedriger Schwellenspannung, wie in Anspruch 1 dargelegt, welche vergrabene Bereiche aufweisen, die sich unter den Kanalbereichen der Bauelemente befinden, bereit. Wie hierin verwendet, bezieht sich der Begriff "Kanalbereich" auf den gesamten elektrisch aktiven Bereich zwischen dem Sourcepol und dem Drainpol und nicht nur auf die Inversionsschicht, die gebildet wird, wenn die Gatespannung Vt übersteigt. Der vergrabene Bereich besitzt denselben Leitfähigkeitstyp wie der Volumenbereich des Bauelements (wenn auch mit einer höheren Dotierungskonzentration) und natürlich den entgegengesetzten Leitfähigkeitstyp wie der Sourcepol und der Drainpol des Bauelements. Seine Funktion besteht darin, (1) durch Begrenzen des Wachstums von Verarmungsgebieten im Kanalbereich benachbart zu den Source- und Drainzonen einen Durchgriff zu verhindern, und (2) die Schwellenabstimmbarkeit zu verbessern, um Prozeß- und Temperaturschwankungen zu kompensieren.
In einem Aspekt der vorliegenden Erfindung nimmt der vergrabene Bereich die Form einer "vergrabenen Elektrode" an. Solche Bauelemente enthalten die folgenden Elemente: (1) einen Volumenbereich eines ersten Leitfähigkeitstyps in einem Halbleitersubstrat, welcher sich von einer oberen Oberfläche des Halbleitersubstrats nach unten erstreckt; (2) Source- und Drainzonen eines zweiten Leitfähigkeitstyps, die sich um einen vordefinierten Abstand von der Halbleitersubstratoberfläche in den Volumenbereich erstrecken; (3) einen Kanalbereich, der sich zwischen den Source- und Drainzonen befindet; (4) eine vergrabene Elektrode des ersten Leitfähigkeitstyps innerhalb des Volumenbereichs mit einer oberen Grenze, die sich in oder oberhalb des ersten vordefinierten Abstands befindet, wobei die vergrabene Elektrode eine Dotierungskonzentration aufweist, die größer ist als die mittlere Dotierungskonzentration in dem Volumenbereich und mindestens 1 · 10¹&sup6; Atome/cm³ beträgt; und (5) ein Gate, das über dem Kanalbereich angeordnet ist, und sind durch die kennzeichnenden Merkmale von Anspruch 1 charakterisiert.
In einem weiteren Aspekt der Erfindung, wie in Anspruch 2 dargelegt, wird eine ähnliche MOS-Struktur verwendet, die jedoch anstelle einer vergrabenen Elektrode eine "Wanne mit abnehmender Dotierungskonzentration" des ersten Leitfähigkeitstyps aufweist, um einen Durchgriff zu verhindern. Der Wannenbereich mit abnehmender Dotierungskonzentration erstreckt sich von einer oberen Oberfläche eines Halbleitersubstrats nach unten und weist. ein abgestuftes Dotierungskonzentrationsprofil auf, so daß die Dotierungskonzentration nahe dem Boden des Wannenbereichs größer ist.
Die Dotierungskonzentration im vergrabenen Bereich (vergrabene Elektrode oder Boden einer Wanne mit abnehmender Dotierungskonzentration) sollte ausreichend hoch sein, um die Wahrscheinlichkeit eines Durchgriffs in dem MOS-Bauelement zu verringern. Bei einem bevorzugten Ausführungsbeispiel ist die Dotierungskonzentration in der vergrabenen Elektrode (oder dem Bodenbereich einer Wanne mit abnehmender Dotierungskonzentration) zwischen etwa 10 und 100mal größer als eine mittlere Dotierungskonzentration im Volumenbereich (oder Wannenbereich). In der 0,35 um Technologie (d. h. die Gatepolylänge beträgt etwa 0,35 um und das Gateoxid ist etwa 6,5 nm (65 Å) dick), weist der vergrabene Bereich eine Dotierungskonzentration von mindestens etwa 1 · 10¹&sup6; Atomen/cm³ und bevorzugter zwischen etwa 1 · 10¹&sup6; und 1 · 10¹&sup8; Atomen/cm³ auf.
Das Bauelement ist auch derart strukturiert, daß es ein Verhältnis des "Durchlaßstroms" zum "Sperrstrom" aufweist, das höchstens etwa 10&sup5; beträgt. Der Durchlaßstrom ist der Strom, der zwischen dem Sourcepol und dem Drainpol des Bauelements fließt, wenn das Bauelement "durchgesteuert" wird, d. h. wenn es eine starke Inversion im Kanalbereich gibt (Vds = Vdd = Vgs). Der Sperrstrom ist der Strom, der zwischen dem Sourcepol und dem Drainpol des Bauelements fließt, wenn das Bauelement gesperrt ist (Vds = Vdd; Vgs = 0). Der Sperrstrom ist gleichbedeutend mit "Verluststrom". Bauelemente mit solchen niedrigen Verhältnissen des Durchlaßstroms zum Sperrstrom besitzen niedrige Schwellenspannungen (etwa ± 150 mv). Solche niedrigen Schwellenspannungen können durch verschiedene Verfahren, die auf dem Fachgebiet gut bekannt sind, erhalten werden. Bei einem von diesen wird die Dotierungskonzentration im Kanalbereich auf einem relativ niedrigen Niveau gehalten. Bei der 0,35 um Technologie sollte die Dotierungskonzentration des Kanalbereichs beispielsweise im allgemeinen auf höchstens etwa 1 · 10¹&sup6; Atomen/cm³ und vorzugsweise zwischen etwa 1 · 10¹&sup4; und 1 · 10¹&sup6; Atomen/cm³ gehalten werden. Bei einigen Ausführungsbeispielen kann es jedoch erwünscht sein, eine Gegendotierungssubstanz im Kanalbereich hinzuzufügen, um die Schwellenspannung weiter zu senken.
Das Bauelement wird durch beispielsweise Vorsehen der Fähigkeit zum Vorspannen in Sperrichtung mit einer abstimmbaren Gateschwellenspannung versehen. Dies ermöglicht, daß der Absolutwert der Schwellenspannung eingestellt wird, um unvermeidliche Prozeß- und Umgebungs- (z. B. Temperatur-) Schwankungen, die jeweils Vt in der Größenordnung von etwa 100 Millivolt ändern können, zu berücksichtigen.
Bei weiteren bevorzugten Ausführungsbeispielen sind die Dotierungskonzentrationen in den Source- und Drainzonen relativ hoch, so daß der Reihenwiderstand in dem Bauelement niedrig ist. Wenn das Bauelement Spitzenbereiche im Sourcepol und/oder im Drainpol aufweist, können diese Dotierungskonzentrationen von beispielsweise etwa 4 · 10¹&sup9; bis 8 · 10¹&sup9; Atomen/cm³ aufweisen.
Ein weiterer Aspekt der vorliegenden Erfindung, wie in Anspruch 14 dargelegt, stellt ein Verfahren zur Herstellung eines MOS-Transistors bereit. Das Verfahren umfaßt die folgenden Schritte: (1) Ausbilden eines Volumenbereichs eines ersten Leitfähigkeitstyps mit einem vergrabenen Bereich, der ebenfalls vom ersten Leitfähigkeitstyp ist, wobei der vergrabene Bereich eine mittlere Dotierungskonzentration von mindestens etwa 1 · 10¹&sup6; Atomen/cm³ aufweist, die mindestens etwa 10mal größer ist als eine mittlere Dotierungskonzentration im Volumenbereich ausschließlich des vergrabenen Bereichs; (2) Ausbilden von Source- und Drainzonen eines zweiten Leitfähigkeitstyps, welche durch einen Kanalbereich voneinander getrennt sind, wobei der Kanalbereich oberhalb des vergrabenen Bereichs angeordnet ist; und (3) Ausbilden eines Gates über dem Kanalbereich, wobei die zum Ausbilden des Kanalbereichs verwendeten Bedingungen derart sind, daß der MOS-Transistor eine niedrige Schwellenspannung aufweist (z. B. das Verhältnis eines Durchlaßstroms zu einem Sperrstrom von höchstens etwa 10&sup5;). Dieses Verfahren ist durch die kennzeichnenden Merkmale von Anspruch 14 charakterisiert. Um ein Bauelement mit einer niedrigen Schwellenspannung zu erzeugen, muß der Prozeß die "Netto"-Konzentration von Dotierungsatomen im Kanalbereich (des ersten Leitfähigkeitstyps) auf einem Niveau von nicht mehr als etwa 1 · 10¹&sup6; Atomen/cm³ halten. Die Nettokonzentration bezieht sich auf die Konzentration der Dotierungsatome des ersten Leitfähigkeitstyps oberhalb der Konzentration der Dotierungsatome des zweiten Leitfähigkeitstyps.
Vorzugsweise liegt im Kanalbereich keine signifikante Konzentration der Dotierungsatome des zweiten Leitfähigkeitstyps vor und die Nettokonzentration ist gleich der Gesamtkonzentration.
Der Schritt des Ausbildens eines Volumenbereichs kann entweder eine vergrabene Elektrode innerhalb des Volumenbereichs oder eine Wanne mit abnehmender Dotierungskonzentration ausbilden. Wenn eine vergrabene Elektrode ausgebildet wird, wird vorzugsweise ein separater Schritt zum Ausbilden der vergrabenen Elektrode mit einer Dosis zwischen etwa 5 · 10¹² und 1 · 10¹³ Atomen/cm² und mit einer Energie zwischen etwa 80 und 120 keV durchgeführt. Bei einigen Ausführungsbeispielen umfaßt der Schritt zum Ausbilden des Volumenbereichs mindestens drei Implantationsschritte, die mit Energien und Dosierungen durchgeführt werden, die ausreichen, um eine vergrabene Elektrode innerhalb eines Wannenbereichs festzulegen.
Diese und weitere Vorteile der vorliegenden Erfindung werden für Fachleute nach Lesen der folgenden Beschreibungen und Studieren der verschiedenen Figuren der Zeichnungen ersichtlich.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist eine Seitenschnittansicht eines Transistors mit einer vergrabenen Elektrode und einer durch Vorspannen in Sperrichtung steuerbaren Gateschwellenspannung gemäß der vorliegenden Erfindung.
Fig. 2 ist ein Kurvenbild, das eine typische Schar von Kurven des Bauelementstroms (Ids) als Funktion der Gatespannung (Vgs) für Transistoren mit unterschiedlichen Dotierungskonzentrationen des Kanalbereichs zeigt.
Fig. 3 ist eine Seitenschnittansicht eines Transistors mit einer Struktur mit schwebendem Gate.
Fig. 4A-4J sind Seitenschnittansichten eines teilweise fertiggestellten Transistors gemäß dieser Erfindung in verschiedenen Herstellungsstadien.
Fig. 5 ist ein Diagramm der Dotierungskonzentration als Funktion des Abstandes in ein Halbleitersubstrat für drei Ionenimplantationen, die zum Ausbilden eines Wannenbereichs mit einer vergrabenen Elektrode gemäß dieser Erfindung verwendet werden.
Fig. 6 ist eine graphische Darstellung der Leistung eines Transistors mit niedriger Schwelle bei Raumtemperaturbedingungen.
Fig. 7 ist eine graphische Darstellung der Leistung des Transistors von Fig. 6 bei einer Temperatur von 65 K.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

In der folgenden Beschreibung von bevorzugten Ausführungsbeispielen werden verschiedene Dotierungskonzentrationen angegeben. Es sollte selbstverständlich sein, daß diese Konzentrationen für Bauelemente mit entworfenen Kanalbereichslängen von etwa 0,35 um (entsprechend effektiven Kanallängen von etwa 0,25 um) und Gateoxiddicken von etwa 6,5 nm (65 Å) am besten geeignet sind. Es sollte auch selbstverständlich sein, daß sich die Dotierungskonzentrationen in Bauelementen im allgemeinen umgekehrt mit der Bauelementgröße ändern; wenn die Bauelementgröße abnimmt, nimmt die Dotierungskonzentration zu. Dies liegt daran, daß (1) sich die an die Source- und Drainzonen angrenzenden Verarmungsgebiete im Verhältnis zur Kanalbereichsbreite ändern müssen, um einen Durchgriff zu verhindern, und (2) die Dotierungskonzentrationen zunehmen müssen, um die Verarmungsgebiete zu verkleinern. Da diese Erfindung nicht auf die 0,35 um Technologie begrenzt ist, sind die nachstehend angegebenen Konzentrationen nur beispielhaft. Es sollte erwartet werden, daß die angeführten Konzentrationen nach Bedarf erhöht werden, um die Verarmungsgebietgrößen in kleineren Bauelementen (kleiner als etwa 0,35 um) zu verkleinern. Ebenso können in Bauelementen mit größerem Kanal die angeführten Konzentrationen verringert werden.
Fig. 1 ist eine Seitenschnittansicht eines MOSFET 30 der vorliegenden Erfindung mit einer niedrigen Schwellenspannung und einer verbesserten Leistung. Der in Fig. 1 gezeigte spezielle Transistor 30 ist ein NFET, d. h. er besitzt einen Sourcepol und einen Drainpol vom n-Typ und eine Wanne vom p-Typ. Obwohl nicht dargestellt, könnte der Transistor 30 auch ein PFET-Transistor mit einem Sourcepol und einem Drainpol vom p-Typ und einer Wanne vom n-Typ sein.
Der Transistor 30 umfaßt einen schwach dotierten Wannenbereich 34, der sich von der Oberfläche eines Halbleitersubstrats 32 nach unten in sein Volumen erstreckt. Der Volumenhalbleiter kann auch schwach dotiert sein, was folglich den Bedarf für einen separaten Wannenbereich beseitigt. Vorzugsweise besitzt der Wannenbereich - ausgenommen die Sourcezone, die Drainzone und den Bereich der vergrabenen Elektrode - eine mittlere Dotierungskonzentration zwischen etwa 1 · 10¹&sup4; und 5 · 10¹&sup5; Atomen/cm³. Eine stark dotierte Source-"Stecker"-Zone 36 vom n-Typ mit einer zugehörigen "Spitze" 36A und eine entsprechende stark dotierte Drain-"Stecker"-Zone 38 mit einer zugehörigen Spitze 38A sind wie gezeigt im Wannenbereich 34 vorgesehen. Die Dotierungskonzentrationen der Sourcesteckerzone 36 und der Drainsteckerzone 38 liegen vorzugsweise jeweils zwischen etwa 1 und 2 · 10²&sup0; Atomen/cm³. Die Dotierungskonzentrationen der Spitzen liegen zwischen etwa 4 und 8 · 10¹&sup9; Atomen/cm³. Bei einigen Ausführungsbeispielen ist der Sourcepol oder der Drainpol derart geformt, daß er keine Spitze aufweist; vielmehr erstreckt sich der Steckerteil des Sourcepols oder des Drainpols bis zum Kanalbereich. Solche Bauelemente weisen niedrigere Source- oder Drain-Widerstände auf.
Ein Kanalbereich 44 mit einer relativ niedrigen Dotierungskonzentration von höchstens etwa 1 · 10¹&sup6; Atomen/cm³ (bevorzugter zwischen etwa 1 · 10¹&sup4; und 1 · 10¹&sup6; Atomen/cm³ und am meisten bevorzugt etwa 1 · 10¹&sup5; Atomen/cm³) erstreckt sich zwischen den Source- und Drainspitzenbereichen 36A und 38A. Solche niedrigen Dotierungskonzentrationen im Kanalbereich ermöglichen, daß die Schwellenspannung des Bauelements auf oder nahe Null Volt eingestellt wird (entweder positiv oder negativ). In bevorzugten Bauelementen der vorliegenden Erfindung mit kurzem Kanal sind die Source- und Drainzonen derart positioniert, daß die inneren Grenzen der Spitzenbereiche nicht mehr als etwa 2 um voneinander entfernt sind und bevorzugter im Bereich von etwa 0,5 um oder weniger liegen. Wie angemerkt, sind die hierin dargestellten Dotierungskonzentrationen für Bauelemente von etwa 0,35 um am besten geeignet. Es sollte nicht vergessen werden, daß viele Vorteile der Bauelementstrukturen dieser Erfindung auch für Bauelemente mit längerem Kanal gelten.
Eine Gateoxidschicht 40 ist auf der Oberfläche der Wanne 34 vom p-Typ und über dem Kanalbereich 44 liegend vorgesehen. Bei bevorzugten Ausführungsbeispielen (für Bauelemente von 0,35 um) ist die Gateoxidschicht 40 vorzugsweise etwa 6,5 nm (65 Å) dick. Wie gezeigt, ist eine Gateschicht 42 vom n- Typ auf der Oxidschicht 40 vorgesehen. Im allgemeinen ist für die Bauelemente dieser Erfindung mit niedriger Schwellenspannung die Gateschicht 42 in NFETs vom n-Typ und in PFETs vom p-Typ. In PFETs mit hoher Schwellenspannung ist die Gateschicht im Gegensatz dazu typischerweise vom n- Typ.
Kontakte (nicht dargestellt) sind für die Source-, Dram- bzw. Gatezonen vorgesehen. Außerdem kann ein separater elektrischer Kontakt (ebenfalls nicht dargestellt) für den Wannenbereich 34 vorgesehen sein, so daß das Potential zwischen der Sourcezone und dem Wannenbereich durch eine externe Schaltung gesteuert werden kann. Dies sieht die Fähigkeit vor, die Schwellenspannung durch Vorspannen in Sperrichtung zu steuern, wie nachstehend erläutert wird. In Bauelementen mit dieser Fähigkeit kann die Wanne so ausgelegt sein, daß ein Weg mit relativ niedrigem Widerstand entlang ihrer Bodenseite vorgesehen wird, so daß das Wannenpotential fast gleichmäßig ist. Beispielsweise kann eine hohe Konzentration einer Dotierungssubstanz entlang des Wannenbodens vorgesehen sein. Um zwischen dem schwach dotierten Wannenbereich und dem elektrischen Kontakt der Wanne einen guten ohmschen Kontakt zu gewährleisten, kann es ferner erforderlich sein, einen stark dotierten Bereich (p-Typ für NFETs und n-Typ für PFETs) benachbart zum Wannenkontakt vorzusehen. Die verschiedenen Bauelementkontakte können durch eine Oxid-, Glas- oder eine andere Isolationsschicht (manchmal als Passivierungsschicht bezeichnet) voneinander und vom Gate 42 elektrisch isoliert sein.
Ein vergrabener Elektrodenbereich 46 ist in der Wanne 34 vorgesehen, welcher sich zwischen den einander zugewandten Seiten der Source- und Drainsteckerbereiche 36 und 38 und unter dem Kanalbereich 44 erstreckt. Insbesondere befindet er sich unter den Source- und Drainspitzenbereichen 36A und 36B. Der vergrabene Elektrodenbereich 46 weist eine "p"- Konzentration auf, die etwas höher ist als der umgebende "p"-Bereich der Wanne 34. Die Dotierungskonzentration des vergrabenen Bereichs 46 beträgt mindestens etwa 1 · 10¹&sup6; Atome/cm³ und liegt bevorzugter zwischen etwa 1 · 10¹&sup6; und 1 · 10¹&sup6; Atomen/cm³. Diese Bereiche gelten sowohl für NFETs als auch für PFETs. In einem speziellen bevorzugten Ausführungsbeispiel besitzen die Wanne und der vergrabene Bereich ein vertikales Profil mit einer Konzentration von etwa 1 · 10¹&sup5; Atomen/cm³ an der Grenzfläche des Gateoxids 40 und des Kanalbereichs 44, von etwa 5 · 10¹&sup6; Atomen/cm³ an der Kante des Gate-Volumen-Verarmungsgebiets (etwa 0,15 um vom Gateoxid entfernt) und von etwa 1 · 10¹&sup5; Atomen/cm³ in einer Tiefe, die flacher ist als der Source-Drain-Übergang (etwa 0,25 um vom Gateoxid entfernt), um die Sperrschichtkapazität zu minimieren. In einem PFET- Bauelement ist der vergrabene Elektrodenbereich natürlich ein Bereich mit einer Dotierungssubstanz vom n-Typ mit einem ähnlichen Profil.
Bauelemente mit hoher Vt und mit einer vergrabenen Elektrode sind in dem Artikel von R. H. Yan et al., "High Performance 0,1 um Room Temperature Si MOSFETs", 1992 Symposium on VLSI Technology Digest of Technical Papers, Seiten 86-87, welcher vorher angeführt wurde, beschrieben. In diesem Artikel ist ein Konzept einer vergrabenen Elektrode oder "Masseebene" bezüglich herkömmlichen CMOS- Transistoren mit hoher Vt beschrieben. Die Autoren haben versucht, einen Schutz vor einem Durchgriff aufrechtzuerhalten, während die Ladungsträgerbeweglichkeit in Bauelementen mit hoher Vt verbessert wird, durch Verringern der Dotierungskonzentration des Kanalbereichs. Durch Verringern der Dotierungskonzentration des Kanalbereichs erzeugten die Autoren ein Bauelement mit einer relativ erhöhten Dotierungskonzentration (der Masseebene) unter der Oberfläche des Kanalbereichs.
Bei einem alternativen Ausführungsbeispiel der vorliegenden Erfindung wird anstelle einer vergrabenen Elektrode, wie vorstehend beschrieben, eine Wanne mit abnehmender Dotierungskonzentration verwendet. Bei diesem Ausführungsbeispiel weist der Wannenbereich 34 ein Profil mit abgestufter Dotierungskonzentration auf, wobei die Dotierungskonzentration in der Wanne von der oberen Oberfläche des Halbleiters in den Körper des Substrats 32 allmählich zunimmt, bis ein Punkt unter dem Kanalbereich erreicht ist. Somit ist die Konzentration der Dotierungssubstanz im Kanalbereich am niedrigsten und an einer Stelle nahe dem Boden der Wanne am höchsten. Ein Bauelement, das eine Wanne mit abnehmender Dotierungskonzentration verwendet, könnte beispielsweise eine Dotierungskonzentration von 1 · 10¹&sup6; Atomen/cm³ an der Kanalbereich/Gateoxid-Grenzfläche und eine nach unten zunehmende Dotierungskonzentration, die ein Maximum von etwa 1 · 10¹&sup7; Atomen/cm³ in einer Tiefe von etwa 0,3 um von der Gateoxidoberfläche erreicht, aufweisen. In weiteren Tiefen fällt die Konzentration schnell auf 1 · 10¹&sup6; Atome/cm³ zurück. Im allgemeinen weisen Bauelemente mit Wannen mit abnehmender Dotierungskonzentration keine so hohe Leistung auf wie vergleichbare Bauelemente mit vergrabenen Elektroden, da ihre Konzentrationsprofile keine abrupten Änderungen aufweisen. Solche Bauelemente sind jedoch typischerweise weniger kostspielig herzustellen, da ein separater Schritt zum Ausbilden eines vergrabenen Elektrodenbereichs nicht erforderlich ist.
Es sollte beachtet werden, daß das in Fig. 1 gezeigte Ausführungsbeispiel sowie alle anderen hierin erörterten Ausführungsbeispiele bei einer Silizium-auf-Isolator- ("SOI"-) Struktur vorteilhaft verwendet werden könnten - im Unterschied zu einer herkömmlichen MOS-Struktur, bei der die Strukturelemente des Bauelements in einem monolithischen Siliziumsubstrat ausgebildet sind. SOI- Strukturen umfassen eine Grundschicht aus massivem Silizium, auf der eine Schicht aus massivem Siliziumdioxid vorgesehen ist. Schließlich ist auf der Siliziumdioxidschicht eine dünne, teilweise verarmte Epitaxialschicht aus Silizium - typischerweise im Bereich von 100 bis 200 nm (1000 bis 2000 Angström) - vorgesehen, um die Strukturelemente des Bauelements (Sourcepol, Drainpol, Kanalbereich und vergrabene Elektrodenstruktur) auszubilden.
Wie angemerkt, ist es wesentlich, das Bauelement so auszulegen, daß die Schwellenspannung im Kanalbereich ziemlich niedrig ist. Häufig kann dies einfach durch Aufrechterhalten einer niedrigen Dotierungskonzentration im Kanalbereich erreicht werden. In einigen Fällen, müssen jedoch zusätzliche Schritte unternommen werden. Dies ist am häufigsten erforderlich, wenn die Polysiliziumschicht einer integrierten Schaltung durch Ionenimplantation dotiert wird (im Gegensatz zum einfachen Ausbilden einer dotierten Polyschicht). Durch Ionenimplantation dotierte Polyschichten - die nun üblicherweise verwendet werden - können andere Arbeitsfunktionen aufweisen als nicht implantierte Polyschichten, was zu höheren Schwellenspannungen führt. Um diesen Effekt zu kompensieren, kann der Kanalbereich mit Dotierungssubstanzen vom n-Typ (in NFETs) gegendotiert werden. Vorzugsweise liegt die Gegendotierungskonzentration im Kanalbereich zwischen etwa 1 · 10¹&sup6; und 1 · 10¹&sup7; (eine Gegendotierungsdosis von 7 · 10¹¹ Ionen/cm² verschiebt unter den Normalbedingungen Vt um etwa 200 mv bei einem Oxid von 6,5 nm (65 Å), vorausgesetzt, daß die gesamte Dotierungssubstanz innerhalb des Kanalbereichs bleibt.)
Ohne den Wunsch, an eine Theorie gebunden zu sein, wird angenommen, daß die folgende Erörterung erläutert, wie eine vergrabene Elektrode (oder eine Wanne mit abnehmender Dotierungskonzentration) ermöglicht, daß Bauelemente mit kurzem Kanal und niedriger Vt korrekt funktionieren. Wie angemerkt, ist eine niedrige Dotierungskonzentration im Kanalbereich (oder eine Gegendotierungssubstanz oder beide) erforderlich, um in einem CMOS-Transistor eine niedrige Schwellenspannung (Vt) zu erreichen und die Verwendung einer niedrigen Versorgungsspannung (Vdd) zu gestatten. Die niedrige Kanalbereichskonzentration erhöht die Beweglichkeit der Ladungsträger im Kanalbereich, erhöht jedoch auch die Wahrscheinlichkeit für einen Durchgriff.
Wie angemerkt, nehmen die Source-Drain-Verarmungsgebiete, die sich in den Kanalbereich erstrecken, mit niedrigen Dotierungskonzentrationen in der Größe zu. Ein Durchgriff, wie vorstehend erwähnt, ist die Bedingung, die auftritt, wenn diese Source- und Drain-Verarmungsgebiete überlappen und Ladungsträger vom Sourcepol zum Drainpol fließen lassen, selbst wenn der Transistor "gesperrt" ist.
Der vergrabene Elektrodenbereich 46 ermöglicht die Vorteile, daß niedrige Dotierungskonzentrationen im Kanalbereich existieren, während die Wahrscheinlichkeit für einen Durchgriff verringert wird. Die Verarmungsgebiete benachbart zu den Source- und Drainzonen beginnen normalerweise, sich im Volumenwannenbereich 34 unter dem Gate auszubilden, wo eine geringe Stärke eines vertikalen Feldes vorliegt. Durch Vorsehen einer vergrabenen Elektrode mit einer höheren Dotierungskonzentration unter dem Kanalbereich wird das Wachstum der Verarmungsgebiete unmittelbar verlangsamt. Da sich die Source-Drain- Verarmungsgebiete nicht über den Kanalbereich 44 erstrecken können, fließen Ladungsträger nicht über den Kanal, wenn der Transistor nicht durchgesteuert ist (d. h. Vg größer ist als Vt). Die vergrabene Elektrode verhindert somit einen Durchgriff. Und da noch eine niedrige Dotierungskonzentration im Kanalbereich 44 vorliegt, werden die Vorteile eines geringen vertikalen elektrischen Feldes benachbart zur Silizium/Cxid-Grenzfläche und einer hohen Beweglichkeit der Ladungsträger nicht vermindert.
Vergrabene Elektroden ermöglichen auch, daß die Schwellenspannung eines Bauelements durch Vorspannen in Sperrichtung effektiv abgestimmt wird. Wie nachstehend genauer erläutert, müssen Bauelemente mit niedriger Schwellenspannung über einen Bereich von Vts abstimmbar sein, um auf unvermeidliche Umgebungs- und Prozeßschwankungen, die Vt leicht verschieben, einzustellen. Eine angemessene Abstimmbarkeit ist in Bauelementen mit niedriger Vt aufgrund der niedrigen Dotierungskonzentrationen in ihren Kanal- und Volumenbereichen normalerweise ziemlich schwierig zu erreichen. Diese niedrigen Konzentrationen verursachen, daß die Verarmungsgebiete des Bauelements schnell nach unten in das Volumen wachsen, wenn eine Vorspannung mit geeigneter Polarität an das Halbleitervolumen angelegt wird (wie es typischerweise durchgeführt wird, um ein Bauelement durch Vorspannen in Sperrichtung abzustimmen). Wenn dies geschieht, kann ein Bauelement nicht wirksam in Sperrichtung vorgespannt werden, da das Verarmungsgebiet, das sich in das Volumen erstreckt, das Potential des Volumenbereichs ausblendet - welches zum Abstimmen der Schwellenspannung erforderlich ist. Eine vergrabene Elektrode beseitigt diese Schwierigkeit durch effektives Blockieren des Abwärtswachstums des Verarmungsgebiets, wenn eine Vorspannung an das Substratvolumen in Verbindung mit dem Vorspannen in Sperrichtung angelegt wird.
Wie bemerkt, weisen die Bauelemente dieser Erfindung ziemlich niedrige Schwellenspannungen auf. Im allgemeinen weisen Bauelemente mit niedriger Schwelle (wie z. B. jene dieser Erfindung) relativ große Verlustströme auf, ein Merkmal, das in der Vergangenheit Ingenieure dazu veranlaßt hat, Bauelemente mit relativ hohen Schwellenspannungen zu entwerfen. Somit werden herkömmliche Bauelemente so ausgelegt, daß sie ein Verhältnis des "Durchlaßstroms" zum "Sperrstrom" (ein Maß für den Verluststrom) von mindestens etwa 10&sup6; und typischerweise im Bereich von 10&sup7; bis 10&sup8; aufweisen. Solche hohen Verhältnisse können für relativ inaktive Schaltungen, wie z. B. RAM-Zellen, geeignet sein. In aktiveren Schaltungen, die typischerweise in Mikroprozessoren verwendet werden, kann der Verluststrom jedoch von weniger Belang sein, wobei in diesem Fall die Schwellenspannung wesentlich gesenkt werden kann. Die vorliegende Erfindung betrifft hauptsächlich solche Bauelemente mit niedriger Schwellenspannung. Daher sind die Bauelemente der vorliegenden Erfindung vorzugsweise durch ein Verhältnis des Durchlaßstroms zum Sperrstrom von höchstens etwa 105 und typischer etwa 10²-10³ gekennzeichnet. Für einige hochaktiven Bauelemente kann es sogar erwünscht sein, daß sie ein Verhältnis des Durchlaßstroms zum Sperrstrom von nicht mehr als 10 aufweisen. Hinsichtlich der absoluten Schwellenspannung weisen die MOS-Bauelemente dieser Erfindung vorzugsweise eine Vt zwischen etwa -150 und +150 Millivolt auf. Dieser Bereich ist jedoch für die Praxis der Erfindung nicht entscheidend.
Fig. 2 zeigt eine Schar von Kurven des 10 g Ids (Logarithmus des Kanalstroms) als Funktion der Vgs (Gatespannung) für unterschiedliche Bauelemente, die mit konstanter Vds betrieben werden. Jede Kurve ist für eine andere Dotierungskonzentration des Kanalbereichs vorgesehen, wobei Kurven mit Bereichen unterhalb der Schwelle bei niedrigeren (negativeren) Gatespannungen Bauelemente mit niedrigeren Dotierungskonzentrationen des Kanalbereichs gemäß der vorliegenden Erfindung beschreiben. Mit Bezug auf die Kurve 66 - die ein Bauelement gemäß dieser Erfindung beschreibt - ist eine Schwellenspannung (Vt) vorgesehen, wo der Bereich 64 unterhalb der Schwelle und der Übergangsbereich 60 zusammentreffen. Ein starker Inversionsbereich 62 existiert oberhalb des Übergangsbereichs 60 und ist durch ein lineares Stromprofil bei steigender Vgs gekennzeichnet. Wenn alle anderen Bauelementvariablen gleich sind, beschreiben die Kurven 70 und 68 Bauelemente mit niedrigeren bzw. höheren Dotierungskonzentrationen des Kanalbereichs als das durch die Kurve 66 beschriebene Bauelement. Vg unterhalb der Schwelle als Funktion der I- Steigung ist im allgemeinen durch die Gleichung Ms = n VT ln(10) gegeben, wobei Ms die Steigung unterhalb der Schwelle ist, n idealerweise 1 ist und VT die Temperaturspannung ist, die durch kT/q definiert ist. Somit wird die Steigung unterhalb der Schwelle mit sinkender Temperatur steiler.
Wie bemerkt, liegt die Schwellenspannung des Bauelements bei oder nahe Null, in dem für diese Erfindung bevorzugten Bereich. Aufgrund von Bearbeitungsschwankungen kann die exakte Dotierungskonzentration im Kanalbereich von Bauelement zu Bauelement geringfügig schwanken. Obwohl diese Schwankungen geringfügig sein können, können sie die Schwellenspannung eines Bauelements um einige Zehn oder sogar Hundert Millivolt (außerhalb den bevorzugten Bereich für den Betrieb dieser Erfindung) verschieben. Ferner können Umgebungsfaktoren, wie z. B. Schwankungen der Betriebstemperatur, die Schwellenspannung verschieben. Somit ist es wesentlich, einen Mechanismus zum Abstimmen der Schwellenspannung in Bauelementen mit niedriger Schwellenspannung, wie z. B. jenen dieser Erfindung, vorzusehen. Wie vorstehend angemerkt, kann dies unter Verwendung einer Vorspannung in Sperrichtung, d. h. Steuern des Potentials zwischen der Wanne und dem Sourcepol des Bauelements, durchgeführt werden. Siehe James B. Burr, "Stanford Ultra Low Power CMOS", Symposium Record, Hot Chips V, S. 7.4.1-7.4.12, Stanford, CA, 1993.
Das Vorspannen in Sperrichtung wird durch Steuern der Potentialdifferenz zwischen den Source- und Wannenbereichen des Transistors durchgeführt. Typischerweise wird das Potential durch isolierte ohmsche Kontakte zu den Source- und den Wannenbereichen zusammen mit den für die unabhängige Steuerung des Potentials dieser zwei Bereiche erforderlichen Schaltkreise gesteuert. Wenn die Potentialdifferenz erhöht wird, nimmt die Größe der Schwellenspannung zu. Im allgemeinen ist eine relativ große Sperrvorspannung erforderlich, um die Schwellenspannung um eine vergleichsweise kleine Menge einzustellen. Bei bevorzugten Ausführungsbeispielen wird das Bauelement derart ausgelegt, daß eine Sperrvorspannung von 1 Volt, die an das Volumen angelegt wird, eine Verschiebung der Schwellenspannung um etwa 50 bis 300 Millivolt (bevorzugter etwa 75 bis 200 Millivolt, und am meisten bevorzugt etwa 100 Millivolt) erzeugt.
Das Vorspannen in Sperrichtung kann unter Verwendung verschiedener automatischer Verfahren implementiert werden. Bei einem solchen Verfahren stellt ein Rückkopplungsverstärker die Vorspannung einer Wanne so ein, daß der Drainstrom eines Testbauelements in der Wanne einem Bezugsstrom entspricht. Eine Abstimmschaltung kann dazu ausgelegt sein, den Sperrstrom (im Bereich von 1 Nanoampere/Mikrometer bis 1 Mikroampere/Mikrometer) oder den Durchlaßstrom (im Bereich von 100 Mikroampere/Mikrometer) oder eine gewisse Funktion von sowohl dem Durchlaß- als auch dem Sperrstrom anzupassen. Solche Schaltungen können den Strom von verschiedenen Testbauelementen abtasten, um mittlere Durchlaß- und Sperrströme zu erhalten. Die Verlustleistung von einer dieser Wannenabstimmschaltungen ist typischerweise ziemlich klein, in der Größenordnung von 1 Mikrowatt, und ihre Fläche ist ebenfalls klein, typischerweise etwa 10000 Quadratmikrometer, so daß Hunderte oder sogar Tausende solcher Schaltungen über einen ganzen integrierten Schaltkreischip verteilt sein können, ohne sich signifikant auf die Fläche oder Leistung auszuwirken, während die Leistung bei niedriger Spannung durch Bereitstellung von eng gesteuerten Betriebsumgebungen über kleine, lokale Transistorpopulationen wesentlich verbessert wird.
Fig. 3 zeigt ein weiteres Beispiel eines MOSFET- Transistors 30' mit einem kurzen Kanal und mit einer niedrigen Schwellenspannung, die durch ein schwebendes Gate abstimmbar ist. Wie bei dem in Fig. 1 gezeigten Ausführungsbeispiel umfaßt der Transistor 30' von Fig. 3 einen Wannenbereich 34', eine Sourcezone 36' und eine Drainzone 38'. Der Transistor 30' umfaßt auch eine vergrabene Elektrode 46' mit einer relativ hohen Dotierungskonzentration, die sich zwischen dem Sourcepol und dem Drainpol in einer relativ schwach dotierten Volumenwanne 34' erstreckt. Der MOSFET 30' umfaßt zwei Gateschichten in einer Struktur 52 mit schwebendem Gate. Eine erste Gateschicht 54 ist auf einer Oxidschicht 40' abgeschieden und eine zweite Gateschicht 56 ist über der ersten Gateschicht 54 auf einer Isolationsschicht abgeschieden. Wie auf dem Fachgebiet bekannt ist, kann eine feststehende Spannung (und zugehörige Ladung) an das erste Gate 54 angelegt werden, um die Schwellenspannung des Gates 56 zu steuern. Somit kann unter Verwendung der Struktur 52 mit schwebendem Gate die Vt des Transistors 30' auf fast dieselbe Weise wie unter Verwendung des Vorspannens in Sperrichtung elektrisch gesteuert werden.
Die Fig. 4A-J stellen einige der wichtigen Schritte bei der Herstellung eines MOS-Bauelements (in diesem Beispiel eines NFET) gemäß der vorliegenden Erfindung dar. Es sollte selbstverständlich sein, daß zahlreiche Änderungen dieses Prozesses zulässig sind und innerhalb des Schutzbereichs dieser Erfindung liegen. Obwohl dieser Prozeß beispielsweise hinsichtlich eines NFET beschrieben wird, könnte er gleichermaßen für einen PFET gelten, wenn die Leitfähigkeitstypen der Dotierungssubstanzen umgekehrt werden würden. Ferner sollte es selbstverständlich sein, daß die hierin angeführten Bedingungen für Bauelemente in der Größenumgebung von 0,35 um geeignet sind. Die Prozeßbedingungen können für Bauelemente in anderen Größenbereichen etwas modifiziert werden müssen, wie auf dem Fachgebiet bekannt ist.
In Fig. 4A wird ein Substrat 111 aus Silizium oder einem anderen geeigneten Halbleitermaterial mit einer Ionenimplantationsmaske 115 aus Photoresist oder einem anderen geeigneten Maskierungsmaterial versehen, welche einen ausgewählten Teil (den "p-Wannenteil") des Substrats 111 freilegt.
In Fig. 4B wird über dem Substrat eine Ionenimplantation von p-Typ durchgeführt, welche in den unmaskierten Teil des Substrats 111 (den "p-Wannenteil") eindringt. Drei Alternativen für dieses Verfahren sind in Fig. 4B dargestellt. Fig. 4B1 stellt diesen Prozeß für einen Standardprozeß dar. In solchen Fällen wird die Dotierungssubstanz vom p-Typ mit einer Dosis und einer Energie vorgesehen, die ausreichen, um einen schwach dotierten Wannenbereich 116 vorzusehen. Die Implantation könnte beispielsweise mit einer Dosis von 1 · 10¹² - 5 · 10¹² Atomen/cm² und mit einer Energie von 150-180 keV durchgeführt werden. Eine nachfolgende Diffusionsausheilung wird bei einer Temperatur und für eine Zeit ausgeführt, die ausreichen, um die Dotierungskonzentration vom p-Typ über dem Wannenbereich 116 auszugleichen und ein relativ gleichmäßiges, sehr schwaches p-Dotierungsniveau zu ergeben.
Fig. 4B2 stellt einen p-Wannen-Implantationsschritt dar, der zum Ausbilden einer Wanne mit abnehmender Dotierungskonzentration gemäß einem Ausführungsbeispiel dieser Erfindung verwendet wird. Die Implantation wird mit einer Dosierung und einer Energie durchgeführt, so daß ein sehr schwach dotierter Bereich 118 nahe der Oberseite des Wannenbereichs ausgebildet wird, während ein weniger schwach dotierter Bereich 117 nahe dem Boden des Wannenbereichs ausgebildet wird. Beispielsweise kann Bor mit einer Dosis zwischen etwa 1 · 10¹² und 5 · 10¹² Atomen/cm² und zwischen etwa 180 und 250 kev implantiert werden. Das resultierende Wannen- Dotierungskonzentrationsprofil, in dem die Dotierungskonzentration in Richtung der unteren Bereiche der Wanne von der Substratoberfläche weg zunimmt, ist eine Definitionseigenschaft von Wannen mit abnehmender Dotierungskonzentration. Typischerweise wird nach der Wannenimplantation nur eine sehr begrenzte Diffusionsausheilung durchgeführt, so daß das abgestufte Dotierungsprofil weitgehend intakt bleibt.
Fig. 4B3 zeigt den ersten Schritt einer zweiteiligen Wannenimplantation, die zum Ausbilden einer vergrabenen Elektrode im Wannenbereich gemäß einem bevorzugten Ausführungsbeispiel dieser Erfindung ausgeführt wird. Anfänglich wird eine Dotierungssubstanz vom p-Typ mit einer Dosis und einer Energie implantiert, die ausreichen, um einen sehr schwach dotierten Wannenbereich 119 auszubilden. Die Implantierung könnte beispielsweise mit Bor mit einer Energie von etwa 150 bis 180 keV und einer Dosis zwischen etwa 1 · 10¹² und 5 · 10¹² Atomen/cm² ausgeführt werden. Eine nachfolgende Diffusionsausheilung wird bei einer Temperatur und für eine Zeit ausgeführt, die ausreichen, um die Dotierungskonzentration vom p-Typ über dem Wannenbereich 116 auszugleichen, um ein schwaches p- Gesamtdotierungsniveau zu ergeben. Die Ausheilung könnte beispielsweise für etwa 1 bis 3 Stunden zwischen etwa 950 und 1050ºC durchgeführt werden. Wie in Fig. 4C gezeigt, wird als nächstes eine zweite Implantation einer Dotierungssubstanz vom p-Typ mit einer Energie und einer Dosierung durchgeführt, die ausreichen, um einen schwach dotierten vergrabenen Elektrodenbereich 126 zwischen den zwei sehr schwach dotierten (p-) Bereichen auszubilden, die im Wannenbereich 119 bleiben. Die vergrabene Elektrode könnte beispielsweise durch eine Borimplantation mit etwa 5 · 10¹² bis 1 · 10¹³ Atomen/cm² mit einer Energie zwischen etwa 80 und 120 keV ausgebildet werden.
Die Wannenausbildungsbedingungen sollten derart gewählt werden, daß der p-Wannenbereich eine Dotierungskonzentration an der Substratoberfläche (d. h. im Kanalbereich) zwischen etwa 1 · 10¹&sup4; und 1 · 10¹&sup6; Atomen/cm³ aufweist (wie vorstehend erörtert). Es sollte beachtet werden, daß in vielen Systemen keine explizite p-Wanne vorhanden ist. Vielmehr werden die zur Herstellung der Bauelemente verwendeten Siliziumwafer mit einer speziellen Dotierungskonzentration gezüchtet. Bei einem Epitaxialprozeß wird alternativ eine Schicht aus Silizium mit der gewünschten Volumenkonzentration auf einem stark dotierten Substrat vorgesehen.
Es sollte beachtet werden, daß der Standardprozeß und der Prozeß für die Wanne mit abnehmender Dotierungskonzentration keinen zweiten Implantationsschritt zur Bereitstellung einer vergrabenen Elektrode umfassen. Vom Standpunkt der Prozeßeffizienz können somit Bauelemente mit Wannen mit abnehmender Dotierungskonzentration erwünschter sein als vergleichbare Bauelemente mit vergrabenen Elektroden. Durch Durchführen von mehreren Implantationen ist jedoch der Gradient der Dotierungskonzentration an der oberen Kante der vergrabenen Elektrode steiler, was somit eine verbesserte Bauelementleistung vorsieht, wie nachstehend erörtert.
Bei einem alternativen bevorzugten Ausführungsbeispiel wird die vergrabene Elektrode durch drei separate Implantationsschritte ausgebildet, die jeweils unter sorgfältig zugeschnittenen Bedingungen durchgeführt werden. Fig. 5 stellt die ungefähren Dotierungskonzentrationsprofile dieser drei Implantationen und das Gesamt-Dotierungskonzentrationsprofil eines Wannebereichs, der durch diese Implantationen ausgebildet wird, dar. Insbesondere erzeugt eine erste Borimplantation, die mit einer Energie zwischen etwa 10 und 30 keV und mit einer Dosis von etwa 5 · 10¹¹ bis 5 · 10¹² Atomen/cm² durchgeführt wird, ein Dotierungskonzentrationsprofil, das durch die Kurve 145 in Fig. 5 angenähert wird. Eine anschließende Borimplantation, die zwischen etwa 80 und 120 kev und mit einer Dosis von etwa 5 · 10¹² bis 1 · 10¹³ Atomen/cm² durchgeführt wird, erzeugt ein Dotierungskonzentrationsprofil, das durch die Kurve 147 in Fig. 5 angenähert wird. Diese Kurve entspricht der "vergrabenen Elektrode", die durch dieses Ausführungsbeispiel erzeugt wird. Schließlich erzeugt eine dritte Borimplantation, die mit einer Energie zwischen etwa 180 und 250 keV und mit einer Dosis von etwa 1 · 10¹² bis 5 · 10¹² Atomen/cm² durchgeführt wird, ein Dotierungskonzentrationsprofil, das durch die Kurve 149 angenähert wird. Zusammen stellen diese drei Implantationen das gewünschte Konzentrationsprofil 151 bereit.
Obwohl die vorstehend beschriebenen verschiedenen Prozesse unterschiedliche Dotierungskonzentrationsprofile in dem p- Wannenbereich erzeugen, bezieht sich die anschließende Erörterung des Herstellungsablaufs auf den p-Wannenbereich mit der Bezugsziffer 121. Es sollte selbstverständlich sein, daß diese Bezugsziffer Strukturen mit sowohl einer vergrabenen Elektrode als auch einer Wanne mit abnehmender Dotierungskonzentration einschließen soll.
Um die in Fig. 4D dargestellte Struktur zu erhalten, wird die Maske 115 entfernt und ein Kontaktstellenoxid 120 (Siliziumdioxid), das das Substrat 111 bedeckt, wird mit einer Dicke zwischen etwa 30 und 80 Nanometern bei einer Temperatur im Bereich von etwa 700 bis 1300ºC gezüchtet. Als nächstes wird eine Schicht aus Siliziumnitrid 122 typischerweise durch chemische Niederdruck- Dampfphasenabscheidung (LPCVD) mit einer Dicke zwischen etwa 0,1 und 0,2 Mikrometern auf dem Kontaktstellenoxid 120 abgeschieden. Danach wird eine Resistmaske 124 vorgesehen, um die aktiven Bereiche (d. h. Bereiche, in denen aktive Transistoren ausgebildet werden sollen) zu schützen.
Die in Fig. 4E gezeigte Struktur wird dann folgendermaßen hergestellt. Eine Trockenätzung (typischerweise reaktives Ionenätzen oder RIE) wird auf den freigelegten Nitrid- und Oxidschichten ausgeführt, um in diesen Bereichen eine blanke Siliziumoberfläche herzustellen. Eine wahlweise Kanalstoppimplantation wird an diesem Punkt durchgeführt - vorzugsweise mit Bor mit einer Energie von etwa 20-30 keV und einer Dosis von 5 · 10¹² bis 1 · 10¹³ Atomen/cm². Für die Systeme mit niedriger Spannung, die bei dieser Erfindung bevorzugt sind, können noch niedrigere Implantationsenergien geeignet sein. Alternativ kann eine Grabenisolation zum Isolieren von einzelnen Bauelementen verwendet werden.
Als nächstes wird die Resistmaske entfernt und ein dickes Feldoxid 129 (Siliziumdioxid) wird bei einer Temperatur zwischen etwa 700 und 1300ºC mit einer Dicke zwischen etwa 0,2 und 0,5 Mikrometern gezüchtet, um die in Fig. 4E gezeigte Struktur herzustellen. Danach wird diese Struktur typischerweise durch Naßätzen mit Orthophosphorsäure selektiv geätzt, um die Nitridschicht 122 zu entfernen. Ein zeitlich gesteuertes Naßätzen wird dann ausgeführt, um das Kontaktstellenoxid 120 zu entfernen und das Siliziumsubstrat in den aktiven Bauelementbereichen freizulegen. Dies erzeugt eine wie in Fig. 4F gezeigte Struktur.
Bei einem alternativen Ausführungsbeispiel wird die Herstellung der vergrabenen Elektrode bis zu diesem Punkt in dem Prozeß aufgeschoben. Gemäß diesem Ausführungsbeispiel wird eine Implantation mit denselben Dosierungs- und Energiebereichen, wie vorstehend in Verbindung mit den Fig. 4B3 und 4C erörtert, durchgeführt. Der einzige Unterschied besteht darin, daß die Gesamtausdehnung der Implantation der vergrabenen Elektrode über der Substratoberfläche stark eingeschränkt ist. Da das Feldoxid effektiv alle bis auf die aktiven Bereiche des Substrats maskiert, ist die vergrabene Elektrode auf diese aktiven Bereiche beschränkt. Diese Vorgehensweise hat zwei Vorteile. Erstens belegt die vergrabene Elektrode weitaus weniger Fläche. Das heißt, sie ist auf aktive Bauelementbereiche begrenzt, im Gegensatz zu den gesamten Wannenbereichen - die manchmal mehrere Bauelemente überspannen. Dies verringert die Seitenwandkapazität der Bauelemente. Zweitens weist die vergrabene Elektrode ein steileres Dotierungskonzentrationsprofil an ihrem nach oben gewandten Übergang auf (d. h. dem am nächsten zum Kanalbereich liegenden Übergang), da die Implantation der vergrabenen Elektrode in dem Prozeß später ausgeführt wird und daher einer weniger starken Hochtemperaturverarbeitung unterzogen wird. Dies verbessert die Bauelementleistung durch Senken des vertikalen Feldes im Kanalbereich.
Nachdem das blanke Siliziumsubstrat freigelegt wurde, wird ein dünnes Gateoxid 123 auf der Siliziumoberfläche bei einer Temperatur zwischen etwa 800 und 950ºC mit einer Dicke zwischen etwa 5 und 15 Nanometern gezüchtet. Typischerweise ist das Gateoxid eine Einfachschicht aus Siliziumdioxid, aber es kann auch eine Mehrschichtstruktur mit Siliziumnitrid sein. (Technisch sollten solche Mehrschichtstrukturen als "Gatedielektrika" bezeichnet werden). Nachdem das Gateoxid oder das Gatedielektrikum ausgebildet wurde, wird eine Gateschicht aus Polysilizium über der Oberfläche mit einer Dicke zwischen etwa 100 und 300 Nanometern abgeschieden. Auf dieser Schicht wird eine Resistmaske festgelegt, um den Transistor-Gatebereich zu schützen. Dann wird das freigelegte Polysilizium selektiv geätzt und die Resistmaske wird entfernt, um die in Fig. 4G dargestellte Struktur bereitzustellen.
Als nächstes wird eine Ionenimplantation vom n-Typ mit einer Ionendosis von etwa 10¹³-10¹&sup4; Atomen/cm² und einer kinetischen Ionenenergie zwischen etwa 20 und 60 keV mit Ionen, die aus P, As, Sb oder Sn gewonnen werden, ausgeführt. Diese Implantation wird über den NMOS-Bereichen des Substrats ausgeführt, wobei sie in den p-Wannenteil der Vorrichtung eindringt, um zwei n-dotierte Schichten 131A und 131B auszubilden, die in Fig. 4H dargestellt sind und die einen Kanalbereich 133 vom p-Typ links bzw. rechts innerhalb der p-Wanne 121 begrenzen. Diese Implantation soll die Source- und Drain-"Spitzen"-Bereiche eines Bauelements ausbilden, die sich zur Kante des Kanalbereichs erstrecken. Bei bevorzugten Ausführungsbeispielen weisen die Übergänge zwischen diesen Spitzenbereichen und dem benachbarten Kanalbereich steile Dotierungskonzentrationsgradienten auf. Somit sollte eine anschließende Bearbeitung unter Bedingungen ausgeführt werden, die die Diffusion der Dotierungssubstanzen in diesen Spitzenbereichen minimieren. In dem möglichen Umfang erfordert dies im allgemeinen die Durchführung von nachfolgenden Heizschritten bei relativ niedrigen Temperaturen und für relativ kurze Zeiten.
Nachdem die Spitzenbereiche ausgebildet wurden, werden "Stecker"-Bereiche 137A und 137B des Sourcepols und des Drainpols, die in Fig. 41 gezeigt sind, folgendermaßen wahlweise ausgebildet. Zuerst wird eine unstrukturierte Oxid-Isolationsschicht über dem Bauelement abgeschieden. Das meiste dieser Schicht wird selektiv weggeätzt, was Seitenwand-Isolationsabstandsschichten 135 mit einer Breite von 0,1-0,2 um hinterläßt, welche das Polysiliziumgate 125 rechts und links begrenzen, wie in Fig. 41 gezeigt. Anschließend wird eine n+-Ionenimplantation (Ionendosis = 1 · 10¹&sup5; - 5 · 10¹&sup5; Atome/cm²; kinetische Ionenenergie = 50 - 100 keV; Arsenionen oder möglicherweise Antimon- oder Zinnionen) über dem Substrat ausgeführt, welche in den p- Wannenteil der Struktur eindringt. Dies erzeugt Drain- und Sourceschichten 137A und 137B mit erhöhter n-Dotierung. Anschließend wird ein Ausheilungsschritt ausgeführt. Dies ist vorzugsweise der einzige Ausheilungsschritt, der für die Spitzen- und Steckerimplantationen ausgeführt wird. Somit halten die Spitzenbereiche 131A und 131B gewöhnlich einen steilen Konzentrationsgradienten nahe dem Kanalbereich aufrecht.
Für Bauelemente mit kurzem Kanal (Kanallängen von weniger als etwa 0,1 Mikrometer) kann die Reihenfolge der "Spitzen"- und "Stecker"-Implantationen der Source- und Drainzonen umgekehrt werden. Bei diesem alternativen Ausführungsbeispiel werden die Seitenwand-Abstandsschichten 135 vor irgendwelchen Source-Drain-Implantationen ausgebildet. Dann wird die Source/Drain-Steckerimplantation unter den vorstehend beschriebenen Bedingungen durchgeführt. Danach werden die Abstandsschichten entfernt und die "Spitzen"-Implantationen werden durchgeführt, um Source- und Drainzonen mit den in Fig. 41 dargestellten Profilen zu erzeugen. Der Vorteil dieser Vorgehensweise besteht darin, daß sie die Spitzenbereiche in dem Prozeß später erzeugt, wodurch die steilen Dotierungskonzentrationsgradienten an den Spitzen-Kanal- Übergängen besser bewahrt werden.
Bei noch einem weiteren Ausführungsbeispiel umfassen die Source- und Drainzonen - zusätzlich zu den Spitzenbereichen Strukturen, die oberhalb die Siliziumsubstratoberfläche ansteigen. Solche Strukturen sind typischerweise Silizide mit relativ niedrigem Widerstand. Bei diesem Ausführungsbeispiel werden die Steckerimplantationen nicht durchgeführt. Somit wird der Gesamtwiderstand der Source- und Drainzonen auf einem relativ niedrigen Niveau gehalten, ohne Stecker in dem Siliziumsubstrat vorzusehen.
Nachdem die Source- und Drainzonen ausgebildet wurden, wird eine Isolationsschicht 141 über dem Bauelement ausgebildet, wie in Fig. 4J dargestellt. Öffnungen oder Kontaktlöcher 143A, 143B und 143C werden dann selektiv in die Oxidschicht 141 geätzt und mit Metall, wie z. B. Aluminium, Wolfram, Titan oder einem anderen elektrisch leitenden Material, gefüllt, um elektrische Kontakte für den Drainpol 131A, das Gate 125 und den Sourcepol 131B vorzusehen.
Es sollte beachtet werden, daß der in den Fig. 4A-4 J dargestellte Prozeß keine Kanalbereichsimplantationen der Art umfaßt, die Bauelemente mit hohen
Dotierungskonzentrationen im Kanalbereich und folglich mit hohen Schwellenspannungen erzeugt. Tatsächlich wird die Dotierungskonzentration im Kanalbereich auf einem Niveau von weniger als etwa 1 · 10¹&sup6; Atomen/cm³ und bevorzugter zwischen etwa 1 · 10¹&sup4; und 1 · 10¹&sup6; Atomen/cm³ gehalten. Am meisten bevorzugt beträgt die Dotierungskonzentration des Kanalbereichs etwa 1 · 10¹&sup5; Atome/cm³, was wesentlich geringer ist als die 1 bis 5 · 10¹&sup7; Atome/cm³ für herkömmliche Bauelemente von 0,35 um mit hoher Schwellenspannung. Natürlich kann die Schwellenspannung selbst in Bauelementen mit höheren Dotierungskonzentrationen nahe Null gehalten werden, solange die "Netto"-Konzentration der Dotierungsatome eines speziellen Leitfähigkeitstyps auf einem niedrigen Niveau gehalten wird. Diese Bedingung kann durch beispielsweise Ausführen von zwei (oder mehr) Kanalbereichsimplantationen vom entgegengesetzten Leitfähigkeitstyp, so daß sich die Effekte der zwei Implantationen gegenseitig ein wenig kompensieren, erreicht werden. Natürlich ist es im allgemeinen bevorzugt, Bauelemente mit niedriger Vt ohne Ausführen solcher Kompensationsimplantationen im Kanalbereich herzustellen, da Implantationen den Zustand des Halbleitergitters im allgemeinen verschlechtern.
Wie bemerkt, besteht einer der Zwecke der vergrabenen Elektrode darin, eine niedrige Dotierungskonzentration im Kanalbereich und eine höhere Dotierungskonzentration an der Kante des Gate-Volumen-Verarmungsgebiets zu erzielen. Idealerweise wäre dies ein Stufenübergang. Begrenzungen bei den Ionenimplantationen und thermischen Ausheilungszyklen (spät beim Herstellungsprozeß) neigen jedoch dazu, die Stufenübergänge zu verschmieren. Dieses Problem kann durch Durchführen eines einzelnen Ausheilungsschritts, nachdem alle Implantationen - einschließlich Wannenimplantationen, Implantationen für die vergrabene Elektrode, Source- und Drainimplantationen usw. - durchgeführt wurden, teilweise gemäßigt werden. Eine weitere Verbesserung kann durch Auswählen einer Dotierungsspezies für die vergrabene Elektrode, die relativ unbeweglich ist (d. h. sie weist einen relativ niedrigen Diffusionskoeffizienten in einem Siliziumsubstrat auf), erreicht werden. Eine weitere Vorgehensweise besteht darin, eine schwach dotierte Silizium-Epitaxialschicht auf einem stark dotierten Volumensubstrat zu züchten. Das Epitaxialverarmungsgebiet kann einen sehr abrupten Übergang aufweisen und dadurch viel näher an das ideale Stufenprofil herankommen als durch Ionenimplantation erzeugt werden kann.
Es ist bekannt, daß CMOS-Bauelemente bei verschiedenen Temperaturen unterschiedlich arbeiten. Wenn ein Bauelement gekühlt wird, nimmt die Ladungsträgerbeweglichkeit im Kanalbereich zu. Die Schwellenspannung nimmt ebenfalls zu. Am bedeutendsten ist, daß die Leistung des Transistors für eine gegebene Schwellenspannung aufgrund der erhöhten Beweglichkeit der Ladungsträger und der verringerten kritischen Spannung des Bauelements steigt. Dies gilt allgemein für Bauelemente mit langem Kanal und mit kurzem Kanal. Somit kann bei niedrigeren Temperaturen erwartet werden, daß die meisten herkömmlichen Bauelemente eine verbesserte Leistung aufweisen.
Fig. 6 zeigt ein Kurvenbild 160 von Ids/Vdd (Leitfähigkeit) als Funktion von Vdd für ein Transistorbauelement mit niedriger Vt (und langem Kanal), das bei Raumtemperatur arbeitet, die etwa 300 K beträgt. Die Leitfähigkeitsskala ist ein ungefähres Äquivalent der Leistung des Bauelements als Funktion der Versorgungsspannung. Die Kurvenschar 162 stellt unterschiedliche Mengen einer an den Transistor angelegten Sperrvorspannung dar, wobei die am weitesten links liegende Kurve keine Sperrvorspannung darstellt. Die Kurven 162 flachen gewöhnlich bei höheren Versorgungsspannungen ab, was einen Sättigungsgrad in dem Bauelement anzeigt. Dies ist eine direkte Konsequenz der verringerten Schwellenspannung, die zu einer höheren Beweglichkeit führt und dadurch die Sättigungsspannung verringert.
Fig. 7 zeigt ein Kurvenbild 164 desselben Transistorbauelements mit niedriger Vt (und langem Kanal) von Fig. 6, das bei einer niedrigeren Temperatur von 65 K arbeitet. Die Kurvenschar 166 stellt ähnlich Fig. 6 verschiedene Mengen einer Sperrvorspannung dar. Der gekühlte Transistor ist viel stärker gesättigt, was anzeigt, daß bei niedrigeren Versorgungsspannungen eine erhöhte Leistung aus dem gekühlten Bauelement erlangt werden kann. Die Leistung des Transistors verbessert sich über einer Versorgungsspannung von 1 Volt nicht signifikant, was somit betont, daß niedrigere Versorgungsspannungen ohne Leistungsverlust verwendet werden können.
Wenn ein Bauelement gekühlt wird, nimmt die Ladungsträgerbeweglichkeit im Kanalbereich zu. Die Schwellenspannung nimmt ebenfalls zu. Am wichtigsten ist, daß die Leistung (Frequenz) des Transistors für eine gegebene Schwellenspannung aufgrund der erhöhten Beweglichkeit der Ladungsträger und der verringerten kritischen Spannung des Bauelements zunimmt. Somit kann bei niedrigeren Temperaturen eine noch größere Leistung mit dem Transistorbauelement der vorliegenden Erfindung erreicht werden. Dies gilt allgemein für Transistorbauelemente mit langem Kanal und kurzem Kanal. Tatsächlich kann eine noch größere Sättigung in Transistorbauelementen mit kurzem Kanal als in dem Bauelement mit langem Kanal von Fig. 6 erhalten werden. In erster Linie ist die Sättigungsspannung proportional zur effektiven Kanallänge (Iett), so daß, wenn Ieff halbiert wird, Vdd halbiert werden kann. Fig. 7 zeigt keine Verbesserung der Leistung über 2 Volt und Iett gleich 1,2 um. In einem modernen Bauelement beträgt Ieffetwa 0,3 um, so daß erwartet wird, daß eine geringe Verbesserung der Leistung oberhalb einer Vdd von 500 mV realisiert wird, natürlich vorausgesetzt, daß die Schwellenspannung zusammen mit der Versorgung verringert wird. Wenn andererseits Vt 0,5 Volt beträgt, dann muß Vdd größer sein als 2,5 Volt, um sich einer maximalen Leistung zu nähern. Deshalb sind niedrige Schwellen so wichtig für die Leistung bei niedriger Spannung in Bauelementen mit kurzem Kanal.
Um Leistungsverbesserungen bei niedrigeren Temperaturen zu nutzen, sollten die Dotierungsniveaus der Bauelemente modifiziert werden können. Für Bauelemente mit einer Schwellenspannung von Null Millivolt bei der Temperatur von flüssigem Stickstoff (77 K) sollten die Dotierungsniveaus beispielsweise so festgelegt werden, daß die Schwellenspannung bei 300 K etwa -200 mV betragen würde. Dies liegt daran, daß sich die Kurven des Stroms als Funktion der Gatespannung eines Bauelements mit der Temperatur verschieben. Es kann natürlich möglich sein, das Bauelement mit ausreichender Abstimmbarkeit zu versehen, um über den gesamten Temperaturbereich zu arbeiten. Diese zusätzliche Abstimmbarkeit kann jedoch die Leistung in einigen Bauelementen beeinträchtigen. Wenn dies der Fall ist, müssen die Bauelemente über einen relativ schmalen festgelegten Temperaturbereich optimiert werden.
Um CMOS-Transistoren der vorliegenden Erfindung bei niedriger Temperatur zu implementieren, muß eine Kühlumgebung bereitgestellt werden. Bevorzugte Kühlsysteme arbeiten bei 0ºC, -55ºC und -150ºC, wobei mit jeder niedrigeren Temperatur die Leistung verbessert wird, aber die Kosten steigen. Bei jeder der aufgelisteten Temperaturen kann eine angemessene Kühlung durch einen kleinen Kühlschrank bereitgestellt werden. Unterhalb -150ºC werden die Kühlkosten signifikant höher und Ladungsträger- Ausfriereffekte können Instabilitäten erzeugen, die schwierig zu kontrollieren sind.
Es sollte beachtet werden, daß bei vielen MOSFET- Bauelementen mit kurzem Kanal ein großes horizontales elektrisches Feld, das mit einer relativ hohen Vdd verbunden ist, eine Verschlechterung durch heiße Elektronen verursachen kann, wobei die Elektronen in die Oxidschicht über dem Volumenbereich oder der Drainzone eindringen. Dieses Problem wird typischerweise unter Verwendung von Implantationen eines schwach dotierten Drainpols (LDD) gelöst, welche eine relativ niedrige Konzentration an Dotierungssubstanzen in den Spitzenbereichen 36A und 38A der Source- und Drainzonen 36 und 38 vorsehen. Bei der vorliegenden Erfindung sind jedoch LDDs typischerweise nicht erforderlich, da das Problem von heißen Elektronen bei Versorgungsspannungen unterhalb von etwa 1,5 Volt vernachlässigbar wird.
Obwohl gewisse bevorzugte Ausführungsbeispiele der vorliegenden Erfindung beschrieben wurden, sollte es selbstverständlich sein, daß die vorliegende Erfindung in vielen anderen speziellen Formen verkörpert werden kann, ohne vom Schutzbereich der Erfindung abzuweichen. Insbesondere können die vorstehend dargestellten NFETs durch PFETs ersetzt werden und die vergrabenen Bereiche können in Bauelementen mit langem Kanal von gewissem Nutzen sein. Daher sind die vorliegenden Beispiele als erläuternd und nicht als einschränkend zu betrachten, und die Erfindung soll nicht auf die hierin angegebenen Einzelheiten begrenzt werden.

Claims

1. MOS-Bauelement auf einem Halbleitersubstrat (32, 32'), welches eine obere Oberfläche aufweist, wobei das MOS- Bauelement umfaßt:

einen Volumenbereich (34, 34') in dem Halbleitersubstrat (32, 32'), welcher sich von der oberen Oberfläche nach unten erstreckt und eine mittlere Konzentration einer Dotierungssubstanz eines ersten Leitfähigkeitstyps aufweist;

Source- und Drainzonen (36, 36'; 38, 38') eines zweiten Leitfähigkeitstyps, die sich um einen vordefinierten Abstand von der Halbleitersubstratoberfläche in den Volumenbereich (34, 34') erstrecken;

einen Kanalbereich (44, 44'), der sich zwischen den Source- und Drainzonen befindet;

eine vergrabene Elektrode (46, 46') des ersten Leitfähigkeitstyps innerhalb des Volumenbereichs (34, 34') mit einer oberen Grenze, die sich in oder oberhalb des vordefinierten Abstands befindet, wobei die vergrabene Elektrode (46, 46') eine Dotierungskonzentration aufweist, die größer ist als die mittlere Dotierungskonzentration in dem Volumenbereich (34, 34') und mindestens etwa 1 · 10¹&sup6; Atome/cm³ beträgt; und

ein Gate (42, 52), das über dem Kanalbereich (44, 44') angeordnet ist,

dadurch gekennzeichnet, daß

- das Gate (42, 52) eine elektrisch abstimmbare Schwellenspannung aufweist und eine Schwellenspannungsgröße von höchstens 150 mv bei Raumtemperatur aufweist,

- die vergrabene Elektrode (46, 46') derart angeordnet ist, daß sie sich weder unter die gesamte Sourcezone (36, 36') noch die gesamte Drainzone (38, 38') erstreckt,

- der Kanalbereich eine Gesamtdotierungskonzentration von höchstens 1 · 10¹&sup6; Atomen/cm³ besitzt,

- ein weiteres Element einer Schaltung zum Vorspannen in Sperrichtung mit dem MOS-Bauelement in einer Weise gekoppelt ist, die ermöglicht, daß die Schaltung die Schwellenspannung des Bauelements einstellt.

2. MOS-Bauelement nach Anspruch 1, wobei die vergrabene Elektrode (46, 46') einen Teil einer Wanne mit abnehmender Dotierungskonzentration mit einer abgestuften Dotierungskonzentration des ersten Leitfähigkeitstyps bildet, derart, daß die Dotierungskonzentration nahe dem Boden der Wanne größer ist.

3. MOS-Bauelement nach Anspruch 1 oder 2, welches ferner eine Gegendotierungssubstanz im Kanalbereich (44, 44') umfaßt.

4. MOS-Bauelement nach Anspruch 1, wobei die Dotierungskonzentration in der vergrabenen Elektrode (46, 46') zwischen etwa 1 · 1016 und 1 · 1016 Atomen/cm³ liegt.

5. MOS-Bauelement nach Anspruch 1, wobei die vergrabene Elektrode (46, 46') Seitengrenzen aufweist, die an die einander zugewandten Kanten der Source- und Drainzonen (36, 36'; 38, 38') angrenzen.

6. MOS-Transistor nach Anspruch 1, wobei die Dotierungskonzentration in der vergrabenen Elektrode (46, 46') zwischen etwa 10 und 100mal größer ist als eine mittlere Dotierungskonzentration im Volumenbereich (34, 34').

7. MOS-Bauelement nach Anspruch 2, wobei die örtliche Dotierungskonzentration nahe dem Boden des Wannenbereichs mit abnehmender Dotierungskonzentration mindestens etwa 1 · 1016 Atome/cm³ beträgt.

8. MOS-Bauelement nach Anspruch 7, wobei die örtliche Dotierungskonzentration nahe dem Boden des Wannenbereichs mit abnehmender Dotierungskonzentration zwischen etwa 1 · 10¹&sup6; und 1 · 10¹&sup8; Atomen/cm³ liegt.

9. MOS-Transistor nach Anspruch 2, wobei die Dotierungskonzentration nahe dem Boden des Wannenbereichs mit abnehmender Dotierungskonzentration zwischen etwa 10 und 100mal größer ist als eine Dotierungskonzentration im Kanalbereich (44, 44').

10. MOS-Bauelement nach Anspruch 2, wobei die Source- und Drainzonen (36; 38) folgendes umfassen:

(a) Source- und Drain-Steckerbereiche, die sich um einen ersten vordefinierten Abstand von der Halbleitersubstratoberfläche in den Wannenbereich mit abnehmender Dotierungskonzentration erstrecken; und

(b) Source- und Drain-Spitzenbereiche (36A, 38A), die sich entlang der Halbleitersubstratoberfläche von den einander zugewandten Kanten der Source- und Drain- Steckerbereiche zueinander erstrecken, wobei sich die Spitzenbereiche (36A, 38A) um einen zweiten vordefinierten Abstand, der geringer ist als der erste vordefinierte Abstand, in den Wannenbereich mit abnehmender Dotierungskonzentration erstrecken.

11. MOS-Bauelement nach Anspruch 1 oder 2, welches ferner einen mit der Sourcezone (36) verbundenen Kontakt und einen mit dem Wannenbereich verbundenen ohmschen Kontakt aufweist, so daß die Potentialdifferenz zwischen der Sourcezone (36) und dem Wannenbereich über die Schaltung zum Vorspannen in Sperrichtung eingestellt werden kann, um die Gateschwellenspannung abzustimmen und die Schwellenspannung des Bauelements um zwischen 50 und 300 mV zu verschieben, indem eine Sperrvorspannung von 1 Volt angelegt wird.

12. MOS-Bauelement nach Anspruch 11, wobei die Dotierungskonzentration der vergrabenen Elektrode (46) ausreichend hoch ist, um zu ermöglichen, daß das MOS- Bauelement derart abgestimmt wird, daß eine angelegte Sperrvorspannung von 1 V die Schwellenspannung des Bauelements um zwischen 75 und 200 mV verschiebt.

13. MOS-Bauelement nach Anspruch 11, wobei die Dotierungskonzentration der vergrabenen Elektrode (46) ausreichend hoch ist, um zu ermöglichen, daß das MOS- Bauelement derart abgestimmt wird, daß eine angelegte Sperrvorspannung von 1 V die Schwellenspannung des Bauelements um etwa 100 mV verschiebt.

14. Verfahren zur Herstellung eines MOS-Transistors, wobei das Verfahren die folgenden Schritte umfaßt:

Ausbilden eines Volumenbereichs (34, 34') eines ersten Leitfähigkeitstyps mit einer vergrabenen Elektrode (46, 46'), die ebenfalls vom ersten Leitfähigkeitstyp ist, wobei die vergrabene Elektrode (46, 46') eine mittlere Dotierungskonzentration von mindestens etwa 1 · 10¹&sup6; Atomen/cm³ aufweist, die mindestens etwa 10mal größer ist als eine mittlere Dotierungskonzentration im Volumenbereich (34, 34') ausschließlich der vergrabenen Elektrode (46, 46'), Ausbilden von Source- und Drainzonen (36, 36'; 38, 38') eines zweiten Leitfähigkeitstyps, welche durch einen Kanalbereich voneinander getrennt sind, wobei der Kanalbereich oberhalb der vergrabenen Elektrode angeordnet ist; und

Ausbilden eines Gates (42, 52) über dem Kanalbereich, dadurch gekennzeichnet, daß

die zum Ausbilden des Kanalbereichs (44, 44') verwendeten Bedingungen derart sind, daß das Gate eine elektrisch abstimmbare Schwellenspannung aufweist und eine Schwellenspannungsgröße von höchstens etwa 150 mv bei Raumtemperatur aufweist,

die vergrabene Elektrode (46, 46') derart angeordnet wird, daß sie sich weder unter die gesamte Sourcezone (3E), 36') noch die gesamte Drainzone (38, 38') erstreckt, und daß

ein weiteres Element einer Schaltung zum Vorspannen in Sperrichtung, das mit dem MOS-Bauelement in einer Weise gekoppelt ist, die ermöglicht, daß die Schaltung die Schwellenspannung des Bauelements einstellt, vorgesehen wird.

15. Verfahren nach Anspruch 14, wobei die Dotierungskonzentration in dem Bereich der vergrabenen Elektrode (46, 46') zwischen etwa 1 · 10¹&sup7; und 1 · 10¹&sup8; Atomen/cm³ liegt.

16. Verfahren nach Anspruch 14, wobei der Schritt des Ausbildens eines Volumenbereichs (34, 34') einen separaten Schritt des Ausbildens der vergrabenen Elektrode (46, 46') umfaßt.

17. Verfahren nach Anspruch 16, wobei der Schritt des Ausbildens der vergrabenen Elektrode (46, 46') mit einer Dosis zwischen etwa 5 · 10¹² und 1 · 10¹³ Atomen/cm² und mit einer Energie zwischen etwa 80 und 120 kev durchgeführt wird.

18. Verfahren nach Anspruch 16, wobei der Schritt des Ausbildens des Volumenbereichs (34, 34') mindestens drei Implantationsschritte umfaßt, die mit Energien und Dosierungen durchgeführt werden, die ausreichen, um eine vergrabene Elektrode (46, 46') innerhalb eines Wannenbereichs festzulegen.