[go: up one dir, main page]

DE68924468T2 - Verfahren und Struktur zur Herstellung einer Isolierung aus VLSI- und ULSI-Schaltungen. - Google Patents

Verfahren und Struktur zur Herstellung einer Isolierung aus VLSI- und ULSI-Schaltungen.

Info

Publication number
DE68924468T2
DE68924468T2 DE68924468T DE68924468T DE68924468T2 DE 68924468 T2 DE68924468 T2 DE 68924468T2 DE 68924468 T DE68924468 T DE 68924468T DE 68924468 T DE68924468 T DE 68924468T DE 68924468 T2 DE68924468 T2 DE 68924468T2
Authority
DE
Germany
Prior art keywords
insulating
metal
support means
cover
base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE68924468T
Other languages
English (en)
Other versions
DE68924468D1 (de
Inventor
Carter Welling Kaanta
Stanley Roberts
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Application granted granted Critical
Publication of DE68924468D1 publication Critical patent/DE68924468D1/de
Publication of DE68924468T2 publication Critical patent/DE68924468T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

  • Diese Erfindung bezieht sich allgemein auf ein Verfahren und eine Struktur zur Reduzierung der kapazitiven Kopplung entweder zwischen Leitungen auf der gleichen Schicht (Intraschicht) oder zwischen Leitungen auf übereinanderliegenden Schichten (Interschicht) in VLSI- oder ULSI-Schaltkreisen. In spezielleren Aspekten bezieht sich die vorliegende Erfindung auf ein Verfahren und eine Struktur zur Erzielung einer effektiv reduzierten Dielektrizitätskonstante zwischen Leitungen auf der Oberfläche eines gegebenen VLSI- oder ULSI-Chips oder auf Leitungen, die auf verschiedenen Schichten oder Oberflächen auf VLSI- oder ULSI-Strukturen angebracht sind, unter Verwendung von Luft, anderen Gasen oder einem teilweisen Vakuum als einem dielektrischen Medium.
  • Es war herkömmliche Praxis gemäß dem Stand der Technik bei der Fertigung von integrierten Schaltkreischips, Materialien wie Siliciumdioxid, Siliciumnitrid, Polyimide und bestimmte andere organische Materialien als dielektrische Materialien zu verwenden, die zwischen die Metallbahnen auf einer gegebenen Schicht und zwischen verschiedene Metallisierungsschichten im Verdrahtungsbereich des integrierten Schaltkreischips eingefügt werden.
  • EP-A-043 014 beinhaltet Verfahren und Vorrichtungen zur Bereitstellung von relativ langen Leiterelementen auf integrierten Chips mit beträchtlich reduzierten RC-Zeitkonstanten. Die bevorzugte Art verwendet ein Substrat mit einer Metallisierungsstruktur, bei der Ätzen oder Fräsen in dem Substrat einen Hohlraum mit einem in der Öffnung des Hohlraums angeordneten Metallisierungsleiterelement erzeugt, wobei der Hohlraum metallisiert ist, um das zweite Leiterelement bereitzustellen. Eine ähnliche Struktur kann durch Verwenden eines orientierungsabhängigen Ätz- mittels erzeugt werden, das die (111)-Oberfläche viel schneller angreift als die (100)-Oberfläche und so einen geätzten, V-förmigen Hohlraum bereitstellt, wobei das erste Leiterelement weiterhin aus einem langgestreckten Metallisierungssegment in der Öffnung des V besteht und das V metallisiert ist, um das zweite Leiterelement bereitzustellen. Außerdem kann ein einzelnes Leiterelement, wie der langgestreckte Metallisierungsstreifen, zu einem Leiterelement auf der Rückseite des Substrats verlängert werden, indem ein pyramidenförmiges Loch von dem ersten Leiterelement durch das Substrat hindurch erzeugt wird, wobei das Loch metallisiert wird, um das erste Leiterelement zu dem zweiten Leiterelement über das Loch in dem Substrat zu verlängern.
  • Mit dem Fortschreiten der integrierten Schaltkreistechnologie zu Höchstintegration (VLSI) und darüber hinaus zu Ultrahöchstintegration (ULSI) wird jedoch der Abstand zwischen den Metallbahnen auf jeglicher gegebenen Ebene und der Zwischenebenenabstand von Metallbahnen immer geringer, wobei er sich für den Intraschichtabstand in den Submikrometerbereich hinein erstreckt. Dies erhöht die kapazitiven Verluste zwischen den Leitungen und läßt die Notwendigkeit entstehen, daß der Zwischenraum zwischen den Bahnen verbesserte dielektrische Eigenschaften aufweist, d.h. eine Dielektrizitätskonstante, die so niedrig wie möglich ist.
  • Die Dielektrizitätskonstanten von Siliciumnitrid (die etwa 7,0 beträgt), von CVD-Siliciumdioxid (die 3,9 beträgt) und von Polyimiden (die etwa 3,6 betragen) sind nicht ausreichend niedrig, um eine akzeptable Isolierung in diesen Submikrometerbereichen bereitzustellen; daher ist es notwendig, ein Medium mit verbesserten dielektrischen Eigenschaften bereitzustellen, z.B. mit einer Konstante von 2,0 oder weniger in den Intraebenenzwischenräumen zwischen Bahnen und den Interebenenzwischenräumen zwischen Bahnen auf verschiedenen Ebenen.
  • IBM Technical Disclosure Bulletin, Bd. 32, Nr. 5B Oktober 1989, Seiten 418 bis 419, "Method to improve Dielectric Properties of Insulators" beschreibt, wie im Gegensatz zur Verwendung einer neuen Isolatorgeneration mit einer niedrigeren intrinsischen Dielektrizitätskonstante die effektive Dielektrizitätskonstante von vorhandenen Isolatoren durch eine Prozeßmodifikation erniedrigt werden kann. Anstelle der Verwendung eines deckenden Isolators wird der Isolator strukturiert, um das Zwischenverbindungsmetall in Intervallen entlang seiner Länge und an den Zwischenebenen-Durchkontaktpositionen zu tragen. Dadurch wird ermöglicht, daß Luft ein signifikanter Teil der effektiven Dielektrizitätskonstante wird. Da Luft eine viel niedrigere Dielektrizitätskonstante als vorhandene organische oder anorganische Isolatoren besitzt, wird die effektive Dielektrizitätskonstante erniedrigt.
  • Die Erfindung, wie sie beansprucht ist, ist dazu vorgesehen, diesen Schwierigkeiten abzuhelfen, und löst das Problem der Bereitstellung einer verbesserten Isolation.
  • Demgemäß werden ein Verfahren und eine Struktur zur Bereitstellung eines isolierenden elektrischen Zwischenraums zwischen zwei Bahnen auf einer Materialschicht oder zwischen Bahnen auf benachbarten übereinanderliegenden Materialschichten bereitgestellt, wie durch die Ansprüche 1 beziehungsweise 9 definiert. Gemäß dieser Erfindung wird ein Basiselement mit einer Mehrzahl von Trägerelementen erzeugt, die sich von dem Basiselement nach oben erstrecken. Ein entfernbares Material wird auf dem Basiselement und um die Trägerelemente herum aufgebracht. Ein Abdeckelement aus isolierendem Material wird dann über den Trägerelementen und dem entfernbaren Material angeordnet. Zugriffsöffnungen werden in wenigstens einem von dem Basiselement oder dem Abdeckelement erzeugt, die mit dem entfernbaren Material in Verbindung stehen. Das entfernbare Material wird durch die Zugriffsöffnungen entfernt, um dadurch einen Zwischenraum zwischen dem Abdeckelement und dem Basiselement und zwischen den Trägerelementen zu definieren. Während dieses Schritts kann in dem Zwischenraum, der durch das entfernbare Material geschaffen wird, ein teilweises Vakuum (in dem etwas inertes Gas verteilt sein kann) erzeugt werden.
  • Die Zugriffsöffnungen werden dann gefüllt, um einen versiegelten Zwischenraum zwischen dem Andeckelement und dem Basiselement bereitzustellen, der eine sehr niedrige Dielektrizitätskonstante besitzt.
  • Für ein besseres Verständnis der vorliegenden Erfindung und ihrer weiteren Aufgaben und Vorteile werden bevorzugte Ausführungsformen der Erfindung im folgenden unter Bezugnahme auf die begleitenden Zeichnungen beschrieben, in denen:
  • Figuren 1a bis 1h etwas schematische perspektivische Schnittansichten sind, die verschiedene Schritte in einem Verfahren zur Erzeugung einer Struktur gemäß dieser Erfindung zeigen; und
  • Figuren 2a bis 2m etwas schematische perspektivische Schnittansichten sind, die verschiedene Schritte in einem weiteren Verfahren zur Erzeugung einer Struktur gemäß dieser Erfindung zeigen.
  • Nun bezugnehmend auf die Zeichnung und für den Augenblick auf die Figuren 1a bis 1f, sind die verschiedenen Schritte bei der Erzeugung einer Struktur gemäß einem Verfahren der vorliegenden Erfindung etwas schematisch dargestellt. Wie in Figur 1a gezeigt, ist ein isolierendes Substratmaterial 10, wie SiO&sub2;, vorgesehen, das über den Bauelementen auf einem VLSI- oder ULSI- integrierten Schaltkreischip (nicht gezeigt) liegen kann. Das isolierende Material 10 weist darauf angeordnete Metallbahnen 12 auf, die aus Aluminium oder einem anderen Metall bestehen können und durch herkömmliche photolithographische Techniken strukturiert wurden, um die gewünschte Verdrahtungsstruktur oben auf der isolierenden Schicht 10 bereitzustellen. Eine Schicht aus entfembarem Material 14 wird oben auf das Substratmaterial 10 und um die Metallbahnen 12 herum aufgebracht. Das bevorzugte Material dafür ist ein anorganisches Polyparaxylylen(PPX)-Polymer, das von Union Carbide Corporation unter der Marke Parylene N vertrieben wird, das unter bestimmten spezifischen Bedingungen, wie sie sogleich beschrieben werden, leicht selektiv entfernt werden kann. Es können jedoch auch andere entfembare Materialien verwendet werden, welche die Eigenschaft aufweisen, daß sie mit einer Rate geätzt oder verbraucht werden, die signifikant und wesentlich schneller als alle der sie umgebenden Materialien (d.h. des Metalls und des Siliciumdioxids) ist. Weitere derartige zusätzliche Materialien umfassen aufgeschleuderte Gläser, die mit Ätzen in HF-Säure entfernt werden können.
  • Bei Verwendung von Parylene kann dieses durch chemische Gasphasenabscheidungs(CVD)-Techniken aufgebracht werden, die auf dem Fachgebiet allgemein bekannt sind. Zum Beispiel ist die CVD-Abscheidung durch das Gorham-Verfahren eine sehr gute Technik. Dies wird durchgeführt, nachdem zuerst optional ein Haftungsverbesserer, wie A1100, das von Shipley Co. vertrieben wird, angebracht wurde. Danach wird das PPX durch Erwärmen des PPX-Quellenmaterials auf 165 ºC und Durchleiten des Dampfes durch einen Ofen in einer Röhre bei 425 ºC sowie anschließendes Aufbringen des erwärmten Dampfes auf das Substrat in einer Kammer bei 5,32 Pa (40 Millitorr) Druck und bei Raumtemperatur aufgebracht. Wenn das Material aufgebracht wurde, wird es durch eine geeignete Technik, wie einen Zurückätzvorgang oder andere Planarisierungstechniken, planarisiert, so daß die Oberseite auf gleicher Höhe mit der Oberseite der Metallbahnen 12 liegt. Eine derartige Zurückätztechnik verläuft folgendermaßen: Eine Schicht aus einem planarisierenden Resistmaterial, wie AZ1350, das von Shipley Co. vertrieben wird, wird aufgeschleudert und dann bei etwa 120 ºC gehärtet. Dem folgt ein Ätzvorgang in O&sub2; in einer Einrichtung zum reaktiven Ionenätzen. Dieser Ätzvorgang wird fortgesetzt, bis das gesamte Resist entfernt wurde, und die resultierende Struktur ist eine planarisierte Oberfläche aus Parylene 14 und Metallbahnen 12. Diese Struktur ist in Figur 1b gezeigt.
  • Dann wird oben auf die planarisierte Parylene-Oberfläche und das Metall ein isolierendes Abdeckmaterial 16 aufgebracht, wobei die Abdeckung ebenfalls vorzugsweise aus Siliciumdioxid besteht, das durch herkömmliche Techniken aufgebracht werden kann. Bei einer derartigen Technik wird das SiO&sub2; in einer AME 3300 Abscheidungseinrichtung unter Verwendung von 1,9 % SiH&sub4; mit He bei 3000 sccm und N&sub2;O bei 2500 sccm aufgebracht, ausgeführt bei einem Druck von 266 Pa (2,0 Torr), einer Temperatur von 340 ºC und einer Leistung von 150 Watt. Dem folgend wird eine Schicht aus Photoresistmaterial 18 oben auf das isolierende Material 16 aufgebracht und durch herkömmliche Photolithographieprozesse strukturiert, um die gewünschten Öffnungskonfigurationen 19 für den Zugriff auf die Metallbahnen und zu dem Parylenematerial bereitzustellen, wie sogleich deutlich wird und wie in Figur 1c gezeigt ist.
  • Das freigelegte SiO&sub2;-Material auf der Abdeckung 16, das unter den Öffnungen 19 liegt, wird durch eine beliebige herkömmliche Ätztechnik unter Verwendung des nicht freiliegenden, verbliebenen Photoresistmaterials 18 als Maske entfernt. Eine derartige Technik verläuft folgendermaßen: Das SiO&sub2; wird in einer AME 8100 Ätzeinrichtung unter Verwendung von CHF&sub3; mit 75 sccm und CO&sub2; mit 8 sccm geätzt, ausgeführt bei 5,32 Pa (40 Millitorr) bei Umgebungstemperatur und mit einer Leistung von 1200 Watt. Dann wird das verbliebene Photoresist 18 entfernt. Dies führt zu der in Figur 1d gezeigten Struktur. Wie aus Figur 1d ersichtlich ist, liegt eine Mehrzahl von Öffnungen vor, von denen eine bei 20 gezeigt ist, die sich durch das Abdeckmaterial 16 bis zu der darunterliegenden Metallisierungsschicht 12 erstreckt, während sich andere Öffnungen, von denen eine bei 22 gezeigt ist, durch das isolierende Abdeckmaterial 16 hindurch erstrecken und mit dem darunterliegenden Parylenematerial 14 in Verbindung stehen. Die Öffnungen 20 werden dazu verwendet, einen Interschichtkontakt bereitzustellen, und die Öffnungen 22 werden als Zugriffsöffnungen zur Entfernung des Materials 14 verwendet, wie sogleich beschrieben wird.
  • Ein Metall wie Wolfram 24 wird in den Öffnungen 20 abgeschieden, wie in Figur 1e gezeigt, was durch selektive Abscheidung folgendermaßen effektiv erreicht werden kann: Das Wolfram wird in einer Varian 5100 Einrichtung unter Verwendung von WE&sub6; mit 10 sccm, H&sub2; mit 200 sccm, SiH&sub4; mit 10 sccm und bei einer Temperatur von etwa 300 ºC abgeschieden.
  • Auf die Abscheidung von Wolfram folgend wird das Parylenematenal durch die Zugriffsöffnungen hindurch mittels Erwärmen der gesamten Struktur in einer O&sub2;-reichen Atmosphäre bei einer Temperatur von etwa 200 ºC entfernt. Dies bewirkt, daß das Parylenematerial 14 mit dem Sauerstoff in der Atmosphäre reagiert und sich im wesentlichen in Gas umwandelt und durch die Zugriffsöffnungen 22 hindurch ausgestoßen wird, wobei Zwischenräume 25 zwischen den Metallbahnen 12 sowie zwischen der Basisschicht 10 und der Abdeckung 16 zurückbleiben, wie in Figur 1f gezeigt.
  • An diesem Punkt in dem Verfahren werden die Zugriffsöffnungen 22 gefüllt, vorzugsweise durch eine Technik zur CVD-Abscheidung von SiO&sub2; unter Verwendung eines inerten Trägergases bei einem Druck von etwa 13,3 Pa (100 Millitorr). Dies ist ein ziemlich niedriger Druck und jegliche Umgebungsatmosphäre, die in den Zwischenräumen zwischen der Basis 10 und der Abdeckung 16 sowie zwischen den Metallbahnen 12 enthalten ist, wird durch das Vakuum ersetzt, und eine bestimmte kleine Menge an irgendeinem Trägergas wird verwendet, um eine chemische Gasphasenabscheidung des SiO&sub2; durchzuführen. Diese chemische Gasphasenabscheidung von SiO&sub2; schließt die Zugriffsöffnungen 22 effektiv und, da das Verfahren bei dem sehr niedrigen Druck von 13,3 Pa (100 Millitorr) mit einem inerten Trägergas ausgeführt wird, weist der resultierende Zwischenraum zwischen den Metallbahnen 12 einen sehr niedrigen Druck auf, wobei lediglich kleine Mengen an inertem Gas darin enthalten sind. Dies ergibt eine Dielektrizitätskonstante von 2,0 oder weniger.
  • Bei der Abscheidung des SiO&sub2; auf der Abdeckung 16 zum Schließen der Zugriffsöffnungen 22 wird außerdem eine Schicht 26 aus dem SiO&sub2;-Material auf der Oberseite derselben aufgebracht, wie in Figur 1g gezeigt. Diese Schicht 26 wird dann durch einen reaktiven Ionenätz(RIE)-Prozeß ganzflächig geätzt, wie oben beschrieben, um die Oberseite des Wolframs freizulegen, wie in Figur 1h gezeigt, das dann als ein Durchkontakt oder Stift für eine Interschichtverbindung fungieren kann. Die gewünschte Metallisierung kann dann oben an der Abdeckschicht 16 angebracht werden, und der gesamte Prozeß wird wiederholt, wenn zusätzliche Metallisierungsschichten gewünscht sind.
  • Nun bezugnehmend auf die Figuren 2a bis 2m, sind die Schritte einer weiteren Ausführungsform dieser Erfindung gezeigt, die nicht nur insbesondere zur Bereitstellung einer Intraschichtisolierung zwischen zwei Metallbahnen auf einer gegebenen Schicht effektiv ist, sondern auch zur Bereitstellung einer Interschichtisolierung von Metallbahnen auf zwei übereinanderliegenden Isolationsschichten besonders effektiv ist.
  • Bei dieser Ausführungsform wird eine erste Schicht aus Metall 31, wie Wolfram, auf einem isolierenden Substrat 30, wie Siliciumdioxid, durch eine beliebige geeignete Depositionstechnik dekkend aufgebracht. Eine derartige Technik ist ein Sputterprozeß unter Verwendung eines Gleichspannungs-Magnetronsputtervorgangs in einer Perkins-Elmer 4450 Einrichtung mit 600 Watt bei 1,33 Pa bis 3,99 Pa (10 Millitorr bis 30 Millitorr) Druck mit einer Vorspannung von zwischen 0 Volt und 60 Volt. Danach wird eine Schicht aus Aluminium durch einen beliebigen geeigneten Prozeß deckend auf das Wolfram aufgebracht. Dieses Aluminium kann durch Verwenden einer HF-Aufdampfquelle bei einem Druck von etwa 133 upa (1 Mikrotorr) aufgebracht werden. Oben auf das Aluminiummetall 32 wird eine Siliciumdioxidschicht 34 aufgebracht, wie zuvor beschrieben. Oben auf die Siliciumdioxidschicht 34 wird eine Schicht aus Siliciumnitrid 36 aufgebracht. Die Siliciumnitrid-Abscheidung wird vorzugsweise in einer ASM Einrichtung unter Verwendung von SiH&sub4; mit 175 sccm und NH&sub3; mit 325 sccm bewerkstelligt, ausgeführt bei einem Druck von 266 Pa (2 Torr), einer Temperatur von 375 ºC und einer Leistung von 160 Watt. Dies ist die Ausgangsstruktur und ist in Figur 2a gezeigt.
  • Dann wird die darüberliegende Siliciumnitridschicht 36 durch herkömmliche Photolithographietechniken strukturiert und reaktiv ionengeätzt, um die in Figur 2b gezeigte Struktur bereitzustellen, in der eine Serie von Flecken aus Siliciumnitrid 36 oben auf der Siliciumdioxidschicht 34 vorliegt.
  • Eine Schicht aus Photoresistmaterial 38 wird dann über der Oberfläche der in Figur 2b gezeigten Struktur aufgebracht und in einer herkömmlichen Weise strukturiert sowie entwickelt, um die in Figur 2c gezeigte Struktur zu erzeugen. Die Struktur des Photoresists 38 entspricht der gewünschten Struktur von Bahnen, die in die darunterliegende Metallschicht 32 geätzt werden, wie sogleich ersichtlich werden wird.
  • Die Siliciumnitridflecken 36 wurden absichtlich etwas breiter als die Breite des Photoresiststrukturmaterials 38 gemacht, um ein selbstjustierendes Element zu erzeugen, das auf dem Fachgebiet allgemein bekannt ist. Zu diesem Zeitpunkt wird das überschüssige Nitrid 36 in einer AME Hexode Einrichtung unter Verwendung von CHF&sub3; mit 75 sccm und O&sub2; mit 10 sccm passend gemacht, ausgeführt mit einer Leistung von 800 Watt. Dies liefert die in Figur 2d gezeigte Struktur.
  • Zu diesem Zeitpunkt wird die Struktur unter Verwendung der nicht entwickelten Photoresiststruktur 38 als Maske geätzt, wobei der Ätzvorgang zuerst durch das freigelegte Siliciumdioxid 34 hinunter auf die freigelegte Metallschicht 32 stattfindet, und danach wird die Schicht 32 aus Aluminiummetall geätzt, um das darunterliegende Wolfram 31 aufzudecken und eine Linienstruktur zu erzeugen, wie in Figur 2e gezeigt. Dieser Ätzvorgang findet durch den folgenden Prozeß statt: Zuerst wird das SiO&sub2; geätzt, wie zuvor beschrieben, bis es vollständig entfernt ist, um das Aluminiummetall freizulegen. Das Aluminium wird in einer AME 8300 Einrichtung unter Verwendung eines Mehrschrittverfahrens wie folgt geätzt:
  • zuerst in CF&sub4; mit 40 sccm, ausgeführt bei einem Druck von 3,33 Pa (25 Millitorr) mit einer Gleichstrom-Vorspannung von 25 Volt; danach in BCl&sub3; mit 140 sccm, Cl&sub2; mit 30 sccm, CH&sub3; mit 15 sccm und CH&sub4; mit 15 sccm, ausgeführt bei einem Druck von 4 Pa (30 Millitorr) und einer Gleichstrom-Vorspannung von -160 Volt, bis das unmaskierte Aluminium entfernt ist.
  • Zu diesem Zeitpunkt wird das verbliebene Photoresist 38 abgelöst. Das Siliciumdioxid, das unter dem Photoresist liegt, das jedoch nicht von den Si&sub3;N&sub4;-Flecken 36 bedeckt ist, wird durch Ätzen entfernt, wie zuvor beschrieben, wobei die Flecken 36 als Ätzmarkierungen auf der SiO&sub2;-Schicht 34 fungieren und das Wolfram 31 als Ätzmaske auf der SiO&sub2;-Schicht 30 fungiert. Das Wolfram 31 wird dann durch beliebige geeignete Mittel entfernt, wie durch reaktives Ionenätzen in einem geeigneten Gas, wie SF&sub6;, mit einer Rate von 150 nm pro Minute. Dies liefert die Struktur, wie sie in Figur 2f gezeigt ist. In diesem Stadium in dem Verfahren sind auf darunterliegenden Aluminiummetallbahnen 32 Stützen 40 angeordnet, von denen zwei in Figur 2f gezeigt sind, wobei jede Stütze aus einer Siliciumnitridschicht 36 und einer Siliciumdioxidschicht 34 besteht.
  • Entfernbares Material 41, wie Parylene, wird auf der Oberfläche des Substrats 30 aufgebracht (wie zuvor beschrieben), so daß es den Raum zwischen den Metallbahnen 32 und um die Stützen 40 herum füllt, und es wird, wie zuvor beschrieben, auf die in Figur 2g gezeigte Struktur zurückplanarisiert. (Das Siliciumnitrid braucht nach diesem Punkt in dem Verfahren nicht zu verbleiben und kann, wenn gewünscht, als Teil des Planarisierungsvorgangs unter Verwendung herkömmlicher Techniken, wie zuvor beschrieben, entfernt werden.)
  • Eine Abdeckschicht 42 aus Siliciumdioxid wird dann oben auf die in Figur 2h gezeigte Struktur deckend aufgebracht. Eine Schicht aus Photoresist wird auf die Abdeckschicht 42 aufgebracht und strukturiert sowie entwickelt, wie in der vorigen Ausführungsform beschrieben, um für die notwendigen Durchkontakt- und Zugriffsöffnungen zu sorgen. Durchkontaktöffnungen, von denen eine bei 44 gezeigt ist, und Zugriffsöffnungen 46 werden durch die
  • Abdeckschicht 42 aus Siliciumdioxid hindurch mittels der Technik, wie sie zuvor beschrieben wurde, geätzt, wobei sich die Durchkontaktöffnungen über den Stützen 40 befinden und sich die Entfernungs- oder Zugriffsöffnungen 46 über dem entfembaren Material 41 und dem Photoresistmaterial befinden, das entfernt ist, um die Struktur zu erzeugen, wie sie in Figur 2i gezeigt ist. Es ist zu erwähnen, daß das Ätzen des Durchkontaktlochs 44 sowohl durch das Abdeckmaterial 42 aus Oxid als auch das Siliciumnitrid 36 und das darunterliegende Oxidmaterial 34 hindurch bis zu dem Metall 32 fortschreitet. Dieser Ätzprozeß wird in einer AME 8100 Ätzeinrichtung ausgeführt, wobei das SiO&sub2; zuerst geätzt wird, wie zuvor beschrieben, um das SiO&sub2; zu entfernen, wodurch das Siliciumnitrid freigelegt wird. Das Siliciumnitrid wird dann in einer AME Hexode Einrichtung geätzt, wie zuvor beschrieben, um das SiO&sub2; freizulegen. Diese letzte Schicht aus SiO&sub2; wird geätzt, wie zuvor beschrieben, um die darunterliegenden Aluminiumbahnen freizulegen.
  • Wie in der zuvor beschriebenen Ausführungsform wird Metall 48 in den Durchkontakten 44 abgeschieden, um eine Verbindung zu erzeugen, die bevorzugt aus Wolfram besteht, wie zuvor beschrieben und in Figur 2j gezeigt. Das Material 41 wird dann entfernt, wie zuvor beschrieben. Wenn das Material Parylene ist, wird es durch Erwärmen der Struktur in einer O&sub2;-Atmosphäre bei etwa 200 ºC oder weniger entfernt, bis das Material beseitigt ist, wie in Figur 2k gezeigt, wobei Zwischenräume 50 zwischen den Bahnen 32 sowie zwischen der Basis 30 und der Abdeckung 42 erzeugt werden. Wenn das Material aus aufgeschleudertem Glas besteht, kann es durch eine Lösung aus 100 Teilen HNO&sub3;, 100 Teilen H&sub2;O und 1 Teil HF herausgeätzt werden. Wenn ein anderes Material verwendet wird, kann es auf geeignete Weise durch Auswahl von Ätzmitteln entfernt werden, die weder mit dem Siliciumdioxid noch mit dem Siliciumnitrid oder dem Metall wesentlich reagieren.
  • Die Struktur wird dann einer CVD-Abscheidung von Siliciumdioxid unterworfen, wie zuvor beschrieben, um die Zugriffsöffnungen 46 zu schließen und eine Schicht 52 oben auf der Abdeckung 42 bereitzustellen, was, wenn dies bei einem Druck von 13,3 Pa (100 Millitorr) durchgeführt wird, zu Zwischenräumen 50 mit relativ geringem Druck führt, wie in Figur 21 gezeigt. Die Schicht 52 wird dann zurückgeätzt, wie zuvor beschrieben, um die in Figur 2m gezeigte resultierende Struktur zu erzeugen.
  • Diese spezielle Ausführungsform ist nicht nur zur Verwendung in Zusammenhang mit einer Intraschichtisolation sondern auch mit einer Interschichtisolation dahingehend besonders angepaßt, daß eine Mehrzahl von Stützen oder Trägern 40 vorgesehen ist, welche die Basisschicht 30 und die Abdeckschicht 42 trennen, wobei die Stützen aus einer Schicht aus Siliciumdioxid und Siliciumnitrid bestehen, die über den Metallbahnen 32 liegen, womit der Zwischenraum 50, der den Zwischenraum zwischen der Schicht 32 und der Abdeckung 42 bildet, vergrößert wird.

Claims (13)

1. Verfahren zur Herstellung eines elektrisch isolierenden Mediums zwischen einem isolierenden Basiselement und einem darübergeschichteten isolierenden Abdeckelement, das folgende Schritte beinhaltet:
Bereitstellen des Basiselementes (10; 30), vorzugsweise Siliciumdioxid;
Bilden einer Mehrzahl von Trägermitteln (12; 31/32, 40), die sich von dem Basiselement aus nach oben erstrecken, wobei die Trägermittel wenigstens eine Metallschicht beinhalten;
Aufbringen eines selektiv entfernbaren Materials (14; 41), vorzugsweise Polyparaxylylen oder aufgeschleudertes Glas, auf dem Basiselement und auf den Trägermitteln, Planarisieren des entfernbaren Materials, so daß wenigstens die Oberseite von Bereichen der Trägermittel und die Oberseite des entfembaren Materials koplanar sind;
Erzeugen des Abdeckelements (16; 42) auf der so erhaltenen planarisierten Oberfläche;
Bilden von Zugriffsöffnungsmitteln (22; 46) in dem Abdeckelement, die mit dem entfernbaren Material in Verbindung stehen;
Entfernen des entfernbaren Materials durch die Zugriffsöffnungsmittel hindurch, ohne etwas von dem Basiselement oder dem Abdeckelement oder den Trägermitteln merklich zu entfernen, um dadurch einen Zwischenraum zwischen dem Basiselement und dem Abdeckelement und um die Trägermittel herum zu definieren; wodurch ein Zwischenraum zwischen den Elementen und um die Trägermittel herum mit einer niedrigen Dielektrizitätskonstante bereitgestellt wird.
2. Verfahren wie in Anspruch 1 definiert, wobei die Trägermittel eine Mehrzahl von Metallbahnen (12; 31/32) beinhalten, die auf einem isolierenden Substrat ausgebildet sind.
3. Verfahren wie in Anspruch 2 definiert, wobei das Abdeckelement aus einem isolierenden Material besteht, vorzugsweise Siliciumdioxid.
. 4. Verfahrenwie in Anspruch 3 definiert, wobei das Abdeckelement direkt auf die Metallbahnen und das entfernbare Material aufgebracht wird.
5. Verfahren wie in Anspruch 3 definiert, wobei die Trägermittel eine Mehrzahl von Stützen (40), die vorzugsweise durch Deposition und selektives Ätzen von isolierenden Materialien erzeugt werden, auf den Metallbahnen beinhalten; und
wobei das Abdeckelement auf die Stützen und das entfernbare Material aufgebracht wird.
6. Verfahreh wie in irgendeinem der vorhergehenden Ansprüche 3 bis 5 definiert, bei dem des weiteren Durchkontaktöffnungen (20; 44) durch das isolierende Abdeckelement hindurch erzeugt und die Öffnungen mit einem Metall gefüllt werden, womit die Metallbahnen kontaktiert werden.
7. Verfahren wie in irgendeinem der vorhergehenden Ansprüche 3 bis 6 definiert, wobei die Zugriffsöffnungen durch Aufbringen eines isolierenden Materials in die Zugriffsöffnungen versiegelt werden.
8. Verfahren wie in Anspruch 7 definiert, wobei in dem Zwischenraum während des Schritts des Aufbringens des isolierenden Materials in den Zugriffsöffnungen ein Vakuum erzeugt wird.
9. VLSI- oder ULSI-Struktur, mit einem dielektrischen Basiselement (10, 30),
einer Mehrzahl von mit Abstand voneinander angeordneten leitenden Metallbahnen (12; 31, 32), die auf den Basiselementen gebildet sind und sich von diesen aus nach oben erstrecken;
einem dielektrischen Abdeckelement (16, 42), das auf das Basiselement geschichtet ist und wenigstens teilweise von den Metallbahnen getragen ist,
wobei das Abdeckelement, das Basiselement und die Metallbahnen eine Mehrzahl von Zwischenräumen zwischen denselben definieren,
wobei jeder der Zwischenräume eine Dielektrizitätskonstante von kleiner als 2,0 aufweist.
10. Struktur wie in Anspruch 9 definiert, wobei das Abdeckelement direkt auf den Metallbahnen getragen ist.
11. Struktur wie in Anspruch 9 oder 10 definiert, wobei eine Mehrzahl von isolierenden Stützen (40) auf den Metallbahnen ausgebildet ist und das Abdeckelement auf den isolierenden Stützen getragen ist.
12. Struktur wie in irgendeinem der vorhergehenden Ansprüche 9 bis 11 definiert, weiter gekennzeichnet durch Metalldurchkontakte (44), die sich durch das Andeckelement hindurch erstrecken und die Metallbahnen kontaktieren.
13. Struktur wie in irgendeinem der vorhergehenden Ansprüche 9 bis 12 definiert, weiter gekennzeichnet durch Zugriffsöffnungen (22, 46) in dem Abdeckelement, wobei die Zugriffsöffnungen mit einem isolierenden Material versiegelt sind.
DE68924468T 1988-12-16 1989-11-08 Verfahren und Struktur zur Herstellung einer Isolierung aus VLSI- und ULSI-Schaltungen. Expired - Fee Related DE68924468T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/286,443 US4987101A (en) 1988-12-16 1988-12-16 Method for providing improved insulation in VLSI and ULSI circuits

Publications (2)

Publication Number Publication Date
DE68924468D1 DE68924468D1 (de) 1995-11-09
DE68924468T2 true DE68924468T2 (de) 1996-05-30

Family

ID=23098630

Family Applications (1)

Application Number Title Priority Date Filing Date
DE68924468T Expired - Fee Related DE68924468T2 (de) 1988-12-16 1989-11-08 Verfahren und Struktur zur Herstellung einer Isolierung aus VLSI- und ULSI-Schaltungen.

Country Status (4)

Country Link
US (2) US4987101A (de)
EP (1) EP0373360B1 (de)
JP (1) JPH0685415B2 (de)
DE (1) DE68924468T2 (de)

Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2247986A (en) * 1990-09-12 1992-03-18 Marconi Gec Ltd Reducing interconnection capacitance in integrated circuits
JP3074713B2 (ja) * 1990-09-18 2000-08-07 日本電気株式会社 半導体装置の製造方法
GB2248072B (en) * 1990-09-22 1994-03-09 Gec Ferranti Defence Syst A method of fabricating coaxial cable components and coaxial cable components fabricated thereby
JP3019884B2 (ja) * 1991-09-05 2000-03-13 松下電器産業株式会社 半導体装置およびその製造方法
US5335200A (en) * 1993-01-05 1994-08-02 Texas Instruments Incorporated High voltage negative charge pump with low voltage CMOS transistors
US5486493A (en) * 1994-02-25 1996-01-23 Jeng; Shin-Puu Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators
US5641711A (en) * 1994-04-28 1997-06-24 Texas Instruments Incorporated Low dielectric constant insulation in VLSI applications
US5470802A (en) * 1994-05-20 1995-11-28 Texas Instruments Incorporated Method of making a semiconductor device using a low dielectric constant material
US5488015A (en) 1994-05-20 1996-01-30 Texas Instruments Incorporated Method of making an interconnect structure with an integrated low density dielectric
US5461003A (en) * 1994-05-27 1995-10-24 Texas Instruments Incorporated Multilevel interconnect structure with air gaps formed between metal leads
EP0689246B1 (de) * 1994-05-27 2003-08-27 Texas Instruments Incorporated Verbesserungen in Bezug auf Halbleitervorrichtungen
US5432128A (en) * 1994-05-27 1995-07-11 Texas Instruments Incorporated Reliability enhancement of aluminum interconnects by reacting aluminum leads with a strengthening gas
US5407860A (en) * 1994-05-27 1995-04-18 Texas Instruments Incorporated Method of forming air gap dielectric spaces between semiconductor leads
US5476817A (en) * 1994-05-31 1995-12-19 Texas Instruments Incorporated Method of making reliable metal leads in high speed LSI semiconductors using both dummy leads and thermoconductive layers
US5510293A (en) * 1994-05-31 1996-04-23 Texas Instruments Incorporated Method of making reliable metal leads in high speed LSI semiconductors using thermoconductive layers
JPH0845936A (ja) * 1994-05-31 1996-02-16 Texas Instr Inc <Ti> ダミーリードを用いた高速lsi半導体装置およびその信頼性改善方法
US5494858A (en) 1994-06-07 1996-02-27 Texas Instruments Incorporated Method for forming porous composites as a low dielectric constant layer with varying porosity distribution electronics applications
US5504042A (en) * 1994-06-23 1996-04-02 Texas Instruments Incorporated Porous dielectric material with improved pore surface properties for electronics applications
US5625232A (en) * 1994-07-15 1997-04-29 Texas Instruments Incorporated Reliability of metal leads in high speed LSI semiconductors using dummy vias
US5472913A (en) * 1994-08-05 1995-12-05 Texas Instruments Incorporated Method of fabricating porous dielectric material with a passivation layer for electronics applications
US5525857A (en) * 1994-08-19 1996-06-11 Texas Instruments Inc. Low density, high porosity material as gate dielectric for field emission device
DE4441898C1 (de) * 1994-11-24 1996-04-04 Siemens Ag Verfahren zur Herstellung eines Halbleiterbauelementes
US5670828A (en) * 1995-02-21 1997-09-23 Advanced Micro Devices, Inc. Tunneling technology for reducing intra-conductive layer capacitance
JP2809131B2 (ja) * 1995-05-11 1998-10-08 日本電気株式会社 半導体装置の製造方法
US5599745A (en) * 1995-06-07 1997-02-04 Micron Technology, Inc. Method to provide a void between adjacent conducting lines in a semiconductor device
US5759911A (en) * 1995-08-22 1998-06-02 International Business Machines Corporation Self-aligned metallurgy
US6319852B1 (en) 1995-11-16 2001-11-20 Texas Instruments Incorporated Nanoporous dielectric thin film formation using a post-deposition catalyst
US6380105B1 (en) 1996-11-14 2002-04-30 Texas Instruments Incorporated Low volatility solvent-based method for forming thin film nanoporous aerogels on semiconductor substrates
US5807607A (en) * 1995-11-16 1998-09-15 Texas Instruments Incorporated Polyol-based method for forming thin film aerogels on semiconductor substrates
US6130152A (en) 1995-11-16 2000-10-10 Texas Instruments Incorporated Aerogel thin film formation from multi-solvent systems
US5908318A (en) * 1995-12-08 1999-06-01 Advanced Micro Devices, Inc. Method of forming low capacitance interconnect structures on semiconductor substrates
JP3887035B2 (ja) * 1995-12-28 2007-02-28 株式会社東芝 半導体装置の製造方法
US6136212A (en) * 1996-08-12 2000-10-24 The Regents Of The University Of Michigan Polymer-based micromachining for microfluidic devices
US5880018A (en) * 1996-10-07 1999-03-09 Motorola Inc. Method for manufacturing a low dielectric constant inter-level integrated circuit structure
US6576848B1 (en) 1996-11-22 2003-06-10 International Business Machines Corporation Integrated circuit chip wiring structure with crossover capability and method of manufacturing the same
US5818110A (en) * 1996-11-22 1998-10-06 International Business Machines Corporation Integrated circuit chip wiring structure with crossover capability and method of manufacturing the same
US6576976B2 (en) 1997-01-03 2003-06-10 Integrated Device Technology, Inc. Semiconductor integrated circuit with an insulation structure having reduced permittivity
WO1998032169A1 (en) 1997-01-21 1998-07-23 The B.F. Goodrich Company Fabrication of a semiconductor device with air gaps for ultra-low capacitance interconnections
JP2962272B2 (ja) * 1997-04-18 1999-10-12 日本電気株式会社 半導体装置の製造方法
US5801092A (en) * 1997-09-04 1998-09-01 Ayers; Michael R. Method of making two-component nanospheres and their use as a low dielectric constant material for semiconductor devices
US5965465A (en) * 1997-09-18 1999-10-12 International Business Machines Corporation Etching of silicon nitride
US6150282A (en) * 1997-11-13 2000-11-21 International Business Machines Corporation Selective removal of etching residues
US6033996A (en) * 1997-11-13 2000-03-07 International Business Machines Corporation Process for removing etching residues, etching mask and silicon nitride and/or silicon dioxide
US7211496B1 (en) * 1998-04-22 2007-05-01 International Business Machines Corporation Freestanding multiplayer IC wiring structure
US6097092A (en) 1998-04-22 2000-08-01 International Business Machines Corporation Freestanding multilayer IC wiring structure
RU2195050C2 (ru) * 1998-06-05 2002-12-20 Джорджиэ Тек Рисеч Копэрейшн Способ получения пористой изоляционной композиции (варианты), композиция, используемая для получения пористого изоляционного материала (варианты), и полупроводниковое устройство
US6200891B1 (en) 1998-08-13 2001-03-13 International Business Machines Corporation Removal of dielectric oxides
US6117796A (en) * 1998-08-13 2000-09-12 International Business Machines Corporation Removal of silicon oxide
US6710538B1 (en) * 1998-08-26 2004-03-23 Micron Technology, Inc. Field emission display having reduced power requirements and method
US6614097B1 (en) 1998-09-30 2003-09-02 Lsi Logic Corporation Method for composing a dielectric layer within an interconnect structure of a multilayer semiconductor device
US6090724A (en) * 1998-12-15 2000-07-18 Lsi Logic Corporation Method for composing a thermally conductive thin film having a low dielectric property
US6071805A (en) * 1999-01-25 2000-06-06 Chartered Semiconductor Manufacturing, Ltd. Air gap formation for high speed IC processing
US6511859B1 (en) 1999-03-12 2003-01-28 California Institute Of Technology IC-compatible parylene MEMS technology and its application in integrated sensors
US6498031B1 (en) 1999-05-28 2002-12-24 Oxidor Corporation, Inc. Column reactor for testing and evaluating refractory ores
US6277766B1 (en) 2000-02-03 2001-08-21 Michael Raymond Ayers Method of making fullerene-decorated nanoparticles and their use as a low dielectric constant material for semiconductor devices
US6329062B1 (en) 2000-02-29 2001-12-11 Novellus Systems, Inc. Dielectric layer including silicalite crystals and binder and method for producing same for microelectronic circuits
US6319858B1 (en) * 2000-07-11 2001-11-20 Nano-Architect Research Corporation Methods for reducing a dielectric constant of a dielectric film and for forming a low dielectric constant porous film
TWI226103B (en) * 2000-08-31 2005-01-01 Georgia Tech Res Inst Fabrication of semiconductor devices with air gaps for ultra low capacitance interconnections and methods of making same
JP3600544B2 (ja) * 2001-03-30 2004-12-15 ユーディナデバイス株式会社 半導体装置の製造方法
DE10144847A1 (de) * 2001-09-12 2003-03-27 Infineon Technologies Ag Verfahren zur Herstellung einer Membran
DE10200869A1 (de) 2002-01-11 2003-07-31 Infineon Technologies Ag Verfahren zum Erzeugen einer Schutzabdeckung für ein Bauelement
EP1493183B1 (de) * 2002-04-02 2012-12-05 Dow Global Technologies LLC Prozess zur herstellung luftlückenhaltiger halbleitender bauelemente und resultierendes halbleiterbauelement
US6753250B1 (en) * 2002-06-12 2004-06-22 Novellus Systems, Inc. Method of fabricating low dielectric constant dielectric films
EP1398831A3 (de) * 2002-09-13 2008-02-20 Shipley Co. L.L.C. Bildung von Luftspalten
US20040075159A1 (en) * 2002-10-17 2004-04-22 Nantero, Inc. Nanoscopic tunnel
US20040077107A1 (en) * 2002-10-17 2004-04-22 Nantero, Inc. Method of making nanoscopic tunnel
US20040087162A1 (en) * 2002-10-17 2004-05-06 Nantero, Inc. Metal sacrificial layer
US7585785B2 (en) * 2003-02-05 2009-09-08 Dow Global Technologies Sacrificial benzocyclobutene copolymers for making air gap semiconductor devices
WO2004073018A2 (en) * 2003-02-05 2004-08-26 Dow Global Technologies Inc. Sacrificial benzocyclobutene/norbornene polymers for making air gaps within semiconductor devices
DE10316776B4 (de) * 2003-04-11 2005-03-17 Infineon Technologies Ag Verfahren zum Erzeugen einer Schutzabdeckung für ein Bauelement
DE10316777B4 (de) * 2003-04-11 2005-11-24 Infineon Technologies Ag Verfahren zum Erzeugen einer Schutzabdeckung für ein Bauelement
US6875685B1 (en) 2003-10-24 2005-04-05 International Business Machines Corporation Method of forming gas dielectric with support structure
TWI292933B (en) * 2004-03-17 2008-01-21 Imec Inter Uni Micro Electr Method of manufacturing a semiconductor device having damascene structures with air gaps
DE102005004376A1 (de) * 2005-01-31 2006-08-10 Infineon Technologies Ag Halbeiterspeichereinrichtung und Verfahren zu deren Herstellung
US7531209B2 (en) * 2005-02-24 2009-05-12 Michael Raymond Ayers Porous films and bodies with enhanced mechanical strength
US7919188B2 (en) 2006-05-31 2011-04-05 Roskilde Semiconductor Llc Linked periodic networks of alternating carbon and inorganic clusters for use as low dielectric constant materials
US7883742B2 (en) * 2006-05-31 2011-02-08 Roskilde Semiconductor Llc Porous materials derived from polymer composites
US7875315B2 (en) * 2006-05-31 2011-01-25 Roskilde Semiconductor Llc Porous inorganic solids for use as low dielectric constant materials
WO2007143028A2 (en) * 2006-05-31 2007-12-13 Roskilde Semiconductor Llc Low dielectric constant materials prepared from soluble fullerene clusters
JP4691152B2 (ja) 2008-03-31 2011-06-01 株式会社東芝 半導体装置およびその製造方法
JP2009267347A (ja) * 2008-03-31 2009-11-12 Toshiba Corp 半導体装置およびその製造方法
US7541277B1 (en) 2008-04-30 2009-06-02 International Business Machines Corporation Stress relaxation, selective nitride phase removal
US8779592B2 (en) * 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
ES2566146T3 (es) 2013-07-16 2016-04-11 Sia Latima Virus de ARN oncolítico genéticamente estable, método de fabricación y uso del mismo
CN109935549B (zh) * 2019-03-21 2021-05-18 长江存储科技有限责任公司 金属互连线的形成方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1439712A1 (de) * 1964-08-08 1968-11-28 Telefunken Patent Verfahren zur Herstellung isolierter einkristalliner Bereiche mit geringer Nebenschlusskapazitaet im Halbleiterkoerper einer mikrominiaturisierten Schaltungsanordnung auf Festkoerperbasis
US3925880A (en) * 1971-04-29 1975-12-16 Signetics Corp Semiconductor assembly with beam lead construction and method
JPS4834686A (de) * 1971-09-09 1973-05-21
JPS5220230B2 (de) * 1973-06-22 1977-06-02
US3932226A (en) * 1974-12-06 1976-01-13 Rca Corporation Method of electrically interconnecting semiconductor elements
US4289846A (en) * 1979-12-28 1981-09-15 General Electric Company Process for forming low-reactance interconnections on semiconductors
US4379307A (en) * 1980-06-16 1983-04-05 Rockwell International Corporation Integrated circuit chip transmission line
US4975762A (en) * 1981-06-11 1990-12-04 General Electric Ceramics, Inc. Alpha-particle-emitting ceramic composite cover
JPS60223145A (ja) * 1984-04-20 1985-11-07 Hitachi Ltd 半導体装置
JPS62177943A (ja) * 1986-01-31 1987-08-04 Nec Corp 多層配線構造の製造方法
JPS62181446A (ja) * 1986-02-04 1987-08-08 Mitsubishi Electric Corp 半導体装置の製造方法
GB2198611B (en) * 1986-12-13 1990-04-04 Spectrol Reliance Ltd Method of forming a sealed diaphragm on a substrate
JPS63179548A (ja) * 1987-01-21 1988-07-23 Mitsubishi Electric Corp 半導体集積回路装置の配線構造
JP2615608B2 (ja) * 1987-04-07 1997-06-04 日本電気株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US4987101A (en) 1991-01-22
EP0373360A2 (de) 1990-06-20
EP0373360B1 (de) 1995-10-04
JPH0685415B2 (ja) 1994-10-26
US5144411A (en) 1992-09-01
DE68924468D1 (de) 1995-11-09
EP0373360A3 (de) 1991-02-27
JPH02218150A (ja) 1990-08-30

Similar Documents

Publication Publication Date Title
DE68924468T2 (de) Verfahren und Struktur zur Herstellung einer Isolierung aus VLSI- und ULSI-Schaltungen.
DE69033615T2 (de) Ätzen von Kontaktlöchern in einer dielektrischen Doppelschicht mit einer einzigen Ätzkammer
DE69025300T2 (de) Integrierte Schaltung mit einer planarisierten dielektrischen Schicht
DE69323628T2 (de) Chip-verbindung mit gasdurchlässiger ätzsperrschicht
DE69623679T2 (de) Verfahren zur Herstellung einer Grabenstruktur für die Isolation in einer integrierten Schaltung
DE69531244T2 (de) Vereinfachter doppel-damaszenen prozess für die herstellung einer mehrlagen-metallisierung und einer verbindungsstruktur
DE60129566T2 (de) Verfahren zur selektiven ätzung von oxidschichten
DE4310955C2 (de) Verfahren zum Bearbeiten eines Halbleiterwafers
DE68925892T2 (de) Mehrstufig planarisierte chemische Abscheidung aus der Gasphase
DE69211093T2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit selbstjustierten Kontakten zwischen eng beabstandeten Strukturen
EP0111086A2 (de) Verfahren zum Herstellen von Strukturen mit Abmessungen im Submikrometerbereich und die Anwendung dieses Verfahrens zur Herstellung einer tiefen dielektrischen Isolation mit Submikrometerbreite in einem Siliciumkörper
EP0094528A2 (de) Verfahren zum Herstellen von Strukturen von aus Metallsilizid und Polysilizium bestehenden Doppelschichten auf integrierte Halbleiterschaltungen enthaltenden Substraten durch reaktives Ionenätzen
DE69932472T2 (de) Halbleiter-Schmelzsicherung
DE10030308A1 (de) Verfahren zur Herstellung eines Kontaktstifts und eines Halbleiterbauelementes
DE10244570B4 (de) Liner-Schicht mit geringer Stufenüberdeckung zur Verbesserung des Kontaktwiderstands bei W-Kontakten
DE10245179A1 (de) Leitungen auf mehreren Ebenen mit reduziertem Rasterabstand
DE69015564T2 (de) Vollverdiefte verbindungsstruktur mit titanium/wolfram und selektivem cvd-wolfram.
DE69228099T2 (de) Verfahren zur Herstellung von Sacklöchern und hergestellte Struktur
DE19929239A1 (de) Verfahren zur Herstellung von Halbleitern
DE69218069T2 (de) Verfahren zur Herstellung eines planarisierten Halbleiterbauelementes
DE69535488T2 (de) Verfahren zur Isolierung von Leitungen unter Verwendung von Materialien mit niedriger dielektrischer Konstante und damit hergestellte Strukturen
DE69030709T2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE69326269T2 (de) Herstellungsverfahren von Kontaktöffnungen in integrierten Schaltungen
DE69004932T2 (de) Verfahren zur Herstellung breiter mit Dielektrikum gefüllter Isolationsgraben für Halbleiteranordnungen.
US6008121A (en) Etching high aspect contact holes in solid state devices

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee