JPS63179548A - 半導体集積回路装置の配線構造 - Google Patents
半導体集積回路装置の配線構造Info
- Publication number
- JPS63179548A JPS63179548A JP1281787A JP1281787A JPS63179548A JP S63179548 A JPS63179548 A JP S63179548A JP 1281787 A JP1281787 A JP 1281787A JP 1281787 A JP1281787 A JP 1281787A JP S63179548 A JPS63179548 A JP S63179548A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- wiring
- film
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 239000004020 conductor Substances 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 230000007423 decrease Effects 0.000 abstract description 7
- 239000000758 substrate Substances 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 4
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 10
- 238000009413 insulation Methods 0.000 description 7
- 239000012528 membrane Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
こ・の発明は、半導体集積回路装置に関し、特に配線構
造に関するものである。
造に関するものである。
第２図（ａ）、 （ｂ）は従来の半導体集積回路装置に
おける配線構造を示す断面図であって、第２図（ａ）は
一層配線構造を示し、第２図（ｂ）は二層構造を示す。
おける配線構造を示す断面図であって、第２図（ａ）は
一層配線構造を示し、第２図（ｂ）は二層構造を示す。
同図において、１は基板、２は基板１の表面に形成され
た絶縁膜、３ａ〜３Ｃは絶縁膜２の上に形成された配線
膜である。そして、この配線膜３ａ〜３Ｃは、ＣＶ Ｄ
（Ｃｈｅ＋＋＋１ｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法またはＰ Ｖ Ｄ （Ｐｈｙｓｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により導電膜
を形成した後、写真製版技術とエツチング法を利用して
、選択的にパターンニングを行った状態を示す。４は絶
縁膜であって、第２図（ａ）ではパッシベーション膜、
第２図（ロ）では相関絶縁膜となる。また、第２図（ｂ
）における６は二層目の配線膜である。
た絶縁膜、３ａ〜３Ｃは絶縁膜２の上に形成された配線
膜である。そして、この配線膜３ａ〜３Ｃは、ＣＶ Ｄ
（Ｃｈｅ＋＋＋１ｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法またはＰ Ｖ Ｄ （Ｐｈｙｓｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により導電膜
を形成した後、写真製版技術とエツチング法を利用して
、選択的にパターンニングを行った状態を示す。４は絶
縁膜であって、第２図（ａ）ではパッシベーション膜、
第２図（ロ）では相関絶縁膜となる。また、第２図（ｂ
）における６は二層目の配線膜である。
このように構成された半導体集積回路装置においては、
パターンニングされた配線膜３および６は絶縁膜２およ
び４によって互いに絶縁されており、特に第２図（ａ）
における絶縁膜４は表面保護の目的も兼ねている。特に
、多層配線構造とする場合に、第３図に示すように眉間
絶縁膜４の平坦性が悪いと、その段差部Ａにおける配線
膜６の被着率が悪化して断線等が生ずることから、この
部分における配線膜の信頼性が大幅に低下する。このた
めに、多層配線構造においては第２図（ｂ）に示したよ
うに、絶縁膜の平坦化が行われている。
パターンニングされた配線膜３および６は絶縁膜２およ
び４によって互いに絶縁されており、特に第２図（ａ）
における絶縁膜４は表面保護の目的も兼ねている。特に
、多層配線構造とする場合に、第３図に示すように眉間
絶縁膜４の平坦性が悪いと、その段差部Ａにおける配線
膜６の被着率が悪化して断線等が生ずることから、この
部分における配線膜の信頼性が大幅に低下する。このた
めに、多層配線構造においては第２図（ｂ）に示したよ
うに、絶縁膜の平坦化が行われている。
従来の半導体集積回路装置における配線構造は以上のよ
うに構成されているので、配線間隔の減少に伴って、ま
た多層配線構造をとるために眉間絶縁膜の表面を平坦化
することによる配線膜の直上に位置する絶縁膜の膜圧減
少に伴って、配線膜間の容量が増大することから、配線
間における電気信号の混信（クロストーク）および容量
抵抗（Ｃ−Ｒ）結合による電気信号の伝達遅延が生じて
しまう。また、絶縁膜が有する応力に起因して配線に断
線が生ずる等の種々問題点があった。
うに構成されているので、配線間隔の減少に伴って、ま
た多層配線構造をとるために眉間絶縁膜の表面を平坦化
することによる配線膜の直上に位置する絶縁膜の膜圧減
少に伴って、配線膜間の容量が増大することから、配線
間における電気信号の混信（クロストーク）および容量
抵抗（Ｃ−Ｒ）結合による電気信号の伝達遅延が生じて
しまう。また、絶縁膜が有する応力に起因して配線に断
線が生ずる等の種々問題点があった。
この発明は以上のような問題点を解消するためになされ
たものであって、配線間容量および絶縁膜の応力を低減
することによって、電気信号の混信および伝達遅延を少
なくするとともに、断線が生じない信頼性の高い配線構
造を得ることを目的とするものである。
たものであって、配線間容量および絶縁膜の応力を低減
することによって、電気信号の混信および伝達遅延を少
なくするとともに、断線が生じない信頼性の高い配線構
造を得ることを目的とするものである。
この発明に係る半導体集積回路装置の配線構造は、配線
股間の電気的絶縁を絶縁膜に空洞を加えて行うものであ
る。
股間の電気的絶縁を絶縁膜に空洞を加えて行うものであ
る。
この発明における半導体集積回路装置の配線構造は、配
線膜間の絶縁を絶縁膜に加えて空洞で行うものであるこ
とから、配線間容量を下げると共に、空洞を形成するこ
とによって絶縁膜が保有する応力が低下するために、配
線膜の断線が防止されることになる。
線膜間の絶縁を絶縁膜に加えて空洞で行うものであるこ
とから、配線間容量を下げると共に、空洞を形成するこ
とによって絶縁膜が保有する応力が低下するために、配
線膜の断線が防止されることになる。
以下、この発明の一実施例を図について説明する。第１
図（ａ）において、５．ａ、５ｂは配線膜３ａ〜３０間
に位置する絶縁膜４中に、絶縁性の一向上と絶縁膜４が
保有する応力を取り除くために形成された略配線膜の厚
みと同等の高さを有する空洞であって、この空洞５の底
部は基板１０表面に形成されている絶縁膜２に接してい
る。
図（ａ）において、５．ａ、５ｂは配線膜３ａ〜３０間
に位置する絶縁膜４中に、絶縁性の一向上と絶縁膜４が
保有する応力を取り除くために形成された略配線膜の厚
みと同等の高さを有する空洞であって、この空洞５の底
部は基板１０表面に形成されている絶縁膜２に接してい
る。
第１図（ロ）は多層構造に適用したものであって、導電
膜３と二層目の配線膜６との間に位置する絶縁膜４の内
部に、略配線膜３の幅に一致する空洞５を設けて、配線
膜３，６間の絶縁性向上と絶縁膜４が保有する応力を除
去するものである。
膜３と二層目の配線膜６との間に位置する絶縁膜４の内
部に、略配線膜３の幅に一致する空洞５を設けて、配線
膜３，６間の絶縁性向上と絶縁膜４が保有する応力を除
去するものである。
第１図（Ｃ）は第１図（ａ）における空洞５ａ、５ｂの
底部を絶縁膜２に接しさせたのに対し、この底部を絶縁
膜２から浮かしたものである。
底部を絶縁膜２に接しさせたのに対し、この底部を絶縁
膜２から浮かしたものである。
第１図（司は配線膜３ａ〜３０間に位置する絶縁膜４を
全て除去することによって、該部分を全て空洞５ａ〜５
ｄとしたものである。
全て除去することによって、該部分を全て空洞５ａ〜５
ｄとしたものである。
第１図（ｅ）は多層構造に適用したものであって、導電
膜３と二層目の配線膜６との間に位置する絶縁膜４を全
て除去して、この部分を全て空洞５としたものである。
膜３と二層目の配線膜６との間に位置する絶縁膜４を全
て除去して、この部分を全て空洞５としたものである。
６ａ、６ｂは二層目の配線膜を示す。
第１図（ｆ）は配線膜３ａ、３ｂの周囲に位置する絶縁
膜４の内部に、配線膜３ａ、３ｂを取り囲むように空洞
５を設けることによって、絶縁膜４を絶縁膜４ａと絶縁
膜４ｂに分割して二重構造としたものである。
膜４の内部に、配線膜３ａ、３ｂを取り囲むように空洞
５を設けることによって、絶縁膜４を絶縁膜４ａと絶縁
膜４ｂに分割して二重構造としたものである。
第１図（樽は配線膜３ａ〜３０間に位置する絶縁膜４ａ
の内部に、配線膜３ａ、３ｃの側面のみに接する空洞５
ａ、５ｂを設けたものであって、配線膜３ａ〜３０間の
絶縁Ｍ２に接する部分には、絶縁膜４ｂ、４ｃが残され
ている。
の内部に、配線膜３ａ、３ｃの側面のみに接する空洞５
ａ、５ｂを設けたものであって、配線膜３ａ〜３０間の
絶縁Ｍ２に接する部分には、絶縁膜４ｂ、４ｃが残され
ている。
半導体集積回路装置における配線間の静電容量は、配線
形状および配線間隔等にも依存するが、基本的には絶縁
膜材料が有する誘電率に大きく左右される。そして、半
導体集積回路装置は微細化と共に配線ピッチが狭くなり
、かつ配線自由度を向上させるために多層化が進んでい
る。ここで、多層配線構造においては、下地絶縁膜の平
坦性が配線の信頼性およびパターンニング性の向上に大
きく寄与する。
形状および配線間隔等にも依存するが、基本的には絶縁
膜材料が有する誘電率に大きく左右される。そして、半
導体集積回路装置は微細化と共に配線ピッチが狭くなり
、かつ配線自由度を向上させるために多層化が進んでい
る。ここで、多層配線構造においては、下地絶縁膜の平
坦性が配線の信頼性およびパターンニング性の向上に大
きく寄与する。
しかしながら、平坦化と共に配線のような凸部上の絶縁
膜はその膜圧が薄くなる傾向に進む。また、配線間容量
は配線数および層数の増加と共に複雑なマトリックスで
表されることになるが、基本的には平行平板近似のＣ＝
εε。Ｓ／ｌを拡張したものとなる。従って、容量を減
らすためには、配線の表面積Ｓを下げること、絶縁膜の
膜厚ｔを厚くすること、絶縁膜の比誘電率ε（ε。は真
空中の誘電率）を小さくすれば良いことになる。
膜はその膜圧が薄くなる傾向に進む。また、配線間容量
は配線数および層数の増加と共に複雑なマトリックスで
表されることになるが、基本的には平行平板近似のＣ＝
εε。Ｓ／ｌを拡張したものとなる。従って、容量を減
らすためには、配線の表面積Ｓを下げること、絶縁膜の
膜厚ｔを厚くすること、絶縁膜の比誘電率ε（ε。は真
空中の誘電率）を小さくすれば良いことになる。
ここで、表面積Ｓは配線抵抗、電流容量および信幀性上
から下限があり、また絶縁膜の膜厚しは先に述べたよう
に、平坦化およびコンタクトホールを形成する場合の加
工性上から、あまり厚くすることは出来ない。従って、
絶縁膜の比誘電率εを下げる方法が最後に残るが、従来
広く使用されているＳｔ Ｏ，の比誘電率εは３．５〜
４であり、Ｓ＋ｚＮ４の比誘電率εは７〜１０であり、
Ａ ｌ ２０、の比誘電率εは７〜９である。なお、ポ
リイミド系樹脂では比誘電率εが３以下のものもあるが
、比誘電率εが１のものは存在しない。
から下限があり、また絶縁膜の膜厚しは先に述べたよう
に、平坦化およびコンタクトホールを形成する場合の加
工性上から、あまり厚くすることは出来ない。従って、
絶縁膜の比誘電率εを下げる方法が最後に残るが、従来
広く使用されているＳｔ Ｏ，の比誘電率εは３．５〜
４であり、Ｓ＋ｚＮ４の比誘電率εは７〜１０であり、
Ａ ｌ ２０、の比誘電率εは７〜９である。なお、ポ
リイミド系樹脂では比誘電率εが３以下のものもあるが
、比誘電率εが１のものは存在しない。
一方、ガスの場合には、−気圧以下ではＡｒ 。
Ｏｚ 、Ｈｚ 、 Ｎ！ 、 Ｃｏｔ 、 Ｈｅの比誘
電率εがほとんど１であり、減圧状態になればますます
１に近くなる。
電率εがほとんど１であり、減圧状態になればますます
１に近くなる。
半導体集積回路装置の製造工程において、絶縁膜の形成
プロセスでは、条件を制御すれば空洞の形成と膜の堆積
を自由に行うことが出来る。一般に良く用いられるＣＶ
Ｄ法やスパッタリング法では、減圧下での処理プロセス
であるために、形成された空洞中には、プロセスガスや
その分解生成ガスが含まれるが、これは減圧状態である
。従って、平行平板近似で電極間が絶縁膜−空洞−絶縁
膜の場合、 １ ／ Ｃ＝ ２ ／ ＣＩ＋ １ ／ Ｃｚ（但し
、ＣＩは絶縁膜による容量、Ｃｔは空洞による容Ｉ）と
なり、これらを整理すると、Ｃ＝Ｃ，・Ｃｔ ／ （２
Ｃｒ ＋Ｃｔ ）となる。この結果、空洞の形成により
、絶縁層のみの場合に較べて、配線間の容量が下がり、
信号の混信や信号の伝送遅延が大幅に改善される。また
、絶縁膜には形成条件にも影響するが、かなりの応力が
存在する。特に配線膜がアルミ合金から成る場合には、
絶縁膜の応力が原因となって、配線膜の一部が欠損した
り、著しい場合には断線となってしまう。これに対して
、空洞部よ配線膜が保有する応力を緩和する効果を示し
、配線の信頼性向上にも寄与する。
プロセスでは、条件を制御すれば空洞の形成と膜の堆積
を自由に行うことが出来る。一般に良く用いられるＣＶ
Ｄ法やスパッタリング法では、減圧下での処理プロセス
であるために、形成された空洞中には、プロセスガスや
その分解生成ガスが含まれるが、これは減圧状態である
。従って、平行平板近似で電極間が絶縁膜−空洞−絶縁
膜の場合、 １ ／ Ｃ＝ ２ ／ ＣＩ＋ １ ／ Ｃｚ（但し
、ＣＩは絶縁膜による容量、Ｃｔは空洞による容Ｉ）と
なり、これらを整理すると、Ｃ＝Ｃ，・Ｃｔ ／ （２
Ｃｒ ＋Ｃｔ ）となる。この結果、空洞の形成により
、絶縁層のみの場合に較べて、配線間の容量が下がり、
信号の混信や信号の伝送遅延が大幅に改善される。また
、絶縁膜には形成条件にも影響するが、かなりの応力が
存在する。特に配線膜がアルミ合金から成る場合には、
絶縁膜の応力が原因となって、配線膜の一部が欠損した
り、著しい場合には断線となってしまう。これに対して
、空洞部よ配線膜が保有する応力を緩和する効果を示し
、配線の信頼性向上にも寄与する。
なお、上記実施例においては、配線間についてのみ説明
したが、不純物拡散層間および不純物拡散層と配線間の
場合にも適用しても良いことば言うまでもない。また、
導体としては、多結晶シリコン、金属、不純物拡散層の
いずれか又はこれらの積層構造の使用が可能である。更
に、絶縁膜としては、シリコン酸化膜、シリコン窒化膜
、シリコンオキシナイトライド膜、金属酸化膜、有機絶
縁膜等の使用が可能である。
したが、不純物拡散層間および不純物拡散層と配線間の
場合にも適用しても良いことば言うまでもない。また、
導体としては、多結晶シリコン、金属、不純物拡散層の
いずれか又はこれらの積層構造の使用が可能である。更
に、絶縁膜としては、シリコン酸化膜、シリコン窒化膜
、シリコンオキシナイトライド膜、金属酸化膜、有機絶
縁膜等の使用が可能である。
以上説明したように、この発明による半導体集積回路装
置の配線構造によれば、絶縁膜中に空洞部分を形成した
ものであるために、導体層間の容量低下と絶縁膜が保有
する応力の緩和が可能になり、これに伴って信号の混信
および遅延が防止されるとともに、信頼性の高い良好な
配線構造が得られる等の効果がある。
置の配線構造によれば、絶縁膜中に空洞部分を形成した
ものであるために、導体層間の容量低下と絶縁膜が保有
する応力の緩和が可能になり、これに伴って信号の混信
および遅延が防止されるとともに、信頼性の高い良好な
配線構造が得られる等の効果がある。
第１図（ａ）はこの発明の一実施例による半導体集積回
路装置の配線構造を示す断面図、第１図（ｂ）〜第１図
（８）はこの発明の他の実施例による半導体集積回路装
置の配線構造を示す断面図、第２図（ａ）。 第２図（ハ）および第３図は従来の半導体集積回路装置
の配線構造を示す断面図である。 ■は基板、２は絶縁膜、３は配線膜、４は絶縁膜、５は
空洞、６は配線膜。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄 （外２名）才 ｌ 図 ｅ
ａン ２７ 図（〆〕 才２図（４） 才２図（り 乙 手続補正書（自発） 昭和 ％２ 嘔 ３１Ｂ １、事件の表示 特願昭 ６２−１２８１７ 号
２、発明の名称 半導体集積回路装置の配線構造 ３、補正をする者 ５、補正の対象 （１）明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書の第３頁第１行目に「ＶａｐｅｒＪとある
を、ｒＶａｐｏｒＪと補正する。 （２）同第４頁５行目に「膜圧減少に伴って、」とある
を、「膜厚減少に伴って、」と補正する。 （３）同第４頁第１０行目に「断線が生ずる等の」とあ
るを、「断線や欠損が生ずる等の」と補正する。 （４）同第４頁第１４行目〜１５行目に「断線が生じな
い」とあるを、「断線や欠損が生じない」と補正する。 （５）同第５頁第６行目〜７行目に［断線が防止されろ
ことになる。」とあるを、［断線や欠損が防止されるこ
とになる。」と補正する。 （６）同第５頁第１１行目〜１２行目に「絶縁性の向上
と」とあるを、「配線間容量の低減と」と補正する。 （７）同第５頁第１９行目に「絶縁性向上と」とあるを
、「配線間容量の低減と」と補正する。
路装置の配線構造を示す断面図、第１図（ｂ）〜第１図
（８）はこの発明の他の実施例による半導体集積回路装
置の配線構造を示す断面図、第２図（ａ）。 第２図（ハ）および第３図は従来の半導体集積回路装置
の配線構造を示す断面図である。 ■は基板、２は絶縁膜、３は配線膜、４は絶縁膜、５は
空洞、６は配線膜。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄 （外２名）才 ｌ 図 ｅ
ａン ２７ 図（〆〕 才２図（４） 才２図（り 乙 手続補正書（自発） 昭和 ％２ 嘔 ３１Ｂ １、事件の表示 特願昭 ６２−１２８１７ 号
２、発明の名称 半導体集積回路装置の配線構造 ３、補正をする者 ５、補正の対象 （１）明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書の第３頁第１行目に「ＶａｐｅｒＪとある
を、ｒＶａｐｏｒＪと補正する。 （２）同第４頁５行目に「膜圧減少に伴って、」とある
を、「膜厚減少に伴って、」と補正する。 （３）同第４頁第１０行目に「断線が生ずる等の」とあ
るを、「断線や欠損が生ずる等の」と補正する。 （４）同第４頁第１４行目〜１５行目に「断線が生じな
い」とあるを、「断線や欠損が生じない」と補正する。 （５）同第５頁第６行目〜７行目に［断線が防止されろ
ことになる。」とあるを、［断線や欠損が防止されるこ
とになる。」と補正する。 （６）同第５頁第１１行目〜１２行目に「絶縁性の向上
と」とあるを、「配線間容量の低減と」と補正する。 （７）同第５頁第１９行目に「絶縁性向上と」とあるを
、「配線間容量の低減と」と補正する。
Claims (6)
- （１）導体間が絶縁膜によって埋められることにより電
気的に絶縁された半導体集積回路装置において、前記導
体間の絶縁膜部分に空洞が形成されていることを特徴と
する半導体集積回路装置の配線構造。 - （２）空洞内には、任意の圧力を有する気体が満たされ
ていることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置の配線構造。 - （３）隣接する導体間の空洞は、一種類または二種類の
絶縁膜によって囲まれていることを特徴とする特許請求
の範囲第１項記載の半導体集積回路装置の配線構造。 - （４）隣接する導体間の空洞は、導体膜および絶縁膜に
よって囲まれていることを特徴とする特許請求の範囲第
１項記載の半導体集積回路装置の配線構造。 - （５）導体は、多結晶シリコン、金属、不純物拡散層の
いずれか又はこれらの積層構造からなることを特徴とす
る特許請求の範囲第１項記載の半導体集積回路装置の配
線構造。 - （６）絶縁膜として、シリコン酸化膜、シリコン窒化膜
、シリコンオキシナイトライド膜、金属酸化膜、有機絶
縁膜のいずれかからなることを特徴とする特許請求の範
囲第１項記載の半導体集積回路装置の配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281787A JPS63179548A (ja) | 1987-01-21 | 1987-01-21 | 半導体集積回路装置の配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281787A JPS63179548A (ja) | 1987-01-21 | 1987-01-21 | 半導体集積回路装置の配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63179548A true JPS63179548A (ja) | 1988-07-23 |
Family
ID=11815937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1281787A Pending JPS63179548A (ja) | 1987-01-21 | 1987-01-21 | 半導体集積回路装置の配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63179548A (ja) |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02218150A (ja) * | 1988-12-16 | 1990-08-30 | Internatl Business Mach Corp <Ibm> | 一対の重畳した部材の間に電気的絶縁媒体を設ける方法及び設けた構造体 |
| US5001079A (en) * | 1988-06-29 | 1991-03-19 | Laarhoven Josephus M F G Van | Method of manufacturing a semiconductor device by forming insulating side walls with voids below overhangs |
| JPH03156929A (ja) * | 1989-11-14 | 1991-07-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5444015A (en) * | 1992-12-15 | 1995-08-22 | International Business Machines Corporation | Larce scale IC personalization method employing air dielectric structure for extended conductors |
| US5486493A (en) * | 1994-02-25 | 1996-01-23 | Jeng; Shin-Puu | Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators |
| US5548159A (en) * | 1994-05-27 | 1996-08-20 | Texas Instruments Incorporated | Porous insulator for line-to-line capacitance reduction |
| US5661049A (en) * | 1994-02-14 | 1997-08-26 | United Microelectronics Corporation | Stress relaxation in dielectric before metallization |
| US5668398A (en) * | 1994-05-27 | 1997-09-16 | Texas Instruments Incorporated | Multilevel interconnect structure with air gaps formed between metal leads |
| US5751066A (en) * | 1994-05-27 | 1998-05-12 | Texas Instruments Incorporated | Structure with selective gap fill of submicron interconnects |
| US5759913A (en) * | 1996-06-05 | 1998-06-02 | Advanced Micro Devices, Inc. | Method of formation of an air gap within a semiconductor dielectric by solvent desorption |
| US5786624A (en) * | 1994-06-07 | 1998-07-28 | Texas Instruments Incorporated | Dual masking for selective gap fill of submicron interconnects |
| US5818111A (en) * | 1997-03-21 | 1998-10-06 | Texas Instruments Incorporated | Low capacitance interconnect structures in integrated circuits using a stack of low dielectric materials |
| US5837618A (en) * | 1995-06-07 | 1998-11-17 | Advanced Micro Devices, Inc. | Uniform nonconformal deposition for forming low dielectric constant insulation between certain conductive lines |
| US5869379A (en) * | 1997-12-08 | 1999-02-09 | Advanced Micro Devices, Inc. | Method of forming air gap spacer for high performance MOSFETS' |
| US5953626A (en) * | 1996-06-05 | 1999-09-14 | Advanced Micro Devices, Inc. | Dissolvable dielectric method |
| US6054769A (en) * | 1997-01-17 | 2000-04-25 | Texas Instruments Incorporated | Low capacitance interconnect structures in integrated circuits having an adhesion and protective overlayer for low dielectric materials |
| US6160316A (en) * | 1998-03-04 | 2000-12-12 | Advanced Micro Devices, Inc. | Integrated circuit utilizing an air gap to reduce capacitance between adjacent metal linewidths |
| US6208015B1 (en) | 1996-06-05 | 2001-03-27 | Advanced Micro Devices, Inc. | Interlevel dielectric with air gaps to lessen capacitive coupling |
| US6376330B1 (en) | 1996-06-05 | 2002-04-23 | Advanced Micro Devices, Inc. | Dielectric having an air gap formed between closely spaced interconnect lines |
| US6495917B1 (en) * | 2000-03-17 | 2002-12-17 | International Business Machines Corporation | Method and structure of column interconnect |
| US7557029B2 (en) | 2002-11-15 | 2009-07-07 | Sharp Kabushiki Kaisha | Semiconductor device and fabrication process thereof |
-
1987
- 1987-01-21 JP JP1281787A patent/JPS63179548A/ja active Pending
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5001079A (en) * | 1988-06-29 | 1991-03-19 | Laarhoven Josephus M F G Van | Method of manufacturing a semiconductor device by forming insulating side walls with voids below overhangs |
| JPH02218150A (ja) * | 1988-12-16 | 1990-08-30 | Internatl Business Mach Corp <Ibm> | 一対の重畳した部材の間に電気的絶縁媒体を設ける方法及び設けた構造体 |
| JPH03156929A (ja) * | 1989-11-14 | 1991-07-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5530290A (en) * | 1992-12-15 | 1996-06-25 | International Business Machines Corporation | Large scale IC personalization method employing air dielectric structure for extended conductor |
| US5444015A (en) * | 1992-12-15 | 1995-08-22 | International Business Machines Corporation | Larce scale IC personalization method employing air dielectric structure for extended conductors |
| US5661049A (en) * | 1994-02-14 | 1997-08-26 | United Microelectronics Corporation | Stress relaxation in dielectric before metallization |
| US5591677A (en) * | 1994-02-25 | 1997-01-07 | Texas Instruments Incorporated | Planarizeed multi-level interconnect scheme with embedded low-dielectric constant insulators |
| US5616959A (en) * | 1994-02-25 | 1997-04-01 | Texas Instruments Incorporated | Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators |
| US5486493A (en) * | 1994-02-25 | 1996-01-23 | Jeng; Shin-Puu | Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators |
| US5548159A (en) * | 1994-05-27 | 1996-08-20 | Texas Instruments Incorporated | Porous insulator for line-to-line capacitance reduction |
| US5668398A (en) * | 1994-05-27 | 1997-09-16 | Texas Instruments Incorporated | Multilevel interconnect structure with air gaps formed between metal leads |
| US5751066A (en) * | 1994-05-27 | 1998-05-12 | Texas Instruments Incorporated | Structure with selective gap fill of submicron interconnects |
| US5936295A (en) * | 1994-05-27 | 1999-08-10 | Texas Instruments Incorporated | Multilevel interconnect structure with air gaps formed between metal leads |
| US5786624A (en) * | 1994-06-07 | 1998-07-28 | Texas Instruments Incorporated | Dual masking for selective gap fill of submicron interconnects |
| US5837618A (en) * | 1995-06-07 | 1998-11-17 | Advanced Micro Devices, Inc. | Uniform nonconformal deposition for forming low dielectric constant insulation between certain conductive lines |
| US5759913A (en) * | 1996-06-05 | 1998-06-02 | Advanced Micro Devices, Inc. | Method of formation of an air gap within a semiconductor dielectric by solvent desorption |
| US5953626A (en) * | 1996-06-05 | 1999-09-14 | Advanced Micro Devices, Inc. | Dissolvable dielectric method |
| US6091149A (en) * | 1996-06-05 | 2000-07-18 | Advanced Micro Devices, Inc. | Dissolvable dielectric method and structure |
| US6208015B1 (en) | 1996-06-05 | 2001-03-27 | Advanced Micro Devices, Inc. | Interlevel dielectric with air gaps to lessen capacitive coupling |
| US6376330B1 (en) | 1996-06-05 | 2002-04-23 | Advanced Micro Devices, Inc. | Dielectric having an air gap formed between closely spaced interconnect lines |
| US6054769A (en) * | 1997-01-17 | 2000-04-25 | Texas Instruments Incorporated | Low capacitance interconnect structures in integrated circuits having an adhesion and protective overlayer for low dielectric materials |
| US5818111A (en) * | 1997-03-21 | 1998-10-06 | Texas Instruments Incorporated | Low capacitance interconnect structures in integrated circuits using a stack of low dielectric materials |
| US5869379A (en) * | 1997-12-08 | 1999-02-09 | Advanced Micro Devices, Inc. | Method of forming air gap spacer for high performance MOSFETS' |
| US5959337A (en) * | 1997-12-08 | 1999-09-28 | Advanced Micro Devices, Inc. | Air gap spacer formation for high performance MOSFETs |
| US6160316A (en) * | 1998-03-04 | 2000-12-12 | Advanced Micro Devices, Inc. | Integrated circuit utilizing an air gap to reduce capacitance between adjacent metal linewidths |
| US6495917B1 (en) * | 2000-03-17 | 2002-12-17 | International Business Machines Corporation | Method and structure of column interconnect |
| US7557029B2 (en) | 2002-11-15 | 2009-07-07 | Sharp Kabushiki Kaisha | Semiconductor device and fabrication process thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63179548A (ja) | 半導体集積回路装置の配線構造 | |
| US10102972B2 (en) | Method of forming capacitor structure | |
| KR100400031B1 (ko) | 반도체 소자의 콘택 플러그 및 그 형성 방법 | |
| JP2004516679A5 (ja) | ||
| US8946908B2 (en) | Dual-metal self-aligned wires and vias | |
| JPH08162528A (ja) | 半導体装置の層間絶縁膜構造 | |
| US20060258111A1 (en) | Process for producing an integrated circuit comprising a capacitor | |
| JPH10209375A (ja) | 半導体素子の薄膜キャパシタ製造方法 | |
| US6566752B2 (en) | Bonding pad and method for manufacturing it | |
| US6391713B1 (en) | Method for forming a dual damascene structure having capacitors | |
| KR100652298B1 (ko) | 반도체 소자의 ｍｉｍ 캐패시터 제조 방법 | |
| TW444346B (en) | Semiconductor device and manufacture thereof | |
| JP2002064140A (ja) | 半導体装置およびその製造方法 | |
| JP2004071705A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2008016464A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US6146987A (en) | Method for forming a contact plug over an underlying metal line using an etching stop layer | |
| JP2933766B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0689893A (ja) | 半導体装置 | |
| JP4165202B2 (ja) | 半導体装置およびその製造方法 | |
| JPH05275551A (ja) | 多層配線構造 | |
| JP2797929B2 (ja) | 半導体装置 | |
| JPH0254951A (ja) | 半導体装置 | |
| KR20000000882A (ko) | 반도체 소자의 텅스텐 플러그 형성방법 | |
| JPH03104140A (ja) | 半導体装置 | |
| CN115988868A (zh) | 半导体结构及半导体结构的处理方法 |