[go: up one dir, main page]

DE68923629T2 - MIS Bauelement mit zusätzlichem Gate. - Google Patents

MIS Bauelement mit zusätzlichem Gate.

Info

Publication number
DE68923629T2
DE68923629T2 DE68923629T DE68923629T DE68923629T2 DE 68923629 T2 DE68923629 T2 DE 68923629T2 DE 68923629 T DE68923629 T DE 68923629T DE 68923629 T DE68923629 T DE 68923629T DE 68923629 T2 DE68923629 T2 DE 68923629T2
Authority
DE
Germany
Prior art keywords
gate
mosfet
side wall
semiconductor
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE68923629T
Other languages
English (en)
Other versions
DE68923629D1 (de
Inventor
Masataka Minami
Takahiro Nagano
Youkou Wakui
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of DE68923629D1 publication Critical patent/DE68923629D1/de
Publication of DE68923629T2 publication Critical patent/DE68923629T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/605—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having significant overlap between the lightly-doped extensions and the gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/605—Source, drain, or gate electrodes for FETs comprising highly resistive materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

    Technischer Hintergrund
  • Die vorliegende Erfindung betrifft ein Halbleiter-Bauelement mit MIS- oder MCS-Aufbau, wie etwa einen auf einem Halbleitersubstrat gebildeten MOSFET o. dgl., insbesondere
  • ein
  • besonders zuverlässiges derartiges Halbleiter-Bauelement.
  • Durch den Fortschrift der Feinbearbeitungstechnologie für Halbleiter-Bauelemente wie MOSFETs u. dgl. ist in letzter Zeit die Gate-Länge von Halbleiter-Bauelementen stark verringert worden, wodurch der Integrationsgrad und die Leistungsfähigkeit einer mit einem solchen MOSFET aufgebauten integrierten Halbleiter-Schaltung stark erhöht werden kann. Durch die Verkürzung des Gate entstehen jedoch diverse Probleme. Diese umfassen z.B. eine Verringerung der Zuverlässigkeit bzw. eine Verschlechterung o. dgl., die durch einen Heiße Ladungsträger-Effekt (hot carrier effect) verursacht wird, eine Verringerung der Durchbruchsspannung zwischen Source und Drain, einen Kurzkanaleffekt u. dgl.. Diese sind sehr nachteilig bei MOSFETs mit einer Gatelänge von 2 um oder weniger. Das Problem der Verschlechterung durch Heiße-Ladungsträger- Effekt tritt insbesondere bei n-Kanal-MOSFETs auf, und es wird im folgenden mit Bezug auf einen n-Kanal-MOSFET als Beispiel beschrieben.
  • Die am besten bekannte herkömmliche Technologie, mit der das Problem der Verschlechterung des MOSFETs durch den Heiße Ladungsträger-Effekt gelöst werden soll, ist ein MOSFET mit LDD (lightly doped drain)-Aufbau. Diese Technologie wurde bei der National Convention of the Institute of Electronics and Communication Engineers of Japan, 1978 (Artikel Nr. 270 des National Convention Report, April 1987) vorgeschlagen.
  • Patent abstracts of Japan, Band 11, Nr. 296, (2843) [E-568] und JP-A-62 156 783 offenbaren ein LDD-MOSFET-Bauelement mit einer Gate-Elektrode und Seitenwand-Abstandsstücken aus dotiertem polykristallinem Silizium, wobei die Abstandsstücke vom Substrat und dem Gate durch einen Isolatorfilm getrennt und isoliert und mit dem Drain-Bereich bzw. dem Source- Bereich verbunden sind.
  • Figur 1 zeigt schematisch den Aufbau eines MOSFETs in herkömmlicher Technologie, mit einem p-leitenden Substrat 1, einem Gate-Oxidfilm 2, einem Gate 3, einer niedrig dotierten n-leitenden Schicht 4, einer Seitenwand 5, einer Source- oder Drain-Diffussionsschicht 6, einem Passivierungsfilm 7 und Source- bzw. Drain-Elektrode 8.
  • Der MOSFET mit LDD-Aufbau (nachfolgend als LDD-MOSFET bezeichnet) ist dadurch gekennzeichnet, daß eine Abstandsschicht aus einer niedrig dotierten n-leitenden Schicht 4 zwischen der Source Diffussionsschicht 6 oder der Drain-Diffussionsschicht 6 und einem auf der unteren Schicht des Gate 3 gebildeten Kanal vorgesehen ist. Der LDD-MOSFET wird hergestellt, indem eine hochdotierte n-leitende Schicht hergestellt wird, indem Ionen implantiert werden, um die niedrig dotierte n-leitende Schicht 4 zu bilden, wobei das Gate 3, das auf dem sich auf dem p-leitenden Substrat 1 erstreckenden Gate-Oxidfilm 2 vorgesehen ist, als Maske verwendet wird, und dann Tonen für die Source- und Drain-Diffussionsschichten 6 implantiert werden, nachdem die Seitenwand 5 durch einen Silizium-Oxidfilm gebildet worden ist.
  • Da beim LDD-MOSFET die Einführung der niedrig dotierten n- leitenden Schicht 4 eine Abschwächung des elektrischen Feldeffektes im Kanalbereich in der Nähe des Drain und eine Verringerung der Dicke der sichvom Drain aus in Richtung des Kanalbereiches erstreckenden Verarmungsschicht ermöglicht, wird der Heiße-Ladungsträger-Effekt vermieden, die Durchbruchspannung zwischen Source und Drain wird erhöht und der Kurzkanaleffekt wird vermieden.
  • Insbesondere erfährt der LDD-MOSFET eine geringere Verschlechterung durch den Heiße-Ladungsträger-Effekt, so daß eine höhere Zuverlässigkeit (Vermeidung von Störungen) bei einem MOSFET mit kürzerer Gate-Länge erreicht werden kann.
  • Der LDD-MOSFET nach herkömmlicher Technologie hat jedoch den Nachteil, daß wenn er mit einem kürzeren Gate versehen wird, dieses einer starken Verschlechterung durch heiße Ladungsträger unterliegt, so daß die Zuverlässigkeit nicht aufrecht erhalten werden kann. Es werden einige Modelle für den von den heißen Ladungsträgern verursachten Verschlechterungsmechanismus vorgeschlagen, und ein für den LDD-MOSFET charakteristischer Verschlechterungsmechanismus wird hier mit Bezug auf die Zeichnungen beschrieben.
  • Figuren 2A und 2B sind Diagramme zur Erläuterung des Verschlechterungsmechanismus des LDD-MOSFETs, wobei die Bezugszeichen 9, 10 und 12 jeweils Elektronen bezeichnen und das Bezugszeichen 11 ein Loch bezeichnet. Gleiche Bezugszeichen wie in Figur 1 bezeichnen gleiche oder entsprechende Teile.
  • Am Drain-Ende des MOSFETs besteht ein starkes elektrisches Feld, und wie in Figur 2A gezeigt, wird ein Elektron-Loch- Paar, bestehend aus dem Elektron 10 und dem Loch 11 durch das dort beschleunigte Elektron 9 erzeugt, das Elektron überquert die Potentialschwelle des Gate-Oxidfilms 2, dringt, wie in Figur 2B gezeigt, in die Seitenwand 5 vor und wird dort eingefangen. Die Seitenwand 5 wird durch das eingefangene Elektron 12 negativ geladen, und die Zahl der Elektronen in der niedrig dotierten n-leitenden Schicht 4 in der Nähe des Gate- Oxidfilms 2, das heißt in der Nähe der Substratoberfläche, wird verringert, so daß der Widerstand dieses Bereiches zunimmt. Dadurch bekommt der LDD-MOSFET nach herkömmlicher Technologie das Problem, daß bei kürzerer Gate-Länge die erreichbare Zuverlässigkeit für heiße Ladungsträger beschränkt ist und daß, wenn das Gate eine bestimmte Länge (0,5 um) oder darunter hat, der LDD-MOSFET nicht zuverlässig arbeiten kann.
  • Wie in der japanischen Patentschrift Nr. 62-156873 gezeigt, gibt es ein Verfahren, um ein Abstandsstück (eine Seitenwand), die von einer Gate-Elektrode isoliert und getrennt ist, mit Source- und Drain-Bereichen zu verbinden, um so das Problem der heißen Ladungsträger zu lösen, doch wird durch dieses Verfahren die Kapazität zwischen Gate und Source oder zwischen Gate und Drain erhöht und die Schaltgeschwindigkeit verringert.
  • Ferner gibt es, wie die japanische Patentschrift 62-122273 zeigt, ein Verfahren, eine Gate-Elektrode und eine leitfähige Seitenwand strukturell oder elektrisch einteilig zu bilden, doch erhöht dieses Verfahren die Schaltverzögerung.
    • Kurzbeschreibung der Erfindung.
  • Aufgabe der vorliegenden Erfindung ist, ein MOSFET-Halbleiterbauelement mit im Vergleich zu einem MOSFET nach herkömmlicher Technologie verbesserter Widerstandsfähigkeit gegen heiße Ladungsträger bei gleichbleibend hoher Schaltgeschwindigkeit anzugeben.
  • Die Erfindung löst die Aufgabe durch die Merkmale des Anspruchs 1.
    • Kurzbeschreibung der Zeichnungen
  • Die obige und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden nachfolgend mit Bezug auf die begleitenden Ansprüche und Zeichnungen beschrieben, bei denen in allen Ansichten der Erfindung gleiche Bezugs Zeichen benutzt werden, um entsprechende Teile zu bezeichnen. Es zeigen:
  • Figur 1 einen Querschnitt durch den Aufbau eines MOSFETs in herkömmlicher Technologie;
  • Figuren 2A und 2B Querschnitte durch ein Bauelement, an denen der Verschlechterungsmechanismus eines LDD-MOSFETs erläutert wird;
  • Figur 3 einen Querschnitt durch den Aufbau eines MOSFETs nach einer Ausgestaltung der vorliegenden Erfindung;
  • Figur 4 eine schematische Darstellung zur Erläuterung des Betriebes der vorliegenden Erfindung.
    • Genaue Beschreibung der bevorzugten Ausgestaltung
  • Die vorliegende Erfindung wird nun mit Bezug auf die Zeichnungen genauer beschrieben. Erfindungsgemäß ist eine Seitenwand einer Gate-Elektrode eines MOSFETs leitfähig ausgebildet und ist mit der Gate-Elektrode über ein Widerstandselement verbunden, so daß in die Seitenwand eingedrungene Elektronen über das Widerstandselement und die Gate-Elektrode entladen werden können. Wenn der Widerstand des Widerstandselementes auf einen passenden Wert, hier 1x10³ Ohm bis 1x10¹² Ohm, gesetzt wird, tritt fast keine Wirkung durch parasitäre Kapazität auf, die zwischen der Seitenwand und einem Abstandsbereich (niedrig dotiertem Bereich) auf, der einen Teil der Drain-Diffussionsschicht bildet. Wenn genauer gesagt der Widerstand des Widerstandselementes oberhalb eines bestimmten Wertes festgelegt wird und die Zeitkonstante des Widerstandes und dieser Parasitärkapazität länger als ein tatsächlicher Betriebszyklus des MOSFETs festgelegt wird, kann eine durch die Parasitärkapazität verursachte Verzögerung des Schaltungsbetriebes vernachlässigt werden. Elektronen als heiße Ladungsträger werden nur injiziert, wenn das Potential des Gates auf hohem Niveau ist, und wenn der Zeitraum lang ist, nimmt die Menge der in die Seitenwand eingedrungenen Elektronen zu. Da jedoch die Seitenwand leitfähig ausgebildet und mit dem Gate über das Widerstandselement verbunden ist, werden die eingedrungenen Elektronen allmählich vom Gate absorbiert und nicht in der Seitenwand gesammelt, so daß keine Verschlechterung, etwa durch eine Abnahme der Leitfähigkeit des Kanales des LDD-MOSFETs o. dgl., verursacht wird.
  • Figur 3 ist ein Schema des Aufbaus eines MOSFETs als Ausgestaltung eines Halbleiter-Bauelementes gemäß der vorliegenden Erfindung und Figur 4 ist ein Schema zur Erläuterung eines Mechanismus, mit dem durch die vorliegende Erfindung die Verschlechterung verringert werden kann. Bezugszeichen 13 bezeichnet ein Widerstandselement, 51 eine Seitenwand, andere Bezugszeichen entsprechen denen des in Figur 1 gezeigten MOSFETs in herkömmlicher Technologie.
  • Wie der herkömmmliche MOSFET umfaßt der MOSFET nach der vorliegenden Erfindung ein Gate 3, Source- und Drain- Diffussionsschichten 6 (2x10²&sup0; cm&supmin;³), elnen Abstandsbereich aus einer niedrig dotierten n-leitenden Schicht 4 (1x10¹&sup8; cm&supmin;³) und die Seitenwand 51, wie in Figur 3 gezeigt. Der MOSFET unterscheidet sich vom LDD-MOSFET in herkömmlicher Technologie dadurch, daß die Seitenwand 51 eine bestimmte Leitfähigkeit ( den gleichen Wert wie die Gate-Elektrode) besitzt und daß das Widerstandselement zwischen der Seitenwand 51 und dem Gate 3 gebildet ist. Der Widerstand des Widerstandselementes ist auf einen Wert von 1x10³ bis 1x10¹² Ohm gesetzt, sein Material ist ein Siliziumoxidfilm, Siliziumnitrid oder nicht dotiertes Polysilizium mit einer Dicke von einigen bis einigen 10 Å. N- leitend dotiertes Polysilizium o. dgl. kann als Material für die Seitenwand 51 verwendet werden. Die Seitenwand kann auch p-leitend sein.
  • Der Aufbau des MOSFETS nach dieser Ausgestaltung kann z.B. wie folgt erzeugt werden. Zuerst werden Ionen implantiert (Phosphor-Dosis 1x10¹³ cm&supmin;² bei 50 keV), wobei als Maske das Gate 3 verwendet wird, das auf einem sich auf einem p-leitenden Substrat 1 erstreckenden Gate-Oxidfilm 2 vorgesehen ist, um eine niedrig dotierte n-leitende Schicht 4 (Konzentration: 1x10¹&sup8; cm&supmin;³) zu bilden. Das Gate 3 wird gebildet aus sogenanntem Polyzid, das aus Polysilizium oder Polysilizium mit zusätzlicher Silizid-Schicht besteht. Anschließend wird die Oberfläche des Gate 3 oxydiert und mit einem Siliziumoxidfilm in einer Dicke von mehreren Å bis mehreren 10 Å versehen, um das Widerstandselement 13 zu bilden. Alternativ kann die Oberfläche des Gate 3 auch durch chemische Gasphasenreaktion mit einem Siliziumoxidfilm oder einem Siliziumnitridfilm versehen werden. Nachdem anschließend intrinsisch oder durch n- Dotierung leitendes Polysilizium durch chemische Gasphasenreaktion abgeschieden worden ist, wird anisotropes Ätzen, wie etwa RIE-Ätzen o. dgl. durchgeführt, um die Seitenwand 51 an einer Seitenwand des Gate 3 zu bilden. Anschließend wird eine Ionenimplantation mit n-leitenden Verunreinigungen (Dosis 5x10¹&sup5; cm&supmin;³) mit einem selbstjustierenden System durchgeführt, bei dem das Gate 3 und die Seitenwand 51 als Masken verwendet werden, um Source- und Diffussionsschichten zu bilden. Dabei wird auch eine Ionenimplantation mit n-leitenden Verunreinigungen (Konzentration: 2x10²&sup0; cm&supmin;³) an der Seitenwand 51 durchgeführt, so daß die Seitenwand 51 einen niedrigen Widerstand (denselben Wert wie die Gate-Elektrode) erhält. Durch diese Prozesse wird der MOSFET nach dieser Ausgestaltung hergestellt.
  • Da wie oben beschrieben beim MOSFET nach dieser Erfindung die Seitenwand 51 leitfähig und mit dem Gate 3 über das Widerstandselement 13 verbunden ist, werden in die Seitenwand 51 eingedrungene Elektronen extern über das Widerstandselement 13 und das Gate 3 entladen. Der Grund dafür, daß das Widerstandselement 13 einen Widerstand von 1x10³ Ohm bis 1x10¹² Ohm hat, ist der, daß die Wirkung der zwischen der Seitenwand 51 und der niedrig dotierten n-leitenden Schicht 4 vorhandenen Parasitärkapazität auf den Betrieb des Bauelements (die Verringerung der Schaltgeschwindigkeit) unterdrückt werden soll, damit die Seitenwand 51 nicht als Gate wirkt. Genauer gesagt ist, wie in Figur 4 gezeigt, wenn R&sub1; der Widerstand des Widerstandselementes 13 und C&sub1; die Parasitärkapazität ist, das Gate 3 mit der niedrig dotierten n-leitenden Schicht 4 durch eine Reihenschaltung des Widerstandes R&sub1; und der Parasitärkapazität C&sub1; verbunden. Wenn der Widerstand des Widerstandselementes 13 so gewählt ist, daß die Zeitkonstante des Widerstandes R&sub1; und der Parasitärkapazität C&sub1; größer als ein tatsächlicher Betriebszyklus des MOSFETs ist (ein oder zwei Größenordnungen länger als der Zyklus), so kann die Verzögerung des Schaltungsbetriebes vernachlässigt werden. Da außerdem die in die Seitenwand 51 eingedrungenen Elektronen nicht in der Seitenwand 51 gespeichert werden und über den Widerstand R&sub1; entladen werden, tritt keine Verschlechterung, wie etwa eine Verringerung von gm, auf.
  • Obwohl die vorliegende Erfindung oben am Beispiel eines n- Kanal-MOSFET beschrieben wurde, kann sie auch auf ein p- Kanal-MOSFET angewandt werden, indem die Leitfähigkeitstypen der Dotierungen vertauscht werden.
  • Da die Seitenwand 51 leitfähig ist, kann sie als Gate-Elektrode mit dazwischenliegendem Passivierungsfilm aufgefaßt werden, und diese Ausgestaltung der vorliegenden Erfindung kann angesehen werden als erste, zweite und dritte Gate- Elektroden umfassend (wobei erste und dritte Gate-Elektrode durch die Seitenwand 51 gebildet sind), und erste und dritte Elektrode sind mit der zweiten Gate-Elektrode jeweils über das Widerstandselement verbunden.
  • Da wie oben beschrieben die vorliegende Erfindung einen einfachen Aufbau hat, bei dem das Widerstandselement 13 zwischen dem auf dem niedrig dotierten (1x10¹&sup8; cm&supmin;³) Bereich gebildeten (auch als leitfähige Seitenwand bezeichneten) leitfähigen Teil 51 angeordnet ist, ist sie leicht auszuführen.
  • Außerdem kann ein MOSFET mit einem kurzen Kanal von 0,5 um Länge oder weniger geschaffen werden, ohne die Versorgungspannung (z.B. von 5 V auf 3 V) zu verringern oder die Schaltungseigenschaften zu beeinträchtigen.
  • Gemäß der vorliegenden Erfindung ist, wie unten beschrieben, die Seitenwand eines LDD-MOSFET mit einer bestimmten Leitfähigkeit versehen, und die Seitenwand ist mit dem Gate über ein Widerstandsteil verbunden, um in die Seitenwand eingedrungene heiße Ladungsträger zu entladen, wodurch eine Zunahme des Widerstandes einer zwischen Drain-Diffussionsschicht und Kanalbereich angeordneten niedrig dotierten Schicht beschränkt werden kann. Dadurch kann ein zuverlässiger MOSFET mit kurzem Kanal geschaffen werden, dessen Eigenschaften sich auch bei langem Gebrauch nicht verschlechtern.

Claims (4)

1. Halbleiter-Bauelement mit:
zwei Dotierungsbereichen (6) eines ersten Leitfähigkeitstyps, die in einem Halbleiterbereich (1) eines zweiten, dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps gebildet sind,
einer Gate-Elektrode (3), die auf einem Gate-Isolatorfilm über wenigstens einem Bereich zwischen zwei Dotierungsbereichen (6) auf einer Hauptoberfläche des Halbleiterbereiches (1) gebildet ist,
wobei jeder der zwei Dotierungsbereiche (6) einen Bereich (4) mit vorgegebener niedriger Dotierungskonzentration in der Nähe der Gate-Elektrode (3) hat und ein leitfähiges Teil (51) am Gate-Isolatorfilm (2) über dem Bereich (4) mit der vorgegebenen niedrigen Dotierungskonzentration vorgesehen ist,
dadurch gekennzeichnet, daß
das leitfähige Teil (51) mit der Gate-Elektrode (3) über einen Widerstand (R1, 13) mit einem vorgegebenen Widerstandswert von 1x10³ Ohm bis 1x10¹² Ohm verbunden ist.
2. Halbleiter-Bauelement nach Anspruch 1, bei dem das leitfähige Teil (51) und die Gate-Elektrode (3) aus dem gleichen Material gebildet sind.
3. Halbleiter-Bauelement nach Anspruch 1, bei dem das leitfähige Teil aus einem polykristallinen Halbleiter gebildet ist.
4. Halbleiter-Bauelement nach einem der Ansprüche 1, 2 und 3, bei dem der Widerstand (R1, 13) aus einem Halbleiteroxyd gebildet ist.
DE68923629T 1988-02-12 1989-02-13 MIS Bauelement mit zusätzlichem Gate. Expired - Fee Related DE68923629T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63028680A JP2667857B2 (ja) 1988-02-12 1988-02-12 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
DE68923629D1 DE68923629D1 (de) 1995-09-07
DE68923629T2 true DE68923629T2 (de) 1996-03-21

Family

ID=12255212

Family Applications (1)

Application Number Title Priority Date Filing Date
DE68923629T Expired - Fee Related DE68923629T2 (de) 1988-02-12 1989-02-13 MIS Bauelement mit zusätzlichem Gate.

Country Status (5)

Country Link
US (1) US5132758A (de)
EP (1) EP0329047B1 (de)
JP (1) JP2667857B2 (de)
KR (1) KR0135607B1 (de)
DE (1) DE68923629T2 (de)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0834313B2 (ja) * 1989-10-09 1996-03-29 株式会社東芝 半導体装置及びその製造方法
JP2652108B2 (ja) * 1991-09-05 1997-09-10 三菱電機株式会社 電界効果トランジスタおよびその製造方法
WO1993009567A1 (en) * 1991-10-31 1993-05-13 Vlsi Technology, Inc. Auxiliary gate lightly doped drain (agldd) structure with dielectric sidewalls
JPH0697192A (ja) * 1992-07-29 1994-04-08 Kawasaki Steel Corp 半導体装置及びその製造方法
US6008544A (en) * 1992-12-08 1999-12-28 Fujitsu Limited Semiconductor device and manufacturing method of the semiconductor device
KR960002100B1 (ko) * 1993-03-27 1996-02-10 삼성전자주식회사 전하결합소자형 이미지센서
KR960006004A (ko) * 1994-07-25 1996-02-23 김주용 반도체 소자 및 그 제조방법
US5747852A (en) * 1995-05-26 1998-05-05 Advanced Micro Devices, Inc. LDD MOS transistor with improved uniformity and controllability of alignment
US5817032A (en) 1996-05-14 1998-10-06 Biopath Automation Llc. Means and method for harvesting and handling tissue samples for biopsy analysis
JPH10144918A (ja) * 1996-11-11 1998-05-29 Toshiba Corp 半導体装置及びその製造方法
US6262451B1 (en) 1997-03-13 2001-07-17 Motorola, Inc. Electrode structure for transistors, non-volatile memories and the like
KR100569716B1 (ko) * 1998-08-21 2006-08-11 삼성전자주식회사 액정 표시 장치의 박막 트랜지스터 구조
US20070166834A1 (en) * 1998-10-05 2007-07-19 Biopath Automation, L.L.C. Apparatus and method for harvesting and handling tissue samples for biopsy analysis
DE10047168A1 (de) 2000-09-22 2002-04-18 Eupec Gmbh & Co Kg Steuerbares Halbleiterbauelement
US6727534B1 (en) * 2001-12-20 2004-04-27 Advanced Micro Devices, Inc. Electrically programmed MOS transistor source/drain series resistance
AU2002341872B2 (en) * 2002-09-26 2008-08-21 Biopath Automation, L.L.C. Cassette and embedding assembly, staging devices, and methods for handling tissue samples
US7179424B2 (en) 2002-09-26 2007-02-20 Biopath Automation, L.L.C. Cassette for handling and holding tissue samples during processing, embedding and microtome procedures, and methods therefor
EP2998721A1 (de) * 2002-09-26 2016-03-23 BioPath Automation, L.L.C. Vorrichtung und verfahren zur automatischen handhabung und einbettung von gewebeproben
US6710416B1 (en) * 2003-05-16 2004-03-23 Agere Systems Inc. Split-gate metal-oxide-semiconductor device
US20070116612A1 (en) * 2005-11-02 2007-05-24 Biopath Automation, L.L.C. Prefix tissue cassette
EP2091440B1 (de) * 2006-12-12 2020-04-22 BioPath Automation, L.L.C. Biopsieträger mit auswählbarem elastischem zellmaterial
CA2748542A1 (en) * 2008-12-30 2010-07-08 Biopath Automation, L.L.C. Systems and methods for processing tissue samples for histopathology
EP2389116B1 (de) 2009-01-22 2017-11-08 BioPath Automation, L.L.C. Mikrotom-sezierbarer biopsieträger zur ausrichtung von gewebeproben

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2011178B (en) * 1977-12-15 1982-03-17 Philips Electronic Associated Fieldeffect devices
JPS5552262A (en) * 1978-10-12 1980-04-16 Fujitsu Ltd Mos semiconductor device
JPS5961182A (ja) * 1982-09-30 1984-04-07 Toshiba Corp 半導体装置の製造方法
JPS59231864A (ja) * 1983-06-15 1984-12-26 Hitachi Ltd 半導体装置
US4502202A (en) * 1983-06-17 1985-03-05 Texas Instruments Incorporated Method for fabricating overlaid device in stacked CMOS
EP0240781A3 (de) * 1986-04-08 1989-12-06 Siemens Aktiengesellschaft Verfahren zum Herstellen von Flankenmaskierschichten an den Gate-Elektroden von MOS-Transistoren mit schwach-dotierten Drain-Anschlussgebieten
JPS62248256A (ja) * 1986-04-21 1987-10-29 Nec Corp 半導体装置
JPS63177471A (ja) * 1987-01-16 1988-07-21 Mitsubishi Electric Corp Ｍｏｓ形半導体装置

Also Published As

Publication number Publication date
KR0135607B1 (ko) 1998-04-22
EP0329047A3 (en) 1990-10-10
JPH01205470A (ja) 1989-08-17
EP0329047B1 (de) 1995-08-02
US5132758A (en) 1992-07-21
KR890013796A (ko) 1989-09-26
EP0329047A2 (de) 1989-08-23
DE68923629D1 (de) 1995-09-07
JP2667857B2 (ja) 1997-10-27

Similar Documents

Publication Publication Date Title
DE68923629T2 (de) MIS Bauelement mit zusätzlichem Gate.
DE69119820T2 (de) Halbleiteranordnung mit verringten zeitabhängigen dielektrischen Fehlern
DE2853736C2 (de) Feldeffektanordnung
DE3122768C2 (de)
DE69609313T2 (de) Halbleiterfeldeffektanordnung mit einer sige schicht
DE3500528C2 (de) Verfahren zur Bildung eines Paares komplementärer MOS-Transistoren
DE2706623C2 (de)
DE3881304T2 (de) MOS-Transistor.
DE2611338C3 (de) Feldeffekttransistor mit sehr kurzer Kanallange
DE69429018T2 (de) Ausgangsschaltung für Ladungsübertragungselement
DE68928326T2 (de) Eingeschlossener transistor mit eingegrabenem kanal
DE69020160T2 (de) Misfet-anordnung mit abmessungen im submikrometerbereich und beseitigung der heissen ladungsträger.
DE3346831C2 (de) Speicher-Feldeffekttransistor und Verfahren zum Betreiben desselben
DE19711729A1 (de) Horizontal-Feldeffekttransistor und Verfahren zu seiner Herstellung
DE69010034T2 (de) Halbleiteranordnung mit einer Schutzschaltung.
DE69315279T2 (de) Feldeffekttransistor mit Struktur zum Verhindern des Heisse-Elektronen-Effekts und Verfahren zur Herstellung
DE9209990U1 (de) Integrierte Schaltung mit MOS-Kondensator für verbesserten elektrostatischen Entladungsschutz
DE2916426A1 (de) Halbleiteranordnung
DE3440674A1 (de) Feldeffekt-transistor
DE19620032A1 (de) Halbleiterbauelement mit Kompensationsimplantation und Herstellverfahren
DE2432352B2 (de) MNOS-Halbleiterspeicherelement
DE3244488A1 (de) Elektrisch programmierbarer permanenter speicher
EP0853819A1 (de) Mos-transistor mit hoher ausgangsspannungsfestigkeit
DE10249009A1 (de) Halbleitervorrichtung
DE3751313T2 (de) Verfahren zur Herstellung von CMOS- und Hochspannungs-elektronische-bauelemente beinhaltende Halbleiterbauelemente.

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee