DE68917896T2 - Integrierte Halbleiterschaltung, fähig ein Ereignis einer fehlerhaften Wirkung wegen Störungen zu verhindern. - Google Patents

Description

• Die Erfindung bezieht sich auf eine integrierte Halbleiterschaltung, und insbesondere auf eine integrierte Halbleiterschaltung, die in der Lage ist, das Auftreten eines fehlerhaften Betriebs aufgrund von Rauschen zu verhindern.
• Bei der herkömmlichen integrierten Halbleiterschaltung, beispielsweise einem EPROM, wird ein niederaktives Schreibfreigabesignal WE (d.h., ein Signal, das bei einem niedrigen Pegel aktiv wird) von der Einschreibsteuerschaltung 51 an einen Schaltungsblock 52, wie in Fig. 1 gezeigt ist, im Hinblick auf den Aufbau der Speicherblocks geliefert. Als Antwort auf das Signal WE wird im Schaltungsblock 52 eine Dateneinschreiboperation durchgeführt.
• Fig. 2 zeigt den schematischen Aufbau des Schaltungsblockes 2 eines herkömmlichen, elektrisch mit Daten programmierbaren, nichtflüchtigen Halbleiterspeichers (EPROM). In Fig. 2 bestehen Speicherzellen MC1 bis MCn jeweils aus einem Speicherzellentransistor. Fig. 3 ist eine Querschnittsansicht, die den Aufbau der Speicherzelle MC1 zeigt. Im Oberflächenbereich des p-leitenden Substrats 71 ist eine Source 72 und ein Drain 73 aus n&spplus;-leitenden Diffusionsgebieten gebildet. Ein schwebendes Gatter 74 ist über demjenigen Abschnitt des Substrats gebildet, der zwischen der Source und dem Drain liegt. Ein Steuergatter 75 ist über dem schwebenden Gatter gebildet. Die Filmdicke desjenigen Abschnittes des Isolierfilms 76, der zwischen dem Substrat 71 und dem schwebenden Gatter 74 liegt, ist auf tox1 gesetzt, und die Filmdicke desjenigen Abschnittes des Isolierfilms 76, der zwischen dem schwebenden Gatter 74 und dem Steuergatter 75 liegt, ist auf tox2 gesetzt.
• Da der EPROM ein Festspeicher ist, können die in die Speicherzelle MC1 Programmierten Daten permanent gespeichert werden, bis alle Daten durch Anlegen ultravioletter Strahlen gelöscht werden. In diesem Falle bedeutet "Datenprogrammieren", daß Elektronen in das schwebende Gatter 74 der Speicherzelle MC1 injiziert werden, und daß das Datum der Speicherzelle auf "0" gesetzt wird. Das heißt, daß eine Speicherzelle MC1 mit dem Datum "1" nicht programmiert wird und in den Löschzustand versetzt ist, bei dem kein Elektron in das schwebende Gatter 74 der Speicherzelle MC1 injiziert wird. Aus diesem Grunde wird, um Daten in die Speicherzelle einzuprogrammieren, Hochspannung gleichzeitig an das Drain 73 und das Steuergatter 75 der Speicherzelle gelegt, die ein Datum "0" speichern soll, wodurch das Injizieren von heißen Elektronen in das schwebende Gatter aus dem Kanal zwischen dem Drain 73 und der Source 72 verursacht wird. Als Folge wird die Schwellenspannung des programmierten Speicherzellentransistors angehoben, und damit wird ein Datum in die Speicherzelle MC1 des EPROMs programmiert. Die Programmieroperation wird durch Verwendung einer Exklusiveinsatzeinrichtung bewirkt, die EPROM-Schreiber genannt wird. Der EPROM ist auf einer Vorrichtung montiert, die den EPROM nach der Programmieroperation benutzt.
• Im Auslesemodus wird eine Spannung Vcc von beispielsweise 5 V an das Steuergatter 75 angelegt, um in der Speicherzelle MC1 gespeicherte Daten auszulesen.
• Wie oben beschrieben, unterscheidet sich beim EPROM im Falle, daß ein Datum in die datenspeichernde Speicherzelle MC1 programmiert wird, der Pegel der an das Steuergatter 75 angelegten Spannung von derjenigen Spannung, die angelegt wird, wenn das Datum aus der Speicherzelle ausgelesen wird. Beispielsweise wird bei der Datenausleseoperation die Spannung Vcc (5 V) angelegt, während bei der Datenprogrammieroperation die Spannung Vpp (12.5 V) angelegt wird. Daher ist es erforderlich, eine Umschaltschaltung zum Schalten der Spannungen Vcc und Vpp, zusätzlich zu den von außen gelieferten Leistungsquellenspannungen Vcc (5 V), Vpp (12.5 V) und Vss (0 V), vorzusehen.
• Wie in Fig. 2 gezeigt ist, wird das Umschalten zwischen den Spannungen Vcc und Vpp durch Verwenden einer Spannungsumschaltschaltung 102 durchgeführt. Die Umschaltschaltung 102 wird über die Klemme 142 mit der normalen Datenauslesespannung Vcc, und über die Klemme 144 mit der Datenprogrammierhochspannung Vpp versorgt, und sie liefert gemäß einem Programmiersteuersignal (Schreibfreigabesignal) die Spannung Vcc oder Vpp als Spannung SW. Die Spannung Vpp wird auch an den Programmiersteuerteil 104 geliefert. Der Programmiersteuerteil 104 umfaßt den Transistor 134, dessen Drain und Source jeweils entsprechend an die Klemme 144 und an die Spaltenwählgatterschaltung 108 angeschlossen sind, und den Programmiersteuerpuffer 132, der zum Empfangen der Spannung Vpp als Leistungsquellenspannung zum Steuern der Gatterspannung des Transistors 134 gemäß den Programmierdaten Din angeschlossen ist.
• Der Spaltendecoder 106 decodiert die Spaltenadresse, die in der Eingabeadresse enthalten ist, um das Decodierergebnis an die Spaltenwählgatterschaltung 108 auszugeben. Die Schaltung 108 umfaßt eine Vielzahl von MOS-Transistoren mit N-Kanal und wählt die Speicherzelle MC1 auf der Basis des Decodierergebnisses des Decoders 106. Der Zeilendecoder 110 decodiert die Zeilenadresse, die in der Eingabeadresse enthalten ist, um das Decodierergebnis an den Zeilenadressenpuffer 112 zu liefern. Der Puffer 112 wird durch der Schaltung 102 mit der Spannung SW als Leistungsquellenspannung versorgt und liefert seinerseits eine Spannung an das Steuergatter 75 der Speicherzelle MC1.
• Der Drain und die Source der Speicherzelle MC1 sind jeweils entsprechend an die Erdspannungklemme Vss und die Bitleitung 120 angeschlossen. Die Bitleitung 120 ist über eine Vielzahl von Transistoren der Spaltenwählgatterschaltung 108 an eine Eingangsklemme des Leseverstärkers 116 angeschlossen. Der Leseverstärker 116 liest die "1" oder die "0" des in der Speicherzelle MC1 gespeicherten Datums durch Vergleichen des Potentials der Bitleitung 120, das gemäß dem Datum variiert, welches in einer der Speicherzellen MC1, die vom Zeilendecoder 110 und vom Spaltendecoder 106 gewählt wurde, gespeichert ist, mit einer später zu beschreibenden Eingangsbezugsspannung.
• Die Bezugsspannungserzeugungsschaltung 122 liefert eine Bezugsspannung an den Leseverstärker 116. Die Schaltung 122 enthält die Dummy-Zelle DC, die durch den gleichen Speicherzellentransistor gebildet wird wie die Speicherzelle MC1. Die Dummy-Bitleitung 118 und die Spaltenwählgatterschaltung 114 weisen normalerweise ebensoviele eingeschaltete Transistoren wie die in der Spaltenwählgatterschaltung 108 seriengeschalteten Transistoren auf. Der Pegel der Bezugsspannung wird durch Einschalten der Dummy-Zelle DC bestimmt. Um ein stabiles Bezugspotential zu erhalten, müssen die Strukturen der Transistorcharakteristik der Speicherzelle MC1 und der Dummy- Zelle DC gleich sein.
• Bei diesem Aufbau wird, wenn Daten in die Speicherzelle MC1 einprogrammiert werden, von der Leistungsquellenumschaltschaltung 102 Hochspannung Vpp als Spannung SW an die Zeilenadresspufferschaltung 112 angelegt. Gleichzeitig wird vom Programmiersteuerpuffer 132 die Hochspannung Vpp an das Gatter des Programmiersteuertransistors 134 angelegt. Wenn die Schwellenspannung des Transistors 134 den Wert Vth besitzt, wird eine Spannung in Höhe von (Vpp-Vth) über die Spaltenwählgatterschaltung 108 an den Drain der Speicherzelle MC1 geliefert. Weiter wird vom Zeilenadressenpuffer 112 die Hochspannung Vpp an das Steuergatter der Speicherzelle MC1 geliefert. Als Folge fließt Strom im Source-Drain-Pfad der Speicherzelle MC1, der das Injizieren heißer Elektronen in das schwebende Gatter 74 verursacht, um die Schwellenspannung der Speicherzelle MC1 zu erhöhen. Auf diese Weise wird ein Datum in die Speicherzelle MC1 programmiert.
• Wenn Daten aus der Speicherzelle MC1 ausgelesen werden, wird von der Leistungsquellenumschaltschaltung 102 die Spannung Vcc als Spannung SW an den Zeilenadressenpuffer 112 geliefert. Gleichzeitig wird vom Zeilenadressenpuffer 112 die Spannung Vcc an das Steuergatter der Speicherzelle MC1 geliefert, was es ermöglicht, eine Spannung, die dem in der Speicherzelle MC1 gespeicherten Datum entspricht, über die Spaltenwählgatterschaltung 108 an den Leseverstärker 116 zu liefern. Außerdem wird von der Bezugsspannungserzeugungsschaltung 122 eine Bezugsspannung an den Leseverstärker 116 geliefert. Dann vergleicht der Leseverstärker 116 die von der Speicherzelle MC1 gelieferte Spannung mit der von der Dummy-Zelle DC gelieferten Spannung und gibt das Vergleichsergebnis als ausgelesenes Datum an die Datenleitung.
• Nun muß der EPROM, in den Daten eingeschrieben oder einprogrammiert wurden, aus dem Sockel des Schreibers entfernt und in den Sockel auf der Leiterplatte einer Einrichtung, auf der der EPROM montiert werden soll, eingesteckt werden. In diesem Falle könnte, während der EPROM vom Sockel gezogen, transferiert und in den anderen Sockel eingesteckt wird, ein elektrostatischer Spannungsstoß an die Stifte des EPROMs gelangen. Um die innere Schaltung vor der Beschädigung durch einen extern angelegten Spannungsstoß zu schützen, ist eine Schutzschaltung vorgesehen. Es besteht aber die Möglichkeit, daß im Falle, wenn der Spannungsstoß an einen Stift der Vpp-Versorgungsquelle gelangt, Daten irrtümlich in die Speicherzelle einprogrammiert werden. Nachfolgend wird das irrtümliche Dateneinschreiben oder Programmieren erläutert.
• Fig. 4 zeigt den Aufbau einer Leistungsquellenumschaltschaltung 102, die in der Schaltung 52 der Fig. 2 vorgesehen ist. MCS-Transistoren 53 und 54 sind jeweils als Verarmungs-MOS-Transistoren mit N-Kanal ausgebildet. Die Drains der Transistoren 53 und 54 sind jeweils entsprechend an die Vpp-Leistungsquellenklemme 144 bzw. an die Vcc-Leistungsquellenklemme 142 angeschlossen, während die Sources derselben gemeinsam an den Knoten 23 angeschlossen sind. Wie oben beschrieben, wird die am Knoten 23 vorhandene Spannung SW an das Steuergatter der Speicherzelle MC1 usw. angeschlossen. Das Signal SW wird direkt an das Gatter des Transistors 54 und, über die Potentialumwandlungsschaltung 58, an das Gatter des Transistors 53 angelegt. Die Potentialumwandlungsschaltung 58 dient zum Umwandeln eines Vcc-Systemsignals ("H", = 5 V, "L" = 0 V) in ein Vpp-Systemsignal ("H" = Vpp, "L" = 0 V) und wird mit Vpp und der Erdspannung Vss (0 V) als Leistungsquellenspannung geliefert.
• Eine der Vpp- und Vcc-Leistungsquellenspannungen wird mit Hilfe der Spannungsumschaltschaltung 102 als Antwort auf das Signal WE angesteuert. In der Spannungsumschaltschaltung 102 wird im Dateneinschreibmodus das Signal WE auf den logischen Pegel "L", und ein Ausgang der Potentialumschaltschaltung 58 auf den logischen Pegel "H" gesetzt. Als Folge wird die Hochspannung Vpp an das Gatter des Transistors gelegt, um denselben einzuschalten. Weiter wird das Signal WE mit dem logischen Pegel "L" direkt an das Gatter des Transistors 54 angelegt, um denselben abzuschalten. Somit wird die Hochspannung Vpp über den Transistor 53 an den Knoten 23 übertragen, wodurch die Hochspannung Vpp an die Steuerklemme der Speicherzelle MC1 gelangt. Im Gegensatz dazu werden im Auslesemodus der Transistor 54 eingeschaltet und der Transistor 53 ausgeschaltet, wodurch die Spannung Vcc über den Transistor 54 an den Knoten 23 geliefert wird. Als Folge wird die Spannung Vcc an das Steuergatter der Speicherzelle MC1 gelegt.
• Es sei nun angenommen, daß ein Spannungsstoß an die Vpp- Leistungsquellenklemme angelegt wird, und daß das Potential derselben, wenn die Stifte des EPROMs elektrisch in den schwebenden Zustand versetzt sind, erhöht wird. Da in der Umschaltschaltung 102 der Leistungsquellenspannung der Fig. 4 ein parasitärer Kondensator C1 zwischen Drain und Gatter des Transistors 53 vorhanden ist, wird das Gatterpotential des Transistors 53, wegen der kapazitiven Kopplung, ebenfalls auf hohes Potential gebracht. Als Ergebnis wird der Transistor 53 eingeschaltet und hebt das Potential des Knotens 23 an. Da weiter ein parasitärer Kondensator C2 zwischen der Source und dem Gatter des Transistors 54 vorhanden ist, wird auch der Transistor 54 in gleicher Weise eingeschaltet wie im Falle des Transistors 53; und das Potential der die Klemme 142 speisenden Leistungsquelle Vcc, die von außen her in den schwebenden Zustand versetzt ist, wird auf einen hohen Potentialpegel gebracht.
• Wenn die Spannung an der Klemme 142 auf einen bestimmten Pegel angestiegen ist, beispielsweise 2.5 V, beginnt die interne Schaltung mit der Durchführung des normalen Betriebs. Selbst wenn die interne Schaltung mit dem normalen Betrieb beginnt und Hochspannung an die Klemme 144 gelegt wird, kann der Einschreibemodus nicht immer eingestellt werden, weil sich die anderen Steuerstifte noch im schwebenden Zustand befinden und das Potential derselben unbestimmt ist. Nun kann aber der Potentialpegel, auf den das Potential jedes Knotens der internen Schaltung durch den obengenannten parasitären Kondensator des Transistors vorübergehend gehoben wird, wenn das Potential der Klemme 142 gesteigert wird, nicht bestimmt werden, so daß die Möglichkeit besteht, daß die interne Schaltung in den Einschreibemodus versetzt wird, unabhängig vom Eingangspotential der Steuerstifte. In diesem Falle werden die Potentiale des Drain- und des Steuergatters einer Speicherzelle, die durch eine Adresse bezeichnet wurde, welche zufällig intern eingestellt wurde, auf einen hohen Potentialpegel gehoben, mit der Folge, daß Elektronen in das Steuergatter injiziert werden und die Dateneinschreiboperation beeinflussen.
• Das Anlegen eines Spannungsstoßes erfolgt schlagartig, und daher kann die Zeit, in der die Speicherzelle im Einschreibstatus gehalten wird, im Vergleich zur üblichen Einschreibdauer nicht genügend lang sein. Weiter kann das Potential des Knotens 23 für die Dateneinschreiboperation nicht immer genügend hoch sein, je nach dem Potentialpegel, um den das Potential des Gatters des Transistors 53 angehoben wird. Aber selbst wenn die Einschreibdauer und die Potentiale des Drain- und des Steuergates der Speicherzelle unzureichend sind, wird die Schwellenspannung der Speicherzelle geändert, falls Elektronen in das schwebende Gatter injiziert werden. Falls die Änderung der Schwellenspannung so groß ist, daß das Datum "1" in die Speicherzelle eingespeichert werden kann, wird in diesem Falle das Datum der Speicherzelle, die in den gelöschten Zustand versetzt sein sollte, in "0" geändert, was einen schweren Fehler verursacht. Selbst wenn weiter die Änderung der Schwellenspannung klein ist, wird es schwierig, das Datum "1" auszulesen, wodurch die Zugriffszeit im Datenauslesemodus beeinträchtigt wird.
• Die obigen Probleme können leicht in einem Falle auftreten, bei dem das Signal WE, dessen "L"-Pegel signifikant (aktiv) ist, an einen Schaltungsblock geliefert wird. Da jetzt die Länge einer Verdrahtung zum Übertragen des Signals WE länger wird, wird auch der Kondensator zwischen der Verdrahtung und dem Substrat größer. Die Folge ist, daß das Potential der Verdrahtung dahin tendiert, durch die kapazitive Kopplung zwischen der Verdrahtung und dem Substrat auf das Potential des Substrates oder der Masse heruntergezogen zu werden. Wenn daher die Länge der Verdrahtung groß ist, tendiert das Signal WE dahin, auf Erdpotential gezogen zu werden, wodurch der Schreibfreigabestatus gesetzt wird, selbst wenn das Schreibfreigabesignal WE auf "H"-Pegel eingestellt ist. Damit besteht die große Gefahr, daß die interne Schaltung in den Einschreibemodus gesetzt wird, wenn sie schlagartig durch einen Spannungsstoß ausgelöst wird, wie oben beschrieben.
• Weiter tendiert sowohl bei einer in üblicher Weise integrierten Halbleiterschaltung, als auch bei einem EPRCM, ein Steuersignal, dessen "L"-Pegel als signifikanter Potentialpegel eingestellt worden ist, dahin, durch die kapazitive Kopplung zwischen der Verdrahtung und dem Substrat auf das "L"-Pegelpotential in einem Falle heruntergezogen zu werden, bei dem das Steuersignal mit "H"-Pegel entlang der Verdrahtung übertragen wird, die auf dem auf Erdpotential gesetzten Substrat angebracht ist. In diesem Falle kann die interne Schaltung irrtümlich in Betrieb gesetzt werden.
• Die vorliegende Erfindung ist im Hinblick auf die obige Situation gemacht worden, wobei es ein Ziel der Erfindung ist, eine integrierte Halbleiterschaltung zu schaffen, die fähig ist, das Auftreten eines irrtümlichen Betriebs aufgrund von Rauschen zu verhindern.
• Es wird auf die Druckschrift EP-A-0 250 242 Bezug genommen, die, wie die vorliegende Erfindung, eine integrierte Halbleiterschaltung vorsieht, welche aufweist: einen Schaltungsblock, dessen Betrieb durch ein erstes Steuersignal gesteuert wird, dessen aktiver Potentialpegel auf das Erdpotential eingestellt ist; eine Verdrahtung zur Übertragung eines zweiten Steuersignals, dessen aktives Potential auf einen Potentialpegel eingestellt ist, der einer Leistungsquellenspannung entspricht; Steuereinrichtungen zum Liefern des zweiten Steuersignals an die Verdrahtung; und Invertiereinrichtungen zum Invertieren des auf der Verdrahtung liegenden zweiten Steuersignals, um das erste Steuersignal zu erhalten, und dann Liefern des ersten Steuersignals an den Schaltungsblock.
• Die vorliegende Erfindung ist dadurch gekennzeichnet, daß die Invertiereinrichtung in der Nähe des Schaltungsblockes vorgesehen ist, wobei die Länge der Verdrahtung zwischen der Steuereinrichtung und der Invertiereinrichtung größer als die der Verdrahtung zwischen der Invertiereinrichtung und dem Schaltungsblock ist.
• Wie oben beschrieben, wird eine integrierte Halbleiterschaltung geschaffen, bei der das Auftreten eines irrtümlichen Betriebs aufgrund von Rauschen unterdrückt werden kann.
• Die Erfindung wird anhand der nachfolgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen besser verständlich.
• Fig. 1 ist ein Schaltbild der herkömmlichen integrierten Halbleiterschaltung;
• Fig. 2 ist ein Blockschaltbild, das den schematischen Aufbau des Schaltungsblockes 52 des herkömmlichen EPROMs zeigt;
• Fig. 3 ist eine Querschnittsansicht, die den in Fig. 2 gezeigten Aufbau einer Speicherzelle darstellt;
• Fig. 4 ist ein Schaltbild, das speziell einen Teil der herkömmlichen integrierten Halbleiterschaltung der Fig. 1 zeigt;
• Fig. 5 ist ein Blockschaltbild einer integrierten Halbleiterschaltung gemäß einer der möglichen Ausführungsformen der vorliegenden Erfindung; und
• Fig. 6 ist ein Schaltbild, das speziell einen Teil der integrierten Halbleiterschaltung der Fig. 5 zeigt.
• Nachfolgend wird eine integrierten Halbleiterschaltung einer möglichen Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
• Fig. 5 ist ein Blockschaltbild, das den Aufbau des Schaltungsblockes 13 (der dem in Fig. 3 dargestellten Schaltungsblock gleicht) in einem EPROM zeigt, dessen Betrieb durch das Schreibfreigabesignal gesteuert wird, und auf den die vorliegende Erfindung angewandt wird. Der signifikante Potentialpegel des Schreibfreigabesignals WE, das von der Einschreibsteuerschaltung 11 ausgegeben wird, ist auf "H" eingestellt, während der nichtsignifikante Potentialpegel des Signals auf "L" eingestellt ist. Das Signal WE wird über eine Verdrahtung 12 an eine Stelle in der Nähe des Schaltungsblockes l3 übertragen. Das an die genannte Stelle übertragene Signal WE wird dann über entsprechende Inverterschaltungen 14 an die Schaltungsblocks 13 geliefert.
• Da der Betrieb jedes Schaltungsblockes 13 in gleicher Weise wie im herkömmlichen Falle durch das Schreibfreigabesignal gesteuert wird, wird jeder Schaltungsblock 13 in den Einschreibmodus versetzt, wenn das von der Einschreibsteuerschaltung 11 ausgegebene Schreibfreigabesignal WE auf den "H"-Pegel gesetzt ist; und er wird in den Nichtschreibmodus versetzt, wenn das Signal WE auf "L"-Pegel eingestellt ist. Die Länge (L1 + L2) der Verdrahtung zwischen der Einschreibsteuerschaltung 11 und der Inverterschaltung 14 ist größer als die Länge L3 zwischen der Inverterschaltung 14 und dem Schaltungsblock 13. Da der signifikante Potentialpegel eines über die Verdrahtung 12 übertragenen Steuersignals auf "H"-Pegel gesetzt ist, kann selbst dann, wenn das Potential des Steuersignals durch den Einfluß des auf das Erdpotential gelegten Substrats fast auf den "L"-Pegel eingestellt wird, das Auftreten des irrtümlichen Betriebs aufgrund des vom elektrostatischen Spannungsstoß verursachten Rauschens verhindert werden.
• Fig. 6 ist ein Schaltbild, das den Aufbau der Inverterschaltung 14 und der Umschaltschaltung 102 der Leistungsquellenspannung zeigt, die beide (14, 102) in einem speziellen Block der Schaltungsblöcke 13 angeordnet sind, und zum Ansteuern einer der Spannungen der Leistungsquellenspannung Vpp und der Leistungsquellenspannung Vcc gemäß einem Ausgangssignal der Inverterschaltung 14 dient.
• Die Inverterschaltung 14 umfaßt einen Inverter 21 zum Invertieren des entlang der Verdrahtung 12 übertragenen Signals WE. Ein CMOS-Übertragungsgatter 24 ist zwischen den Ausgangsknoten 22 des Inverters 21 und den Knoten 23 geschaltet und arbeitet als Widerstand. Der Verarmungs-MOS- Transistor 25 weist eine Source und einen Drain, die beide an den Knoten 23 angeschlossen sind, sowie ein Gatter auf, das an die Leistungsquellenklemmen Vcc angeschlossen ist. Er arbeitet als Kondensator. Der Inverter 26 invertiert das am Knoten 23 liegende Signal. Ein CMOS-Übertragungsgatter 29 ist zwischen den Ausgangsknoten 27 des Inverters 26 und den Knoten 28 geschaltet und arbeitet als Widerstand. Der Verarmungs-MOS-Transistor 30 besitzt ein Gatter, das an den Knoten 28 angeschlossen ist, sowie eine Source und einen Drain, die beide an die Leistungsquellenklemme Vss angeschlossen sind. Er arbeitet als Kondensator. Der Inverter 31 invertiert das am Knoten 28 liegende Signal. Die Ausgabe des Inverters 31 wird vom Inverter 32 invertiert. Das am Ausgangsknoten 33 des Inverters 32 liegende Signal wird, zusammen mit dem Signal WE, an das NAND-Gatter 34 geliefert, um ein Einschreibsteuersignal ' zu erhalten.
• Weiter umfaßt, in gleicher Weise wie im Falle der Fig. 4, die Umschaltschaltung 102 der Leistungsquellenspannung zwei Verarmungs-MOS-Transistoren 41 und 42 mit N-Kanal, sowie die Potentialumwandlungsschaltung 43. Die Drains der Transistoren 41 und 42 sind jeweils entsprechend an die Leistungsquellenklemmen Vpp bzw. Vcc angeschlossen, während die Sources der Transistoren 41 und 42 gemeinsam an den Knoten 23 angeschlossen sind. Die am Knoten 23 liegende Spannung wird an das Steuergatter der Speicherzelle MC1 im Schaltungsblock geliefert. Das Gatter des Transistors 42 empfängt das Ausgangssignal WE' des UND-Gatters 34, wobei es sich um das Ausgangssignal der Inverterschaltung 14 handelt, während dem Gatter des Transistors 41 über die Potentialumwandlungsschaltung 43 das Signal WE' zugeführt wird. Wie im herkömmlichen Fall arbeitet die Potentialumwandlungsschaltung 43 in der Weise, daß sie ein Vcc-Systemsignal in ein Vpp-Systemsignal umwandelt und daß sie mit der Spannung Vpp und der Erdspannung Vss als Leistungsquellenspannung versorgt wird.
• Die Inverterschaltung 14 des obigen Aufbaus arbeitet als Verzögerungsschaltung für das Eingangssignal WE. Das heißt, daß ein am Knoten 23 liegendes Signal, das vom Inverter 21 geliefert wird, durch eine RC-Verzögerungsschaltung, bestehend aus dem Übertragungsgattertransistor 24 und dem Transistor 25, verzögert und an den Inverter 26 geliefert wird. Weiter wird ein am Knoten 28 liegendes, vom Inverter 26 geliefertes Signal durch eine RC-Verzögerungsschaltung, bestehend aus dem Übertragungsgattertransistor 29 und dem Transistor 30, verzögert und an den Inverter 31 geliefert. Daher wird das Ausgangssignal ' der NAND-Gatterschaltung 34 vom "H"-Pegel auf "L"-Pegel gewechselt, nachdem das Eingangssignal WE vom "L"-Pegel auf "H"-Pegel gewechselt hat. Da aber im Einschreibmodus die Einschreib- oder Programmierzeit einige Sekunden dauert, verglichen mit der Auslesezeit, die beim Auslesemodus des EPROMs mehrere Nanosekunden dauert, hat die Verzögerung des Signals ' keinen schwerwiegenden Einfluß auf die Einschreiboperation.
• Da weiter das Ausgangssignal der Inverterschaltung 14 mit Zeitverzögerung relativ zur Änderung des Eingangssignals WE geändert wird, kann eine Filterwirkung erzielt werden, die das in das Eingangssignal WE eingebrachte Rauschen beseitigt.
• In der Inverterschaltung 14 ist der als Kondensator arbeitende Transistor 25 zwischen den Knoten 23 und die Leistungsquellenklemme Vcc geschaltet. Der Knoten 23 ist ein Knoten, dessen Potential durch das Ausgangssignal des Inverters 21 auf "H"-Pegel gesetzt wird, wenn sich das Eingangssignal WE im nichtsignifikanten Zustand oder auf "L"- Pegel befindet. Das Vorhandensein des zwischen dem Knoten 23 und die Leistungsquellenklemme Vcc geschalteten Transistors 25 erschwert das Herunterziehen des Potentials des Knotens 23 auf den "L"-Pegel. Weiter ist der als Kondensator arbeitende Transistor 30 zwischen den Knoten 28 und die Erdspannungsklemme Vss geschaltet. Der Knoten 28 ist ein Knoten, dessen Potential durch das Ausgangssignal des Inverters 26 auf "L"-Pegel gesetzt wird, wenn sich das Eingangssignal WE im nichtsignifikanten Zustand oder auf "L"- Potential befindet. Das Vorhandensein des zwischen dem Knoten 28 und die Erdspannungsklemme Vss geschalteten Transistors 30 erschwert das Herunterziehen des Potentials des Knotens 28 auf den "H"-Pegel. Wenn der Knoten 23 auf den "H"-Pegel und der Knoten 28 auf den "L"-Pegel eingestellt ist, wird ein dem Nichtschreibstatus entsprechender Status eingestellt, so daß die Umschaltschaltung 102 der Leistungsquellenspannung dahin strebt, in den Nichtschreibmodus eingestellt zu werden.
• Es sei nun angenommen, daß eine elektrostatische Stoßspannung an die Leistungsquellenklemme 144 gelegt wird, wie früher beschrieben. Selbst wenn die Spannung Vpp der in den elektrischen Schwebezustand versetzten Klemme durch Anlegen des Spannungsstoßes angehoben wird, was den Betrieb der internen Schaltung auslöst, sind die Knoten 23 und 28 in der Inverterschaltung 14 auf den Nichtschreibstatus fixiert. Infolgedessen wird die Umschaltschaltung 102 der Leistungsquellenspannung nicht irrtümlich ausgelöst, so daß das Potential des Knotens 23 am Ansteigen gehindert und somit ein irrtümliches Einschreiben von Daten unterbunden wird.
• Der Grund, warum Verarmungstransistoren als Transistoren 25 und 30 verwendet werden, von denen jeder in der Inverterschaltung 14 als Kondensator arbeitet, besteht darin, daß die Schwellenspannung derselben negativ ist, daß immer ein Kanal unter dem Gatter gebildet wird, unabhängig vom Potential der Knoten 25 und 30, und daß die Kapazität des Kondensators größer als im Falle gemacht werden kann, in welchem ein Anreicherungstransistor verwendet wird.
• Die vorliegende Erfindung ist nicht auf die obige Ausführungsform beschränkt, so daß verschiedene Modifikationen ausgebildet werden können. Beispielsweise wird die vorliegende Erfindung bei der obigen Ausführungsform auf ein Schaltungssystem angewendet, dessen Betrieb von einem Schreibfreigabesignal des EPROMs gesteuert wird. Die Erfindung kann aber auch auf ein Schaltungssystem angewandt werden, dessen Betrieb durch eines der verschiedenen Signale gesteuert wird, die in der integrierten Halbleiterschaltung verwendet werden, beispielsweise von einem Testmodussignal zur Durchführung eines Streßbelastungstests.
• Die Bezugszeichen in den Ansprüchen sollen dem besseren Verständnis dienen, aber nicht deren Umfang begrenzen.

Claims (6)

1. Integrierte Halbleiterschaltung, die aufweist:

- einen Schaltungsblock (13), dessen Betrieb durch ein erstes Steuersignal (WE) gesteuert wird, dessen aktiver Potentialpegel auf das Erdpotential eingestellt ist;

- eine Verdrahtung (12) zur Übertragung eines zweiten Steuersignals (WE), dessen aktives Potential auf einen Potentialpegel eingestellt ist, der einer Leistungsquellenspannung entspricht;

- Steuereinrichtungen (11) zum Liefern des zweiten Steuersignals an die Verdrahtung (12); und

- Invertiereinrichtungen (14) zum Invertieren des auf der Verdrahtung (12) liegenden zweiten Steuersignals, um das erste Steuersignal zu erhalten; und dann Liefern des ersten Steuersignals an den Schaltungsblock (13),

dadurch gekennzeichnet , daß

die Invertiereinrichtung in der Nähe des Schaltungsblockes vorgesehen ist, wobei die Länge der Verdrahtung zwischen der Steuereinrichtung und der Invertiereinrichtung größer als die der Verdrahtung zwischen der Invertiereinrichtung und dem Schaltungsblock ist,

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet , daß die invertierende Einrichtung (14) einen ersten Kondensator (25) aufweist, der zwischen eine Leistungsquellenklemme und einen Knoten (23) geschaltet ist, welcher auf einen hohen Potentialpegel gesetzt wird, wenn das zweite Steuersignal auf den inaktiven Potentialpegel gesetzt ist.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet , daß der erste Kondensator (25) einen Verarmungs-MOS-Transistor (25) umfaßt.

4. Schaltung nach einem beliebigen Anspruch 1 bis 3, dadurch gekennzeichnet , daß die invertierende Einrichtung (14) einen zweiten Kondensator (39) umfaßt, der zwischen eine Erdpotentialklemme und einen Knoten (28) geschaltet ist, der auf einen Erdpotentialpegel gesetzt wird, wenn das zweite Steuersignal auf den inaktiven Potentialpegel gesetzt ist.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet , daß der zweite Kondensator (30) einen Verarmungs-MOS-Transistor (30) umfaßt.

6. Schaltung nach Anspruch 1, dadurch gekennzeichnet , daß die invertierende Einrichtung (14) aufweist:

- einen ersten Inverter (21) zum Invertieren des Steuersignals der Verdrahtung (12);

- ein erstes Übertragungsgatter (24) des CMOS-Typs, das zwischen den Ausgangsknoten des ersten Inverters (14) und den ersten Knoten (23) geschaltet ist und als Widerstand arbeitet;

- einen ersten MOS-Transistor (25) des Verarmungstyps, mit einer Source und einem Drain, die an den ersten Knoten (23) angeschlossen sind, und einem Gatter, das an die Leistungsquellenklemme angeschlossen ist und als Kondensator arbeitet;

- einen zweiten Inverter (26) zum Invertieren eines am ersten Knoten (23) liegenden Signals;

- ein zweites Übertragungsgatter (29) des CMOS-Typs, das zwischen den Eingangsknoten des zweiten Inverters (26) und einen zweiten Knoten (28) geschaltet ist und als Widerstand arbeitet;

- einen zweiten MOS-Transistor (30) des Verarmungstyps, mit einer Source und einem Drain, die an den zweiten Knoten (28) angeschlossen sind, und einem Gatter, das an die Erdpotentialklemme angeschlossen ist und als Kondensator arbeitet; und

- ein NAND-Gatter (34) zur Durchführung der logischen NAND-Operation eines am zweiten Knoten liegenden Signals mit dem zweiten Steuersignal.