DE4344278C2

DE4344278C2 - Halbleitervorrichtung mit isoliertem Gate und Herstellungsverfahren

Info

Publication number: DE4344278C2
Application number: DE4344278A
Authority: DE
Inventors: Mitsuyoshi Takeda; Hiroshi Yamaguchi; Hidenori Nishihara; Mitsuhiro Yano; Hidetoshi Souno; Eiji Yoshida
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-12-24
Filing date: 1993-12-23
Publication date: 1995-08-31
Anticipated expiration: 2013-12-24
Also published as: DE4344278A1; FR2700064A1; JPH06244429A

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter vorrichtung mit isoliertem Gate wie beispielsweise einen Bi polar-Transistor mitisoliertem Gate (im folgenden als IGBT bezeichnet), und auf ein Verfahren zur Herstellung einer solchen Vorrichtung, und bezieht sich insbesondere auf eine Verbesserung im Latch-up-Widerstand.

Fig. 35 zeigt in einer schematischen Schnittansicht die An ordnung eines n-Kanal-IGBT. Ganz allgemein wird ein IGBT durch eine Anzahl von IGBT-Basiseinheiten ausgebildet, die parallel zueinander verbunden sind. Fig. 35 zeigt zwei der artige Basiseinheiten.

Unter Bezugnahme auf Fig. 35 weist ein Halbleitersubstrat 1 einen p⁺-Kollektorbereich 1a und einen n⁻-Basisbereich 1b auf. Der n⁻-Basisbereich 1b ist auf dem p⁺-Kollektorbereich 1a gebildet, so daß eine untere Hauptoberfläche und eine obere Hauptoberfläche des p⁺-Kollektorbereiches 1a und des n⁻-Basisbereich 1b jeweils diejenigen des Halbleitersubstra tes 1 bilden. In jeder Basiseinheit ist ein p⁺-Halbleiterbe reich 2 auf einem Teilbereich der oberen Hauptoberfläche des n⁻-Basisbereiches 1b durch selektive Diffusion einer Verun reinigung vom p-Typ gebildet. Des weiteren sind n⁺-Source- Bereiche 3 auf Teilbereichen einer oberen Oberfläche des Halbleiterbereiches 2 vom p-Typ durch selektive Einführung einer Verunreinigung vom n-Typ gebildet. Die n⁺-Source-Be reiche 3 sind durch eine vorgeschriebene Mittelfläche CA voneinander getrennt. Des weiteren sind Kanalbildungsberei che CH zwischen den n⁺-Source-Bereichen 3 und dem n⁻-Basis bereich 1b gebildet.

Die Isolierschichten 5 zum Abdecken der Kanalbildungsberei che CH sind auf der oberen Hauptoberfläche des Halbleiter substrates 1 selektiv gebildet. Gate-Elektroden 6, welche den Kanalbildungsbereichen CH gegenüberliegen, sind auf den Isolierschichten 5 gebildet. Diese Gate-Elektroden 6 sind aus polykristallinem Silizium (im nachfolgenden als Polysi lizium bezeichnet) hergestellt. Eine Emitterelektrode 7, welche beispielsweise aus Aluminium besteht, ist mit Teilen der oberen Hauptoberflächen der n⁺-Source-Bereiche 3 und ei nem Abschnitt des in der Mittelfläche CA liegenden Halblei terbereiches 2 vom p-Typ elektrisch verbunden. Dazwischen liegende Isolierfilme 8 sind zwischen der Emitterelektrode 7 und den Gate-Elektroden 6 gebildet, um diese Elektroden 7 und 6 voneinander zu isolieren. Eine Kollektorelektrode 9 ist auf der unteren Hauptoberfläche der p⁺-Kollektorberei ches 1a, d. h. derjenigen des Halbleitersubstrates 1 gebil det. Diese Kollektorelektrode 9 ist mit der unteren Haupt oberfläche des p⁺-Kollektorbereiches elektrisch verbunden.

Fig. 36 bis 40 sind Ablaufzeichnungen, welche ein Verfahren zur Herstellung des in Fig. 35 gezeigten IGBT zeigen. Diese Figuren beziehen sich hauptsächlich auf Schritte zum Bilden eines Kanalbildungsbereiches CH. Wie in Fig. 36 gezeigt ist, wird ein Halbleitersubstrat 1 zuerst vorbereitet, so daß ein Silizium-Thermaloxidfilm 5a auf seiner oberen Hauptoberflä che gebildet wird und des weiteren ein Polysiliziumfilm 6a darauf gebildet wird. Des weiteren wird ein Abdeckfilm 10 mit einer vorgeschriebenen Strukturierung auf dem Polysili ziumfilm 6a gebildet. Dieser Abdeckfilm 10 weist eine Öff nung WD1 auf. Eine Oberfläche des Polysiliziumfilms 6a ist mit einem dünnen (hier nicht näher dargestellten) Therma loxidfilm bedeckt.

Ein Abschnitt des Polysiliziumfilms 6a, welcher der Öffnung WD1 entspricht, wird durch Ätzen durch den Abdeckfilm 10 hindurch selektiv entfernt, welcher als Maske dient. Somit wird eine Gate-Elektrode 6 aus dem Polysiliziumfilm 6a ge bildet. Danach werden zum Beispiel Borionen durch die Gate- Elektrode 6 hindurch, welche als Maske dient, in eine obere Hauptoberfläche des Halbleitersubstrates 1 implantiert. So mit werden Borionen, welche eine Verunreinigung vom p-Typ darstellen, selektiv in einen Abschnitt eines n⁻-Basisberei ches 1b implantiert, welcher der Öffnung WD1 entspricht (Fig. 37).

Dann wird der Abdeckfilm 10 entfernt und es wird eine Wärme behandlung durchgeführt, um die Ionen der Verunreinigung vom p-Typ, welche durch Ionenimplantation eingeführt wurden, im wesentlichen isotropisch zu diffundieren. Insbesondere die Verunreinigung vom p-Typ wird in beide Richtungen, auf einen tieferliegenden Abschnitt hin und entlang der oberen Haupt oberfläche des n⁻-Basisbereiches, diffundiert, um einen Halbleiterbereich 2 vom p-Typ im n⁻-Basisbereich 1b zu defi nieren (Fig. 38). Somit dringt der Halbleiterbereich 2 vom p-Typ vom Öffnungsende T1 der Gate-Elektrode 6 her eine be trächtliche Strecke in einen Bereich unterhalb dieser vor.

Dann wird ein Abdeckfilm 10a auf einem mittleren Abschnitt des Halbleiterbereiches 2 vom p-Typ gebildet. Danach wird ein vorgeschriebener Bereich des Silizium-Thermaloxidfilms 5a durch den Abdeckfilm 10a und die Gate-Elektrode 6 hin durch, welche als Masken dienen, aus der Öffnung WD1 ent fernt. Folglich wird die oben erwähnte Isolierschicht 5 aus dem Silizium-Thermaloxidfilm 5a gebildet. Danach werden Io nen einer Verunreinigung vom n-Typ, beispielsweise etwa Ar sen, durch den Abdeckfilm 10a und die Gate-Elektrode 6 hin durch, welche als Masken dienen, in eine obere Hauptoberflä che des n⁻-Basisbereiches 1b implantiert (Fig. 39).

Dann wird der Abdeckfilm 10a entfernt und die Verunreinigung vom n-Typ durch eine Wärmebehandlung diffundiert, wodurch ein n⁺-Source-Bereich 3 gebildet wird. Dieser n⁺-Source-Be reich 3 ist von dem an ihn angrenzenden durch eine vorge schriebenen Mittelbereich CA, welcher aus der Maskierung durch den Abdeckfilm 10a bei der Ionenimplantation resul tiert, getrennt, und vom n⁻-Basisbereich 1b durch einen Ka nalbildungsbereich CH, welcher aus der Maskierung durch die Gate-Elektrode 6 resultiert, isoliert (Fig. 40).

Bei den oben erwähnten Schritten werden die den n⁺-Source- Bereich 3 wie auch die den Halbleiterbereich 2 vom p-Typ bildenden Verunreinigungen durch das gleiche Öffnungsende T1 implantiert. Dies ist ein allgemeines Verfahren, welches zur Bildung eines selbstjustierenden, zweifach diffundierten IG- BT eingesetzt wird.

Es folgt nun die Beschreibung eines Betriebes des in Fig. 35 gezeigten IGBT. Eine Kollektorspannung VCE wird über die Kollektorelektrode 9 und die Emitterelektrode 7 angelegt, während eine Gate-Spannung, welche höher als eine für den IGBT spezifische Gate-Schwellenspannung Vth ist, über die Gate-Elektroden 6 und die Emitterelektrode 7 angelegt wird. Somit werden diejenigen Abschnitte der oberen Hauptoberflä che des Halbleiterbereiches 2 vom p-Typ, welche zwischen den n⁺-Source-Bereichen 3 und dem n⁻-Basisbereich 1b liegen, d. h. die Kanalbildungsbereiche CH, von p-Halbleitern in n- Halbleiter invertiert und bilden n-Kanäle. Folglich leitet der n⁻-Basisbereich 1b, welcher denjenigen Drains von MOS- Feldeffekttransistoren (im nachfolgenden als MOS bezeichnet) entspricht, welche gleichwertig vom n⁻-Basisbereich 1b, dem Halbleiterbereich 2 vom p-Typ und den n⁺-Source-Bereichen 3 gebildet werden, mit denjenigen n⁺-Source-Bereichen 3, wel che Sourcen des MOS entsprechen. Folglich fließen Elektro nenströme von den n⁺-Source-Bereichen 3 in den n⁻-Basisbe reich 1b durch die n-Kanäle. Diese Elektronenströme bilden einen Basisstrom eines Transistors, welcher gleichwertig vom p⁺-Kollektorbereich 1a, dem n⁻-Basisbereich 1b und dem Halb leiterbereich 2 vom p-Typ gebildet wird. Zu diesem Zeitpunkt werden Löcher aus dem p⁺-Kollektorbereich 1a in den n⁻-Ba sisbereich 1b injiziert, so daß Teile der injizierten Löcher mit Trägerelektronen wiedervereinigt werden, welche aus den n⁺-Source-Bereichen 3 in den n⁻-Basisbereich 1b injiziert werden, und die verbleibenden Teile durchlaufen den Halblei terbereich 2 vom p-Typ und fließen als Lochstrom in die Emitterelektrode 7. Als Resultat geht der IGBT in einen lei tenden (EIN-)Zustand über, bei dem Leitung zwischen der Kol lektorelektrode 9 und der Emitterelektrode 7 stattfindet.

Wenn die Gate-Spannung VGE auf einen Pegel eingestellt ist, welcher unter der Gate-Schwellenspannung Vth liegt, geht der MOS in einen unterbrochenen Zustand über und unterbindet das Fließen des oben erwähnten Elektronenstroms, wodurch der IG- BT in einen unterbrochenen (OFF-)Zustand übergeht. Der IGBT hat den Vorteil, daß die Anordnung eines Treiberschaltkrei ses im Vergleich zu einem Bipolartransistor vereinfacht wer den kann, da dieser ein Transistor vom Spannungssteuerung styp mit einem isolierten Gate (MOS-Gate) ist, ähnlich wie ein weitere Vorrichtung mit isoliertem Gatehalbleiter wie beispielsweise ein MOSFET.

Der IGBT ist mit parasitären Thyristoren versehen, welche von vier Schichten der n⁺-Halbleiterbereiche 3, des Halblei terbereiches 2 vom p-Typ, des n⁻-Basisbereiches 1b und des p⁺-Kollektorbereiches 1a gebildet werden. Solche parasitären Thyristoren können während eines Betriebs des IGBT einge schaltet werden, wobei der IGBT seine ursprüngliche Funktion verliert. Wenn sich der IGBT in einem EIN-Zustand befindet, verlaufen Teile eines in den Halbleiterbereich 2 vom p-Typ fließenden Lochstroms unmittelbar unter dem n⁺-Source-Berei chen 3 und fließen zur Emitterelektrode 7. Wenn Spannungsab fälle, welche durch solche Stromteile im Halbleiterbereich 2 vom p-Typ verursacht werden, höher werden als eingebaute Po tentiale in den n⁺-p-Übergängen zwischen den n⁺-Source-Be reichen 3 und dem Halbleiterbereich 2 vom p-Typ, beginnen durch die Injektion der Elektronen Vorwärtsströme von den n⁺-Source-Bereichen 3 zum Halbleiterbereich vom p-Typ zu fließen. Diese Ströme dienen als Gate-Triggerströme für die parasitären Thyristoren, wodurch die parasitären Thyristoren eingeschaltet werden. Somit geht der IGBT in einen leitenden Zustand über. Dieses Ereignis wird als Latch-up-Ereignis be zeichnet. Zu diesem Zeitpunkt kann der leitende Zustand des IGBT nicht mehr länger von der Gate-Spannung VGE allein ge steuert werden, und der IGBT läßt sich nicht in einen AUS- Zustand zurückführen, außer wenn die Kollektorspannung VCE invertiert wird. Mit anderen Worten verliert der IGBT beim Auftreten eines Latch-up-Ereignisses seine ursprüngliche Funktion. Um ein solches Latch-up-Ereignis zu unterdrücken, ist es wirksam, den Flächenwiderstand zu reduzieren, bei dem es sich um einen elektrischen Widerstand entlang der oberen Hauptoberfläche des Halbleitersubstrates 1 in Abschnitten handelt, welche sich direkt unterhalb der n⁺-Source-Bereiche 3 befinden.

Solche Vorrichtungen besitzen jedoch den Nachteil, daß die Gate-Schwellenspannung Vth zwangsläufig vergrößert wird, wenn der Flächenwiderstand verringert wird. Es ist nämlich erforderlich, die Konzentration der Verunreinigung vom p-Typ in den unmittelbar unterhalb der n⁺-Source-Bereiche 3 ange ordneten Abschnitten des Halbleiterbereiches vom p-Typ zu erhöhen, um den Flächenwiderstand zu reduzieren. Dabei er höht sich jedoch auch die Konzentration der Verunreinigung vom p-Typ in den Kanalbildungsbereichen CH des Halbleiterbe reiches 2 vom p-Typ, was zu einer Erhöhung der Gate-Schwel lenspannung Vth führt.

Um die gleiche Gate-Schwellenspannung Vth zu erreichen, wenn der Halbleiterbereich 2 vom p-Typ, die n⁺-Source-Bereiche 3 und die Isolierschichten 5 eine konstante Dicke aufweisen, muß andererseits die Konzentrationsverteilung der Verunrei nigung vom p-Typ in den Kanalbildungsbereichen CH auf einen konstanten Pegel eingestellt werden. Dies bedeutet, daß auch die Konzentrationsverteilung der Verunreinigung vom p-Typ in den unmittelbar unterhalb der n⁺-Source-Bereiche 3 angeord neten Abschnitte konstant gemacht wird. Somit ist es schwie rig, den Latch-up-Widerstand zu verbessern und gleichzeitig die Gate-Schwellenspannung Vth auf einem konstanten Pegel zu halten.

Fig. 41 stellt eine teilweise Vorderansicht dar, welche auf typische Weise die Formen zweier Bereiche in einer bisher verwendeten Vorrichtung zeigt. Angenommen, daß Xp, Xn, Yp und Yn die Länge und Tiefe eines Halbleiterbereiches vom p- Typ bzw. eines n⁺-Source-Bereiches 3 entlang und von einer oberen Hauptoberfläche eines Halbleitersubstrates 1 darstel len, dann weist ein kanalbildender Bereich CH eine Länge CH = Xp - Xn und der Halbleiterbereich 2 vom p-Typ eine Breite D = Yp - Yn in einer Tiefenrichtung auf. Das Verhältnis Xp/Yp ist jedoch entlang eines Diffusionsverhältnisses in Querrichtung im wesentlichen konstant mit im allgemeinen ei nem Wert von ca. 0,8 bei einem Verunreinigungsdiffusionser eignis. Selbst wenn die Konzentration der Verunreinigung vom p-Typ im Halbleiterbereich 2 vom p-Typ variiert, wird daher die Konzentrationsverteilung der Verunreinigung vom p-Typ im Kanalbildungsbereich CH im wesentlichen in einem konstanten Verhältnis zu demjenigen in einem Bereich der Breite D ge halten. Die beiden Bedingungen für die Gate-Schwellenspan nung Vth und den Latch-up-Widerstand verhalten sich konträr zueinander, da die Bildungsenden T1 und T2 des Halbleiterbe reiches 2 vom p-Typ und des n⁺-Source-Bereiches 3 in dieser Vorrichtung deckungsgleich sind.

Um dieses Problem zu lösen, legt beispielsweise die Japanese "Patent Laying-Open Gazette" Nr. 60-196974 (1985) ein Ver fahren zum Bilden eines Halbleiterbereiches 2 vom p-Typ in zwei Stufen offen. Der Halbleiterbereich 2 vom p-Typ wird nämlich in zwei Stufen gebildet, einschließlich derjenigen zum Bilden eines Bereiches mit relativ geringer Konzentra tion der Verunreinigung vom p-Typ und dessen mit relativ ho her Konzentration der Verunreinigung vom p-Typ (p⁺-Bereich). Ein Kanalbildungsbereich CH ist im Bereich mit geringer Kon zentration gebildet, während der Bereich mit hoher Konzen tration unmittelbar unterhalb eines n⁺-Source-Bereiches 3 gebildet ist. Somit ist es möglich, einen Flächenwiderstand zu unterdrücken, ohne eine Gate-Schwellenspannung Vth zu er höhen.

Dieses Verfahren erfordert jedoch als Neuheit einen einzigen Maskierungsschritt und einen einzigen Diffusionsschritt. Des weiteren kann der p⁺-Bereich wegen einer Toleranz für fal sche Maskenjustierung zwischen zwei Maskierungsschritten le diglich in einen Abschnitt eingeführt werden, welcher klei ner als der bezeichnete ist. Somit ist es unmöglich, den Flächenwiderstand im Halbleiterbereich 2 vom p-Typ in einem Abschnitt in der Nähe des Kanalbildungsbereiches CH zu ver ringern, welcher sich unmittelbar unter dem n⁺-Source-Be reich 3 befindet.

Um das Problem der schlechten Maskenjustierung zu lösen, legt beispielsweise die "Japanese Patent Laying-Open Gazet te" Nr. 2-117144 (1990) das folgende Verfahren offen: gemäß diesem Verfahren wird lineares Polysilizium, welches paral lel zu einem Öffnungsende T1 ist, in einem Schritt zum Bil den einer Gate-Elektrode 6 aus Polysilizium gleichzeitig ge bildet und belassen. Ein erster Halbleiterbereich vom p-Typ wird durch das als Maske dienende Polysilizium hindurch ge bildet, während ein p⁺-Bereich, bei dem es sich um einen zweiten Halbleiterbereich vom p-Typ handelt, unter Verwen dung des linearen Polysiliziums als Maske gebildet wird.

Gemäß diesem Verfahren verteuert sich die Arbeitsausrüstung für die Bildung des linearen Polysiliziums jedoch erheblich, da die Breite des linearen Polysiliziums und der Zwischen raum zwischen der Gate-Elektrode 6 und dem linearen Polysi lizium in der Praxis nicht mehr als 1 µm betragen. Des wei teren wird ein Maskenjustierungsschritt mit hoher Genauig keit unterhalb des erwähnten Zwischenraums benötigt, um das lineare Polysilizium in einem Schritt zum Bilden eines n⁺- Source-Bereiches 3 zu entfernen. Desweiteren ist ein zusätz licher Diffusionsschritt notwendig, um den p⁺-Bereich ähn lich wie bei den vorstehend erwähnten Vorrichtungen zu bil den. In einer Anordnung mit kurzer Kanallänge, d. h. mit ei nem kurzen Kanalbildungsbereich CH, ist es des weiteren nö tig, die Diffusionstiefe des ersten Halbleiterbereiches vom p-Typ zu verringern, wodurch in einem unmittelbar unterhalb des linearen Polysiliziums angeordneten n⁻-Basisbereich ein Bereich auftritt, in den keine Verunreinigung vom p-Typ ein geführt ist.

Demgemäß liegt der vorliegenden Erfindung die Aufgabe zu grunde, eine Halbleitervorrichtung mit isoliertem Gate zur Verfügung zu stellen, welche eine Unterdrückung des Flächen widerstandes entlang einer ganzseitigen Oberfläche eines un mittelbar unterhalb eines Source-Bereiches vom n⁺-Typ ange ordneten Bereiches und eine Verbesserung des Latch-up-Wider standes ermöglicht, während eine Gate-Schwellenspannung Vth auf einem konstanten Pegel aufrechterhalten werden kann, oh ne eine Maskenjustierung mit hoher Genauigkeit, noch eine neue Maskenjustierung oder Diffusionsschritte zu benötigen.

Diese Aufgabe wird durch eine Halbleitervorrichtung mit iso liertem Gate gemäß Anspruch 1 und durch ein Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate gemäß Anspruch 7, 9, 11, 19, 21 gelöst.

Gemäß einem ersten Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung mit isoliertem Gate auf:

(a) ein Halbleitersubstrat mit (a-1) einem ersten Halblei terbereich eines ersten Leitfähigkeitstyps, welcher auf ei ner oberen Hauptoberfläche des Halbleitersubstrates frei liegt, (a-2) einem zweiten Halbleiterbereich eines zweiten Leitfähigkeitstyps, welcher auf einem Abschnitt der oberen Hauptoberfläche selektiv so gebildet ist, daß er auf der oberen Hauptoberfläche des Halbleitersubstrates selektiv freiliegt, und welcher gebildet ist, indem eine Verunreini gung eines zweiten Leitfähigkeitstyps von einer vorbestimmten ersten Öffnung her, welche auf der oberen Hauptoberfläche des Halbleitersubstrates gebildet ist, eingeführt und diffundiert ist, und (a-3) einem dritten Halbleiterbereich eines ersten Leitungstyps, welcher auf einem Abschnitt der oberen Oberfläche des zweiten Halbleiterbereiches selektiv gebildet ist durch eine vorbestimmte Mittelfläche von dem hiervon benachbarten Bereich in einer Innenseite des zweiten Halbleiterbereiches, durch einen vorbestimmten Kanalbildungsbereich von einem Randabschnitt einer freiliegenden Oberfläche des zweiten Halbleiterbereiches, und welcher auf der oberen Hauptoberfläche des Halbleitersubstrates freiliegt und durch Einführen einer Verunreinigung eines ersten Leit fähigkeitstyps von einer auf der oberen Hauptoberfläche des Halbleitersubstrats gebildeten vorbestimmten zweiten Öffnung her gebildet ist, wobei ein Öffnungsende der zweiten Öffnung eine Position einer Übergangsfläche zwischen dem Ka nalbildungsbereich und dem dritten Halbleiterbereich defi niert, welcher näher am Kanalbildungsbereich liegt als ein Öffnungsende der ersten Öffnung, welche eine Position des Randabschnitts des zweiten Halbleiterbereiches definiert, (b) eine Isolierschicht, welche auf der oberen Haupt oberfläche des Halbleitersubstrates selektiv gebildet ist, um den Kanalbildungsbereich abzudecken, (c) eine Steuerelek trodenschicht, welche dem Kanalbildungsbereich durch die Isolierschicht gegenüberliegt, (d) eine erste Hauptelektro denschicht, welche auf der oberen Hauptoberfläche des Halb leitersubstrates selektiv gebildet ist, und mit dem zweiten und dritten Halbleiterbereich elektrisch verbunden und von der Steuerelektrodenschicht elektrisch isoliert ist, und (e) eine zweite Hauptelektrodenschicht, welche auf einer unteren Hauptoberfläche des Halbleitersubstrates gebildet ist, und mit dem Halbleitersubstrat elektrisch verbunden ist.

Vorzugsweise liegt ein Verhältnis zwischen einem Abstand von einem Öffnungsende der zweiten Öffnung zum Randabschnitt des zweiten Halbleiterbereiches und einer Tiefe des zweiten Halbleiterbereiches ab der oberen Hauptoberfläche des Halb leitersubstrates innerhalb eines Bereiches von 0,3 bis 0,6.

In der Halbleitervorrichtung mit isoliertem Gate gemäß dem ersten Aspekt der vorliegenden Erfindung wird der zweite Halbleiterbereich, welcher im ersten Halbleiterbereich so vorgesehen ist, daß er auf der oberen Hauptoberfläche des Halbleitersubstrates selektiv freiliegt, durch Einführen der Verunreinigung des zweiten Leitfähigkeitstyps von der vorge schriebenen ersten Öffnung her und Diffusion gebildet. Ande rerseits wird der dritte Halbleiterbereich des ersten Leit fähigkeitstyps, welcher im zweiten Halbleiterbereich so vor gesehen ist, daß er auf der oberen Hauptoberfläche des Halb leitersubstrates selektiv freiliegt, durch Einführen der Verunreinigung des ersten Leitfähigkeitstyps von der vorgeschriebenen zweiten Öffnung her gebildet. Des weiteren befindet sich das Öffnungsende der zweiten Öffnung, welche die Position der Übergangsfläche zwischen dem Kanalbildungsbereich und dem dritten Halbleiterbereich definiert, in einer Position, welcher näher am Kanalbildungsbereich liegt als das Öffnungsende der ersten Öffnung, welche die Position des Kantenabschnitts des zweiten Halbleiterbereiches definiert.

Somit erstreckt sich der dritte Halbleiterbereich über eine isosbestische Fläche einer Verunreinigungskonzentration des zweiten Leitfähigkeitstyps im zweiten Halbleiterbereich ent lang der oberen Hauptoberfläche des Halbleitersubstrates auf den Kantenabschnitt des zweiten Halbleiterbereiches hin. Im zweiten Halbleiterbereich befindet sich daher eine isosbe stische Fläche mit geringer Verunreinigungskonzentration im Kanalbildungsbereich, während sich eine isosbestische Fläche mit hoher Verunreinigungskonzentration in einem Bereich un mittelbar unterhalb des dritten Halbleiterbereiches befin det. Mit anderen Worten ist die Konzentration der Verunrei nigung des zweiten Leitfähigkeitstyps im Kanalbildungsbe reich relativ gering und im Bereich unmittelbar unterhalb des dritten Halbleiterbereiches relativ hoch. In der Halb leitervorrichtung gemäß der vorliegenden Erfindung ist es daher möglich, den Latch-up-Widerstand zu verbessern, ohne eine Gate-Schwellenspannung Vth zu erhöhen. Des weiteren er fordert der zweite Halbleiterbereich, welcher durch einen einzigen Maskierungsschritt und einen einzigen Diffusions schritt gebildet ist, weder hochgenaue Maskenjustierung noch neue Maskierungs- oder Diffusionsschritte. Zusätzlich ist die Verunreinigungskonzentration eines zweiten Leitfähig keitstyps in einem Halbleiterbereich vom p-Typ über die ge samte Oberfläche des Bereiches unmittelbar unterhalb des dritten Halbleiterbereiches hinweg relativ hoch, weshalb der Flächenwiderstand im wesentlichen über die gesamte Oberflä che dieses Bereiches hinweg unterdrückt werden kann. Insbe sondere der Latch-up-Widerstand wird des weiteren wirksam verbessert.

Das Verhältnis zwischen dem Abstand vom Öffnungsende der zweiten Öffnung zum Kantenabschnitt des zweiten Halbleiter bereiches und der Tiefe des zweiten Halbleiterbereiches von der oberen Hauptoberfläche des ersten Halbleitersubstrates an ist optimiert. Daher ist es möglich, einen ausreichenden Spannungswiderstand wie auch einen Latch-up-Widerstand ein zurichten, welcher in der Praxis ausreichend ist.

Die vorliegende Erfindung bezieht sich auch auf ein Verfah ren zur Herstellung einer Halbleitervorrichtung mit isolier tem Gate. In einem zweiten Aspekt der vorliegenden Erfindung weist ein Verfahren zur Herstellung einer Halbleitervorrich tung mit isoliertem Gate auf: (a) einen Schritt zur Herstel lung eines Halbleitersubstrates mit einem ersten Halbleiter bereich eines ersten Leitfähigkeitstyps, welcher auf einer oberen Hauptoberfläche des Halbleitersubstrates freiliegt, (b) einen Schritt zum Bilden eines Oxidfilms auf der oberen Hauptoberfläche des Halbleitersubstrates, (c) einen Schritt zum Bilden einer Leiterschicht auf dem Oxidfilm, (d) einen Schritt zum Bilden einer ersten Abdeckschicht mit einer er sten Öffnung auf der Leiterschicht, (e) einen Schritt zum selektiven Entfernen der Leiterschicht durch die als Maske dienende erste Abdeckschicht, wodurch die Leiterschicht mit einem Öffnungsende, welches von einem Öffnungsende der er sten Öffnung auf einen inneren Bereich der ersten Abdeck schicht hin um eine vorgeschriebene Breite zurückgesetzt wird, als Steuerelektrodenschicht gebildet wird, (f) einen Schritt zum Bilden eines zweiten Halbleiterbereiches eines zweiten Leitfähigkeitstyps durch selektives Einführen einer Verunreinigung eines zweiten Leitfähigkeitstyps in die obere Hauptoberfläche des Halbleitersubstrates durch die erste Öffnung hindurch, (g) einen Schritt zum Entfernen der ersten Abdeckschicht, (h) einen Schritt zum Diffundieren der in Schritt (f) eingeführten Verunreinigung des zweiten Lei tungstyps im ersten Halbleiterbereich, wodurch der zweite Halbleiterbereich des zweiten Leitfähigkeitstyps in beiden Richtungen entlang der oberen Oberfläche und auf einen tie ferliegenden Abschnitt des Halbleitersubstrates hin ausge dehnt wird, wobei der Halbleiterbereich in der Richtung ent lang der oberen Hauptoberfläche auf einen Bereich ausgedehnt wird, welcher die vorgeschriebene Ausdehnung vom Öffnungs ende der Steuerelektrodenschicht auf einen inneren Bereich der Steuerelektrodenschicht hin aufweist, (i) einen Schritt zur selektiven Bildung einer zweiten Abdeckschicht auf einem einem Mittelabschnitt der ersten Öffnung entsprechenden Be reich, welcher auf dem Oxidfilm vorgesehen ist, (j) einen Schritt zum selektiven Entfernen des Oxidfilms durch die zweite Abdeckschicht und die Steuerelektrodenschicht hin durch, welche als Masken dienen, (k) einen Schritt zum se lektiven Einführen einer Verunreinigung des ersten Leitfä higkeitstyps in die obere Hauptoberfläche des Halbleiter substrates durch die zweite Abdeckschicht und die Steuere lektrodenschicht hindurch, welche als Masken dienen, dadurch Bilden eines dritten Halbleiterbereiches vom ersten Leitfä higkeitstyp in dem zweiten Halbleiterbereich, (l) einen Schritt zum Entfernen der zweiten Abdeckschicht, (m) einen Schritt zum selektiven Bilden einer ersten Hauptelektroden schicht auf der oberen Hauptoberfläche des Halbleiter substrates, welche mit beiden der zweiten und dritten Halb leiterbereiche elektrisch verbunden und von der Steuerelek trodenschicht elektrisch isoliert wird, und (n) einen Schritt zum Bilden einer zweiten Hauptelektrodenschicht auf einer unteren Hauptoberfläche des Halbleitersubstrates, wel che mit der unteren Hauptoberfläche des Halbleitersubstrates elektrisch verbunden wird.

Bei dem Verfahren zur Herstellung einer Halbleitervorrich tung mit isoliertem Gate gemäß dem zweiten Aspekt der vor liegenden Erfindung wird die Steuerelektrodenschicht durch selektives Entfernen der Leiterschicht durch die als Maske dienende erste Abdeckschicht hindurch gebildet. Dabei wird die Steuerelektrodenschicht so gebildet, daß ihr Öffnungs ende im Vergleich zu derjenigen der ersten Abdeckschicht um eine vorgeschriebene Breite zurückgesetzt ist. Der zweite Halbleiterbereich wird gebildet, indem die Verunreinigung des zweiten Leitfähigkeitstyps durch die als Maske dienende erste Abdeckschicht hindurch injiziert und diffundiert wird. Andererseits wird der dritte Halbleiterbereich durch Einfüh ren der Verunreinigung des ersten Leitfähigkeitstyps durch die als eine der Masken dienende Steuerelektrodenschicht hindurch gebildet.

Insbesondere die den zweiten Halbleiterbereich und den drit ten Halbleiterbereich bildenden Verunreinigungen werden je weils von den Öffnungen mit unterschiedlichen Öffnungsenden her eingeführt. Im zweiten Halbleiterbereich ist daher die Konzentration der Verunreinigung des zweiten Leitfähig keitstyps im Kanalbildungsbereich relativ gering und im Be reich unmittelbar unterhalb des dritten Halbleiterbereiches relativ hoch. Des weiteren erfordern diese Öffnungen keine neuerliche Maskierbehandlung, da die zweite Öffnung von der ersten Öffnung aus durch Steuern des Entfernens der Leiter schicht sekundär gebildet wird. Dieses Verfahren erfordert daher keine hochgenaue Maskenjustierung.

In einem dritten Aspekt der vorliegenden Erfindung weist ein Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate auf: (a) einen Schritt zur Herstellung eines Halbleitersubstrates mit einem ersten Halbleiterbereich ei nes ersten Leitfähigkeitstyps, welcher auf einer oberen Hauptoberfläche des Halbleitersubstrates freiliegt, (b) ei nen Schritt zum Bilden eines Oxidfilms auf der oberen Haupt oberfläche des Halbleitersubstrates, (c) einen Schritt zum Bilden einer Leiterschicht auf dem Oxidfilm, (d) einen Schritt zum Bilden einer ersten Abdeckschicht mit einer er sten Öffnung auf der Leiterschicht, (e) einen Schritt zum selektiven Entfernen der Leiterschicht durch die als Maske dienende erste Abdeckschicht hindurch, wodurch eine Steuere lektrodenschicht mit einem vorgeschriebenen Öffnungsende ge bildet wird, (f) einen Schritt zum Bilden eines zweiten Halbleiterbereiches eines zweiten Leitfähigkeitstyps durch selektives Einführen einer Verunreinigung eines zweiten Leitfähigkeitstyps in die obere Hauptoberfläche des Halblei tersubstrates durch die erste Öffnung hindurch, (g) einen Schritt zum Entfernen der ersten Abdeckschicht, (h) einen Schritt zum Diffundieren der Verunreinigung des zweiten Lei tungstyps, welche in Schritt (f) eingeführt wurde, im ersten Halbleiterbereich, wodurch der zweite Halbleiterbereich des zweiten Leitfähigkeitstyps in beiden Richtungen entlang der oberen Oberfläche und auf einen tieferliegenden Abschnitt des Halbleitersubstrates hin ausgedehnt wird, so daß der Halbleiterbereich in der Richtung entlang der oberen Haupt oberfläche auf einen Bereich ausgedehnt wird, welcher die vorgeschriebene Ausdehnung vom Öffnungsende der Steuerelek trodenschicht auf einen inneren Bereich der Steuerelektro denschicht hin aufweist, (i) einen Schritt zur selektiven Bildung einer zweiten Abdeckschicht auf einem einem Mittel abschnitt der ersten Öffnung entsprechenden Bereich, welcher auf dem Oxidfilm vorgesehen ist, (j) einen Schritt zum se lektiven Entfernen des Oxidfilms durch die zweite Abdeck schicht und die Steuerelektrode hindurch, welche als Masken dienen, um den Oxidfilm mit einem Öffnungsende zu bilden, welches vom Öffnungsende der Steuerelektrodenschicht auf ei nen inneren Bereich der Steuerelektrodenschicht hin um eine vorgeschriebene Breite zurückgesetzt ist, (k) einen Schritt zum Entfernen der zweiten Abdeckschicht, (l) einen Schritt zum selektiven Einführen einer Verunreinigung des ersten Leitfähigkeitstyps in die obere Hauptoberfläche des Halblei tersubstrates durch den in Schritt (j) hergestellten Oxid film hindurch, welcher als Maske dient, wodurch ein dritter Halbleiterbereich des ersten Leitfähigkeitstyps im zweiten Halbleiterbereich gebildet wird, (m) einen Schritt zum se lektiven Bilden einer ersten Hauptelektrodenschicht auf der oberen Hauptoberfläche des Halbleitersubstrates, welche mit dem zweiten und dem dritten Halbleiterbereich elektrisch verbunden und von der Steuerelektrodenschicht elektrisch isoliert sein soll, und (n) einen Schritt zum Bilden einer zweiten Hauptelektrodenschicht auf einer unteren Hauptober fläche des Halbleitersubstrates, welche mit der unteren Hauptoberfläche des Halbleitersubstrates elektrisch verbun den sein soll.

Bei dem Verfahren zur Herstellung einer Halbleitervorrich tung mit isoliertem Gate gemäß dem dritten Aspekt der vor liegenden Erfindung wird die Steuerelektrodenschicht durch selektives Entfernen der Leiterschicht durch die als Maske dienende erste Abdeckschicht hindurch gebildet. Dann wird der zweite Halbleiterbereich gebildet, indem die Verunreini gung des zweiten Leitfähigkeitstyps durch die als Maske die nende erste Abdeckschicht hindurch injiziert und diffundiert wird. Weiterhin wird der Oxidfilm durch die als eine der Masken dienende Steuerelektrodenschicht hindurch selektiv entfernt. Zu diesem Zeitpunkt wird der Oxidfilm so gebildet, daß sein Öffnungsende im Vergleich zu demjenigen der Steue relektrodenschicht um eine vorgeschriebene Breite zurückge setzt ist. Dann wird die Verunreinigung des ersten Leitfä higkeitstyps durch den als Maske dienenden Oxidfilm mit dem zurückgesetzten Öffnungsende hindurch eingeführt, um den dritten Halbleiterbereich zu bilden.

Insbesondere die den zweiten Halbleiterbereich und den drit ten Halbleiterbereich bildenden Verunreinigungen werden von den Öffnungen mit unterschiedlichen Öffnungsenden her einge führt. Im zweiten Halbleiterbereich ist daher die Konzentra tion der Verunreinigung des zweiten Leitfähigkeitstyps im Kanalbildungsbereich relativ gering und im Bereich unmittel bar unterhalb des dritten Halbleiterbereiches relativ hoch. Des weiteren erfordern diese Öffnungen keine neuerliche Mas kierbehandlung, da die zweite Öffnung von der ersten Öffnung her durch Steuern des Entfernens der Oxidschicht sekundär gebildet wird. Dieses Verfahren erfordert daher keine hoch genaue Maskenjustierung.

In einem vierten Aspekt der vorliegenden Erfindung weist ein Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate auf: (a) einen Schritt zur Herstellung eines Halbleitersubstrates mit einem ersten Halbleiterbereich ei nes ersten Leitfähigkeitstyps, welcher auf einer oberen Hauptoberfläche des Halbleitersubstrates freiliegt, (b) ei nen Schritt zum Bilden eines Oxidfilms auf der oberen Haupt oberfläche des Halbleitersubstrates, (c) einen Schritt zum Bilden einer Leiterschicht auf dem Oxidfilm, (d) einen Schritt zum Bilden einer ersten Abdeckschicht mit einer Öff nung auf der Leiterschicht, (e) einen Schritt zum selektiven Entfernen der Leiterschicht durch die als Maske dienende er ste Abdeckschicht hindurch, wodurch eine Steuerelektroden schicht mit einem vorgeschriebenen Öffnungsende gebildet wird, (f) einen Schritt zum Entfernen der ersten Abdeck schicht, (g) einen Schritt zum Vorsehen einer Seitenwand mit einer vorgeschriebenen Dicke im Öffnungsende der Steuerelek trodenschicht, (h) einen Schritt zum Bilden eines zweiten Halbleiterbereiches eines zweiten Leitfähigkeitstyps durch selektives Einführen einer Verunreinigung eines zweiten Leitfähigkeitstyps in die obere Hauptoberfläche des Halblei tersubstrates durch die Steuerelektrodenschicht und die Sei tenwand hindurch, welche als Masken dienen, (i) einen Schritt zum Entfernen der Seitenwand, (j) einen Schritt zum Diffundieren der in Schritt (h) eingeführten Verunreinigung des zweiten Leitungstyps im ersten Halbleiterbereich, wo durch der zweite Halbleiterbereich des zweiten Leitfähig keitstyps in beiden Richtungen entlang der oberen Oberfläche und auf einen tieferliegenden Abschnitt des Halbleiter substrates hin ausgedehnt wird, so daß der Halbleiterbereich in der Richtung entlang der oberen Hauptoberfläche auf einen Bereich ausgedehnt wird, welcher die vorgeschriebene Ausdeh nung vom Öffnungsende der Steuerelektrodenschicht auf einen inneren Bereich der Steuerelektrodenschicht hin aufweist, (k) einen Schritt zum selektiven Bilden einer zweiten Ab deckschicht auf einem einem Mittelabschnitt der Öffnung ent sprechenden Bereich, welcher auf dem Oxidfilm vorgesehen ist, (l) einen Schritt zum selektiven Entfernen des Oxid films durch die zweite Abdeckschicht und die Steuerelektrode hindurch, welche als Masken dienen, (m) einen Schritt zum selektiven Einführen einer Verunreinigung des ersten Leitfä higkeitstyps in die obere Hauptoberfläche des Halbleiter substrates durch die zweite Abdeckschicht und die Steuere lektrodenschicht hindurch, welche als Masken dienen, wodurch ein dritter Halbleiterbereich des ersten Leitfähigkeitstyps im zweiten Halbleiterbereich gebildet wird, (n) einen Schritt zum Entfernen der zweiten Abdeckschicht, (o) einen Schritt zum selektiven Bilden einer ersten Hauptelektroden schicht auf der oberen Hauptoberfläche des Halbleiter substrates, welche mit dem zweiten und dem dritten Halblei terbereich elektrisch verbunden und von der Steuerelektro denschicht elektrisch isoliert sein soll, und (p) einen Schritt zum Bilden einer zweiten Hauptelektrodenschicht auf einer unteren Hauptoberfläche des Halbleitersubstrates, wel che mit der unteren Hauptoberfläche des Halbleitersubstrates elektrisch verbunden sein soll.

Bei dem Verfahren zur Herstellung einer Halbleitervorrich tung mit isoliertem Gate gemäß dem vierten Aspekt der vor liegenden Erfindung ist die Seitenwand mit einer vorge schriebenen Dicke im Öffnungsende der Steuerelektroden schicht vorgesehen. Der zweite Halbleiterbereich wird gebil det, indem die Verunreinigung des zweiten Leitfähigkeitstyps durch die Steuerelektrodenschicht und die Seitenwand hin durch, welche als Masken dienen, injiziert und diffundiert wird. Weiterhin wird die Seitenwand entfernt und die Verun reinigung des ersten Leitfähigkeitstyps durch die als eine der Masken dienende Steuerelektrodenschicht eingeführt, wo durch der dritte Halbleiterbereich gebildet wird.

Insbesondere die den zweiten Halbleiterbereich und den drit ten Halbleiterbereich bildenden Verunreinigungen werden durch die Öffnungen mit jeweils unterschiedlichen Öffnungs enden eingeführt. Im zweiten Halbleiterbereich ist daher die Konzentration der Verunreinigung des zweiten Leitfähig keitstyps im Kanalbildungsbereich relativ gering und im Be reich unmittelbar unterhalb des dritten Halbleiterbereiches relativ hoch. Des weiteren erfordern diese Öffnungen keine neuerliche Maskierbehandlung, da die zweite Öffnung von der ersten Öffnung her durch Steuern des Entfernens der Seiten wand sekundär gebildet wird. Dieses Verfahren erfordert da her keine hochgenaue Maskenjustierung.

Vorzugsweise weist der Schritt (g) einen Schritt (g-1) zum Bilden einer Beschichtungsschicht auf der Steuerelektroden schicht und der Oxidschicht, und (g-2) einen Schritt zum Entfernen der Beschichtungsschicht durch Ätzen auf, während ein Abschnitt mit einer vorgeschriebenen Dicke vom Öffnungs ende der Steuerelektrodenschicht an belassen wird, wodurch die Seitenwand gebildet wird.

Die Beschichtungsschicht wird vorläufig auf der Steuerelek trodenschicht und auf dem Oxidfilm zum Bilden der Seiten schicht gebildet, und danach wird diese Beschichtungsschicht derart entfernt, daß ein Seitenwandabschnitt belassen wird. Daher ist es möglich, die Seitenwand einfach zu bilden.

Vorzugsweise weist der Schritt (c) einen Schritt (c-1) zum Bilden eines geschichteten Leiters auf dem Oxidfilm, und (c- 2) einen Schritt zum Bilden eines Abschirmfilms auf dem Lei terfilm auf, wodurch auf dem Oxidfilm eine Leiterschicht mit dem auf ihrer Oberfläche angeordneten Abschirmfilm gebildet wird.

Der Abschirmfilm ist auf der Leiterschicht gebildet, wodurch die Verunreinigung am Eindringen durch den von einem Oxid film gebildeten Abschirmfilm in die Steuerelektrodenschicht gehindert wird, beispielsweise beim Vorgang des selektiven Einführens der Verunreinigung des zweiten Leitfähigkeitstyps durch die als Maske dienende Steuerelektrodenschicht hin durch. Somit ist es möglich, unnötiges Einführen der Verun reinigung in die Steuerelektrodenschicht zu verhindern.

In einem fünften Aspekt der vorliegenden Erfindung weist ein Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate auf: (a) einen Schritt zur Herstellung eines Halbleitersubstrates mit einem ersten Halbleiterbereich ei nes ersten Leitfähigkeitstyps, welcher auf einer oberen Hauptoberfläche des Halbleitersubstrates freiliegt, (b) ei nen Schritt zum Bilden eines Oxidfilms auf der oberen Haupt oberfläche des Halbleitersubstrates, (c) einen Schritt zum Bilden einer Leiterschicht auf dem Oxidfilm, (d) einen Schritt zum Bilden einer ersten Abdeckschicht mit einer er sten Öffnung auf der Leiterschicht, (e) einen Schritt zum selektiven Entfernen der Leiterschicht durch die als Maske dienende erste Abdeckschicht hindurch, wodurch eine Leiter schicht mit einem vorgeschriebenen Öffnungsende gebildet wird, (f) einen Schritt zum Bilden eines zweiten Halbleiter bereiches eines zweiten Leitfähigkeitstyps durch selektives Einführen einer Verunreinigung eines zweiten Leitfähig keitstyps in die obere Hauptoberfläche des Halbleiter substrates durch die als Maske dienende Leiterschicht mit dem Öffnungsende hindurch, (g) einen Schritt zum Entfernen der ersten Abdeckschicht, (h) einen Schritt zum Diffundieren der in Schritt (f) eingeführten Verunreinigung des zweiten Leitungstyps im ersten Halbleiterbereich, wodurch der zweite Halbleiterbereich des zweiten Leitfähigkeitstyps in beiden Richtungen entlang der oberen Oberfläche und auf einen tie ferliegenden Abschnitt des Halbleitersubstrates hin ausge dehnt wird, so daß der Halbleiterbereich in der Richtung entlang der oberen Hauptoberfläche auf einen Bereich ausge dehnt wird, welcher die vorgeschriebene Ausdehnung vom Öff nungsende der Steuerelektrodenschicht auf einen inneren Be reich der Leiterschicht hin aufweist, (i) einen Schritt zum Oxidieren der Leiterschicht mit dem Öffnungsende bis zu ei ner vorgeschriebenen Tiefe von ihrer Oberfläche an, wodurch eine Oxidschicht gebildet wird, (j) einen Schritt zum selek tiven Bilden einer zweiten Abdeckschicht auf einem einem Mittelabschnitt der Öffnung entsprechenden Bereich, welcher auf dem Oxidfilm vorgesehen ist, (k) einen Schritt zum Ent fernen der Oxidschicht, wodurch eine Steuerelektrodenschicht mit einer zweiten Öffnung gebildet wird, wobei das Öffnungs ende der Öffnung vom Öffnungsende zurückgesetzt ist, (l) ei nen Schritt zum selektiven Entfernen des Oxidfilms durch die zweite Abdeckschicht und die Steuerelektrode hindurch, wel che als Masken dienen, (m) einen Schritt zum selektiven Ein führen einer Verunreinigung des ersten Leitfähigkeitstyps in die obere Hauptoberfläche des Halbleitersubstrates durch die zweite Abdeckschicht und die Steuerelektrodenschicht hin durch, welche als Masken dienen, wodurch ein dritter Halb leiterbereich des ersten Leitfähigkeitstyps im zweiten Halb leiterbereich gebildet wird, (n) einen Schritt zum Entfernen der zweiten Abdeckschicht, (o) einen Schritt zum selektiven Bilden einer ersten Hauptelektrodenschicht auf der oberen Hauptoberfläche des Halbleitersubstrates, welche mit dem zweiten und dem dritten Halbleiterbereich elektrisch verbun den und von der Steuerelektrodenschicht elektrisch isoliert sein soll, und (p) einen Schritt zum Bilden einer zweiten Hauptelektrodenschicht auf einer unteren Hauptoberfläche des Halbleitersubstrates, welche mit der unteren Hauptoberfläche des Halbleitersubstrates elektrisch verbunden sein soll.

Bei dem Verfahren zur Herstellung einer Halbleitervorrich tung mit isoliertem Gate gemäß dem fünften Aspekt der vor liegenden Erfindung wird die Verunreinigung des zweiten Leitfähigkeitstyps durch die als Maske dienende erste Ab deckschicht eingeführt, während die Steuerelektrodenschicht mit einem zurückgesetzten Öffnungsende durch Oxidieren der Leiterschicht gebildet wird, so daß die Verunreinigung des ersten Leitfähigkeitstyps durch die als Maske dienende Steu erelektrodenschicht eingeführt wird.

Insbesondere die den zweiten Halbleiterbereich und den drit ten Halbleiterbereich bildenden Verunreinigungen werden von den Öffnungen mit jeweils unterschiedlichen Öffnungsenden her eingeführt. Im zweiten Halbleiterbereich ist daher die Konzentration der Verunreinigung des zweiten Leitfähig keitstyps im Kanalbildungsbereich relativ gering und im Be reich unmittelbar unterhalb des dritten Halbleiterbereiches relativ hoch. Des weiteren erfordern diese Öffnungen keine neuerliche Maskierbehandlung, da die zweite Öffnung von der ersten Öffnung her durch Steuern der Oxidation der Leiter schicht sekundär gebildet wird. Dieses Verfahren erfordert daher keine hochgenaue Maskenjustierung. Des weiteren können die relativen Positionen der beiden Öffnungen mit einer Ge nauigkeit von ungefähr einigen 10 nm justiert werden.

In einem sechsten Aspekt der vorliegenden Erfindung weist ein Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate auf: (a) einen Schritt zur Herstellung eines Halbleitersubstrates mit einem ersten Halbleiterbe reich eines ersten Leitfähigkeitstyps, welcher auf einer oberen Hauptoberfläche des Halbleitersubstrates freiliegt, (b) einen Schritt zum Bilden eines Oxidfilms auf der oberen Hauptoberfläche des Halbleitersubstrates, (c) einen Schritt zum Bilden einer Leiterschicht auf dem Oxidfilm, (d) einen Schritt zum Bilden eines Verbundfilms des Leiters auf der Leiterschicht, (e) einen Schritt zum Bilden einer ersten Ab deckschicht mit einer ersten Öffnung auf dem Verbundfilm, (f) einen Schritt zum selektiven Entfernen des Verbundfilms durch die als Maske dienende erste Abdeckschicht hindurch, wodurch der Verbundfilm mit einem Öffnungsende gebildet wird, welches von einem Öffnungsende der ersten Öffnung auf einen inneren Bereich der ersten Abdeckschicht hin um eine vorgeschriebene Breite zurückgesetzt ist, (g) einen Schritt zum selektiven Entfernen der Leiterschicht durch den als Maske dienenden Verbundfilm mit dem Öffnungsende hindurch, wodurch eine Steuerelektrodenschicht mit einer zweiten Öff nung gebildet wird, welche ein Öffnungsende aufweist, das vom Öffnungsende der ersten Öffnung zurückgesetzt ist, (h) einen Schritt zum selektiven Einführen einer Verunreinigung des zweiten Leitfähigkeitstyps in die obere Hauptoberfläche des Halbleitersubstrates durch die als Maske dienende erste Abdeckschicht hindurch, wodurch ein zweiter Halbleiterbe reich des zweiten Leitfähigkeitstyps gebildet wird, (i) ei nen Schritt zum Entfernen der ersten Abdeckschicht, (j) ei nen Schritt zum Diffundieren der in Schritt (h) eingeführten Verunreinigung des zweiten Leitungstyps im ersten Halblei terbereich, wodurch der zweite Halbleiterbereich des zweiten Leitfähigkeitstyps in beiden Richtungen entlang der oberen Oberfläche und auf einen tieferliegenden Abschnitt des Halb leitersubstrates hin ausgedehnt wird, so daß der zweite Halbleiterbereich in der Richtung entlang der oberen Haupt oberfläche auf einen Bereich ausgedehnt wird, welcher die vorgeschriebene Ausdehnung vom Öffnungsende der Steuerelek trodenschicht auf einen inneren Bereich der Steuerelektro denschicht hin aufweist, (k) einen Schritt zum selektiven Bilden einer zweiten Abdeckschicht auf einem einem Mittelab schnitt der Öffnung entsprechenden Bereich, welcher auf dem Oxidfilm vorgesehen ist, (l) einen Schritt zum selektiven Entfernen des Oxidfilms durch die zweite Abdeckschicht und die Steuerelektrodenschicht hindurch, welche als Masken die nen, (n) einen Schritt zum selektiven Einführen einer Verun reinigung des ersten Leitfähigkeitstyps in die obere Haupt oberfläche des Halbleitersubstrates durch die zweite Abdeck schicht und die Steuerelektrodenschicht hindurch, welche als Masken dienen, wodurch ein dritter Halbleiterbereich des er sten Leitfähigkeitstyps im zweiten Halbleiterbereich gebil det wird, (o) einen Schritt zum Entfernen der zweiten Ab deckschicht, (p) einen Schritt zum selektiven Bilden einer ersten Hauptelektrodenschicht auf der oberen Hauptoberfläche des Halbleitersubstrates, welche mit dem zweiten und dritten Halbleiterbereich elektrisch verbunden und von der Steuere lektrodenschicht elektrisch isoliert sein soll, und (g) ei nen Schritt zum Bilden einer zweiten Hauptelektrodenschicht auf einer unteren Hauptoberfläche des Halbleitersubstrates, welche mit der unteren Hauptoberfläche des Halbleiter substrates elektrisch verbunden sein soll.

Bei dem Verfahren zur Herstellung einer Halbleitervorrich tung mit isoliertem Gate gemäß dem sechsten Aspekt der vor liegenden Erfindung wird der Verbundfilm, welcher auf der Leiterschicht gebildet ist, durch die als Maske dienende er ste Abdeckschicht selektiv entfernt, so daß das Öffnungsende im Vergleich zu demjenigen der ersten Abdeckschicht zurück gesetzt ist. Die Verunreinigung des zweiten Leitfähig keitstyps wird durch die als Maske dienende erste Abdeck schicht eingeführt, während die Verunreinigung des ersten Leitfähigkeitstyps durch die als Maske dienende Steuerelek trodenschicht, welche aus dem Verbundfilm gebildet ist, ein geführt wird.

Insbesondere die den zweiten Halbleiterbereich und den drit ten Halbleiterbereich bildenden Verunreinigungen werden von den Öffnungen mit jeweils unterschiedlichen Öffnungsenden her eingeführt. Im zweiten Halbleiterbereich ist daher die Konzentration der Verunreinigung des zweiten Leitfähig keitstyps im Kanalbildungsbereich relativ gering und im Be reich unmittelbar unterhalb des dritten Halbleiterbereiches relativ hoch. Des weiteren erfordern diese Öffnungen keine neuerliche Maskierbehandlung, da die zweite Öffnung von der ersten Öffnung aus durch Steuern des Entfernens der Verbund schicht sekundär gebildet wird. Dieses Verfahren erfordert daher keine hochgenaue Maskenjustierung.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Weitere Einzelheiten, Aspekte und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung.

Es zeigt:

Fig. 1 eine teilweise vergrößerte Schnittansicht eines IGBT gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 2 eine Schnittansicht der Anordnung des IGBT gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 3 ein Diagramm eines Herstellungsschrittes im er sten Ausführungsbeispiel der vorliegenden Erfin dung;

Fig. 4 ein Diagramm eines Herstellungsschrittes im er sten Ausführungsbeispiel der vorliegenden Erfin dung;

Fig. 5 ein Diagramm eines Herstellungsschrittes im er sten Ausführungsbeispiel der vorliegenden Erfin dung;

Fig. 6 ein Diagramm eines Herstellungsschrittes im er sten Ausführungsbeispiel der vorliegenden Erfin dung;

Fig. 7 ein Diagramm eines Herstellungsschrittes im er sten Ausführungsbeispiel der vorliegenden Erfin dung;

Fig. 8 eine Schnittansicht der Abmessungen jeweiliger Teile eines als Gegenstand einer Validationsprü fung eingesetzten IGBT;

Fig. 9 eine Kurve mit Ergebnissen der Validationsprü fung;

Fig. 10 ein Diagramm mit Symbolen im Zusammenhang mit Abmessungen jeweiliger Teile des IGBT gemäß dem ersten Ausführungsbeispiel der vorliegenden Er findung;

Fig. 11 eine Kurve mit Meßergebnissen im Zusammenhang mit dem IGBT gemäß dem ersten Ausführungsbei spiel der vorliegenden Erfindung;

Fig. 12 eine Kurve mit Meßergebnissen im Zusammenhang mit dem IGBT gemäß dem ersten Ausführungsbei spiel der vorliegenden Erfindung;

Fig. 13 ein Diagramm eines Herstellungsschrittes im zweiten Ausführungsbeispiel der vorliegenden Er findung;

Fig. 14 ein Diagramm eines Herstellungsschrittes im zweiten Ausführungsbeispiel der vorliegenden Er findung;

Fig. 15 ein Diagramm eines Herstellungsschrittes im dritten Ausführungsbeispiel der vorliegenden Er findung;

Fig. 16 ein Diagramm eines Herstellungsschrittes im dritten Ausführungsbeispiel der vorliegenden Er findung;

Fig. 17 ein Diagramm eines Herstellungsschrittes im dritten Ausführungsbeispiel der vorliegenden Er findung;

Fig. 18 ein Diagramm eines Herstellungsschrittes im dritten Ausführungsbeispiel der vorliegenden Er findung;

Fig. 19 ein Diagramm eines Herstellungsschrittes im dritten Ausführungsbeispiel der vorliegenden Er findung;

Fig. 20 ein Diagramm eines Herstellungsschrittes im dritten Ausführungsbeispiel der vorliegenden Er findung;

Fig. 21 ein Diagramm eines Herstellungsschrittes im dritten Ausführungsbeispiel der vorliegenden Er findung;

Fig. 22 ein Diagramm eines Herstellungsschrittes in ei ner Weiterentwicklung der vorliegenden Erfin dung;

Fig. 23 ein Diagramm eines Herstellungsschrittes in ei ner weiteren Weiterentwicklung der vorliegenden Erfindung;

Fig. 24 ein Diagramm eines Herstellungsschrittes im vierten Ausführungsbeispiel der vorliegenden Er findung;

Fig. 25 ein Diagramm eines Herstellungsschrittes im vierten Ausführungsbeispiel der vorliegenden Er findung;

Fig. 26 ein Diagramm eines Herstellungsschrittes im vierten Ausführungsbeispiel der vorliegenden Er findung;

Fig. 27 ein Diagramm eines Herstellungsschrittes im vierten Ausführungsbeispiel der vorliegenden Er findung;

Fig. 28 ein Diagramm eines Herstellungsschrittes im vierten Ausführungsbeispiel der vorliegenden Er findung;

Fig. 29 ein Diagramm eines Herstellungsschrittes im fünften Ausführungsbeispiel der vorliegenden Er findung;

Fig. 30 ein Diagramm eines Herstellungsschrittes im fünften Ausführungsbeispiel der vorliegenden Er findung;

Fig. 31 ein Diagramm eines Herstellungsschrittes im fünften Ausführungsbeispiel der vorliegenden Er findung;

Fig. 32 ein Diagramm eines Herstellungsschrittes im fünften Ausführungsbeispiel der vorliegenden Er findung;

Fig. 33 ein Diagramm eines Herstellungsschrittes im fünften Ausführungsbeispiel der vorliegenden Er findung;

Fig. 34 ein Diagramm eines Herstellungsschrittes im fünften Ausführungsbeispiel der vorliegenden Er findung;

Fig. 35 eine Schnittansicht eines Aufbaus eines n-Kanal- IGBT;

Fig. 36 ein Diagramm eines Herstellungsschrittes des IGBT;

Fig. 37 ein Diagramm eines Herstellungsschrittes des IGBT;

Fig. 38 ein Diagramm eines Herstellungsschrittes des IGBT;

Fig. 39 ein Diagramm eines Herstellungsschrittes des IGBT;

Fig. 40 ein Diagramm eines Herstellungsschrittes des IGBT; und

Fig. 41 eine Schnittvorderansicht mit typischen Formen zweier Bereiche des IGBT.

1. Ausführungsbeispiel 1 1-1. Schematische Anordnung der Vorrichtung

Fig. 2 zeigt eine Schnittansicht eines Aufbaus eines n-Ka nal-IGBT gemäß eines Ausführungsbeispiels der vorliegenden Erfindung. Dieser IGBT wird durch eine Anzahl von IGBT-Ba siseinheiten ausgebildet, die parallel zueinander verbunden sind. Fig. 2 zeigt zwei derartige Basiseinheiten.

Unter Bezugnahme auf Fig. 2 weist ein Halbleitersubstrat 1 einen p⁺-Kollektorbereich 1a und einen n⁻-Basisbereich (ersten Halbleiterbereich) 1b auf. Der n⁻-Basisbereich 1b ist auf dem p⁺-Kollektorbereich 1a gebildet, so daß eine un tere Hauptoberfläche des p⁺-Kollektorbereiches und eine obere Hauptoberfläche des n⁻-Basisbereiches 1b diejenigen des Halbleitersubstrates 1 definieren. In jeder Basiseinheit ist ein Halbleiterbereich vom p-Typ (zweiter Halbleiterbe reich) 2 auf einem Teilbereich der oberen Hauptoberfläche des n⁻-Basisbereiches 1b durch selektive Diffusion einer Verunreinigung vom p-Typ gebildet. Des weiteren sind n⁺- Source-Bereiche (dritte Halbleiterbereiche) 3 auf Teilberei chen einer oberen Hauptoberfläche des Halbleiterbereiches 2 vom p-Typ durch selektives Einführen einer Verunreinigung vom n-Typ gebildet. Die n⁺-Source-Bereiche 3 sind durch eine vorgeschriebene Mittelfläche CA voneinander getrennt. Des weiteren sind diese n⁺-Source-Bereiche 3 durch die Kanalbil dungsbereiche CH vom n⁻-Basisbereich getrennt.

Die Isolierschichten 5 sind selektiv auf der oberen Haupt oberfläche des Halbleitersubstrates 1 gebildet, um die Ka nalbildungsbereiche CH abzudecken. Die Gate-Elektroden (Steuerelektrodenschichten) 6 sind auf den Isolierschichten 5 gebildet, und liegen den Kanalbildungsbereichen CH gegen über. Diese Gate-Elektroden 6 sind aus Polysilizium gefer tigt. Eine Emitterelektrode (erste Hauptelektrodenschicht) 7, welche beispielsweise aus Aluminium besteht, ist mit Tei len der oberen Hauptoberflächen der n⁺-Source-Bereiche 3 und einem Abschnitt des Halbleiterbereiches 2 vom p-Typ, welcher in der Mittelfläche CA angeordnet ist, elektrisch verbunden. Die Zwischenschicht-Isolierfilme 8 sind zwischen der Emitterelektrode 7 und den Gate-Elektroden 6 gebildet. Diese Zwischenschicht-Isolierfilme 8 isolieren die Emittere lektrode 7 elektrisch von den Gate-Elektroden 6. Eine Kol lektorelektrode (zweite Hauptelektrodenschicht) 9 ist auf der unteren Hauptoberfläche des p⁺-Kollektorbereiches 1a, d. h. des Halbleitersubstrates 1, gebildet. Diese Kollektore lektrode 9 ist mit der unteren Hauptoberfläche des p⁺-Kol lektorbereiches 1a elektrisch verbunden.

1-2. Charakteristische Anordnung der Vorrichtung

Fig. 1 zeigt eine teilweise vergrößerte Teilansicht der Be ziehung zwischen dem Halbleiterbereich 2 vom p-Typ und einem der Source-Bereiche 3 vom n⁺-Typ in dem in Fig. 2 gezeigten IGBT. Der Halbleiterbereich 2 vom p-Typ wird gebildet, indem eine Verunreinigung vom p-Typ von einer auf der oberen Hauptoberfläche des Halbleitersubstrates 1 vorgesehenen Öff nung mit einem Öffnungsende T1 her eingeführt und diffun diert wird. Daher wird die Position eines Kantenabschnitts ED, welcher eine Grenzfläche zwischen dem n⁺-Source-Bereich 3 und dem n⁻-Basisbereich 1b auf der oberen Hauptoberfläche des Halbleitersubstrates 1 darstellt, durch die Position des Öffnungsendes T1 bestimmt. Die Verunreinigung vom p-Typ im Halbleiterbereich 2 vom p-Typ weist eine vorgeschriebene Konzentrationsverteilung in Abhängigkeit von der Diffusions strecke auf. Diese Konzentration der Verunreinigung vom p- Typ ist wie gezeigt in Form von isosbestischen Flächen 2a bis 2d verteilt, und verringert sich in dieser Reihenfolge. Mit anderen Worten verringert sich die Konzentration im Ka nalbildungsbereich CH mit sich vergrößerndem Abstand vom Öffnungsende T1.

Andererseits wird der n⁺-Source-Bereich 3 gebildet, indem eine Verunreinigung vom n-Typ von einer auf der oberen Hauptoberfläche des Halbleitersubstrates 1 vorgesehenen Öff nung mit einem Öffnungsende T2 her eingeführt und diffun diert wird. Das Öffnungsende T2 ist in einer Position einge richtet, welche sich näher am Kanalbildungsbereich CH, d. h. näher am Kantenabschnitt ED befindet als das Öffnungsende T1. Bei einem Vergleich des Umrisses des n⁺-Source-Bereiches 3 mit den isosbestischen Flächen 2a bis 2d wird es daher klar, daß die Konzentration der Verunreinigung vom p-Typ im Halbleiterbereich 2 vom p-Typ im Kanalbildungsbereich CH re lativ gering und im wesentlichen über einen unterhalb des n⁺-Source-Bereiches liegenden Bereich relativ hoch ist.

1-3. Verfahren zur Herstellung der Vorrichtung

Fig. 3 bis 7 sind Vorgangszeichnungen eines Verfahrens zur Herstellung des in Fig. 1 und 2 gezeigten IGBT, wobei die Betonung auf Schritten zur Bildung des Kanalbildungsberei ches CH liegt. Wie es in Fig. 3 gezeigt ist, wird zuerst ein Halbleitersubstrat 1 so hergestellt, daß ein Silizium-Ther maloxidfilm (Oxidfilm) 5a auf seiner oberen Hauptoberfläche und darauf des weiteren ein Polysiliziumfilm (Leiterschicht) 6a gebildet wird. Ein Abdeckfilm (erster Abdeckfilm) 10 mit einer vorgeschriebenen Strukturierung wird durch Fotolitho grafie auf dem Polysiliziumfilm 6a gebildet. Der Abdeckfilm 10 weist eine Öffnung (erste Öffnung) WD1 auf. Eine Oberflä che der Polysiliziumschicht 6a ist mit einem (nicht näher dargestellten) Thermaloxidfilm bedeckt.

Dann wird Ätzen durch den als Maske dienenden Abdeckfilm 10 wie in Fig. 4 gezeigt durchgeführt. Dieser Ätzschritt wird mit einem isotropischen Ätzmittel durchgeführt. Der Grad ei ner solchen Ätzung wird geeigneterweise so gesteuert, daß ein Abschnitt des Polysiliziumfilms 6a, welcher der Öffnung WD1 entspricht, entfernt wird, sowie der Polysiliziumfilm 6a auf eine Position mit einem konstanten Abstand vom Öffnungs ende T1 zurückgesetzt wird. Eine Elektrode 6 mit einem Öff nungsende T2 wird auf die Gate-Elektrode 6a hin mit einem vorgeschriebenen Abstand im Vergleich zum Öffnungsende T1 zurückgesetzt. Danach werden Ionen einer Verunreinigung vom p-Typ, wie etwa Bor, in die obere Hauptoberfläche des Halb leitersubstrates 1 durch den als Maske dienenden Abdeckfilm 10 hindurch mittels an sich bekannter Ionenimplantation im plantiert. Somit wird die Verunreinigung vom p-Typ selektiv in einen Abschnitt eines n⁻-Basisbereiches 1b, welcher der Öffnung WD1 entspricht, eingeführt.

Dann wird der Abdeckfilm 10 wie in Fig. 5 gezeigt entfernt, und es wird eine Wärmebehandlung durchgeführt, um die durch Ionenimplantation eingeführte Verunreinigung vom p-Typ im wesentlichen isotropisch zu diffundieren. Somit wird die Verunreinigung vom p-Typ in beiden Richtungen, auf einen tieferliegenden Abschnitt hin und entlang einer oberen Hauptoberfläche des n⁻-Basisbereiches 1b, diffundiert, wo durch ein Halbleiterbereich 2 vom p-Typ im n⁻-Basisbereich 1b definiert wird. Daher dringt der Halbleiterbereich 2 vom p-Typ in einen unterhalb der Gate-Elektrode 6 angeordneten Bereich vom Öffnungsende (Öffnungsende der ersten Öffnung WD1) T1 des Abdeckfilms 10 her über eine beträchtliche Di stanz ein.

Dann wird ein Abdeckfilm (zweite Abdeckschicht) 10a auf ei nem mittleren Abschnitt des Halbleiterbereiches 2 vom p-Typ gebildet. Danach wird ein Abschnitt des Silizium-Thermaloxid films 5a, welcher der Öffnung (zweiten Öffnung) WD2 durch den Abdeckfilm 10a und die Gate-Elektrode 6, welche als Mas ken dienen, entspricht, entfernt. Folglich ist die oben er wähnte Isolierschicht 5 aus dem Silizium-Thermaloxidfilm 5a gebildet. Hierbei verbleibt der Silizium-Thermaloxidfilm 5a auch unter dem Abdeckfilm 10a als Isolierschicht 5b. Danach werden Ionen einer Verunreinigung vom n-Typ wie etwa Arsen, wie es in Fig. 6 gezeigt ist, in die obere Hauptoberfläche des n⁻-Basisbereiches 1b implantiert.

Dann wird der Abdeckfilm 10a entfernt, und es wird eine Wär mebehandlung durchgeführt, um die Verunreinigung vom n-Typ zu diffundieren und dadurch einen n⁺-Source-Bereich 3 zu bilden. Dieser n⁺-Source-Bereich 3 wird bei der Ionenimplan tation vom Abdeckfilm 10a maskiert, um von dem danebenlie genden Bereich durch eine vorgeschriebene Mittelfläche CA abgegrenzt zu sein. Des weiteren wird der n⁺-Source-Bereich 3 von der Gate-Elektrode 6 maskiert, um wie in Fig. 7 ge zeigt vom n⁻-Basisbereich 1b durch einen Kanalbildungsbe reich CH abgegrenzt zu sein. Danach wird die Isolierschicht 5b entfernt und eine Emitterelektrode 7, ein dazwischenlie gender Isolierfilm 8 und eine Kollektorelektrode 9 werden gebildet, wodurch die in Fig. 2 gezeigte Halbleitervorrich tung mit isoliertem Gate vervollständigt wird.

In den oben erwähnten Schritten werden die Verunreinigungen zum Bilden des n⁺-Source-Bereiches 3 und des Halbleiterbe reiches vom p-Typ durch das Öffnungsende T1 und das andere Öffnungsende (Öffnungsende der zweiten Öffnung) T2 einge führt, welche jeweils nicht deckungsgleich miteinander sind. Das Öffnungsende T2 ist in einer Position angeordnet, welche im Vergleich mit dem Öffnungsende T1 näher am Kanalbildungs bereich CH, d. h. näher am oben erwähnten Kantenabschnitt ED liegt. Daher erstreckt sich der n⁺-Source-Bereich 3 durch die verunreinigungskonzentrations-isosbestischen Flächen 2a bis 2d auf den Kantenabschnitt ED des Halbleiterbereiches 2 vom p-Typ hin. Somit erhält man einen IGBT, bei dem die Kon zentration der Verunreinigung vom p-Typ im Halbleiterbereich 2 vom p-Typ im Kanalbildungsbereich CH relativ gering, und im unmittelbar unterhalb des n⁺-Source-Bereiches 3 liegenden Bereich relativ hoch ist.

Wie im vorangegangenen beschrieben ist, wird das Öffnungs ende T2 durch Seitenätzen des Polysiliziumfilms 6a gebildet. Dieses Öffnungsende T2 ist insbesondere sekundär auf der Ba sis des Öffnungsendes T1 gebildet, wobei keine neuerliche Maskierbehandlung benötigt wird. Somit erfordert das erfin dungsgemäße Verfahren weder zusätzliche Schritte noch hoch genaue Maskenjustierung.

1-4. Schematische Betriebsweise der Vorrichtung

Es folgt nun eine Beschreibung einer Betriebsweise des IBGT gemäß des in Fig. 2 gezeigten Ausführungsbeispiels. Eine Ga te-Spannung VGE, welche höher als die für den IGBT spezifi sche Gate-Schwellenspannung Vth ist, wird über die Gate- Elektrode 6 und die Emitterelektrode 7 angelegt, während ei ne Kollektorspannung VCE über die Kollektorelektrode 9 und die Emitterelektrode 7 angelegt wird. Dann wird der zwischen dem n⁺-Source-Bereich 3 und dem n⁻-Basisbereich 1b angeord nete obere Abschnitt der Hauptoberfläche des Halbleiterbe reiches 2 vom p-Typ, d. h. der Kanalbildungsbereich CH, von einem Halbleiter vom p-Typ in einen Halbleiter vom n-Typ in vertiert, um einen Kanal vom n-Typ zu bilden. Als Ergebnis gehen der n⁻-Basisbereich 1b und der n⁺-Source-Bereich 3, welche einer Drain und einer Source eines vom n⁻-Basisbe reich 1b äquivalent gebildeten MOS entsprechen, sowie der Halbleiterbereich 2 vom p-Typ und der n⁺-Source-Bereich 3 in einen leitenden Zustand über. Daher fließt ein Elektronen strom vom n⁺-Source-Bereich 3 in den n⁻-Basisbereich 1b durch den Kanal vom n-Typ. Dieser Elektronenstrom dient als Basisstrom eines vom p⁺-Kanalbildungsbereich 1b, dem n⁻-Ba sisbereich 1b und dem Halbleiterbereich 2 vom p-Typ äquiva lent gebildeten Transistors. Zu diesem Zeitpunkt werden vom p⁺-Kanalbildungsbereich 1a Löcher in den n⁻-Basisbereich 1b injiziert, und Teile der Löcher werden mit Trägerelektronen wiedervereinigt, welche vom n⁺-Source-Bereich 3 in den n⁻- Basisbereich 1b injiziert werden, während die übrigen Teile den Halbleiterbereich 2 vom p-Typ durchlaufen, um als Loch strom in die Emitterelektrode 7 zu fließen. Folglich geht der IGBT in einen leitenden (EIN-)Zustand über, wodurch die Kollektorelektrode 9 und die Emitterelektrode 7 miteinander leiten.

Wenn die Gate-Spannung VGE geringer als die Gate-Schwellen spannung Vth eingestellt ist, geht der MOS in einen unter brochenen Zustand über und läßt keinen Fluß des oben erwähn ten Elektronenstroms zu, wodurch der IGBT in einen unterbro chenen (AUS-)Zustand übergeht. Der IGBT hat den Vorteil, daß eine Treiberschaltung hierfür einen einfacheren Aufbau als ein Bipolartransistor erhalten kann, da es sich bei ihm um einen spannungsgesteuerten Transistor mit einem isolierten Gate (MOS-Gate) handelt, ähnlich wie eine andere Halbleiter vorrichtung mit isoliertem Gate, beispielsweise ein MOSFET.

1-5. Charakteristische Betriebsweise der Vorrichtung

Gemäß diesem IGBT ist die Konzentration der Verunreinigung vom p-Typ im Halbleiterbereich 2 vom p-Typ im Kanalbildungs bereich CH relativ gering und im wesentlichen über den un mittelbar unterhalb des n⁺-Source-Bereiches 3 angeordneten Bereich relativ hoch. Gemäß diesem IGBT ist es daher mög lich, den Flächenwiderstand zu verringern, ohne die Gate- Schwellenspannung Vth zu erhöhen, wodurch sich der Latch-up- Widerstand verbessert. Des weiteren erfordert der Halblei terbereich 2 vom p-Typ, welcher in einem einzigen Maskie rungsschritt und einem einzigen Diffusionsschritt gebildet ist, weder hochgenaue Maskenjustierung noch erneute Masken justierung oder Diffusionsschritte. Darüber hinaus ist die Konzentration der Verunreinigung vom p-Typ im Halbleiterbe reich 2 vom p-Typ im wesentlichen über die Oberfläche des unmittelbar unterhalb des n⁺-Source-Bereiches 3 angeordneten Bereiches hoch, wodurch es möglich ist, den Flächenwider stand im wesentlichen entlang der ganzseitigen Oberfläche des unmittelbar unterhalb des n⁺-Source-Bereiches angeordne ten Bereiches auf einen niedrigen Pegel zu verringern. Somit kann der Latch-up-Widerstand des weiteren wirksam verbessert werden.

1-6. Validationsprüfung der Vorrichtung

Es wurde eine Prüfung zur Validation des IGBT durchgeführt. Fig. 8 zeigt Abmessungen jeweiliger Teile des IGBT, welcher der Prüfung unterzogen wurde. Bei diesem IGBT betrugen eine Tiefe d1 eines n⁺-Source-Bereiches 3 von einer oberen Haupt oberfläche eines Halbleitersubstrats 1 an und eine Tiefe d2 eines Halbleiterbereiches 2 vom p-Typ ca. 0,5 µm bzw. 5 µm. Eine Tiefe d3 einer Isolierschicht 5 betrug ca. 0,15 µm.

Fig. 9 ist eine Kurve, welche Ergebnisse der Validationsprü fung in Bezug auf das Verhältnis der Deckungsungleichheit der Öffnungsenden |T1-T2|, einem Abstand zwischen den Öffnungs enden T1 und T2, zeigt, sowie einer Gate-Schwellenspannung Vth in einem solchen IGBT. Ein Parameter Q drückt eine Do sierung von Borionen aus, welche implantiert wurden, um den Halbleiterbereich vom p-Typ zu bilden. Drei Typen von IGBTs wurden mit einer Ionenimplantation bei drei Dosierungen Q entsprechend 4 × 10¹⁴ cm^-2, 8 × 10¹⁴ cm^-2 und 2 × 10¹⁵ cm^-2 hergestellt und tatsächlichen Messungen unterzogen.

Wie es in Fig. 9 gezeigt ist, wird die Gate-Spannung Vth im Verhältnis zur Dosierung Q bei gleicher Deckungsungleichheit der Öffnungsenden erhöht. Gleichzeitig zeigt diese Kurve auch, daß eine niedrigere Gate-Schwellenspannung Vth erhal ten wird, während die Deckungsungleichheit der Öffnungsenden bei einer gleichen Dosierung Q erhöht wird. Insbesondere ve rifizieren die Prüfungsergebnisse, daß es möglich ist, die Gate-Schwellenspannung Vth zu unterdrücken, indem man die Deckungsungleichheit der Öffnungsenden geeig 28127 00070 552 001000280000000200012000285912801600040 0002004344278 00004 28008net auf einen hohen Wert einstellt, auch wenn die Verunreinigung vom p-Typ des Halbleiterbereiches 2 vom p-Typ erhöht wird, um den Flä chenwiderstand zu unterdrücken.

Fig. 10 zeigt ein Diagramm zur Erläuterung der Symbole, wel che die Abmessungen jeweiliger Teile im IGBT gemäß diesem Ausführungsbeispiel darstellen. Ein Abstand Xp zwischen dem Öffnungsende T1 und dem Kantenabschnitt ED sowie eine Tiefe Yp des Halbleiterbereiches 2 vom p-Typ liegt, wie vorange hend beschrieben wurde, bei einem konstanten Verhältnis Xp/Yp von ca. 0,8. Ein Verhältnis Xp/Yp zwischen einem Ab stand X vom Öffnungsende T2 zum Kantenabschnitt ED und einer Tiefe Yp verringert sich bei steigender Deckungsungleichheit zwischen den Öffnungsenden T1 und T2.

Fig. 11 zeigt eine Kurve von Meßergebnissen der Gate-Schwel lenspannungen Vth und der Aushaltspannungen VCES im Hinblick auf das Verhältnis X/Yp. Unter Bezugnahme auf Fig. 11 zeigen die durchgezogenen Kurven Meßergebnisse bei IGBTs mit einer Nennspannung von 600 V und einer Nennstromstärke von 100 A. Es ergibt sich aus drei Kurven für das Verhältnis X/Yp im Hinblick auf die Gate-Schwellenspannung Vth bei drei Dosie rungstypen Q, daß sich eine konstante Gate-Schwellenspannung Vth erhalten läßt, wenn das Verhältnis X/Yp auf einen nied rigen Pegel eingestellt wird (d. h. die Deckungsungleichheit der Öffnungsenden auf einen hohen Wert eingestellt wird), auch wenn man die Dosierung Q erhöht. Andererseits zeigt ei ne Kurve des Verhältnisses X/Yp im Hinblick auf die Aus haltspannung VCES, daß die Aushaltspannung VCE im wesentli chen konstant ist in einem Bereich, in dem das Verhältnis X/Yp höher als 0,3 liegt, unabhängig von dem Verhältnis X/Yp, während sich die Aushaltspannung VCES abrupt verrin gert, wenn man das Verhältnis X/Yp unter 0,3 absenkt. Eine solche Verringerung der Aushaltspannung VCE wird durch eine Entladung durch den Kanalbildungsbereich CH verursacht, wenn die Breite des Kanalbildungsbereiches CH unter einen be stimmten Grenzwert verengt wird. Auch ereignet sich bei ei nem IGBT mit hoher Nennspannung ein Absenken einer (gestrichelten) Kurve im Hinblick auf die Aushaltspannung VCES bei einem Wert von 0,3 ohne nennenswerte Abhängigkeit von der Nennspannung. Somit darf angenommen werden, daß das Verhältnis X/Yp im Hinblick auf verschiedene Nennspannungen vorzugsweise auf einen Pegel über 0,3 eingestellt wird.

Fig. 12 zeigt eine Kurve mit Meßergebnissen im Hinblick auf die Abhängigkeit des Latch-up-Widerstands vom Verhältnis X/Yp. Angesichts einer vorgeschriebenen Toleranz zuzüglich einer für die Betriebsaufnahme erforderlichen Zeit einer Schutzschaltung für den Fall, daß der IGBT ein Latch-up-Er eignis mit begleitendem Überstrom verursacht, beträgt der Latch-up-Widerstand in der Praxis mindestens 20 µsec. Somit darf ein bevorzugter Bereich für das Verhältnis X/Yp nicht höher als 0,6 liegen. Insbesondere kann man den Schluß zie hen, daß das Verhältnis X/Yp vorzugsweise innerhalb eines Bereiches von 0,3 bis 0,6 liegt, um auch die oben erwähnte Anforderung zu erfüllen.

2. Ausführungsbeispiel 2

Es folgt nun eine Beschreibung eines zweiten Ausführungsbei spiels eines Verfahrens zur Herstellung des in Fig. 2 ge zeigten IGBT. Gemäß diesem Verfahren werden zuerst Schritte ausgeführt, welche ähnlich den in Fig. 3 bis 5 gezeigten sind. In einem Schritt ähnlich dem in Fig. 4 gezeigten ist es nicht erforderlich, einen Polysiliziumfilm 6a seitenzuät zen. Mit anderen Worten kann ein Öffnungsende einer Gate- Elektrode 6 mit einem Öffnungsende T1 eines Abdeckfilms 10 deckungsgleich sein.

Gemäß einem Schritt, welcher ähnlich dem in Fig. 5 gezeigten Schritt ist, wird ein Abdeckfilm (zweite Abdeckschicht) 10a auf einem Bereich eines Silizium-Thermaloxidfilms 5a gebil det, welcher wie in Fig. 13 gezeigt einem Mittelabschnitt eines Halbleiterbereiches 2 vom p-Typ entspricht. Der Sili zium-Thermaloxidfilm 5a wird durch eine Gate-Elektrode 6 und den Abdeckfilm 10a hindurch, welche als Masken dienen, ge ätzt. Ein Abschnitt des Silizium-Thermaloxidfilms 5a, wel cher nicht mit diesen Masken abgedeckt ist, wird selektiv entfernt, während der Ätzungsgrad geeignet gesteuert wird, so daß der Silizium-Thermaloxidfilm 5a bis auf eine Position entfernt wird, welche insbesondere vom Öffnungsende T1 um einen konstanten Abstand zurückgesetzt ist. Eine Isolier schicht 5 mit einem Öffnungsende T2 wird durch solches Sei tenätzen des Silizium-Thermaloxidfilms 5a gebildet. Das Öff nungsende T2 ist um einen vorgeschriebenen Abstand vom Öff nungsende T1 auf einen inneren Bereich der Gate-Elektrode 6 hin zurückgesetzt. Eine Isolierschicht 5b wird auf ähnliche Weise unter dem Abdeckfilm 10a gebildet.

Dann wird der Abdeckfilm 10a wie in Fig. 14 gezeigt ent fernt. Dann wird eine Verunreinigung vom n-Typ, wie bei spielsweise Phosphor, von einer oberen Hauptoberfläche eines Halbleitersubstrats 1 durch die als Masken dienenden Iso lierschichten 5 und 5b eingeführt. Diese Verunreinigung vom n-Typ wird durch Gasdiffusion eingeführt. Dann wird eine Wärmebehandlung durchgeführt, um die Verunreinigung vom n- Typ zu diffundieren, wodurch ein n⁺-Source-Bereich 3 gebil det wird. Der n⁺-Source-Bereich 3 wird beim Implantieren der Verunreinigung von der Isolierschicht 5b maskiert, um von dem danebenliegenden Bereich durch eine vorgeschriebene Mit telfläche CA getrennt zu sein. Der n⁺-Source-Bereich 3 wird auch beim Implantieren der Verunreinigung von der Isolier schicht 5b maskiert, um durch einen Kanalbildungsbereich CH von einem n⁻-Basisbereich 1b getrennt zu sein. Danach wird die Isolierschicht 5b entfernt, und eine Emitterelektrode 7, ein dazwischenliegender Isolierfilm 8 und eine Kollektore lektrode 9 werden gebildet, um die in Fig. 2 gezeigte Halb leitervorrichtung mit isoliertem Gate fertigzustellen.

In den oben erwähnten Schritten werden die Verunreinigungen zur Bildung des n⁺-Source-Bereiches 3 und des Halbleiterbe reiches vom p-Typ durch das Öffnungsende T1 und das andere Öffnungsende (Öffnungsende der zweiten Öffnung) T2, welche jeweils voneinander abgesetzt sind, eingeführt. Daher er streckt sich der n⁺-Source-Bereich 3 auf einen Kantenab schnitt ED des Halbleiterbereiches 2 vom p-Typ hin durch die verunreinigungskonzentrationsisosbestischen Flächen 2a bis 2d, ähnlich wie bei dem Ausführungsbeispiel 1. Somit wird ein IGBT erhalten, bei dem die Verunreinigung vom p-Typ im Halbleiterbereich 2 vom p-Typ im Kanalbildungsbereich CH re lativ niedrig und in einem unmittelbar unterhalb des n⁺- Source-Bereiches 3 angeordneten Bereich relativ hoch ist.

Wie im voranstehenden beschrieben wurde, wird das Öffnungs ende T2 durch Seitenätzen des Silizium-Thermaloxidfilms 5a gebildet. Im allgemeinen kann der Betrag eines solchen Sei tenätzens mit ausgezeichneter Wiederholbarkeit im Bereich eines Bruchteils bis zu einem Vielfachen des zu ätzenden Films gesteuert werden. Der Silizium-Thermaloxidfilm 5a ist nicht so dick wie der Polysiliziumfilm 6a. Wenn der Silizi um-Thermaloxidfilm 5a seitengeätzt wird, ist es daher mög lich, den Betrag des Seitenätzens anders als beim Seitenät zen des Polysiliziumfilms 6a mit ausgezeichneter Wiederhol barkeit zu steuern. Mit anderen Worten ist das erfindungsge mäße Verfahren in der Lage, den Betrag der Deckungsungleich heit der Öffnungsenden mit ausgezeichneter Wiederholbarkeit genauer einzustellen als bei dem Verfahren gemäß Ausfüh rungsbeispiel 1.

Ähnlich wie bei dem Verfahren gemäß dem Ausführungsbeispiel 1 wird das Öffnungsende im Hinblick auf das Öffnungsende T1 sekundär gebildet, weshalb keine erneute Maskierbehandlung erforderlich ist, um das Öffnungsende T2 zu bilden. Somit erfordert das Verfahren gemäß diesem Ausführungsbeispiel we der zusätzliche Schritte noch hochgenaue Maskenjustierung, ähnlich wie das Verfahren gemäß Ausführungsbeispiel 1.

3. Ausführungsbeispiel 3

Es folgt nun eine Beschreibung eines dritten Verfahrens zur Herstellung des in Fig. 2 gezeigten IGBT unter Bezugnahme auf Fig. 15 bis 21. Zuerst wird ein Halbleitersubstrat 1 hergestellt und auf seiner oberen Hauptoberfläche ein Sili zium-Thermaloxidfilm 5a gebildet, so daß wie in Fig. 15 ge zeigt ein Polysiliziumfilm 6a des weiteren darauf gebildet wird. Des weiteren wird ein Abdeckfilm 10 mit einer vorge schriebenen Strukturierung durch Fotolithografie auf dem Po lysiliziumfilm 6a gebildet. Der Abdeckfilm 10 weist eine Öffnung WD2 auf.

Dann wird Ätzen durch den als Maske dienenden Abdeckfilm 10 hindurch ausgeführt, um einen Teil des Polysiliziumfilms 6a, welcher dem Öffnungsende WD2 entspricht, selektiv zu entfer nen. Somit wird eine Elektrode mit einem Öffnungsende T1 de finiert. Das Ätzen wird so genau gesteuert, daß die Gate- Elektrode 6 ein Öffnungsende T2 des Abdeckfilms 10 formge treu reproduziert. Danach wird der Abdeckfilm 10 entfernt.

Danach wird ein Abdeckfilm 11 über einen gesamten freilie genden Abschnitt des Silizium-Thermaloxidfilms 5a und die Oberfläche der Gate-Elektrode 6 aufgetragen (Fig. 17).

Dann wird entlang der gesamten Oberfläche des Abdeckfilms 11 Ätzen mit einem anisotropischen Ätzmittel wie in Fig. 18 ge zeigt durchgeführt. Zu diesem Zeitpunkt wird eine Seitenwand 12 des Abdeckfilms 11 im Öffnungsende T2 der Gate-Elektrode 6 belassen. Das Öffnungsende T1 in dem vom Abdeckfilm 11 und der Seitenwand 12 gebildeten Abschnitt erstreckt sich in Vorwärtsrichtung um eine der Dicke der Seitenwand 12 ent sprechende Strecke über das Öffnungsende T2 hinaus.

Dann werden Ionen einer Verunreinigung vom p-Typ, wie bei spielsweise Bor, durch den Abdeckfilm 11 und die Seitenwand 12, welche als Masken dienen, in eine obere Hauptoberfläche des Halbleitersubstrats 1 eingeführt. Somit wird die Verun reinigung vom p-Typ selektiv in einen Abschnitt eines n^-1- Basisbereiches 1b eingeführt, welcher der Öffnung WD1 mit dem Öffnungsende T1 entspricht. Diese Verunreinigung vom n- Typ wird durch Gasdiffusion eingeführt. Danach wird eine Wärmebehandlung durchgeführt, um die durch Ionenimplantation eingeführte Verunreinigung vom p-Typ im wesentlichen isotro pisch zu diffundieren. Mit anderen Worten wird die Verunrei nigung vom p-Typ in beiden Richtungen auf einen tieferlie genden Abschnitt hin und entlang der oberen Hauptoberfläche des n⁻-Basisbereiches 1b diffundiert, um einen Halbleiterbe reich 2 vom p-Typ im n⁻-Basisbereich 1b zu bilden. Somit dringt der Halbleiterbereich 2 vom p-Typ in einen unterhalb der Gate-Elektrode 6 liegenden Abschnitt vom Öffnungsende T1 her ein (Fig. 19).

Dann wird die Seitenwand 12 entfernt. Des weiteren wird ein Abdeckfilm 10a auf einem Mittelabschnitt des Halbleiterbe reiches 2 vom p-Typ gebildet. Dann wird der Silizium-Therma loxidfilm 5a durch den Abdeckfilm 10a und die Gate-Elektrode 6 hindurch, welche als Masken dienen, geätzt, wodurch eine Isolierschicht 5 gebildet wird. Zu diesem Zeitpunkt wird ein Abschnitt des Silizium-Thermaloxidfilms 5a auch unter dem Abdeckfilm 10a als Isolierschicht 5b gelassen. Danach werden Ionen einer Verunreinigung vom n-Typ, wie beispielsweise Ar sen, durch den Abdeckfilm 10 und die Gate-Elektrode 6, wel che als Masken dienen, in die obere Hauptoberfläche des n⁻- Basisbereiches 1b implantiert (Fig. 20).

Dann wird der Abdeckfilm 10a entfernt, und es wird eine Wär mebehandlung durchgeführt, um die Verunreinigung vom n-Typ zu diffundieren, wodurch ein n⁺-Source-Bereich 3 gebildet wird. Der n⁺-Source-Bereich 3 wird bei der Ionenimplantation mit dem Abdeckfilm 10a maskiert, um von dem angrenzenden Be reich durch eine vorgeschriebene Mittelfläche CA getrennt zu sein. Des weiteren wird der n⁺-Source-Bereich 3 auch von der Gate-Elektrode 6 maskiert, um durch einen Kanalbildungsbe reich CH vom n⁻-Basisbereich 1b getrennt zu sein (Fig. 21). Danach wird die Isolierschicht 5b entfernt, und eine Emitte relektrode 7, ein dazwischenliegender Isolierfilm 8 und eine Kollektorelektrode 9 werden so gebildet, daß eine Halblei tervorrichtung mit einem isolierten Gate (Fig. 2) fertigge stellt ist.

In den im vorangegangenen erwähnten Schritten werden die Verunreinigungen zum Bilden des n⁺-Source-Bereiches 3 und des Halbleiterbereiches 2 vom p-Typ durch die Öffnungsenden T1 bzw. T2 eingeführt, welche voneinander abgesetzt sind. Das Öffnungsende T2 ist in einer Position angeordnet, welche sich ähnlich wie bei den oben erwähnten Ausbildungsbeispie len näher am Kanalbildungsbereich CH, d. h. näher am oben er wähnten Kantenabschnitt ED befindet als das Öffnungsende T1. Bei dem hier hergestellten IGBT ist die Konzentration der Verunreinigung vom p-Typ im Halbleiterbereich 2 vom n-Typ daher im Kanalbildungsbereich CH relativ niedrig und in ei nem unmittelbar unterhalb des n⁺-Source-Bereiches 3 liegen den Bereich relativ hoch.

Die Seitenwand 12 wird durch anisotropisches Ätzen des Ab deckfilms 11 gebildet. Somit kann die Dicke der Seitenwand 12 in einem Verhältnis zu derjenigen des Abdeckfilms 11, welcher sich unterhalb der Gate-Elektrode 6 befindet, mit ausgezeichneter Wiederholbarkeit hergestellt werden. Somit weist das Verfahren gemäß diesem Ausführungsbeispiel den Vorteil auf, daß der Betrag der Deckungsungleichheit zwi schen den Öffnungsenden T1 und T2 einfach mit ausgezeichne ter Wiederholbarkeit eingestellt werden kann.

Das Öffnungsende T1 wird im Hinblick auf das Öffnungsende T2 sekundär gebildet, weshalb keine erneute Maskierbehandlung erforderlich ist, um das Öffnungsende T1 zu bilden. Somit erfordert dieses Verfahren ähnlich wie die oben erwähnten Ausführungsbeispiele weder zusätzliche Schritte noch hochge naue Maskenjustierung.

4. Weiterentwicklungen von Ausführungsbeispiel 3

(1) Bei dem Verfahren gemäß Ausführungsbeispiel 3 kann der Abdeckfilm 11 durch einen CVD-Film ersetzt werden, welcher durch chemische Dampfabscheidung (CVD) gebildet wird.

(2) Bei dem Verfahren gemäß Ausführungsbeispiel 3 kann der Abdeckfilm 11 durch einen Schleuderauftrag(SOG)-Film (spin on-layer) ersetzt werden. Selbst wenn wegen des Vorhanden seins der Gate-Elektrode oder dergleichen, die mit einem solchen Film abzudeckende Oberfläche unregelmäßig sein soll te, ist es aufgrund des Fließvermögens bei der Bildung des SOG-Films möglich, sie wirksam abzudecken.

(3) Wenn es nicht erforderlich ist, bei dem Verfahren gemäß Ausführungsbeispiel 3 Bor in die Gate-Elektrode 6 einzufüh ren, kann ein Thermaloxidfilm 13 mit einer ausreichenden Dicke wie in Fig. 22 auf der Oberfläche der Gate-Elektrode 6 gebildet werden, so daß während des Schrittes des Implantie rens von Bor kein Bor in die Gate-Elektrode 6 implantiert wird. Als Alternative kann ein CVD-Film anstelle des Therma loxidfilms 13 verwendet werden.

(4) Wie in Fig. 13 gezeigt ist, kann bei dem Verfahren gemäß Ausführungsbeispiel 3 der Abdeckfilm 10, welcher durch den in Fig. 15 gezeigten Schritt gebildet wurde, gelassen wer den, bis Borionen implantiert werden. Somit ist es möglich, die Implantation von Borionen in die Gate-Elektrode 6 im Schritt der Implantation von Borionen zu verhindern.

5. Ausführungsbeispiel 4

Es folgt nun die Beschreibung eines vierten Verfahrens zur Herstellung des in Fig. 2 gezeigten IGBT. Gemäß diesem Ver fahren wird zuerst ein Schritt ausgeführt, welcher ähnlich dem in Fig. 3 gezeigten ist. Ein Abdeckfilm 10, welcher durch diesen Schritt gebildet wird, weist eine Öffnung WD1 auf.

Dann wird ein Polysiliziumfilm 6a durch den Abdeckfilm 10 mit einem Öffnungsende T1 hindurch, welcher als Maske dient, selektiv geätzt, so daß der Polysiliziumfilm 6a ebenfalls das Öffnungsende T1 aufweist. Danach werden Ionen einer Ver unreinigung vom p-Typ, wie beispielsweise Bor, durch den Ab deckfilm 10 oder den Polysiliziumfilm 6a, welche als Masken dienen, in eine obere Hauptoberfläche des Halbleiter substrats 1 implantiert. Die Ionen werden durch an sich be kannte Ionenimplantation implantiert. Somit wird die Verun reinigung vom p-Typ selektiv in einen Abschnitt einer oberen Hauptoberfläche eines n⁻-Basisbereiches 1b implantiert, wel cher dem Öffnungsende WD1 entspricht.

Dann wird der Abdeckfilm 10 entfernt, und es wird eine Wär mebehandlung durchgeführt, um die, wie es in Fig. 25 gezeigt ist, durch Ionenimplantation eingeführte Verunreinigung vom p-Typ im wesentlichen isotropisch zu diffundieren. Insbeson dere wird die Verunreinigung vom p-Typ in beiden Richtungen auf einen tieferliegenden Abschnitt hin und entlang einer oberen Hauptoberfläche des n⁻-Basisbereiches 1b diffundiert, um im n⁻-Basisbereich 1b einen Halbleiterbereich 2 vom p-Typ zu bilden. Somit dringt der Halbleiterbereich 2 vom p-Typ durch das Öffnungsende (Öffnungsende einer ersten Öffnung) T1 in einen unterhalb des Polysiliziumfilms 6a liegenden Be reich ein.

Dann wird der Polysiliziumfilm 6a bis zu einer vorgeschrie benen Tiefe von seiner Oberfläche her oxidiert, wodurch eine Gate-Elektrode 6 mit einem Öffnungsende T2 gebildet wird, welches wie in Fig. 26 gezeigt vom Öffnungsende T1 zurückge setzt ist. Die Gate-Elektrode 6 besteht aus dem gleichen Ma terial wie der Polysiliziumfilm 6a. Eine Oberfläche der Ga te-Elektrode 6 ist mit einem Thermaloxidfilm 21 bedeckt, welcher durch Oxidation des Polysiliziumfilms 6a gebildet ist.

Dann wird ein Abdeckfilm (zweite Abdeckschicht) 10a auf ei nem Mittelabschnitt des Halbleiterbereiches 2 vom p-Typ ge bildet, worauf der Thermaloxidfilm 21 entfernt wird. Zu die sem Zeitpunkt wird der Silizium-Thermaloxidfilm 5a auch bis auf einen unmittelbar unterhalb der Gate-Elektrode 6 angeor dneten Abschnitt und den Abdeckfilm 10a entfernt. Der Sili zium-Thermaloxidfilm 5a wird als Isolierschicht 5 unter der Gate-Elektrode 6 belassen. Des weiteren wird auch ein weite rer Teil des Silizium-Thermaloxidfilms 5a unter dem Abdeck film 10 als Isolierschicht 5b belassen. Diese Isolierschicht 5b umfaßt nicht nur den Silizium-Thermaloxidfilm 5a, sondern auch den Thermaloxidfilm 21. Danach werden Ionen einer Ver unreinigung vom n-Typ, wie beispielsweise Arsen, durch den Abdeckfilm 10 und die Gate-Elektrode 6, welche als Masken dienen, in eine obere Hauptoberfläche des n⁻-Basisbereiches 1b implantiert (Fig. 27).

Dann wird der Abdeckfilm 10a entfernt, und es wird eine Wär mebehandlung durchgeführt, um die Verunreinigung vom n-Typ zu diffundieren, wodurch ein n⁺-Source-Bereich 3 gebildet wird. Der n⁺-Source-Bereich 3 wird bei der Ionenimplantation von dem Abdeckfilm 10a maskiert, um von dem angrenzenden Be reich durch eine vorgeschriebene Mittelfläche CA getrennt zu sein. Des weiteren wird der n⁺-Source-Bereich 3 auch von der Gate-Elektrode 6 maskiert, um durch einen Kanalbildungsbe reich CH vom n⁻-Basisbereich 1b getrennt zu sein (Fig. 28). Danach wird die Isolierschicht 5b entfernt, und eine Emitte relektrode 7, ein dazwischenliegender Isolierfilm 8 und eine Kollektorelektrode 9 werden so gebildet, daß eine Halblei tervorrichtung mit einem isolierten Gate (Fig. 2) fertigge stellt ist.

6. Ausführungsbeispiel 5

Es folgt nun die Beschreibung eines fünften Verfahrens zur Herstellung des in Fig. 2 gezeigten IGBT. Gemäß diesem Ver fahren wird zuerst ein Halbleitersubstrat 1 so hergestellt, daß, wie es in Fig. 29 gezeigt ist, auf seiner oberen Haupt oberfläche ein Silizium-Thermaloxidfilm 5a gebildet und des weiteren ein Polysiliziumfilm 6a darauf gebildet wird. Des weiteren wird eine obere Oberfläche des Polysiliziumfilms 6a oxidiert, um einen Oxidfilm (Verbundfilm) 22a auf dem Poly siliziumfilm 6a zu bilden. Des weiteren wird ein Abdeckfilm 10 mit einer vorgeschriebenen Strukturierung durch Fotoli thografie auf dem Oxidfilm 22a gebildet. Der Abdeckfilm 10 weist eine Öffnung WD1 auf.

Dann wird der Oxidfilm 22a wie in Fig. 30 gezeigt durch den als Maske dienenden Abdeckfilm 10 selektiv geätzt. Der Ät zungsgrad wird geeignet so gesteuert, daß ein Abschnitt des Oxidfilms 22a, welcher der Öffnung WD1 des Abdeckfilmes 10 entspricht, entfernt wird, und auch der Oxidfilm 22a bis zu einer Position entfernt wird, welche vom Öffnungsende T1 in einem konstanten Abstand zurückgesetzt ist. Durch solches Seitenätzen des Oxidfilms 22a wird ein Oxidfilm 22 mit einem Öffnungsende T2 so gebildet, daß das Öffnungsende T2 um eine vorgeschriebene Strecke vom Öffnungsende T1 zurückgesetzt ist.

Danach wird der Polysiliziumfilm 6a durch den als Maske die nenden Oxidfilm 22 hindurch geätzt, um eine Gate-Elektrode 6 mit dem Öffnungsende T2 wie in Fig. 31 herzustellen. Danach werden Ionen einer Verunreinigung vom p-Typ, wie beispiels weise Bor, durch den als Maske dienenden Abdeckfilm 10 in eine obere Hauptoberfläche des Halbleitersubstrats 1 implan tiert. Die Ionen werden durch an sich bekannte Ionenimplan tation implantiert. Somit wird die Verunreinigung vom p-Typ selektiv in einen Abschnitt eines n⁻-Basisbereiches 1b ein geführt, welcher dem Öffnungsende WD1 entspricht. Dann wird der Abdeckfilm 10 entfernt und Glühen durchgeführt, um die durch Ionenimplantation eingeführte Verunreinigung vom p-Typ im wesentlichen isotropisch zu diffundieren. Mit anderen Worten wird die Verunreinigung vom p-Typ in beiden Richtun gen auf einen tieferliegenden Abschnitt hin und entlang ei ner oberen Hauptoberfläche des n⁻-Basisbereiches 1b diffun diert, wodurch ein Halbleiterbereich 2 vom p-Typ im n⁻-Ba sisbereich 1b gebildet wird. Somit dringt der Halbleiterbe reich 2 vom p-Typ in einen unterhalb der Gate-Elektrode 6 liegenden Abschnitt vom Öffnungsende T1 des Abdeckfilms 10 her mit einem entsprechenden Abstand ein.

Dann wird ein Abdeckfilm 10a wie in Fig. 33 gezeigt auf ei nem Mittelabschnitt des Halbleiterbereiches 2 vom p-Typ ge bildet. Danach wird der Thermaloxidfilm 21 durch den Abdeck film 10a und die Gate-Elektrode 6, welche als Masken dienen, selektiv entfernt. Zu diesem Zeitpunkt wird auch der Oxid film 22 entfernt. Ein Teil des Silizium-Thermaloxidfilms 5a wird unter der Gate-Elektrode 6 als Isolierschicht 5b gelas sen. Ein weiterer Teil des Silizium-Thermaloxidfilms 5a wird auch unterhalb des Abdeckfilms 10a als Isolierschicht 5b ge lassen. Dann werden Ionen einer Verunreinigung vom n-Typ, wie beispielsweise Arsen, durch den Abdeckfilm 10 und die Gate-Elektrode 6 hindurch, welche als Masken dienen, in die obere Hauptoberfläche des n⁻-Basisbereiches 1b implantiert (Fig. 33).

Dann wird der Abdeckfilm 10a entfernt, und es wird eine Wär mebehandlung durchgeführt, um die Verunreinigung vom n-Typ zu diffundieren, wodurch ein n⁺-Source-Bereich 3 gebildet wird. Der n⁺-Source-Bereich 3 wird bei der Ionenimplantation von dem Abdeckfilm 10a maskiert, um von dem angrenzenden Be reich durch eine vorgeschriebene Mittelfläche CA getrennt zu sein. Der n⁺-Source-Bereich 3 wird auch von der Gate-Elek trode 6 maskiert, um durch einen Kanalbildungsbereich CH vom n⁻-Basisbereich 1b getrennt zu sein (Fig. 34). Danach wird die Isolierschicht 5b entfernt, und eine Emitterelektrode 7, ein dazwischenliegender Isolierfilm 8 und eine Kollektore lektrode 9 werden so gebildet, daß eine Halbleitervorrich tung mit einem isolierten Gate (Fig. 2) fertiggestellt ist.

In dem in Fig. 29 gezeigten Schritt kann der Oxidfilm 22a durch einen Nitridfilm ersetzt werden.

7. Weitere Weiterentwicklungen

(1) Die vorliegende Erfindung schließt ein an sich bekanntes Verfahren der zweifachen Bildung von Diffusionsschichten des p-Typs nicht aus, d. h. ein Verfahren der Bildung, unabhängig voneinander, einer Diffusionsschicht vom p-Typ mit niedriger Verunreinigungskonzentration zum Bilden eines Kanals und ei ner Diffusionsschicht vom p⁺-Typ mit hoher Verunreinigungs konzentration zur Verringerung des Flächenwiderstands. Ins besondere eine Diffusionsschicht vom p⁺-Typ kann vorgesehen werden, um den ohmschen Kontakt weiter zu verbessern.

(2) Während die oben erwähnten Ausführungsbeispiele bezüg lich eines n-Kanal-IGBT beschrieben wurden, läßt sich die vorliegende Erfindung auch auf einen p-Kanal-IGBT anwenden. Der Aufbau des p-Kanal-IGBT ist derart, daß die zwei Leitfä higkeitstypen, d. h. n- und p-Typen in den Halbleiterschich ten, welche den oben erwähnten n-Kanal-IGBT bilden, jeweils vertauscht sind.

(3) Die vorliegende Erfindung ist nicht auf einen IGBT be schränkt, sondern läßt sich auch auf eine allgemeine Halb leitervorrichtung mit isoliertem Gate, wie beispielsweise einen Leistungs-MOSFET, einen EST oder einen MCT anwenden.

Claims

1. Halbleitervorrichtung mit isoliertem Gate, welche auf weist:

(a) ein Halbleitersubstrat mit:
- (a-1) einem ersten Halbleiterbereich eines ersten Leitfähigkeitstyps, welcher auf einer oberen Hauptoberfläche des Halbleitersubstrates frei liegt;
- (a-2) einem zweiten Halbleiterbereich eines zweiten Leitfähigkeitstyps, welcher auf einem Abschnitt der oberen Hauptoberfläche selektiv so gebildet ist, daß er auf der oberen Hauptoberfläche des Halbleitersubstrates selektiv freiliegt, und welcher gebildet ist, indem eine Verunreinigung eines zweiten Leitfähigkeitstyps von einer vor bestimmten ersten Öffnung her, welche auf der oberen Hauptoberfläche des Halbleitersubstrates gebildet ist, eingeführt und diffundiert ist; und
- (a-3) einem dritten Halbleiterbereich eines ersten Leitungstyps, welcher auf einem Abschnitt der oberen Oberfläche des zweiten Halbleiterberei ches selektiv gebildet ist durch eine vorbe stimmte Mittelfläche von dem hiervon benachbar ten Bereich in einer Innenseite des zweiten Halbleiterbereiches, durch einen vorbestimmten Kanalbildungsbereich von einem Randabschnitt einer freiliegenden Oberfläche des zweiten Halbleiterbereiches, und welcher auf der oberen Hauptoberfläche des Halbleitersubstrates frei liegt und durch Einführen einer Verunreinigung eines ersten Leitfähigkeitstyps von einer auf der oberen Hauptoberfläche des Halbleiter substrats gebildeten vorbestimmten zweiten Öff nung eher gebildet ist, wobei ein Öffnungsende der zweiten Öffnung eine Position einer Über gangsfläche zwischen dem Kanalbildungsbereich und dem dritten Halbleiterbereich definiert, welcher näher am Kanalbildungsbereich liegt als ein Öffnungsende der ersten Öffnung, welche ei ne Position des Randabschnitts des zweiten Halbleiterbereiches definiert;
(b) eine Isolierschicht, welche auf der oberen Hauptoberfläche des Halbleitersubstrates selek tiv gebildet ist, um den Kanalbildungsbereich abzudecken;
(c) eine Steuerelektrodenschicht, welche dem Kanal bildungsbereich durch die Isolierschicht gegen überliegt;
(d) eine erste Hauptelektrodenschicht, welche auf der oberen Hauptoberfläche des Halbleiter substrates selektiv gebildet ist, und mit dem zweiten und dritten Halbleiterbereich elek trisch verbunden und von der Steuerelektroden schicht elektrisch isoliert ist, und
(e) eine zweite Hauptelektrodenschicht, welche auf einer unteren Hauptoberfläche des Halbleiter substrates gebildet ist, und mit dem Halblei tersubstrat elektrisch verbunden ist.

2. Halbleitervorrichtung mit isoliertem Gate nach Anspruch 1, wobei die Konzentration der Verunreinigung des ersten Leitfä higkeitstyps im dritten Halbleiterbereich größer ist als diejenige der Verunreinigung des ersten Leitfähig keitstyps im ersten Halbleiterbereich.

3. Halbleitervorrichtung mit isoliertem Gate nach Anspruch 1, wobei
das Halbleitersubstrat des weiteren aufweist:

(a-4) einen vierten Halbleiterbereich des zweiten Leitfähigkeitstyps, welcher auf der unteren Oberfläche des Halbleitersubstrats freiliegt und eine Übergangsfläche zwischen diesem und dem ersten Halbleiterbereich aufweist.

4. Halbleitervorrichtung mit isoliertem Gate nach Anspruch 3, wobei die Konzentration der Verunreinigung des zweiten Leitfä higkeitstyps im vierten Halbleiterbereich größer ist als diejenige der Verunreinigung des zweiten Leitfähig keitstyps im zweiten Halbleiterbereich.

5. Halbleitervorrichtung mit isoliertem Gate nach Anspruch 1, wobei der erste Leitfähigkeitstyp ein n-Typ und der zweite Leitfähigkeitstyp ein p-Typ ist.

6. Halbleitervorrichtung mit isoliertem Gate nach Anspruch 1, wobei ein Verhältnis zwischen einem Abstand von einem Öff nungsende der zweiten Öffnung zum Randabschnitt des zweiten Halbleiterbereichs und einer Tiefe des zweiten Halbleiterbereichs von der oberen Hauptoberfläche des Halbleitersubstrats an innerhalb eines Bereiches von 0,3 bis 0,6 liegt.

7. Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate, welches aufweist:

(a) einen Schritt zur Herstellung eines Halbleiter substrates mit einem ersten Halbleiterbereich eines ersten Leitfähigkeitstyps, welcher auf einer oberen Hauptoberfläche des Halbleitersubstrates freiliegt;
(b) einen Schritt zum Bilden eines Oxidfilms auf der oberen Hauptoberfläche des Halbleitersubstrates;
(c) einen Schritt zum Bilden einer Leiterschicht auf dem Oxidfilm;
(d) einen Schritt zum Bilden einer ersten Abdeckschicht mit einer ersten Öffnung auf der Leiterschicht;
(e) einen Schritt zum selektiven Entfernen der Leiter schicht durch die als Maske dienende erste Abdeck schicht, wodurch die Leiterschicht mit einem Öff nungsende, welches von einem Öffnungsende der ersten Öffnung auf einen inneren Bereich der ersten Abdeck schicht hin um eine vorgeschriebene Breite zurückge setzt wird, als Steuerelektrodenschicht gebildet wird;
(f) einen Schritt zum Bilden eines zweiten Halbleiterbe reiches eines zweiten Leitfähigkeitstyps durch se lektives Einführen einer Verunreinigung eines zwei ten Leitfähigkeitstyps in die obere Hauptoberfläche des Halbleitersubstrates durch die erste Öffnung hindurch;
(g) einen Schritt zum Entfernen der ersten Abdeck schicht;
(h) einen Schritt zum Diffundieren der in Schritt (f) eingeführten Verunreinigung des zweiten Leitungstyps im ersten Halbleiterbereich, wodurch der zweite Halbleiterbereich des zweiten Leitfähigkeitstyps in beiden Richtungen entlang der oberen Oberfläche und auf einen tieferliegenden Abschnitt des Halbleiter substrates hin ausgedehnt wird, wobei der Halblei terbereich in der Richtung entlang der oberen Haupt oberfläche auf einen Bereich ausgedehnt wird, wel cher die vorgeschriebene Ausdehnung vom Öffnungsende der Steuerelektrodenschicht auf einen inneren Be reich der Steuerelektrodenschicht hin aufweist;
(i) einen Schritt zur selektiven Bildung einer zweiten Abdeckschicht auf einem einem Mittelabschnitt der ersten Öffnung entsprechenden Bereich, welcher auf dem Oxidfilm vorgesehen ist;
(j) einen Schritt zum selektiven Entfernen des Oxidfilms durch die zweite Abdeckschicht und die Steuerelek trodenschicht hindurch, welche als Masken dienen;
(k) einen Schritt zum selektiven Einführen einer Verun reinigung des ersten Leitfähigkeitstyps in die obere Hauptoberfläche des Halbleitersubstrates durch die zweite Abdeckschicht und die Steuerelektroden schicht, welche als Masken dienen, dadurch Bilden eines dritten Halbleiterbereiches vom ersten Leitfä higkeitstyp in dem zweiten Halbleiterbereich;
(l) einen Schritt zum Entfernen der zweiten Abdeck schicht;
(m) einen Schritt zum selektiven Bilden einer ersten Hauptelektrodenschicht auf der oberen Hauptoberflä che des Halbleitersubstrates, welche mit beiden der zweiten und dritten Halbleiterbereiche elektrisch verbunden und von der Steuerelektrodenschicht elek trisch isoliert wird; und
(n) einen Schritt zum Bilden einer zweiten Hauptelektro denschicht auf einer unteren Hauptoberfläche des Halbleitersubstrates, welche mit der unteren Haupt oberfläche des Halbleitersubstrates elektrisch ver bunden wird.

8. Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate nach Anspruch 7, wobei
das in Schritt (a) hergestellte Halbleitersubstrat des weiteren einen vierten Halbleiterbereich des zweiten Leitfähigkeitstyps aufweist;
der vierte Halbleiterbereich auf der unteren Hauptober fläche des Halbleitersubstrats freiliegt und eine Über gangsfläche zwischen diesem und dem ersten Halbleiterbe reich aufweist.

9. Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate, welches aufweist:

(a) einen Schritt zur Herstellung eines Halbleiter substrates mit einem ersten Halbleiterbereich eines ersten Leitfähigkeitstyps, welcher auf einer oberen Hauptoberfläche des Halbleitersubstrates freiliegt;
(b) einen Schritt zum Bilden eines Oxidfilms auf der oberen Hauptoberfläche des Halbleitersubstrates;
(c) einen Schritt zum Bilden einer Leiterschicht auf dem Oxidfilm;
(d) einen Schritt zum Bilden einer ersten Abdeckschicht mit einer ersten Öffnung auf der Leiterschicht;
(e) einen Schritt zum selektiven Entfernen der Leiter schicht durch die als Maske dienende erste Abdeck schicht, wodurch eine Steuerelektrodenschicht mit einem vorbestimmten Öffnungsende gebildet wird;
(f) einen Schritt zum Bilden eines zweiten Halbleiterbe reiches eines zweiten Leitfähigkeitstyps durch se lektives Einführen einer Verunreinigung eines zwei ten Leitfähigkeitstyps in die obere Hauptoberfläche des Halbleitersubstrates durch die erste Öffnung;
(g) einen Schritt zum Entfernen der ersten Abdeck schicht;
(h) einen Schritt zum Diffundieren der Verunreinigung des zweiten Leitungstyps, welche in Schritt (f) ein geführt wurde, im ersten Halbleiterbereich, wodurch der zweite Halbleiterbereich des zweiten Leitfähig keitstyps in beiden Richtungen entlang der oberen Oberfläche und auf einen tieferliegenden Abschnitt des Halbleitersubstrates hin ausgedehnt wird, wobei der zweite Halbleiterbereich in der Richtung entlang der oberen Hauptoberfläche auf einen Bereich ausge dehnt wird, welcher die vorbestimmte Ausdehnung vom Öffnungsende der Steuerelektrodenschicht auf einen inneren Bereich der Steuerelektrodenschicht hin auf weist;
(i) einen Schritt zur selektiven Bildung einer zweiten Abdeckschicht auf einem einem Mittelabschnitt der ersten Öffnung entsprechenden Bereich, welcher auf dem Oxidfilm vorgesehen ist;
(j) einen Schritt zum selektiven Entfernen des Oxidfilms durch die zweite Abdeckschicht und die Steuerelek trode hindurch, welche als Masken dienen, um den Oxidfilm mit einem Öffnungsende zu bilden, welches vom Öffnungsende der Steuerelektrodenschicht auf ei nen inneren Bereich der Steuerelektrodenschicht hin um eine vorbestimmte Breite zurückgesetzt wird;
(k) einen Schritt zum Entfernen der zweiten Abdeck schicht;
(l) einen Schritt zum selektiven Einführen einer Verun reinigung des ersten Leitfähigkeitstyps in die obere Hauptoberfläche des Halbleitersubstrates durch den in Schritt (j) hergestellten Oxidfilm, welcher als Maske dient, wodurch ein dritter Halbleiterbereich des ersten Leitfähigkeitstyps im zweiten Halbleiter bereich gebildet wird;
(m) einen Schritt zum selektiven Bilden einer ersten Hauptelektrodenschicht auf der oberen Hauptoberflä che des Halbleitersubstrates, welche mit dem zweiten und dem dritten Halbleiterbereich elektrisch verbun den und von der Steuerelektrodenschicht elektrisch isoliert wird; und
(n) einen Schritt zum Bilden einer zweiten Hauptelektro denschicht auf einer unteren Hauptoberfläche des Halbleitersubstrates, welche mit der unteren Haupt oberfläche des Halbleitersubstrates elektrisch ver bunden wird.

10. Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate nach Anspruch 9, wobei
das in Schritt (a) hergestellte Halbleitersubstrat des weiteren einen vierten Halbleiterbereich des zweiten Leitfähigkeitstyps aufweist;
der vierte Halbleiterbereich auf der unteren Hauptober fläche des Halbleitersubstrats freiliegt und eine Über gangsfläche zwischen diesem und dem ersten Halbleiterbe reich aufweist.

11. Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate, welches aufweist:

(a) einen Schritt zur Herstellung eines Halbleiter substrates mit einem ersten Halbleiterbereich eines ersten Leitfähigkeitstyps, welcher auf einer oberen Hauptoberfläche des Halbleitersubstrates freiliegt;
(b) einen Schritt zum Bilden eines Oxidfilms auf der oberen Hauptoberfläche des Halbleitersubstrates;
(c) einen Schritt zum Bilden einer Leiterschicht auf dem Oxidfilm;
(d) einen Schritt zum Bilden einer ersten Abdeckschicht mit einer Öffnung auf der Leiterschicht;
(e) einen Schritt zum selektiven Entfernen der Leiter schicht durch die als Maske dienende erste Abdeck schicht, wodurch eine Steuerelektrodenschicht mit einem vorgeschriebenen Öffnungsende gebildet wird;
(f) einen Schritt zum Entfernen der ersten Abdeck schicht;
(g) einen Schritt zum Vorsehen einer Seitenwand mit ei ner vorgeschriebenen Dicke im Öffnungsende der Steuerelektrodenschicht;
(h) einen Schritt zum Bilden eines zweiten Halbleiterbe reiches eines zweiten Leitfähigkeitstyps durch se lektives Einführen einer Verunreinigung eines zwei ten Leitfähigkeitstyps in die obere Hauptoberfläche des Halbleitersubstrates durch die Steuerelektroden schicht und die Seitenwand, welche als Masken die nen;
(i) einen Schritt zum Entfernen der Seitenwand;
(j) einen Schritt zum Diffundieren der in Schritt (h) eingeführten Verunreinigung des zweiten Leitungstyps im ersten Halbleiterbereich, wodurch der zweite Halbleiterbereich des zweiten Leitfähigkeitstyps in beiden Richtungen entlang der oberen Oberfläche und auf einen tieferliegenden Abschnitt des Halbleiter substrates hin ausgedehnt wird, so daß der zweite Halbleiterbereich in der Richtung entlang der oberen Hauptoberfläche auf einen Bereich ausgedehnt wird, welcher die vorgeschriebene Ausdehnung vom Öffnungs ende der Steuerelektrodenschicht auf einen inneren Bereich der Steuerelektrodenschicht hin aufweist;
(k) einen Schritt zum selektiven Bilden einer zweiten Abdeckschicht auf einem einem Mittelabschnitt der Öffnung entsprechenden Bereich, welcher auf dem Oxidfilm vorgesehen ist;
(l) einen Schritt zum selektiven Entfernen des Oxidfilms durch die zweite Abdeckschicht und die Steuerelek trode, welche als Masken dienen;
(m) einen Schritt zum selektiven Einführen einer Verun reinigung des ersten Leitfähigkeitstyps in die obere Hauptoberfläche des Halbleitersubstrates durch die zweite Abdeckschicht und die Steuerelektroden schicht, welche als Masken dienen, wodurch ein drit ter Halbleiterbereich des ersten Leitfähigkeitstyps im zweiten Halbleiterbereich gebildet wird;
(n) einen Schritt zum Entfernen der zweiten Abdeck schicht;
(o) einen Schritt zum selektiven Bilden einer ersten Hauptelektrodenschicht auf der oberen Hauptoberflä che des Halbleitersubstrates, welche mit dem zweiten und dem dritten Halbleiterbereich elektrisch verbun den und von der Steuerelektrodenschicht elektrisch isoliert wird; und
(p) einen Schritt zum Bilden einer zweiten Hauptelektro denschicht auf einer unteren Hauptoberfläche des Halbleitersubstrates, welche mit der unteren Haupt oberfläche des Halbleitersubstrates elektrisch ver bunden wird.

12. Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate nach Anspruch 11, wobei
das in Schritt (a) hergestellte Halbleitersubstrat des weiteren einen vierten Halbleiterbereich des zweiten Leitfähigkeitstyps aufweist;
der vierte Halbleiterbereich auf der unteren Hauptober fläche des Halbleitersubstrats freiliegt und eine Über gangsfläche zwischen diesem und dem ersten Halbleiterbe reich aufweist.

13. Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate nach Anspruch 11, wobei der Schritt (g) aufweist:

(g-1) einen Schritt zum Bilden einer Beschichtungs schicht auf der Steuerelektrodenschicht und der Oxidschicht; und
(g-2) einen Schritt zum Entfernen der Beschich tungsschicht durch Ätzen, während ein Abschnitt mit einer vorgeschriebenen Dicke vom Öffnungs ende der Steuerelektrodenschicht an belassen wird, wodurch die Seitenwand gebildet wird.

14. Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate nach Anspruch 13, wobei die Beschichtungsschicht eine dritte Abdeckschicht ist.

15. Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate nach Anspruch 13, wobei der Oxidfilm als erster Oxidfilm betrachtet wird, und die Beschichtungsschicht ein durch chemische Dampfabschei dung gebildeter zweiter Oxidfilm ist.

16. Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate nach Anspruch 13, wobei die Beschichtungsschicht eine im Schleuderauftragverfah ren aufgebrachte Glasschicht ist.

17. Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate nach Anspruch 11, wobei der Schritt (c) aufweist:

(c-1) einen Schritt zum Bilden eines geschichteten Leiters auf dem Oxidfilm; und
(c-2) einen Schritt zum Bilden eines Abschirmfilms auf dem Leiterfilm, wodurch auf dem Oxidfilm eine Leiterschicht mit dem auf ihrer Oberfläche angeordneten Abschirmfilm gebildet wird.

18. Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate nach Anspruch 11, wobei der Schritt (f) nach dem Schritt (h) ausgeführt wird.

19. Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate, welches aufweist:

(a) einen Schritt zur Herstellung eines Halbleiter substrates mit einem ersten Halbleiterbereich eines ersten Leitfähigkeitstyps, welcher auf einer oberen Hauptoberfläche des Halbleitersubstrates freiliegt;
(b) einen Schritt zum Bilden eines Oxidfilms auf der oberen Hauptoberfläche des Halbleitersubstrates;
(c) einen Schritt zum Bilden einer Leiterschicht auf dem Oxidfilm;
(d) einen Schritt zum Bilden einer ersten Abdeckschicht mit einer ersten Öffnung auf der Leiterschicht;
(e) einen Schritt zum selektiven Entfernen der Leiter schicht durch die als Maske dienende erste Abdeck schicht, wodurch eine Leiterschicht mit einem vorge schriebenen Öffnungsende gebildet wird;
(f) einen Schritt zum Bilden eines zweiten Halbleiterbe reiches eines zweiten Leitfähigkeitstyps durch se lektives Einführen einer Verunreinigung eines zwei ten Leitfähigkeitstyps in die obere Hauptoberfläche des Halbleitersubstrates durch die als Maske dienen de Leiterschicht mit dem Öffnungsende;
(g) einen Schritt zum Entfernen der ersten Abdeck schicht;
(h) einen Schritt zum Diffundieren der in Schritt (f) eingeführten Verunreinigung des zweiten Leitungstyps im ersten Halbleiterbereich, wodurch der zweite Halbleiterbereich des zweiten Leitfähigkeitstyps in beiden Richtungen entlang der oberen Oberfläche und auf einen tieferliegenden Abschnitt des Halbleiter substrates hin ausgedehnt wird, so daß der zweite Halbleiterbereich in der Richtung entlang der oberen Hauptoberfläche auf einen Bereich ausgedehnt wird, welcher die vorgeschriebene Ausdehnung vom Öffnungs ende der Steuerelektrodenschicht auf einen inneren Bereich der Leiterschicht hin aufweist;
(i) einen Schritt zum Oxidieren der Leiterschicht mit dem Öffnungsende bis zu einer vorgeschriebenen Tiefe von ihrer Oberfläche an, wodurch eine Oxidschicht gebildet wird;
(j) einen Schritt zum selektiven Bilden einer zweiten Abdeckschicht auf einem einem Mittelabschnitt der Öffnung entsprechenden Bereich, welcher auf dem Oxidfilm vorgesehen wird;
(k) einen Schritt zum Entfernen der Oxidschicht, wodurch eine Steuerelektrodenschicht mit einer zweiten Öff nung gebildet wird, wobei das Öffnungsende der Öff nung vom Öffnungsende zurückgesetzt;
(l) einen Schritt zum selektiven Entfernen des Oxidfilms durch die zweite Abdeckschicht und die Steuerelek trode hindurch, welche als Masken dienen;
(m) einen Schritt zum selektiven Einführen einer Verun reinigung des ersten Leitfähigkeitstyps in die obere Hauptoberfläche des Halbleitersubstrates durch die zweite Abdeckschicht und die Steuerelektroden schicht, welche als Masken dienen, wodurch ein drit ter Halbleiterbereich des ersten Leitfähigkeitstyps im zweiten Halbleiterbereich gebildet wird;
(n) einen Schritt zum Entfernen der zweiten Abdeck schicht;
(o) einen Schritt zum selektiven Bilden einer ersten Hauptelektrodenschicht auf der oberen Hauptoberflä che des Halbleitersubstrates, welche mit dem zweiten und dem dritten Halbleiterbereich elektrisch verbun den und von der Steuerelektrodenschicht elektrisch isoliert wird; und
(p) einen Schritt zum Bilden einer zweiten Hauptelektro denschicht auf einer unteren Hauptoberfläche des Halbleitersubstrates, welche mit der unteren Haupt oberfläche des Halbleitersubstrates elektrisch ver bunden wird.

20. Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate nach Anspruch 19, wobei
das in Schritt (a) hergestellte Halbleitersubstrat des weiteren einen vierten Halbleiterbereich des zweiten Leitfähigkeitstyps aufweist;
der vierte Halbleiterbereich auf der unteren Hauptober fläche des Halbleitersubstrats freiliegt und eine Über gangsfläche zwischen diesem und dem ersten Halbleiterbe reich aufweist.

21. Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate, welches aufweist:

(a) einen Schritt zur Herstellung eines Halbleiter substrates mit einem ersten Halbleiterbereich eines ersten Leitfähigkeitstyps, welcher auf einer oberen Hauptoberfläche des Halbleitersubstrates freiliegt;
(b) einen Schritt zum Bilden eines Oxidfilms auf der oberen Hauptoberfläche des Halbleitersubstrates;
(c) einen Schritt zum Bilden einer Leiterschicht auf dem Oxidfilm;
(d) einen Schritt zum Bilden eines Verbundfilms des Lei ters auf der Leiterschicht;
(e) einen Schritt zum Bilden einer ersten Abdeckschicht mit einer ersten Öffnung auf dem Verbundfilm;
(f) einen Schritt zum selektiven Entfernen des Verbund films durch die als Maske dienende erste Abdeck schicht, wodurch der Verbundfilm mit einem Öffnungs ende gebildet wird, welches von einem Öffnungsende der ersten Öffnung auf einen inneren Bereich der er sten Abdeckschicht hin um eine vorgeschriebene Brei te zurückgesetzt wird;
(g) einen Schritt zum selektiven Entfernen der Leiter schicht durch den als Maske dienenden Verbundfilm mit dem Öffnungsende, wodurch eine Steuerelektroden schicht mit einer zweiten Öffnung gebildet wird, welche ein Öffnungsende aufweist, das vom Öffnungs ende der ersten Öffnung zurückgesetzt wird;
(h) einen Schritt zum selektiven Einführen einer Verun reinigung des zweiten Leitfähigkeitstyps in die obere Hauptoberfläche des Halbleitersubstrates durch die als Maske dienende erste Abdeckschicht hindurch, wodurch ein zweiter Halbleiterbereich des zweiten Leitfähigkeitstyps gebildet wird;
(i) einen Schritt zum Entfernen der ersten Abdeck schicht;
(j) einen Schritt zum Diffundieren der in Schritt (h) eingeführten Verunreinigung des zweiten Leitungstyps im ersten Halbleiterbereich, wodurch der zweite Halbleiterbereich des zweiten Leitfähigkeitstyps in beiden Richtungen entlang der oberen Oberfläche und auf einen tieferliegenden Abschnitt des Halbleiter substrates hin ausgedehnt wird, so daß der zweite Halbleiterbereich in der Richtung entlang der oberen Hauptoberfläche auf einen Bereich ausgedehnt wird, welcher die vorgeschriebene Ausdehnung vom Öffnungs ende der Steuerelektrodenschicht auf einen inneren Bereich der Steuerelektrodenschicht hin aufweist;
(k) einen Schritt zum selektiven Bilden einer zweiten Abdeckschicht auf einem einem Mittelabschnitt der Öffnung entsprechenden Bereich, welcher auf dem Oxidfilm vorgesehen wird;
(l) einen Schritt zum selektiven Entfernen des Oxidfilms durch die zweite Abdeckschicht und die Steuerelek trodenschicht hindurch, welche als Masken dienen;
(n) einen Schritt zum selektiven Einführen einer Verun reinigung des ersten Leitfähigkeitstyps in die obere Hauptoberfläche des Halbleitersubstrates durch die zweite Abdeckschicht und die Steuerelektroden schicht, welche als Masken dienen, wodurch ein drit ter Halbleiterbereich des ersten Leitfähigkeitstyps im zweiten Halbleiterbereich gebildet wird;
(o) einen Schritt zum Entfernen der zweiten Abdeck schicht;
(p) einen Schritt zum selektiven Bilden einer ersten Hauptelektrodenschicht auf der oberen Hauptoberflä che des Halbleitersubstrates, welche mit dem zweiten und dritten Halbleiterbereich elektrisch verbunden und von der Steuerelektrodenschicht elektrisch iso liert wird; und
(q) einen Schritt zum Bilden einer zweiten Hauptelektro denschicht auf einer unteren Hauptoberfläche des Halbleitersubstrates, welche mit der unteren Haupt oberfläche des Halbleitersubstrates elektrisch ver bunden wird.

22. Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate nach Anspruch 21, wobei der Verbundfilm des in Schritt (d) hergestellten Leiters aus einem Oxid des Leiters besteht.

23. Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate nach Anspruch 21, wobei der Verbund des in Schritt (d) hergestellten Leiters aus einem Nitrid des Leiters besteht.

24. Verfahren zur Herstellung einer Halbleitervorrichtung mit isoliertem Gate nach Anspruch 21, wobei
das in Schritt (a) hergestellte Halbleitersubstrat des weiteren einen vierten Halbleiterbereich des zweiten Leitfähigkeitstyps aufweist;
der vierte Halbleiterbereich auf der unteren Hauptober fläche des Halbleitersubstrats freiliegt und eine Über gangsfläche zwischen diesem und dem ersten Halbleiterbe reich aufweist.