DE3881729T2 - Einrichtung zur Dekodierung duobinärer kodierter Signale. - Google Patents

Description

• Die Erfindung betrifft eine Anordnung zum Decodieren von Signalen am Ausgang eines Übertragungskanals nach dem Duobinärcodieren einer digitalen binären Signalfolge. Diese Anordnung zum Decodieren duobinär codierter Signale ist insbesondere in den Fernsehsignalempfängern nach der Norm der sog. D2-MAC/Pakete verwendbar.
• Die Einführung von Farbe im Bereich des Fernsehens wurde zu dieser Zeit unter Ergänzung von Farbdifferenz- oder Chrominanzsignalen zum Helligkeitssignal Y verwirklicht. Jedoch hat das Studium des so gewonnenen Videosignalspektrums ergeben, daß die Helligkeits- und Chrominanzinformationen sich vermischen können, wodurch bekannte Störungen mit dem Namen Kreuzluminanz und Kreuzchrominanz entstehen.
• Die neueste MAC-Übertragungsnorm hilft diesem Nachteil ab. Diese neue Norm zum Gewährleisten der Ausstrahtung einer gleichzeitig analogen (Luminanz, Chrominanz) und digitalen Informationsmenge (Ton, Synchronsignale, ggf. Erläuterungen mittels Untertitel oder Untertitelelemente, ...) in den Bandbegrenzungen eines Übertragungskanals beschreibt mit größerer Genauigkeit eine Zeitverschachtelung dieser verschiedenen Komponenten innerhalb einer Fernsehzeile beispielsweise wie folgt:
• - Digitalinformationen : 10 us,
• - Chrominanz :17,5 us,
• - Luminanz : 35 us.
• Es gibt mehrere Ausführungen dieser MAC-Norm. In Frankreich wurde als Sendenorm die sog. D2-MAC/Paket-Ausführung angenommen, in der die Binärmenge in der Größenordnung von 10 Mbits/s beträgt und die benutzte Codierung duobinär ist. Unglücklicherweise sind die Leistungen dieser D2-MAC/Paketnorm unter schwierigen Empfangsbedingungen (beispielsweise die Satellitenverbindungen mit einem schwachen Trägerrauschverhaltnis) durch den Audioteil des Übertragungssystems begrenzt, das die Anwendung dieser Norm ermöglicht. Außerdem haben Versuche erwiesen, daß für einen Signal/Rauschabstand von ungefähr 13 dB bei einer Amplitudenmodulationsverbindung die Decodierung der digitalen Signale im Empfangsteil des Übettragungssystems mit einer Fehlerquote von 10&supmin;³ verwirklicht wird, was als die Empfangsgrenze für den Ton betrachtet wird, obgleich das Bild akzeptabel bleibt.
• Der Erfindung liegt die Aufgabe zugrunde, eine Decoderanordnung für Duobinärsignale zu schaffen, in der diese Grenze zum Vergrößern der Leistungen der D2-MAC/Paketnorm beseitigt wird.
• Zur Lösung dieser Aufgabe ist eine Decoderanordnung eingangs erwähnter Art erfindungsgemäß dadurch gekennzeichnet, daß sie folgende Elemente enthalt:
• (A) eine erste Binärweg-Bestimmungs- und Aufbaustufe, die besteht aus:
• (a) ersten, zweiten und dritten Speichern zum Speichern der jeweiligen bedingten Wahrscheinlichkeiten P(y/0), P(y/1), P(y/2) zum Empfangen eines bestimmten Duobinärsignals y zum Zeitpunkt kT, worin k die Reihenfolge der aufeinanderfolgenden digitalen Abtastungen ist, wenn ein Duobinärsignal x = 0, 1 oder 2 stromaufwärts im Übertragungskanal ausgesandt ist, wobei die Speicher vom Signal y zum Ausgeben einer jeden der entsprechenden Wahrscheinlichkeiten parallel adressiert werden,
• (b) ersten und zweiten Schaltungen zum Wählen und Speichern der zwei entsprechenden bedingten Wahrscheinlichkeiten zum Zeitpunkt (k+ 1)T in den wahrscheinlichsten zwei binären Folgen - oder auf den wahrscheinlichsten zwei binären Wegen -, wobei die erste der zwei Schaltungen an den Ausgängen des ersten und des zweiten Speichers und die zweite an den Ausgängen des zweiten und des dritten Speichers vorgesehen sind,
• (c) einer progressiven Rekonstruktionsschaltung der auf diese Weise gewählten Binärwege zum Wählen jenes Weges der zwei, der am wahrscheinlichsten ist, und die Schaltung besteht aus:
• (c&sub1;) zwei Schieberegistern zum jeweiligen Speichern von zwei Binärfolgen entsprechend zwei jeweils durch die Wähl- und Speicherschaltungen gewählten Wahrscheinlichkeiten,
• (c&sub2;) einem Komparator der Ausgänge der zwei Speicherregister der jeweils durch die Wahl- und Speicherschaltungen gewählten Wahrscheinlichkeiten im Hinblick auf die Wahl der größten dieser zwei Wahrscheinlichkeiten und jener der zwei gespeicherten Binärfolgen in den Schieberegistern, die damit übereinstimmt,
• (B) eine zweite Stufe zum Verhindern des Überschreitens der Speicherkapazität in den Wähl- und Speicherschaltungen der ersten Stufe am Ausgang dieser zwei Schaltungen zum Bilden einer Rückkopplungsschleife an den Eingängen dieser Schaltungen, und die Stufe besteht aus:
• (d) einer Verzweigungsschaltung am Ausgang des Komparators zum Wahlen einer der zwei zuvor von jeder Wähl- und Speicherschaltung gewählten Wahrscheinlichkeiten auf Befehl des Komparators,
• (e) einer Schaltung zum Berechnen eines Bruchteils der von der Verzweigungsschaltung gewählten Wahrscheinlichkeit,
• (f) einer Gruppe von drei Subtrahierern in Parallelschaltung zwischen dem Ausgang der Speicher für die bedingten Wahrscheinlichkeiten und den Eingängen der Wähl- und Speicherschaltungen.
• Nach der Durchführung mehrerer beschriebener Betriebszyklen zum Bestimmen und Aufbauen von Binärwegen reichen die Speichermittel der Wahrscheinlichkeits-Wähl-und Speicherschaltungen nicht mehr zum Enthalten der empfangenen Informationen. Die vorgeschlagene Rückwirkung löst somit dieses Problem der Kapazitätsüberschreitung: Da in dieser erfindungsgemäßen Anordnung mit relativen und nicht mit absoluten Werten gearbeitet wird, bewirkt die Rückwirkung in den Speichermitteln eine ausreichende Verschiebung, um Kapazitätsüberschreitungen zu vermeiden.
• Die ausgeführten Versuche sowohl durch Simulierung als auch durch wirkliche Durchführung haben gezeigt, daß eine derartige Struktur auf wirksame Weise nach höheren Leistungen als die der traditionellen Decoder führt. Der Artikel "VLSI structures for Viterbi receivers : part I, general theory and applications", von P.G. Gulak und E. Shwedyk, veröffentlicht in der Zeitschrift "IEEE Journal on Selected Areas in Communications", Vol SAC-4, Nr. 1, Januar 1986, S 142...154, gibt eine Beschreibung einiger Strukturen von Anordnungen, die sich des Viterbi-Algorithmus bedienen, aber weicht dem vorgenannten Problem der Kapazitätssättigung bei der Rekonstruktion der wahrscheinlichsten Binärwege aus und kann also nicht die bereits erwähnten Leistungsbeschränkungen aus dem Weg gehen.
• In einem vorteilhaften Ausführungsbeispiel ist die Decoderanordnung nach der Erfindung dadurch gekennzeichnet, daß die ersten und zweiten Schaltungen zum Wählen und Speichern bedingter Wahrscheinlichkeit je folgende Elemente enthalten:
• (b&sub1;) einen ersten und einen zweiten Multiplizierer bzw. einen dritten und eine vierten Multiplizierer, die an ihrem ersten Eingang die Speicherausgangssignale zum Speichern der Wahrscheinlichkeit und zum Berechnen der Größen P(y/0).LI(0,k) und P(y/1).LI(1,k) bzw. P(y/1).LI(0.k) und P(y/2).LI(1,k) empfangen, in welchen Größen LI(0,k) und LI(1,k) die Wahrscheinlichkeiten sind, die den zwei Wegen zugeordnet sind, die zuvor von denselben Wähl- und Speicherschaltungen gewählt und den zweiten Eingängen der Multiplizierer zugeführt wurden,
• (b&sub2;) einen Komparator der Ausgänge der zwei entsprechenden Multiplizierer, die mit erstem bzw. zweitem Komparator bezeichnet wird, zum Wahlen der größten der zwei vorhandenen Wahrscheinlichkeiten am Ausgang der ersten und zweiten Multiplizierer bzw. der dritten und vierten Multiplizierer,
• (b&sub3;) ein erstes bzw. ein zweites Speicherregister für die so gewählten zugeordneten Wahrscheinlichkeiten, deren Ausgangssignal an die zweiten Eingänge der Multiplizierer gelegt wird.
• In einer Abwandlung dieser Ausführungsart werden die Wahrscheinlichkeiten durch ihren Dezimallogarithmus ersetzt, wodurch es möglich ist, Addierer statt Multiplizierer zu verwenden.
• Die Eigenschaften und Vorteile der Erfindung werden jetzt nachstehend anhand der Zeichnung naher erläutert, die als nicht einschrankendes Beispiel zu betrachten ist. Es zeigen
• Fig. 1 das Prinzipschaltbild eines Duobinärcoders,
• Fig. 2a ein Beispiel einer möglichen Duobinärfolge am Ausgang dieses Coders, und
• Fig. 2b und 2c zwei Beispiele nicht möglicher Folgen,
• Fig. 3 ein Ausführungsbeispiel der Decoderanordnung nach der Erfindung,
• Fig. 4 die Aufeinanderfolge der Zustände des Duobinärcoders bei der Sendung.
• Vor der Beschreibung des erfindungsgemäßen Decoders sei insbesondere bemerkt, daß das Prinzip des Duobinärcoders im Sendeteil der Übertragungskette stromaufwärts im Übertragungskanal auf der Verwirklichung der Addierung von zwei aufeinanderfolgenden Bits der binärcodierten Signale basiert. Das so zusammengesetzte Duobinärsignal durchquert also den Übertragungskanal, in dem ein zusätzliches Geräusch das Signal stört. Durch diese Störung gibt es beim Empfang statt eines digitalen reinen Duobinärsignals ein um die ausgesandten Pegel schwankendes Signal.
• Am Ausgang des Coders nach Fig. 1 entsteht das Signal x(k), worin k die Reihenfolge der binären oder duobinären Digitalabtastungen ist, aus der Addierung der aufeinanderfolgenden Binärabtastungen a(k-1) und a(k) gleich 0 oder 1 ergibt, und den Wert 0, 1 oder 2 annimmt. Die Übereinstimmung zwischen den Werten von a(k-1) und a(k) und denen von x(k) ist also wie folgt: mit den Wertepaaren 00, 01, 10, 11 stimmen die Werte von x(k) 0, 1, 1 und 2 überein.
• In Fig. 2a ist eine Art einer möglichen Folge am Ausgang des Coders dargestellt, während Fig. 2b und 2c dagegen zwei Beispiele nicht möglicher Folgen darstellen, wobei die Gruppe a(k), a(k-1) nicht direkt vom Wert 11 nach dem Wert 00 gehen kann, ohne daß der Wert 01 passiert, weder vom Wert 01 nach dem Wert 11, ohne daß der Wert 10 passiert.
• Nach Angabe dieser Genauigkeiten wird jetzt der erfindungsgemäße Decoder beschrieben. Dieser Decoder enthält, wie in Fig. 3 dargestellt, zwei Schaltungsarten. Eine erste Schaltungsgruppe bildet eine Stufe 100 zum Bestimmen und Aufbauen der zwei Binärwege mit den größten Wahrscheinlichkeiten. Eine zweite Schaltungsgruppe bildet eine Stufe 200 zum Verhindern von Kapazitätsüberschreitungen. Der Decoder befindet sich am Ausgang eines nicht dargestellten Übertragungskanals, an dessen Eingang das ausgesandte Signal mit x(k) bezeichnet wird. Das im Decoder am Ausgang des Kanals empfangene Signal wird wieder mit y(k) bezeichnet. Da bei der Emission eine Duobinärcodierung verwendet wird, ist also x(k) hier gleich 0, gleich 1 oder gleich 2.
• Es wurde festgestellt, daß dieses entsprechend jedem der ausgesandten digitalen Signale empfangene Signal bei der Übertragung gestört wurde und also um seine digitalen Pegel herum schwankte. Um festzustellen, welches ausgesandte Signal (0, 1 oder 2) dem empfangenen Signal y(k) entspricht, arbeitet ein traditioneller Decoder auf dem Prinzip des Vergleichs zweier Schwellen. Je nachdem y(k) sich unter der unteren Schwelle, zwischen den zwei Schwellen oder über der oberen Schwelle befindet, entscheidet dieser traditioneller Decoder, ob das ausgesandte Signal 0, 1 oder 2 war. In einem derartigen Decoder ist also das Ergebnis der Vergleiche offensichtlich völlig unabhängig von einem empfangenen folgenden Signal, d.h. die Entscheidung bezüglich einer ausgesandten Abtastung x(k) unter Berücksichtigung des entsprechenden wirksam empfangenen Werts von y(k) übt keinen Einfluß auf die Entscheidung bezüglich der Abtastung x(k+1) aus, der beim Empfang ein Wert y(k+1) entspricht. Aus dieser Unabhängigkeit geht hervor, daß beispielsweise die Übergänge von 0 auf 2 detektiert werden könnten, obgleich, wie bereits erwähnt, bestimmte Zustände nie eintreten können. Der traditionelle Decoder nutzt also nicht die Abhängigkeit aus, die faktisch zwischen den übertragenen Symbolen besteht.
• Der erfindungsgemäße Decoder nutzt die Redundanz aus, die im Duobinärsignal besteht, und ist bei Anwendung des sog. Viterbi-Algorithmus eher mit der Schätzung der besten Folge X(D) ausgesandter duobinärer Abtastungen in Abhängigkeit von der Folge Y(D) empfangener Duobinärsignale verknüpft. Als die beste Folge wird hier diejenige Folge verstanden, die am wahrscheinlichsten ist, d.h. diejenige, deren aufeinanderfolgende duobinäre Abtastungen ..., x(k-1)m x(k), x(k+1), usw. ... mit höchster Wahrscheinlichkeit diejenigen sind, die zur empfangenen Folge ..., y(k-1), y(k), y(k+1), usw. geleitet haben.
• Es sei abermals bemerkt, daß der Viterbi-Algorithmus auf dem Prinzip des Vergleichs der den geschätzten Folgen zugeordneten Wahrscheinlichkeiten basiert. Es werden dazu für jedes empfangene Signal y die drei Wahrscheinlichkeiten P(y/0), P(y/1), P(y/2) in Erwägung gezogen, die die Wahrscheinlichkeiten darstellen, daß y wirklich empfangen wurde im Bewußtsein, daß die ausgesandte duobinäre Abtastung x gleich 0, 1 bzw. 2 war. Außerdem wurde in Fig. 4 die Aufeinanderfolge der Zustände des Duobinärcoders bei der Sendung dargestellt. Wenn a(k), a(k+1), usw. ... aufeinanderfolgende binäre Abtastungen am Eingang des Coders sind, lassen sich die Zustände s(k), s(k+1), s(k+2), usw. des Coders als den Wert der vorangehenden binären Abtastung a(k-1), a(k), a(k+1), usw. ... unterscheiden. Die Knotenpunkte des Rasters bezeichnen also die Zustände und die Übergänge x(k) zwischen den Knotenpunkten bezeichnen die wirklich übertragene duobinäre Abtastung.
• Zum Zeitpunkt (k-1)T, worin T die Dauer jedes Symbols darstellt, handelt es sich also um die zwei Folgen oder Binärwege, von denen eine bzw. einer mit einer Wahrscheinlichkeit α in A und die bzw. der andere mit einer Wahrscheinlichkeit β in B ankommen. Zum folgenden Zeitpunkt kT ist ein Signal y(k) im Decoder empfangen. Es lassen sich also die entsprechenden bedingten Wahrscheinlichkeiten P(y/0), P(y/1), P(y/2) berechnen. Das Register des Decoders, das a(k) enthält, kann nur zwei Zustände 0 oder 1 annehmen. Zum Zeitpunkt kT können also beispielsweise am Knotenpunkt D nur zwei verschiedene Methoden abgeleitet werden:
• (a) der nach B führende Weg mit darauf Heranführung eines hohen Pegels (Aufrechterhaltung des Inhalts des Registers a(k) auf 1), und dieser Weg besitzt eine Wahrscheinlichkeit β x P(y/2),
• (b) der nach A führende Weg, der darauf nach D führt (mit Einstellung des Inhalts des Registers a(k) auf 1), und dieser Weg besitzt eine Wahrscheinlichkeit α x P(y/1) (die Wahrscheinlichkeiten können miteinander multipliziert werden, da im vorliegenden Fall die binären Symbole unabhängige beliebige Variable und die Rauschabtastungen dekorreliert sind).
• Von den zwei Wahrscheinlichkeiten α.P(y/1) und β.P(y/2), die bestimmt werden, wird nur diejenige als die größte betrachtet, die dem Weg entspricht, die am wahrscheinlichsten in Punkt D ankommt. Genauso kommen zwei Binärwege in Punkt C an:
• (a) der Weg, der nach Punkt B führt und nach C leitet (wobei der Inhalt des Register a(k) auf 0 gestellt wird), und eine Wahrscheinlichkeit β.P(y/1) hat,
• (b) der nach A führende Weg mit darauf Heranführung eines niedrigen Pegels (Aufrechterhaltung des Inhalt des Registers a(k) auf 0), und der eine Wahrscheinlichkeit von α.P(y/0) hat. Hier wieder wird nur der Binärweg herangezogen, dessen Wahrscheinlichkeit die größte ist.
• Zwei vollständige Binärwege können also vom Knotenpunkt zum Knotenpunkt des Rasters progressiv aufgebaut werden. Es muß schließlich noch durch eine Entscheidung jener der so aufgebauten zwei Wege gewählt werden, der die höchste Wahrscheinlichkeit bietet. Der Viterbi-Algorithmus ist optimal, wenn die übertragene unendliche Folge im Auge behalten wird. In der Wirklichkeit stellt man unter Berücksichtigung der Eigenschaften der Duobinärcodierung fest, daß die zwei aufgebauten Binärwege, ausgehend von einem bestimmten Bit, dem fünften oder dem sechsten Bit, nahezu völlig zusammenlaufen, wodurch, wie nachstehend erläutert, eine der Entscheidung vorangehende wichtige Speicherung vermieden wird.
• Die Aktivierung des zu beschreibenden Verfahrens wird wie folgt verwirklicht. Die aufeinanderfolgenden Duobinärsignale, die am Ausgang des Übertragungskanals einander reihenweise auffolgen, werden in drei Festwertspeicher 101, 102 und 103 mit der Bezeichnung PROM (englische Kurzbezeichnung: Programmable Read-Only Memory) empfangen und ermöglichen die Adressierung. Diese PROM- Speicher 101 bis 103 enthalten die durch die Merkmale der Übertragung bestimmten Wahrscheinlichkeiten P(y/0). P(y/1), P(y/2), wie z.B. das Übertragungsrauschen, die Zwischensymbolstörungen, usw. ... Im vorliegenden Fall werden in diese Speicher vorzugsweise nicht die Wahrscheinlichkeiten eingeschrieben, sondern ihr Dezimallogarithmus, um die Verwendung von Addierern statt Multiplizierer stromaufwärts von den Speichern zu ermöglichen.
• Den PROM-Speichern 101 bis 103 mit ihren Adressen aus den empfangenen Duobinärsignalen sind also im beschriebenen bevorzugten Ausführungsbeispiel vier Addierer 111 bis 114 nachgeschaltet. Die Addierer 111 und 112 berechnen log&sub1;&sub0;(P(y/0).LI(0,k)) und log&sub1;&sub0;(P(y/1).LI(1,k)) und die Addierer 113 und 114 berechnen log&sub1;&sub0;(P(y/1).LI(0,k)) und log&sub1;&sub0;(P(y/2).LI(1,k)) und arbeiten somit als Multiplizierer. In diesen Ausdrücken sind die Werte L1(0.k) und LI(1,k) die Wahrscheinlichkeiten der zwei zuvor gewählten Wege und befinden sich in den oben erwähnten zwei Registern.
• Der erste von zwei Komparatoren 121 und 123 vergleicht die Ausgangssignale des Addierers 111 und des Addierers 112 miteinander und der zweite die Ausgangssignale des Addierers 113 und des Addierers 114. Das Ergebnis des ausgeführten Vergleichs im Komparator 121 steuert die Wahl einer der zwei Wahrscheinlichkeiten P(y/0).LI(0,k) oder P(y/1).LI(1,k) (die höchste von beiden) und des entsprechenden Binärwegs, wahrend auf gleiche Weise das Ergebnis des ausgeführten Vergleichs im Komparator 123 die Wahl einer der Wahrscheinlichkeiten P(y/1).LI(0,k) oder P(y/2).LI(1,k) und des entsprechenden Binärwegs gesteuert wird. Die ausgewählte Wahrscheinlichkeit nach der Steuerung durch den Komparator 121 wird also in einem der beiden Register gespeichert, die nachstehend erwähnt werden, d.h. in einem Register 141, in dem sie im weiteren den Wert LI(0,k+1) darstellt, der einem der beiden Eingänge der zwei Addierer 111 und 113 für einen neuen Ablauf der zuvor beschriebenen Vorgänge zugeführt wird. Ebenso wird die vom Komparator 123 gewählte Wahrscheinlichkeit im anderen Register gespeichert, d.h. in einem Register 143, in dem sie den Wert LI(1,k+1) darstellt, der einem der beiden Eingänge der zwei Addierer 112 und 114 zugeführt wird.
• Diese Doppelbestimmung der wahrscheinlichsten Binärwege ermöglicht also die eigentliche Rekonstruktion dieser zwei sog. übrigbleibenden Wege. Schieberegister 151 bis 153 speichern die Binärfolgen, die diese Wege bilden, selbstverständlich abgestumpft, weil aus obiger Beschreibung klar ist, daß, ausgehend von einer bestimmten Bitzahl, die zwei Wege nahezu sicher zusammenlaufen. In jedem Ablaufzyklus der zuvor beschriebenen Vorgänge wird dem übrigbleibenden und beim Knotenpunkt 0 des Rasters endenden Weg eine 0 und dem übrigbleibenden und beim Knotenpunkt 1 endenden Weg eine 1 hinzugefügt. Gleichzeitig erfolgt am anderen Ende jedes dieser Schieberegister 151 und 153 die Entnahme des ältesten Bit.
• Jenes dieser ältesten Bits, das der größten Wahrscheinlichkeit zugeordnet ist, wird zur Bildung des geschätzten Ausgangssignals gewählt. Diese Wahl wird durch den Komparator 125 ermöglicht, der an seinen beiden Eingängen die jeweiligen Inhalte der beiden Register 141 und 143 empfängt, d.h. die zuvor in den Komparatoren 121 und 123 gewählten Wahrscheinlichkeiten, und ist gültig gemäß der höchsten (der im Register 141 oder der im Register 143 enthaltenen Wahrscheinlichkeit) dieser zwei Wahrscheinlichkeiten, wenn das älteste Bit dem Schieberegister 151 oder das älteste Bit dem Schieberegister 153 entnommen wird. Das gewählte Bit bildet das Ausgangssignal der Anordnung, und die Aufeinanderfolge dieser gewählten Bits in jedem Verfahrenszyklus rekonstruiert eine Schätzung der ausgesandten Binärfolge.
• Die getroffene Wahl mit Hilfe der Komparatoren 121 und 123 und danach mit Hilfe des Komparators 125 wird faktisch mit Hilfe der Verzweigungsschaltungen 131, 133 und 135 verwirklicht. Die Verzweigungsschaltung 131 empfängt einerseits an den beiden ersten Eingängen die von den Addierern 111 und 112 gelieferten Wahrscheinlichkeiten (tatsächlich ihr Logarithmus, wie bereits erwähnt, im Fall des beschriebenen Beispiels) P(y/0).LI(0,k) und P(y/1).LI(1,k) und andererseits an einem dritten Eingang das vom Komparator 121 ausgegebene Steuersignal. Der Ausgang der Verzweigungsschaltung 131, der durch die gewählte Wahrscheinlichkeit gebildet wird, wird mit dem Eingang des Registers 141 verbunden.
• Ebenso empfängt die Verzweigungsschaltung 133 an zwei ersten Eingängen die Wahrscheinlichkeiten P(y/1).LI(0,k) und P(y/2).L1(1,k), und an einem dritten Eingang das Steuersignal aus dem Komparator 123, und der Ausgang dieser Schaltung 133 ist mit dem Eingang des Registers 143 verbunden. Die beiden auf diese Weise gewählten Wahrscheinlichkeiten sind diejenigen, die zum Bestimmen der größten der beiden an die zwei Eingänge des Komparators 125 gelangen. Gleichzeitig empfängt die Verzweigungsschaltung 135 an zwei ersten Eingängen die zwei ältesten Bits aus den Schieberegistern und gibt an ihren Ausgang auf Befehl des Ausgangs des Komparators 125 das gewählte Bit als das Ausgangssignal der Anordnung, d.h. das geschätzte Bit für ein ausgesandtes bestimmtes Bit.
• Die in den Komparatoren 121 und 123 getroffene Wahl führt nicht nur zum Steuern der Verzweigungsschaltungen 131 und 133, sondern auch der Verzweigungsschaltungen 132 und 134 mittels eines gemeinsamen Eingangs einerseits für die Schaltungen 131 und 132 und andererseits für die Schaltungen 133 und 134. Jede der Verzweigungsschaltungen 132 und 134 empfängt einerseits das Ausgangssignal des Registers 151 und andererseits das Ausgangssignal des Registers 153, und sendet nach dem entsprechenden Schieberegister 151 oder 153 die Signale der beiden Ausgänge, die durch das Befehl aus dem Komparator 121 bzw. 123 gewählt wurden. Die oben beschriebene Anordnung enthält eine Schaltung zum Blockieren der Kapazitätsüberschreitung der Register 141 und 143. Diese Schaltung enthält eine Verzweigungsschaltung 236, die zum Komparator 125 parallelgeschaltet wird in dem Sinne, daß er dieselben zwei von den Komparatoren 121 und 123 gewählten Wahrscheinlichkeiten empfängt, d.h. die am Ausgang der Register 141 und 143 verfügbaren Wahrscheinlichkeiten. Diese Verzweigungsschaltung 236 liefert also auf Befehl des Komparators 125 eine dieser zwei Wahrscheinlichkeiten, beispielsweise die schwächste. Zum Vermeiden der Kapazitätsüberschreitung der Register wird ein mit dem Wert der auf diese Weise gelieferten Wahrscheinlichkeit verknüpfter Wert aus dem Ausgang der Speicher abgeleitet und mittels drei Subtrahierer 238 zwischen dem Ausgang dieser Speicher und dem Eingang der Addierer 111 bis 114 angebracht. Dieser Wert ist ein berechneter Bruchteil der Wahrscheinlichkeit, der beispielsweise durch seine Zweiteilung, Dreiteilung, usw. ... in einer Berechnungsschaltung 237 erhalten wird, die hier ein Teiler ist, vorausgesetzt in jedem Fall daß dieser mit Hilfe der Subtrahierer 238 abgeleitete Wert von der Verzögerung abhängig ist, die die betreffenden Signale bei der Durchführung der Vorgänge in der Verzweigungsschaltung 236, in dieser Berechnungsschaltung 237 und in diesem zwei Subtrahierern 238 einführen, und er muß um soviel höher sein als diese Verzögerung beträgt.
• Selbstverständlich beschränkt sich diese Erfindung nicht auf das vorbeschriebene und dargestellte Ausführungsbeispiel, aus dem Abwandlungen ableitbar sind, ohne aus dem Rahmen der Erfindung herauszutreten. Es sei ebenfalls bemerkt, daß, weil die beiden aufgebauten Binärwege - ausgehend von einem bestimmten Bit - nahezu sicher zusammenlaufen, wenn die Register 151 und 153 groß genug sind, ihre Ausgangsbits (d.h. das älteste Bit eines jeden Registers) wirklich gleich sind, wodurch die Verzweigungsschaltung 135 entfallen kann.

Claims (3)

1. Anordnung zum Decodieren der am Ausgang eines Übertragungskanals vorhandenen Signale nach ihrer Duobinärcodierung in eine Folge binärer digitaler Signale, dadurch gekennzeichnet, daß sie folgende Elemente enthält:

(A) eine erste Binärweg-Bestimmungs- und Aufbaustufe, die besteht aus:

(a) ersten, zweiten und dritten Speichern (101, 102, 103) zum Speichern der jeweiligen bedingten Wahrscheinlichkeiten P(y/0), P(y/1), P(y/2) zum Empfangen eines bestimmten Duobinärsignals y zum Zeitpunkt kT, worin k die Reihenfolge der aufeinanderfolgenden digitalen Abtastungen ist, wenn ein Duobinärsignal x = 0, 1 oder 2 stromaufwärts im Übertragungskanal ausgesandt ist, wobei die Speicher vom Signal y zum Ausgeben einer jeden der entsprechenden Wahrscheinlichkeit parallel adressiert werden,

(b) ersten und zweiten Schaltungen zum Wählen und Speichern der zwei entsprechenden bedingten Wahrscheinlichkeiten zum Zeitpunkt (k+1)T in den wahrscheinlichsten zwei binären Folgen - oder auf den wahrscheinlichsten zwei binären Wegen -, wobei die erste dieser zwei Schaltungen an den Ausgängen des ersten und des zweiten Speichers (101, 102) und die zweite an den Ausgängen des zweiten und des dritten Speichers (102, 103) vorgesehen sind,

(c) einer progressigen Rekonstruktionsschaltung der auf diese Weise gewählten Binärwege zum Wählen jenes Weges der zwei, der am wahrscheinlichsten ist, die besteht aus:

(c&sub1;) zwei Schieberegistern (151, 153) zum jeweiligen Speichern von zwei Binärfolgen entsprechend zwei jeweils durch die Wähl- und Speicherschaltungen gewählten Wahrscheinlichkeiten,

(c&sub2;) einem Komparator (121) der Ausgänge der zwei Speicherregister der jeweils durch die Wähl- und Speicherschaltungen gewählten Wahrscheinlichkeiten im Hinblick auf die Wahl der größten dieser zwei Wahrscheinlichkeiten und jener der zwei gespeicherten Binärfolgen in den Schieberegistern, die damit übereinstimmt,

(B) eine zweite Stufe (236. 237, 238) zum Verhindern des Überschreitens der Speicherkapazität in den Wähl- und Speicherschaltungen der ersten Stufe am Ausgang dieser zwei Schaltungen zum Bilden einer Rückkopplungsschleife an den Eingängen dieser Schaltungen, und die besteht aus:

(d) einer Verzweigungsschaltung (236) am Ausgang des Komparators zum Wählen einer der zwei zuvor von jeder Wähl- und Speicherschaltung gewählten Wahrscheinlichkeiten auf Befehl des Komparators,

(e) einer Schaltung (237) zum Berechnen eines Bruchteils der von der Verzweigungsschaltung gewählten Wahrscheinlichkeit,

(f) einer Gruppe von drei Subtrahierern (238) in Parallelschaltung zwischen dem Ausgang der Speicher für die bedingten Wahrscheinlichkeiten und den Eingängen der Wähl- und Speicherschaltungen.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Schaltungen zum Wählen und Speichern bedingter Wahrscheinlichkeit je folgende Elemente enthalten:

(b&sub1;) einen ersten und einen zweiten Multiplizierer bzw. einen dritten und eine vierten Multiplizierer, die an ihrem ersten Eingang die Speicherausgangssignale zum Speichern der Wahrscheinlichkeit und zum Berechnen der Größen P(y/0).LI(0,k) und P(y/1).LI(1,k) bzw. P(y/1).LI(0.k) und P(y/2).LI(1,k) empfangen, in welchen Größen LI(0,k) und LI(1,k) die Wahrscheinlichkeiten sind, die den zwei Wegen zugeordnet sind, die zuvor von denselben Wähl- und Speicherschaltungen gewählt und den zweiten Eingängen der Multiplizierer zugeführt wurden,

(b&sub2;) einen Komparator der Ausgänge der zwei entsprechenden Multiplizierer, die mit erstem bzw. zweitem Komparator bezeichnet wird, zum Wählen der größten der zwei vorhandenen Wahrscheinlichkeiten am Ausgang der ersten und zweiten Multiplizierer bzw. der dritten und vierten Multiplizierer,

(b&sub3;) ein erstes bzw. ein zweites Speicherregister für die Speicherung der so gewählten zugeordneten Wahrscheinlichkeiten, deren Ausgangssignal an die zweiten Eingänge der Multiplizierer gelegt wird.

3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Schaltungen zum Wählen und Speichern bedingter Wahrscheinlichkeit je folgende Elemente enthalten:

(b&sub1;) einen ersten und einen zweiten Addierer (111, 112) bzw. einen dritten und einen vierten Addierer (113, 114), die an ihrem ersten Eingang die Speicherausgangssignale zum Speichern der Wahrscheinlichkeit und zum Berechnen der Größen log&sub1;&sub0;P(y/0).LI(0,k) und log&sub1;&sub0;(y/1).LI(1,k) bzw. log&sub1;&sub0;P(y/1).LI(0.k) und log&sub1;&sub0;P(y/2).LI(1,k) empfangen, in welchen Größen LI(0,k) und LI(1,k) die Wahrscheinlichkeiten sind, die den zwei Wegen zugeordnet sind, die zuvor von denselben Wähl- und Speicherschaltungen gewählt und den zweiten Eingängen der Multiplizierer zugeführt wurden,

(b&sub2;) einen Komparator der Ausgänge der zwei entsprechenden Addierer, die mit erstem bzw. zweitem Komparator (121, 123) bezeichnet wird, zum Wählen der größten der zwei zugeordneten Wahrscheinlichkeiten,

(b&sub3;) ein erstes bzw. ein zweites Speicherregister (141, 143) für die Speicherung des Dezimallogarithmus der so gewählten zugeordneten Wahrscheinlichkeiten, deren Ausgangssignal an die zweiten Eingänge der Addierer gelegt wird.