DE3855148T2

DE3855148T2 - Speicheradressengenerator

Info

Publication number: DE3855148T2
Application number: DE3855148T
Authority: DE
Inventors: Kin-Ling Cheung; Jeffrey W Einarson
Original assignee: Wang Laboratories Inc
Current assignee: Samsung Electronics Co Ltd
Priority date: 1987-07-30
Filing date: 1988-07-29
Publication date: 1996-11-07
Anticipated expiration: 2008-07-30
Also published as: EP0301582A3; CA1304522C; DE3855148D1; AU1900588A; US4799187A; AU606178B2; JPS6455664A; JP2851048B2; EP0301582A2; EP0301582B1

Description

Die vorliegende Erfindung betrifft Datenverarbeitungssysteme, insbesondere Datenverarbeitungssystem, bei denen eine Vielzahl Geräte mittels eines gemeinsames Busses mit einem Speicher verbunden sind und auf den Speicher über den Bus direkt zugreifen.
Viele herkömmliche Rechnersysteme sind so aufgebaut, daß eine Vielzahl Geräte und ein Speicher mit einem gemeinsamen Systembus verbunden sind und jedes der Geräte in der Lage ist, auf den Speicher über den Bus direkt zuzugreifen. Üblicherweise ist eines der Geräte eine Zentraleinheit CPU, die im Speicher gespeicherte Programme ausführt und in Abhängigkeit von den Programmen arithmetische und logische Operationen an im Speicher gespeicherten Daten ausführt und Daten von einem Speicherplatz zu einem anderen überträgt. Andere der Geräte sind E/A-Prozessoren. Mit jedem E/A-Prozessor ist ein oder sind mehrere E/A-Geräte, z.B. Terminals oder Laufwerke verbunden, und er überträgt Daten zwischen den E/A-Geräten und dem Speicher in Abhängigkeit von E/A-Befehlen der CPU. Ein Beispiel eines solchen Rechnersystems ist das von Wang Laboratories, Inc. hergestellte VS 65.
In den letzten Jahren ist der Speicherpreis dramatisch gefallen. Folglich können schon Niedrigpreissysteme große Speicher aufweisen. Jedoch erfordert ein großer Speicher für seine Adressierung eine große Anzahl Bit, und folglich ging mit der Vergrößerung des Speichers eine Zunahme der Adressengröße einher. Bei Rechnersystemen, die in der weiter oben beschriebenen Weise aufgebaut sind, ergab sich aus einer Vergrößerung des Speichers die Notwendigkeit für den Systemkonstrukteur, zwischen zwei unattraktiven Möglichkeiten zu wählen: alle mit dem Systembus verbundene Geräte so umzustellen, daß sie die größeren Adressen generieren können, oder Geräte, die kleinere Adressen generieren, auf die Speicherteile zu beschränken, die mit solchen Adressen ansteuerbar sind.
EP-A-0 194 415 A2 offenbart einen Bus-Bus-Umsetzer, der einen Systembus mit einem E/A-Bus verbindet, an den eine Vielzahl E/A-Geräte angeschlossen ist. Der Bus-Bus-Umsetzer fügt in Nachrichten, die vom E/A-Bus an den Systembus übertragen werden, entsprechende Adreßsteuerinformationen dynamisch ein. Auf diese Weise kann einem E/A-Gerät der Zugriff verweigert werden. Der Bus-Bus-Umsetzer löst nicht die Aufgabe, ein E/A- Gerät, das eine Adresse mit m Bit generiert, mit einem n-Bit- Systemadressenbus zu verbinden, wenn m < n ist.
EP-A-0 080 823 offenbart eine Speicheraufteilungseinheit zum Verbinden von Speicherkarten unterschiedlicher Größe mit einem gemeinsamen Adressenbus. Logische Operationen werden an einem Bezugsadressenregister, an vom Adressenbus erhaltenen signifikanten Bit und an einem Speicherkartengrößenregister ausgeführt. Wenn von einem NAND-Glied Freigabeeingaben empfangen werden, wird ein Kartenfreigabesignal generiert. Auch diese Technik löst nicht die Aufgabe, ein E/A-Gerät, das Adressen mit m Bit erzeugt, mit einem n-Bit-Adressenbus zu verbinden, wenn m < n ist.
Es ist somit ein Ziel der in den Ansprüchen 1 bis 9 definierten Erfindung, die Schwierigkeit zu lösen, ein Gerät, das Adressen mit m Bit erzeugt, mit einem n-Bit-Systemadressenbus zu verbinden, wenn m < n ist.
Die vorliegende Erfindung löst die vorstehend beschriebene Schwierigkeit im Stand der Technik durch die Schaffung eines Adressengenerators, der eine Gerätebestimmungseinrichtung zum Bestimmen desjenigen der Geräte umfaßt, das m-Bit-Adressen hat, welche kleiner als die n-Bit-Adressen sind, die zum Zugriff auf den gesamten Speicher erforderlich sind, und aktuell eine Adresse auf dem Systembus erzeugt, und eine Präfixbereitstellungseinrichtung, die mit den Adressenleitungen, welche die (n-m) höchstwertigen Adressenbit darstellen, und der Gerätebestimmungseinrichtung verbunden ist und ein Präfixregister enthält, die mit jedem der Geräte, die n-Bit- Adressen haben, verbunden ist. Das einem Gerät zugeordnete Register enthält ein (n-m)-Bit-Adressenpräfix, das dem Gerät zugeordnet ist. Die Präfixbereitstellungseinrichtung reagiert auf eine Benennung eines bestimmten Gerätes durch die Ausgabe des dem bestimmten Gerät zugeordneten Präfixes auf die (n-m) höchstwertigen Adressenleitungen, so daß die n-Bit-Adresse auf den Adressenleitungen aus den m Adressenbit, die von dem bestimmten Gerät empfangen wurden, und aus den (n-m) Bit gebildet wird, die von der Präfixbereitstellungseinrichtung empfangen wurden.
Gemäß anderen Merkmalen der Erfindung umfaßt das System eine Busentscheidungslogik zum Bestimmen, welches der Geräte Steuerung des Systembus anfordert. Ein Präfix stellt eine Beziehung zwischen dem mit ihr verbundenen Gerät und einem Speicherbereich her; die Beziehung kann durch Neuladen des zugehörigen Präfixregisters geändert werden. Die Ladeeinrichtung ist durch einen getrennten Bus mit dem Adressengenerator verbunden, und folglich können die Präfixregister während einer Speicheroperation geladen werden.
Eine Aufgabe der in den beigefügten Ansprüchen definierten Erfindung besteht in der Schaffung eines Rechnersystems, in dem eine Vielzahl Geräte von unterschiedlichen Adressengrößen mit einem gemeinsamen Bus und einem gemeinsamen Speicher direkt verbunden werden kann.
Die Erfindung schafft eine Adressengenerierlogik zum Hinzufügen von Präfixen in die Adressen, die bestimmte, mit einem Bus verbundene Geräte bereitstellen.
Die Erfindung schafft eine Adressengenerierlogik, bei der die Präfixe aus ladbaren Präfixregistern gewonnen werden.
Eine Adressengenerierlogik enthält Einrichtungen zum Sperren der Ausgabe von Präfixe an bestimmte Geräte. Die Einrichtung zum Sperren der Ausgabe von Präfixen ist ein ladbares Maskenregister.
Für den Fachmann ergibt sich das Verständnis für die Erfindung aus der hier enthaltenen detaillierten Beschreibung einer bevorzugten Ausführungsform und aus den Zeichnungen, in denen zeigt:
Fig. 1 eine Übersicht über ein Rechnersystem 101, das den Adressengenerator enthält, und
Fig. 2 ein detailliertes Blockschaltbild der Adressengenerierlogik 125.
Die höchtwertige. Ziffer des Bezugszeichens verweist auf die Nummer der Zeichnung, in der das mit dem Bezugszeichen bezeichnete Bauteil zum ersten Mal erscheint; die übrigen Ziffern sind Bauteilenummern innerhalb dieser Zeichnung.
Die nachstehende Beschreibung bringt zuerst einen Überblick über das Rechnersystem, in dem die bevorzugte Ausführungsform der Erfindung ausgeführt ist, und über die Arbeitsweise der Erfindung im Rechnersystem, und beschreibt dann im einzelnen die Ausführung der Erfindung in der bevorzugten Ausführungsform.

1. Überblick über das Rechnersvstem der bevorzugten Ausführungsform - Fig. 1

Die hier beschriebene bevorzugte Ausführungsform der Erfindung ist in einem von der Wang Laboratories, Inc. hergestellten Rechnersystem VS 75E implementiert. Fig. 1 ist ein Blockschaltbild des Rechnersystems VS 75E. Das System enthält eine einzelne Zentraleinheit CPU 103, einen einzelnen Busprozessor (BP) 109, einen einzelnen Hauptspeicher (MEM) 117 und bis zu sechs Ein-/Ausgabeprozessoren (IOP) 115, welche Daten zwischen an die IOP und den MEM 117 angeschlossenen Peripheriegeräten übertragen. Alle Bauteile des Systems sind durch einen Systembus 113 verbunden, der Adressen, Speicherbefehle und Daten von den übrigen Bauteilen an den MEM 117 und Daten vom MEM 117 an die übrigen Bauteile überträgt. Zusätzlich sind die Bauteile durch einen Busprozessor-E/A-Bus (BPIOB) 111 verbunden, der Verbindungen zwischen dem BP 109 und den übrigen Bauteilen unabhängig vom SB 113 ermöglicht.
Die CPU 103 führt Anweisungen von im MEM 117 gespeicherten Programmen aus. Bestimmte Anweisungen schreiben E/A-Operationen vor. Die E/A-Operationen werden durch die IOP 115 mit Steuerung durch den BP 109 ausgeführt. Die Art und Weise des Zusammenwirkens zwischen der CPU 103, dem BP 109, einem IOP 115 und dem MEM 117 bei der Durchführung einer E/A-Operation in Abhängigkeit von E/A-Anweisungen ergibt sich aus der nachstehenden Beschreibung einer Operation, in der Daten aus dem MEM 117 in ein an den IOP 115(a) angeschlossenes Peripheriegerät geschrieben werden. Die Operation betrifft mehrere Datenstrukturen im MEM 117. Die erste davon ist ein E/A-Befehlswort (IOCW) 138, das eine E/A-Operation und die Startadresse und die Größe des Speicherplatzes im MEM 117 vorschreibt, aus dem Daten auszulesen oder in den Daten einzuschreiben sind. Die nächste Struktur ist eine E/A-Befehlsadresse (IOCA) 136. Der MEM 117 enthält eine regelmäßige Anordnung von IOCA 136, je eine für jeden an das System angeschlossenen IOP 115. Der Speicherplatz des Arrays ist dem BP 109 bekannt. Wenn eine E/A-Operation unter Benutzung eines bestimmten IOP 115 ausgeführt werden soll, ist die Adresse für das die Operation definierende IOCW 138 in der IOCA 136 des IOP 115 enthalten. Schließlich ist ein Ein/Ausgabe-Zustandswort (IOSW) 134 an einem dem BP 109 bekannten speziellen Speicherplatz im MEM 117 gespeichert und enthält den Zustand, der sich aus der vom System 101 ausgeführten letzten E/A-Operation ergeben hat. Die CPU 103 beginnt eine Schreiboperation durch Schreiben eines die Operation spezifizierenden E/A-Befehlswortes (IOCW) 138 an den MEM 117. Sodann schreibt die CPU 103 die Adresse des IOCW 138 in die IOCA 136(a) für den IOP 115(a). Schließlich bringt die CPU 103 einen Gerätecode für den IOP 115(a) in ein Register in der CPU 103 und führt eine E/A-Start(SIO)-Anweisung aus, die das Register angibt.
Als Reaktion auf die SIO-Anweisung leitet die CPU 103 über Leitungen im BPIOB 111 eine Unterbrechung und den Gerätecode dem BP 109 zu. Der BP 109 benutzt dann den Gerätecode zum Lokalisieren der IOCA(a) 136 für den IOP 115(a) im MEM 117, benutzt den in der IOCA(a) 136 enthaltenen Zeiger zum Lokalisieren des IOCW 138 für die E/A-Operation und lädt in den IOP 115(a) über den BPIOB 111 mit Daten, die angeben, daß eine Schreiboperation an einem der an den IOP 115(a) angeschlossenen Peripheriegeräten auszuführen ist, und die Startadresse und die Länge des Speicherplatzes im MEM 117 der zu schreibenden Daten enthalten. Der IOP 115(a) überträgt dann Daten aus dem Speicherplatz im MEM 117 an das Peripheriegerät, ohne daß der BP 109 weiter eingreift, bis alle Daten an dem angegebenen Speicherplatz übertragen worden sind. Bei jedem Lesen aus dem MEM 117 konkurriert der IOP 115(a) mit den übrigen an den SB 113 angeschlossenen Geräten um die Steuerung des SB 113. Sobald die Steuerung beim IOP 115(a) liegt, stellt er die Adresse des nächsten Teils der zu lesenden Daten und einen Lesebefehl an den SB 113 bereit und überträgt die von ihm vom SB 113 empfangenen Daten an das Peripheriegerät. Nach jedem Lesen aktualisiert der IOP 115(a) die Adresse, die er für das nächste Lesen benutzt, nach der Größe der gerade ausgelesenen Daten. Bei Beendigung der Operation generiert der
IOP 115(a) eine Unterbrechung und leitet sie über den BPIOB 111 an den BP 109, der zur Feststellung des Zustandes der Operation Register im IOP 115(a) liest und den Zustand in das IOSW 134 schreibt. Der BP 109 unterbricht dann über BPIOB 111 die CPU 103, und in Reaktion auf die Unterbrechung liest die CPU 103 das IOSW 134.
Zusätzlich zu seiner Aufgabe in E/A-Operationen initialisiert der BP 109 die übrigen Bauteile des Systems 101 über den BPIOB 111 und führt Diagnoseoperationen aus. Als Teil der Initialisierung überträgt der BP 109 einen Mikrocode an die CPU 103 und die IOP 115. Wie weiter unten näher beschrieben wird, kann der BP 109 ferner Lese- und Schreiboperationen an Bauteilen des erfindungsgemäßen Adressengenerators durchführen. Dementsprechend weist der BPIOB 111 Adressenleitungen auf, die Adressen von internen Speichern und Registern in der CPU 103, den IOP 115 und dem MEM 117 übertragen, Datenleitungen, die in diese Register und den Speicher eingelesene bzw. aus ihnen herausgeschriebene Daten übertragen, und Steuerleitungen, die Lese- und Schreiboperationen und Unterbrechungen des BP 109 durch die CPU 103, der CPU 103 durch den BP 109 und des BP 109 durch die IOP 115 übertragen.
Der SB 113 umfaßt die nachstehenden Leitungsgruppen:
Befehlsleitungen (C) 130, die Speicherbefehlscodes übertragen.
Adressenleitungen (A) 128, die Speicheradressen übertragen. Eine bevorzugte Ausführungsform umfaßt 24 Adressenleitungen, von 0 bis 23 numeriert.
Datenleitungen (D) 133, die Daten übertragen.
Entscheidungsleitungen (AR) 127, die Signale übertragen welche den Zugriff auf den Systembus 113 bewilligen.
Bei der bevorzugten Ausführungsform generieren einige IOP 115 Adressen, die m Bit enthalten, also weniger als die Zahl n der Adressenleitungen in den Adressenleitungen 128; andere generieren Adressen mit n Bit. Bei einer bevorzugten Ausführungsform generiert ein bestimmter IOP 115 entweder eine 22- Bit- oder eine 24-Bit-Adresse. Die die 22-Bit-Adressen generierenden sind mit Adressenleitungen 0 bis 21 verbunden. Die Entscheidungs leitungen 127 umfassen Anforderungs leitungen, die Signale übertragen, welche von den an den SB 113 angeschlossenen Prozessoren den bezeichnen, der aktuell die Steuerung des SB 113 anfordert, und Bewilligungsleitungen, die Signale übertragen, welche den Prozessor bezeichnen, der aktuell die Steuerung des SB 113 hat. Die Entscheidung wird von einer Bewilligunqslogik (GL) 123 im MEM 117 getroffen.
Der MEM 117 umfaßt zwei funktionelle Teile: eine Speichereinrichtung (MS) 121, in der abhängig von Adressen und Speicherbefehlen Daten gespeichert und ausgegeben werden, und eine Speicherschnittstelle (MI) 119, die als Verbindung zwischen dem SB 113 und dem MEM 117 dient. Zum Zwecke der vorliegenden Beschreibung umfaßt die MI 119 die weiter oben beschriebene GL 123 und eine Adressengenerierlogik (AGL) 125. Die AGL 125 liefert die zusätzlichen (m-n) Bit, die zum Bilden der n-Bit- Adressen zu den m-Bit-Adressen addiert werden müssen. Bei der bevorzugten Ausführungsform liefert die AGL 125 2-Bit-Präfixe, die auf Adressenleitungen 22 und 23 ausgegeben werden, welche die beiden höchstwertigen Bit der Adresse übertragen.
Die AGL 125 ist mit der GL 123, mit Adressenleitungen A 128 des SB 113 und mit dem BPIOB 111 verbunden und hat zwei Hauptbauteile: eine Präfixlogik (PRL) 137 und eine Maskenlogik (ML) 135. Die PRL 137 liefert Präfixbit, die einem bestimmten IOP 115 zugeordnet sind, der 22-Bit-Adressen generiert, an die Leitungen 22 und 23 der A 128, wenn die GL 123 diesem IOP 115 die Steuerung des SB 113 bewilligt. Signale, die den IOP 115 bezeichnen, dem die Steuerung übergeben wurde, werden über Speicherbewilligungssignale (MGS) 124 von der GL 123 her empfangen. Die Präfixbit sind in Präfixregistern (PR) 129 enthalten, die bei einer bevorzugten Ausführungsform sechs 2-Bit-Register umfassen, je eines für jeden der IOP 115, die mit dem SB 113 verbunden sein können. Die Zuordnung zwischen einem IOP 115 und einem bestimmten Register im PR 129 wird durch den Gerätecode für den IOP 115 bestimmt. Wenn somit der IOP 115 den Gerätecode 0 hat, enthält das Register im PR 129 das Präfix für diesen IOP 115. Die Maskenlogik 135 sperrt die PRL 137 gegen die Ausgabe von Präfixen für IOP 115, die ihrerseits 24-Bit-Adressen generieren. Die IOP 115, für die Präfixe bereitgestellt werden, werden durch ein Maskenregister (MR) 131 bestimmt, das für jeden IOP 115 ein Bit enthält. Die Zuordnung zwischen einem IOP 115 und dem Bit geschieht durch den Gerätecode des IOP 115. Wenn das Bit so gesetzt ist, daß es die Generierung von 24-Bit-Adressen durch einen bestimmten IOP 115 angibt, wird die Ausgabe der Bit 22 und 23 an A 128 durch die AGL 125 gesperrt, wenn das MGS 124 anzeigt, daß der bestimmte IOP 115 die Bussteuerung hat. Aus Fig. 1 ist ersichtlich, daß sowohl das PR 129 als auch das MR 131 über den BPIOB 111 mit dem BP 109 verbunden sind. Folglich können Präfix- und Maskenbit durch den BP 109 geladen und von ihm ausgelesen werden. Weil der BPIOB 111 vom SB 113 getrennt ist, kann in das PR 129 eingeschrieben werden, während der MEM 117 Speicheroperationen in Antwort auf Befehle und Adressen auf dem SB 113 ausführt.
Bei einer bevorzugten Ausführungsform hat die MS 121 eine Kapazität von 16 MB, und die Adressen auf SB 113 bezeichnen Byte. Eine 22-Bit-Adresse kann 4 MB aus den 16 MB bestimmen. Das 2-Bit-Präfix bestimmt einen von vier 4-MB-Bereichen (RGN) 139 der MS 121. Durch die Zuordnung eines IOP 115, der 22- Bit-Adressen generiert, an ein 2-Bit-Präfix ordnet die PRL 137 auch den IOP 115 dem durch das Präfix bestimmten RGN 139 zu. Alle Speicheroperationen, die von diesem IOP 115 ausgeführt werden, geschehen in dem durch das Präfix bestimmten RGN 139. Weil das PR 129 durch den BP 109 ladbar ist, kann sich die Zuordnung zwischen einem RGN 139 und einem IOP 115 während des Betriebs des Rechnersystems 101 ändern. Beispielsweise kann ein IOCW 138 für eine E/A-Operation eine Quelle oder ein Ziel für Daten im MEM 117 bestimmen, die bzw. das nicht im RGN 139 liegt, der aktuell dem IOP 115 zugeordnet ist, welcher die angegebene E/A-Operation ausführen soll. Unter diesen Bedingungen ändert der BP 109 den Inhalt des Präfixregisters für den IOP 115 im PR 129, so daß der darin vorgeschriebene RGN 139 die vorgeschriebene Quelle oder das vorgeschriebene Ziel enthält.
Die Arbeitsweise der AGL 125 ist folgende: Beim Initialisieren des Systems 101 bestimmt der BP 109 die Kenndaten der an den SB 113 angeschlossenen IOP 115. Zu diesen Kenndaten gehört die Angabe, ob der IOP 115 22- oder 24-Bit-Adressen generiert, und der BP 109 setzt das jedem IOP entsprechende Bit im MR 131 so, daß es die Art der Adressen angibt, die der IOP 115 erzeugt. Im Falle der IOP 115, die 22-Bit-Adressen erzeugen, reagiert der BP 109 auf eine Sb-Anweisung, die einen dieser IOP 115 bestimmt, durch Setzen der dem IOP 115 im PR 129 zugeordneten Bit nach den beiden höchstwertigen Bit der Startadresse im IOCW 138, so daß die aus dem Präfix und den vom IOP 115 empfangenen Bit gebildeten Adressen den Bereich RGN 139 angeben, der die Daten enthält. Weil der BP 109 über den BPIOB 111 Zugriff auf das PR 129 hat und den IOP 115 für eine E/A-Ausführung nicht freigibt, bis er eingerichtet ist, können andere IOP 115 und die CPU 103 auf den MEM 117 zugreifen, während der BP 109 die Bit setzt. Als Nächstes stellt der BP 109 den IOP 115 auf die Ausführung der Speicheroperation ein, wie weiter oben beschrieben. Die dem IOP 115 zugeleitete Startadresse umfaßt die übrigen Bit der Startadresse im IOCW 138. Nach dem Initialisieren konkurriert der IOP 115 mit den übrigen IOP 115 um die Steuerung des SB 113. Bei jeder Zuweisung des SB 113 an einen IOP 115 durch die GL 123, gibt diese an die AGL 125 ein MGS 124 ab, das den IOP 115 bezeichnet, der die Steuerung hat. Wenn das Bit im MR 131 für diesen IOP 115 angibt, daß kein Präfix auszugeben ist, erzeugt die AGL 125 keinen Ausgang an die Adressenleitungen A 128(22,23). Gibt das Bit an, daß ein Präfix auszugeben ist, gibt die AGL 125 auf die Adressenleitungen 128 A(22,23) das Präfix aus, das dem durch das MGS 124 bestimmten IOP 115 zugeordnet ist.

2. Detaillierte Beschreibung der AGL 125 - Fig. 2

Fig. 2 ist ein detailliertes Blockschaltbild der AGL 125. Die AGL 125 empfängt als ihre Eingänge den BPIOB 111 und das MGS 124 und erzeugt als Ausgänge A 128(22), A 128(23) und Daten auf dem BPIOB 111. Zur besseren Deutlichkeit ist der BPIOB 111 in Fig. 2 als aus drei Unterbussen bestehend dargestellt: BPIO Daten (BPIOD) 201, der Daten zwischen dem BP 109 und anderen Bauteilen des Systems 101 überträgt; BPIO Adresse (BPIOA) 205, der die Adressen überträgt, mit denen der BP 109 Register in den Bauteilen des Systems 101 ansteuert, und BPIO Steuerung (BPIOCTL) 207, welcher Steuersignale überträgt. Die für die vorliegende Beschreibung relevanten Steuersignale bestimmen, daß
der BP 109 aus einem Register in einem IOP 115 oder aus den MEM 117 liest,
der BP 109 in ein Register in einem IOP 115 oder in den MEM 117 schreibt,
der BP 109 den Betrieb eines Bauteils eines IOP 115 oder des MEM 117 freigibt.
Bauteile, in die eingelesen oder aus denen herausgeschrieben wird oder die freigegeben werden, sind durch Adressen auf der BPIOA 205 bestimmt. Die Steuerlogik, die für die AGL 125 erforderlich ist, damit die hier beschriebenen Funktionen ausgeführt werden können, sind für den Fachmann offensichtlich und durch die CTL 209 dargestellt, die Eingänge von der BPIOCTL 207 und der BPIOA 205 empfängt und Steuersignale (CTLS) 211 nach Bedarf abgibt, um die vorgeschriebenen Operationen an den übrigen Bauteilen der AGL 125 auszuführen. Zur CTL 209 gehört ein Zwischenspeicher, der einen Zustand speichert, welcher angibt, ob der BP 109 die AGL 125 zur Ausgabe von Präfixen an A 128 freigegeben hat. Der Zwischenspeicher ermöglicht es der AGL 125, für die Ausgabe von Präfixen freigegeben zu sein und gleichzeitig Schreiboperationen an einzelnen Präfixregistern im PR 129 durchzuführen.
Weiter mit der Maskenlogik (ML) 135: Die ML 135 hat bei einer bevorzugten Ausführungsform drei Bauteile: ein Maskenregister (MR) 131, das ein Maskenbit für jeden IOP 115 enthält, eine maskenprogrammierbare Arraylogik (MSKPAL) 213, und einen Lesetreiber (RD) 203. Das MR 131 empfängt Maskenbit über die BPIOD 201 und gibt sie an die MSKPAL 213 und den RD 203 weiter. Die MSKPAL 213 empfängt das MGS 124 zusätzlich zu den Maskenbit und gibt ein ADEN-Signal 215 aus, das angibt, ob ein Präfix auf A 128 auszugeben ist. Der RD 203 empfängt die Maskenbit vom MR 131 und ein Präfix vom PR 129 und leitet sie auf die BPIOD 201, wodurch es dem BP 109 ermöglicht wird, das MR 131 und die Präfixregister im PR 129 zu lesen. Die Arbeitsweise der ML 135 ist folgende: Das MR 131 ist für die Ausgabe stets freigegeben; wenn der BP 109 die AGL 125 zur Ausgabe von Präfixen freigegeben hat, gibt die CTL 209 den Ausgang aus der MSKPAL 213 frei, so daß die MSKPAL 213 auf das MGS 124 durch die Ausgabe des ADEN 215, wie vorstehend beschrieben, reagiert. Wenn der BP 109 eine Schreiboperation am MR 131 vorschreibt und die Adressen des MR 131 auf die BPIOA 205 und die Maskenbit auf die BPIOD 201 gibt, erzeugt die CTL 209 ein Signal, welches das MR 131 zum Empfangen und Speichern der Daten aktiviert. Wenn der BP 109 eine Leseoperation vorschreibt und die Adressen des MR 131 bereitstellt, gibt ein Signal aus der CTL 209 den RD 203 zur Ausgabe seines Inhalts auf die BPIOD 201 frei.
Die Präfixlogik PRL 137 hat sechs Bauteile: PR 129(a) und (b), die zusammen das PR 129 bilden; OSEL 217 mit einer Logik zum Bestimmen des auf A 128(22 und 23) auszugebenden Adressenpräfixes; PRMUX 216(a) und PRMUX 216(b), die ein Präfix zur Ausgabe auf A 128 aufrufen, und ein Präfixtreiber (PD) 219, der das aufgerufene Präfix auf A 128(22 und 23) ausgibt. PR 129(a) und (b) sind 1 × 8-Bit-Zwischenspeicher, die alle acht Bit zur gleichen Zeit ausgeben und stets für die Ausgabe freigegeben sind. Die Zwischenspeicher haben einen 1-Bit-Dateneingang und Adresseneingänge und werden geladen, indem ein Schreib-Freigabe-Signal bereitgestellt wird und die Adresse des zu setzenden Bit auf den Adressenleitungen und die Eingabe auf der Datenleitung vorgeschrieben werden. Gemäß Fig. 2 kommt das Datenbit von einer Leitung der BPIOD 201 und die Adressenbit kommen von der BPIOA 205. Bei der bevorzugten Ausführungsform enthält PR 129(a) das Bit 22 jedes Präfixes und das PR 129(b) enthält das Bit 23.
Die PRMUX 216(a) und (b) empfangen die Präfixbit PRB(a) 204 und PRB(b) 206 von den PR 129(a) und (b) und wählen eines der acht Bit für die Ausgabe aus. Das Komplement zum ausgewählten Bit ist ein Ausgang bei *A 221(23) bzw. *A221(22), und das ausgewählte Bit wird bei DM 220(22 und 23) ausgegeben, die ihrerseits Eingänge in den RD 203 sind. Die Auswahl wird durch Eingänge von der OSEL 217 gesteuert, die vorschreibt, welches Präfix von PRMUX 216(a) und (b) auszuwählen ist, abhängig vom MGS 124, das angibt, welcher IOP 115 aktuell den Bus steuert, oder von Adreßsignalen auf der BPIOA 205. Die eigentliche Ausgabe der Präfixbit auf A 128(22 und 23) wird schließlich durch den PD 219 gesteuert, der sie auf die A 126 ausgibt, wenn er durch ADEN 215 freigegeben ist, das die MSKPAL 213 in Abhängigkeit von den Maskenbit und dem MGS 124 erzeugt. Der PD 219 ist ein Dreizustandsgerät und gibt, wenn er nicht freigegeben ist, keinerlei Werte auf A 128(22 und 23) aus.
Die Arbeitsweise der PRL 137 ist folgende: Sobald der BP 109 die AGL 125 für die Ausgabe von Präfixen freigegeben hat, aktiviert ein Signal von CTLS 211 die MSKPAL 213 zur Ausgabe von ADEN 215, und ein weiteres Signal von CTLS 211 aktiviert OSEL 217 zur Reaktion auf das MGS 124. Als Reaktion darauf gibt OSEL 217 Signale an die PRMUX 216(a) und (b) aus, wodurch eines von den sechs in jedem PR 129(a) und (b) gespeicherten Präfixbit ausgewählt und dadurch ein Präfix zur Ausgabe an den PD 219 ausgewählt wird. Wenn ADEN 215 angibt, daß dieses Präfix nicht durch ein Bit im MR 131 maskiert war, wird der PD 219 aktiviert und gibt das Präfix auf A 128 aus. Wenn der BP 109 eine Schreiboperation an das PR 129 vorschreibt, übertragen BPIOCTL 207 ein Schreibsignal, BPIOA 205 die Adresse eines Präfixregisters und BPIOD 201 zwei Bit von Daten auf den Leitungen, die als Dateneingänge zu den PR 129(a) bzw. (b) dienen. Als Reaktion auf das Schreibsignal und die Adresse generiert CTL 209 Steuersignale, welche die PR 129(a) und (b) für das Einschreiben der Eingangsbit in die durch die Adresse angegebenen Speicherplätze freigibt. Die Schreiboperation an einem Präfixregister hat keinen nachteiligen Einfluß auf die Ausgabe von Präfixen durch die übrigen Präfixregister, wodurch es der AGL 125 ermöglicht ist, Präfixe für andere Geräte während der Schreiboperation bereitzustellen. Wenn der BP 109 eine Leseoperation vorschreibt, die aus einem Präfixregister ausliest, spezifiziert die BPIOCTL 207 die Leseoperation und die BPIOA 205 überträgt die Adresse des auszulesenden Präfixregisters. Die CTL 209 erzeugt ein Signal, welches veranlaßt, daß OSEL 217 die Adresse auf BPIOA 205 zum Anwählen des Präfixregisters benutzt, dessen Inhalt durch PRMUX 216(a) und (b) ausgegeben wird. Während der Leseoperation ist die MSKPAL 213 für die Ausgabe nicht freigegeben, so daß keine Bit auf die A 128 ausgegeben werden. Jedoch hat die CTL 209 als Reaktion auf die Leseoperation auch den RD 203 aktiviert, und folglich werden die Bit DM 219(22) und (23) zum Lesen durch den BP 109 auf die BPIOD 201 geleitet.

3. Schlußfolgerung

Die vorstehende Beschreibung einer bevorzugten Ausführungsform hat die Weise offenbart, in der ein Fachmann einen Adressengenerator konstruieren und benutzen kann, der Adressenpräfixe generiert und es dadurch Geräten, die Adressen mit weniger als n Bit erzeugen, ermöglicht, auf einen Speicher, der n-Bit-Adressen benötigt, über einen Bus mit n Adressenleitungen zuzugreifen. Die Beschreibung hat auch eine Vorrichtung offenbart, die aus einer Vielzahl von Geräten die Geräte spezifiziert, die von der Vorrichtung die Erzeugung von Adressenpräfixen anfordern, und eine Vorrichtung zum Rücksetzen der Adressenpräfixe, so daß ein bestimmtes Gerät verschiedene Speicherbereiche ansteuern kann.
Während die hier beschriebene Ausführungsform die den Erfindem bekannte bestmögliche Form der Durchführung der Erfindung darstellt, können weitere Ausführungen unter Verwendung der hier beschriebenen Grundsätze konstruiert werden, jedoch von der offenbarten Ausführungsform verschieden sein. Beispielsweise können andere Geräte als Prozessoren Adressenbit generieren. Ferner kann das Präfix mehr oder weniger Bit enthalten, und verschiedene Geräte können Präfixe unterschiedlicher Länge empfangen. Ferner kann das Gerät, welches das Präfix anfordert, mittels anderer Einrichtungen als der Bewilligungslogik spezifiziert werden, die für diesen Zweck bei der erfindungsgemäßen Ausführungsform verwendet wird. Änderungen, die sich für den Fachmann ohne weiteres ergeben, ermöglichen ferner, daß unterschiedlich Geräte Präfixe unterschiedlicher Größe haben.
Außerdem können andere Ausführungsformen kein Maskenregister aufweisen, und bei noch anderen Ausführungsformen können die Präfixe nicht ladbar sein. Schließlich können andere Ausführungsformen keinen Busprozessor oder keinen Busprozessor-E/A- Bus aufweisen. Bei solchen Ausführungsformen können das Präfixregister und das Maskenregister durch die CPU gelesen und geladen werden, statt durch einen speziellen Busprozessor, und das Lesen und Laden können über einen Systembus statt über einen speziellen Bus erfolgen.

Claims

1. Adressengenerator (125) zum Generieren von n-Bit- Adressen für ein Digitalrechnersystem (101), in dem ein Rechnersystemspeicher (117) und eine Vielzahl von Geräten (103, 109, 115) mit einem Systembus (113) verbunden sind, der Adressenleitungen (128) zum übertragen von Adressen von wenigstens n Bit aufweist, wobei die Geräte für den Zugriff auf den Systembus konkurrieren können und der Zugriff auf ihn durch eine Busbewilligungslogik (123) gewährt wird, und eine erste bestimmte Anzahl der Geräte (115) m Bit enthaltende Adressen generiert, wobei m ( n ist, und eine zweite bestimmte Anzahl der Geräte n Bit enthaltende Adressen generiert, wobei der Adressengenerator umfaßt:

- eine Geräteadressentyp-Bestimmungseinrichtung (131, 135) zum Bestimmen, ob ein bestimmtes Gerät m-Bit-Adressen oder n- Bit-Adressen generiert,

- eine mit dem Systembus verbundene Adressenpräfix-Speichereinrichtung (129) zum Speichern eines (n-m)-Bit-Präfixes für jedes der Geräte, und

- eine mit der Adressenpräfix-Speichereinrichtung verbundene und von der Busbewilligungslogik und der Geräteadressentyp-Bestimmungseinrichtung abhängige Präfixausgabeeinrichtung (213, 219), welche die Ausgabe des Präfixes für das Gerät, das aktuell Zugriff auf den Systembus hat, durch die Adressenpräfix-Speichereinrichtung an die Adressenleitungen veranlaßt, die die (n-m) höchstwertigen Bit der Speicheradresse übertragen, wenn die Geräteadressentyp-Bestimmungseinrichtung anzeigt, daß dieses Gerät m-Bit-Adressen generiert.

2. Adressengenerator nach Anspruch 1, mit einer mit der Geräteadressentyp-Bestimmungseinrichtung verbundenen Geräteadressentyp-Ladeeinrichtung (109) zum Laden die Gerätetypen bestimmender Daten in die Geräteadressentyp- Bestimmungseinrichtung.

3. Adressengenerator nach Anspruch 2, bei dem die Geräteadressentyp-Ladeeinrichtung ein Busprozessor (109) ist, der mit der Geräteadressentyp-Bestimmungseinrichtung durch Busprozessor-Buseinrichtungen (111) verbunden ist, die vom Systembus unabhängig sind.

4. Adressengenerator nach Anspruch 1, mit einer mit der Adressenpräfix-Speichereinrichtung verbundenen Präfixladeeinrichtung (109) zum Laden der Präfixe in die Adressenpräfix-Speichereinrichtung.

5. Adressengenerator nach Anspruch 4, bei dem die Präfixe einzeln ladbar sind.

6. Adressengenerator nach Anspruch 5, bei dem die Präfixladeeinrichtung ein Busprozessor (109) ist, der mit der Adressenpräfix-Speichereinrichtung durch Busprozessor- Buseinrichtungen (111) verbunden ist, die vom Systembus unabhängig sind.

7. Adressengenerator nach Anspruch 6, bei dem der Busprozessor (109) die Adressenpräfix-Speichereinrichtung (129) mit dem Präfix für ein bestimmtes Gerät lädt, während die Präfixausgabeeinrichtung (213, 219) Präfixe für andere Geräte ausgibt.

8. Adressengenerator nach Anspruch 6, bei dem

- die Busprozessor-Buseinrichtung (111) ferner den Busprozessor mit den Geräten verbindet,

- die Geräte ferner Adressen auf den Adressenbus in Abhängigkeit von einem Befehl und einer Startadresse generieren, die sie vom Busprozessor über den Busprozessorbus empfangen haben, und

- der Busprozessor in dem Falle, daß das den Befehl empfangende Gerät eines der ersten bestimmten Anzahl Geräte ist, einen von diesem Gerät zu adressierenden Bereich des Systemspeichers bestimmt, das diesem Gerät zugeordnete Präfix in die Adressenpräfix-Speichereinrichtung lädt, und für dieses Gerät eine m-Bit-Adresse bereitstellt, derart, daß die n-Bit- Adressen, die aus den von diesem Gerät generierten m-Bit- Adressen erzeugt werden, und das zugeordnete Präfix Adressen im Bereich sind.

9. Adressengenerator nach Anspruch 1, mit einer Maskierungseinrichtung, umfassend

- ein Maskenregister (131) zum Speichern und Ausgeben von Maskenbit, von denen jedes einem Gerät zugeordnet ist und zur Anzeige dient, ob das zugehörige Gerät eine m-Bit-Adresse oder eine n-Bit-Adresse generiert, und

- eine mit dem Maskenregister und der Busbewilligungslogik (123) verbundene Maskenlogik (213) zum Empfangen der Maskenbit und Ausgeben eines Freigabesignals, wenn das Maskenbit, das dem konkurrierenden Gerät zugeordnet ist, an welches die Busbewilligungslogik die Steuerung des Systembusses übergeben hat, anzeigt, daß das Gerät, an welches die Steuerung übergeben wurde, eine m-Bit-Adresse generiert,

bei dem die Adressenpräfix-Speichereinrichtung umfaßt:

- eine Präfixregistereinrichtung (129a, 129b) zum Speichern und Ausgeben von (n-m)-Bit-Präfixen, von denen jedes einem Gerät zugeordnet ist, und

- eine mit der Busbewilligungslogik und den Ausgängen der Präfixregistereinrichtung verbundene Präfixauswahleinrichtung (216a, 216b) zum Auswählen des Präfixes, das dem Gerät zugeordnet ist, an das die Busbewilligungslogik gegenwärtig die Steuerung des Systembusses übergeben hat, und

die Präfixausgabeeinrichtung mit der Maskenlogik, mit der Präfixauswahleinrichtung und den die (n-m) höchstwertigen Bit der Speicheradresse übertragenden Adressenleitungen verbunden ist, um das ausgewählte Präfix zu empfangen und das ausgewählte Präfix in Abhängigkeit vom Freigabesignal an jene Adressenleitungen auszugeben,

wobei ein Gerät, das m-Bit-Adressen generiert, jeden Bereich im Speicher adressieren kann, der mit n-Bit-Adressen adressierbar ist.