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KR20120132278A - 메모리 칩, 메모리 시스템, 및 메모리 칩에 대한 액세스 방법 - Google Patents

메모리 칩, 메모리 시스템, 및 메모리 칩에 대한 액세스 방법 Download PDF

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KR20120132278A
KR20120132278A KR1020110092219A KR20110092219A KR20120132278A KR 20120132278 A KR20120132278 A KR 20120132278A KR 1020110092219 A KR1020110092219 A KR 1020110092219A KR 20110092219 A KR20110092219 A KR 20110092219A KR 20120132278 A KR20120132278 A KR 20120132278A
Authority
KR
South Korea
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address
storage unit
memory
sub storage
capacity
Prior art date
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Withdrawn
Application number
KR1020110092219A
Other languages
English (en)
Inventor
박철성
최주선
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US13/427,625 priority patent/US10067681B2/en
Priority to JP2012115344A priority patent/JP2012248185A/ja
Priority to TW101118633A priority patent/TW201250705A/zh
Priority to CN2012101698149A priority patent/CN102800354A/zh
Priority to DE102012108093A priority patent/DE102012108093A1/de
Publication of KR20120132278A publication Critical patent/KR20120132278A/ko
Priority to US14/858,180 priority patent/US9830083B2/en
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Abstract

메모리 칩, 메모리 시스템, 및 메모리 칩에 대한 액세스 방법이 개시된다. 본 발명의 실시예에 따른 메모리 칩은 제1 표준 용량보다 크고, 상기 제1 표준 용량보다 2배 큰 제2 표준 용량보다 작은, 임의 용량으로 데이터를 저장하기 위한 저장부가 형성되는 저장부; 및 상기 저장부로의 데이터의 기입 및 상기 저장부로부터의 데이터의 독출을 제어하는 제어부를 구비한다.

Description

메모리 칩, 메모리 시스템, 및 메모리 칩에 대한 액세스 방법{Memory chip, Memory system and access method for Memory chip}
　본 발명은 메모리 칩, 메모리 시스템, 및 메모리 칩에 대한 액세스 방법에 관한 것으로, 특히 메모리 칩의 사용 용도에 최적화된 저장 용량으로 구현될 수 있는 메모리 칩, 메모리 시스템, 및 메모리 칩에 대한 액세스 방법에 대한 액세스 방법에 관한 것이다.
메모리 칩의 저장부를 액세스 하기 위한 어드레스는 해당 메모리 칩의 저장부의 저장 용량에 대응되는 비트 수로 설정된다. 어드레스의 각 비트는 "0" 및 "1"의 값을 가질 수 있다. 따라서, 메모리 칩의 저장 용량은 2n의 표준 용량으로 설정될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 사용 용도에 최적화된 저장 용량으로 구현될 수 있는 메모리 칩, 메모리 시스템, 및 메모리 칩에 대한 액세스 방법을 제공하는 것에 있다.
본 발명의 실시예에 따른 메모리 칩은 제1 표준 용량보다 크고, 상기 제1 표준 용량보다 2배 큰 제2 표준 용량보다 작은, 임의 용량으로 데이터를 저장하기 위한 저장부가 형성되는 저장부; 및 상기 저장부로의 데이터의 기입 및 상기 저장부로부터의 데이터의 독출을 제어하는 제어부를 구비한다.
상기 저장부는, 제1 선택 신호에 응답하여 활성화되고 제3 표준 용량을 갖는 제1 서브 저장부; 및 제2 선택 신호에 응답하여 활성화되고 제4 표준 용량을 갖는 제2 서브 저장부를 구비하고, 상기 제3 표준 용량 및 상기 제4 표준 용량의 합은, 상기 임의 용량과 동일할 수 있다.
상기 인터페이스부는, 상기 제1 서브 저장부에 대한 데이터, 어드레스 및 제어 신호를 송신 또는 수신하는 제1 입출력부; 및 상기 제2 서브 저장부에 대한 데이터, 어드레스 및 제어 신호를 송신 또는 수신하고, 상기 제1 입출력부와 독립하여 형성되는 제2 입출력부를 더 구비할 수 있다.
상기 인터페이스부는, 상기 제1 서브 저장부에 대한 데이터, 어드레스 및 제어 신호 중 적어도 하나를 송신 또는 수신하는 공유 입출력부를 구비하고, 상기 공유 입출력부는, 상기 제2 서브 저장부에 대한 데이터, 어드레스 및 제어 신호 중 적어도 하나를 송신 또는 수신할 수 있다.
상기 제1 서브 저장부에 포함되는 뱅크의 개수와, 상기 제2 서브 저장부에 포함되는 뱅크의 개수는 동일하거나 상이할 수 있다.
상기 제1 서브 저장부를 형성하는 메모리 셀의 종류와, 상기 제2 서브 저장부를 형성하는 메모리 셀의 종류가, 동일하거나 상이할 수 있다.
상기 제1 서브 저장부에 저장되는 데이터의 용도와, 상기 제2 서브 저장부에 저장되는 데이터의 용도가, 동일하거나 상이할 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 메모리 칩은, 2n의 제1 표준 용량보다 크고, 상기 제1 표준 용량보다 2배 큰 제2 표준 용량보다 작은 임의 용량으로, 저장 영역이 형성되는 저장부; 및 상기 저장부로의 데이터의 기입 및 상기 저장부로부터의 데이터의 독출을 제어하는 제어부가 하나의 칩으로 구현되고,
상기 저장부는, 상기 제1 표준 용량에 대해 설정되는 메모리 어드레스보다 한 비트 많은 비트 수로 형성되는 메모리 어드레스로 액세스 된다.
상기 저장부와 어드레스 맵핑(address mapping)되지 아니하는 메모리 어드레스가 수신되면, 상기 제어부는, 상기 메모리 어드레스에 대한 액세스 결과를 페일(fail)로 처리한다.
상기 제어부는, 상기 메모리 어드레스에 대응되는 저장부가 비활성화된 것으로 처리하거나, 상기 메모리 어드레스에 대한 명령이 수신되지 아니한 것으로 처리하여 상기 액세스 결과를 페일로 처리한다. 상기 저장부를 액세스하는 상기 메모리 어드레스는, 뱅크를 액세스하기 위한 뱅크 어드레스, 로우를 액세스하기 위한 로우 어드레스 및 칼럼을 액세스하기 위한 칼럼 어드레스로 형성된다.
상기 저장부에 대한 뱅크 어드레스, 로우 어드레스 및 칼럼 어드레스 중 하나의 어드레스의 비트 수가, 상기 제1 표준 용량에 대해 설정되는 뱅크 어드레스, 로우 어드레스 및 상기 칼럼 어드레스 중 대응되는 어드레스보다 한 비트 더 많을 수 있다.
상기 메모리 칩은, DRAM, 플래시 메모리, 및 RRAM, MRAM 및 PRAM 중 적어도 하나일 수 있다.
본 발명의 실시예에 따른 사용 용도에 최적화된 저장 용량으로 구현될 수 있는 메모리 칩, 메모리 시스템, 및 메모리 칩에 대한 액세스 방법에 의하면, 표준 용량과 다른 저장 용량으로 저장부가 형성됨으로써, 상용화 또는 개발의 곤란으로 현재 상용화 또는 개발된 표준 용량 중 가장 큰 표준 용량보다 2배 큰 표준 용량의 개발에 앞서, 그 사이의 용량으로 저장부를 구비하면서도, 그 액세스의 제어가 용이할 수 있다.
그리고, 본 발명의 실시예에 따른 사용 용도에 최적화된 저장 용량으로 구현될 수 메모리 칩, 메모리 시스템, 및 메모리 칩에 대한 액세스 방법에 의하면, 하나의 칩으로 구현함으로써, 패키징 두께의 감소, 동작 전류 및 대기 전류 감소에 의한 전력 감소의 장점이 있다.
나아가, 본 발명의 실시예에 따른 메모리 칩, 메모리 시스템, 및 메모리 칩에 대한 액세스 방법에 의하면, 하나의 메모리 칩에 서로 다른 저장 용량을 갖는 서브 저장부들을 구비하고 사용 용도에 따라 대응되는 서브 저장부를 달리 구현함으로써, 사용 용도에 최적화된 메모리 칩을 제공할 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 메모리 칩을 나타내는 도면이다.
도 2는 도 1의 저장부의 저장 용량을 나타내는 도면이다.
도 3은 메모리 칩에서의 표준 용량과 어드레스의 비트 수와의 관계의 예를 나타내는 도면이다.
도 4는 본 발명의 다른 실시예에 따른 메모리 칩을 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 메모리 칩이 형성되는 웨이퍼를 나타내는 도면이다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 나타내는 도면이다.
도 7은 본 발명의 제1 실시예에 따른 메모리 칩을 나타내는 도면이다.
도 8은 도 7의 저장부로의 액세스 방법을 나타내는 순서도이다.
도 9 내지 도 11은 제1 선택 신호 및 제2 선택 신호에 대한 다양한 예들을 나타내는 도면이다.
도 13 내지 도 14는 본 발명의 실시예에 따른 인터페이스부의 예들을 나타내는 도면이다.
도 15 내지 도 18은 제1 서브 저장부 및 제2 서브 저장부의 예를 나타내는 도면이다.
도 19 내지 도 21은 3개 이상의 서브 저장부들이 구비되는 메모리 칩 및 이에 포함되는 인터페이스부의 예를 나타내는 도면이다.
도 22 내지 도 24는 본 발명의 다른 실시예에 따른 메모리 칩의 액세스 방법을 설명하기 위한 도면이다.
도 25 내지 도 27은 본 발명의 실시예에 따른 데드 존에 대한 처리를 설명하기 위한 도면이다.
도 29는 제1 표준 용량의 메모리 칩에서의 어드레스의 예를 나타내는 도면이다.
도 30은 본 발명의 실시예에 따른 메모리 칩에서의 어드레스의 예를 나타내는 도면이다.
도 31은 도 30의 어드레스에 의한 데드 존을 나타내는 도면이다.
도 32는 본 발명의 다른 실시예에 따른 메모리 칩에서의 어드레스의 예를 나타내는 도면이다.
도 33 및 도 34는 도 32의 어드레스에 의한 데드 존을 나타내는 도면이다.
도 35는 본 발명의 또 다른 실시예에 따른 메모리 칩에서의 어드레스의 예를 나타내는 도면이다.
도 36 및 도 37은 도 35의 어드레스에 의한 데드 존을 나타내는 도면이다.
도 38은 본 발명의 실시예에 따른 컴퓨터 시스템을 나타내는 블럭도이다.
도 39는 본 발명의 실시예에 따른 메모리 카드를 나타내는 블럭도이다.
도 40은 본 발명의 실시예에 따른 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 나타내는 도면이다.
도 41은 SSD를 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
도 42는 TSV 구조를 포함하는 본 발명의 실시예에 따른 메모리 시스템을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 포함한다(comprise) 및/또는 포함하는(comprising)은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 및/또는은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 실시예에 따른 메모리 칩을 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 메모리 칩(MCIP)은 저장부(STU) 및 제어부(COU)를 구비한다. 저장부(STU)는 도 2와 같이, 제1 표준 용량(2n, n은 양의 정수)보다 크고 제2 표준 용량(2n+1)보다 작은 용량으로 데이터를 저장할 수 있다. 이하에서는 제1 표준 용량보다 크고 제2 표준 용량보다 작은 용량을 임의 용량이라 명명한다. 그리고, 임의 용량은 ADEN(2n < ADEN < 2n+1)으로 표시된다. 본 발명의 실시예에 따른 메모리 칩(MCIP)은 DRAM 등과 같은 휘발성 메모리, 플래시 메모리, 및 RRAM, MRAM 및 PRAM 등과 같은 비휘발성 메모리일 수 있다.
제1 표준 용량은 2n이다. 예를 들어, 제1 표준 용량은 64Mb, 128Mb, 256Mb, 512Mb, 1Gb 및 2Gb 등일 수 있다. 제2 표준 용량은 제1 표준 용량보다 2배 크다. 예를 들어, 제1 표준 용량이 1Gb라면 제2 표준 용량은 2Gb이다.
도 3은 표준 모바일 DRAM(DDRx32)에서, 표준 용량의 증가에 따른 어드레스 비트 수를 나타내는 표이다. 도 3을 참조하면, 표준 모바일 DRAM(DDRx32)에서 표준 용량이 2배 증가할 때마다, 어드레스의 비트 수가 하나씩 증가됨을 알 수 있다. 예를 들어, 128Mb의 표준 모바일 DRAM(DDRx32)에 대한 어드레스가 20비트(BA[1]:0, RA[11:0], CA[7:0])로 설정되면, 256Mb의 표준 모바일 DRAM(DDRx32)에 대한 어드레스는 21비트(BA[1]:0, RA[11:0], CA[8:0])로 설정된다.
그런데, 점점 더 고용량화 및 고집적화되는 메모리 칩에서 공정 미세화 등의 한계에 의해, 현재 상용화 또는 개발된 표준 용량 중 가장 큰 표준 용량에서, 다음 크기의 표준 용량으로의 메모리 칩의 저장 용량 증가에 대한 요구를 충족시키기에 많은 시간이 소요된다. 그럼에도, 현대를 사는 개개인이 소비하는 정보의 양이 증가되고 있는 현 시점에서, 메모리 칩의 저장부에 대한 고용량화의 요구는 계속 증가하게 된다. 또한, 전자기기의 모바일화에 따라, 저전력이 중요시 되고 있다.
본 발명의 실시예에 따른 메모리 칩에 의하면 상용화 또는 개발의 곤란으로 현재 상용화 또는 개발된 표준 용량 중 가장 큰 표준 용량(예를 들어, 2n)보다 2배 큰 표준 용량(예를 들어, 2n+1)의 메모리 칩이 개발되기에 앞서, 고용량화의 요구에 부합될 수 있는 임의 용량으로 메모리 칩을 구비하면서도, 그 액세스의 제어가 용이할 수 있다. 또한, 본 발명의 실시예에 따른 메모리 칩에 의하면 전력 소모 등의 이유로 사용자의 요구에 최적화된 용량으로 구현되면서도 데이터 저장 및 독출을 위한 액세스의 제어가 용이할 수 있다. 이에 대하여 구체적으로 설명한다.
다시 도 1을 참조하면, 제어부(COU)는 저장부(STU)로의 데이터(DTA)의 기입 및 저장부(STU)로부터의 데이터(DTA)의 독출을 제어한다. 예를 들어, 제어부(COU)는 데이터(DTA)의 기입 또는 독출을 위한 어드레스를 디코딩하거나 데이터(DTA)의 기입 또는 독출을 위한 전압을 어드레스에 대응되는 로우와 칼럼에 인가할 수 있다.
저장부(STU)로 저장하고자 하는 데이터(DTA) 및 저장부(STU)로부터 독출된 데이터(DTA)는 도 4의 인터페이스부(ICU)를 통해 외부 장치(미도시)와 송수신할 수 있다. 또한, 도 4에는 도시되지 아니하였으나, 저장부(STU)로의 데이터(DTA)의 저장 및 독출을 위한 어드레스 및 제어 신호도 인터페이스부(ICU)를 통해 외부 장치로부터 수신될 수 있다. 이때, 외부 장치는 후술되는 컨트롤러일 수 있다. 이에 대한 더 자세한 사항은 후술된다.
본 발명의 실시예에 따른 메모리 칩(MCIP)은 도 5와 같이 웨이퍼(WAP) 상에 형성될 수 있다. 그리고, 제어부(COU)는 도 5의 빗금친 부분과 같이, 저장부(STU)의 외곽에 구비될 수 있다. 저장부(STU)는 도 5와 같이 소정의 저장 영역(예를 들어, 뱅크)으로 나뉠 수 있다. 이 경우, 제어부(COU)는 저장 영역의 사이에 구비될 수도 있다. 인터페이스부(ICU) 또한, 저장부(STU)의 외곽 또는 저장부(STU)의 저장 영역 사이에 구비될 수도 있다. 도 5는 특히, 인터페이스부(ICU)가 저장 영역 사이에 구비되는 예를 도시하였다.
도 5와 같이 하나의 칩(chip)으로 구현되는 본 발명의 실시예에 따른 임의 용량의 메모리 칩(MCIP)은 도 6과 같이 컨트롤러(Ctrl)와 함께 메모리 시스템(MSYS)을 구현할 수 있다. 도 1 및 도 6을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(MSYS)에서의 컨트롤러(Ctrl)는 메모리 칩(MCIP)의 저장부(STU)에 데이터(DTA)를 기입하기 위해 데이터(DTA), 어드레스(Addr) 및 제어 신호(XCON)를 메모리 칩(MCIP)으로 전송한다. 또한, 컨트롤러(Ctrl)는 메모리 칩(MCIP)의 저장부(STU)로부터 데이터(DTA)를 독출하기 위해 어드레스(Addr) 및 제어 신호(XCON)를 메모리 칩(MCIP)으로 전송하고, 데이터(DTA)를 메모리 칩(MCIP)으로부터 수신한다.
이때, 컨트롤러(Ctrl)는 메모리 칩(MCIP)의 저장 용량에 대응되는 비트 수의 어드레스(Addr)를 메모리 칩(MCIP)에 전송할 수 있다. 예를 들어, 제1 표준 용량과 같이, 2n인 저장 용량을 갖는 저장부(STU)를 포함하는 메모리 칩(MCIP)에 대한 어드레스의 비트 수는 n일 수 있다. 또한, 제2 표준 용량과 같이, 2n+1인 저장 용량을 갖는 저장부(STU)를 포함하는 메모리 칩(MCIP)에 대한 어드레스의 비트 수는 n+1일 수 있다.
본 발명의 실시예에 따른 메모리 칩(MCIP)의 저장부(STU)는 전술한 바와 같이, 임의 용량으로 구비된다. 따라서, 표준 용량에 적용되는 액세스 방식과 다른 액세스 방식이 요구된다.
도 7은 본 발명의 제1 실시예에 따른 메모리 칩을 나타내는 도면이고, 도 8은 도 7의 저장부로의 액세스 방법을 나타내는 순서도이다.
도 1, 도 7 및 도 8을 참조하면, 본 발명의 실시예에 따른 액세스 방법은, 제1 선택 신호(SS1)에 응답하여 제1 서브 저장부(SSU1)를 활성화 시키고 제1 서브 저장부(SSU1)를 액세스하는 단계(S820) 및 제2 선택 신호(SS2)에 응답하여 제2 서브 저장부(SSU2)를 활성화 시키고 제2 서브 저장부(SSU2)를 액세스하는 단계(S840)를 포함한다. 도 1의 저장부(STU)는 도 7과 같이 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)를 구비할 수 있다. 이때, 제1 서브 저장부(SSU1)는 제3 표준 용량(2x)의 저장 용량으로 구현되고, 제2 서브 저장부(SSU2)는 제4 표준 용량(2y)의 저장 용량으로 구현된다. 제3 표준 용량 및 제4 표준 용량의 합은 임의 용량과 동일하다. 예를 들어, 임의 용량이 3GB인 경우, 제3 표준 용량은 2GB이고, 제4 표준 용량은 1GB일 수 있다.
제1 서브 저장부(SSU1)는 제1 선택 신호(SS1)에 응답하여 활성화된다. 활성화된 제1 서브 저장부(SSU1)로의 액세스는 제1 서브 저장부(SSU1)에 대한 어드레스(Addr1)에 의한다. 이때, 제1 서브 저장부(SSU1)에 대한 어드레스(Addr1)의 비트 수는 제3 표준 용량(2x)에 대응되어 설정된다. 액세스되는 제1 서브 저장부(SSU1)에는 데이터(DTA1) 및 제어 신호(XCON1)가 전송되거나, 액세스되는 제1 서브 저장부(SSU1)로부터 데이터(DTA)가 출력될 수 있다.
이때, 제1 서브 저장부(SSU1)에 대한 데이터(DTA1), 어드레스(Addr1) 또는 제어 신호(XCON1)를 제1 서브 저장부(SSU1)로 전송 또는 제1 서브 저장부(SSU1)로부터 출력한다는 것은, 도 1의 제어부(COU)에 의해, 제1 서브 저장부(SSU1)에 대한 데이터(DTA1), 어드레스(Addr1) 또는 제어 신호(XCON1)에 대응되는 전압을, 액세스하는 저장 영역(메모리 셀)에 인가하는 동작을 의미한다. 예를 들어, 어드레스(Addr1)가 제1 서브 저장부(SSU1)의 제1 메모리 셀(미도시)을 나타내고, 제어 신호(XCON1)가 기입 명령이며, 데이터(DTA1)가 1을 나타내면, 도 1의 제어부(COU)는 제1 메모리 셀이 연결되는 로우 및 칼럼에 데이터 1의 기입에 대응되는 전압을 인가한다. 이하에서 설명되는 어드레스, 제어 신호 또는 데이터를 서브 저장부에 전송 또는 서브 저장부로부터 수신한다는 의미도 위와 같음을 알려둔다.
제1 선택 신호(SS1)는 도 7과 같이, 직접 제1 서브 저장부(SSU1)에 인가되어, 제1 서브 저장부(SSU1)의 전원 공급을 활성화할 수 있다. 다만, 이에 한정되는 것은 아니다. 제1 선택 신호(SS1)는 제1 서브 저장부(SSU1)에 대한 어드레스(Addr1), 제어 신호(XCON1) 또는 데이터(DTA1)를 활성화여 제1 서브 저장부(SSU1)로 전송함으로써 제1 서브 저장부(SSU1)를 활성화할 수도 있다. 이하 동일하다.
계속해서 도 7을 참조하면, 제2 서브 저장부(SSU2)는 제2 선택 신호(SS2)에 응답하여 활성화된다. 제2 서브 저장부(SSU2)로의 액세스는 제2 서브 저장부(SSU2)에 대한 어드레스(Addr2)에 의한다. 이때, 제2 서브 저장부(SSU2)에 대한 어드레스(Addr2)의 비트 수는 제4 표준 용량(2y)에 대응되어 설정된다. 액세스되는 제2 서브 저장부(SSU2)에는 데이터(DTA2) 및 제어 신호(XCON2)가 전송되거나, 액세스되는 제2 서브 저장부(SSU2)로부터 데이터(DTA2)가 출력될 수 있다.
인터페이스부(ICU)는 제1 선택 신호(SS1) 및 제2 선택 신호(SS2) 중 활성화되는 신호에 따라, 제1 서브 저장부(SSU1)에 대한 데이터(DTA1), 어드레스(Addr1) 또는 제어 신호(XCON1)를 송수신하거나, 제2 서브 저장부(SSU2)에 대한 데이터(DTA2), 어드레스(Addr2) 또는 제어 신호(XCON2)를 송수신할 수 있다.
이와 같이, 본 발명의 실시예를 따른 메모리 칩은 임의 용량의 저장부를 구비하면서도 임의 용량의 저장부를 서로 다른 표준 용량의 서브 저장부들로 구분하고, 각 서브 영역 중 하나를 활성화시켜 액세스할 수 있다. 이때, 각 서브 영역은 대응되는 표준 용량에 따른 비트 수를 갖는 어드레스로 액세스된다. 따라서, 본 발명의 실시예에 따른 메모리 칩은 표준 용량이 임의 용량으로 구현되더라도 간단히 액세스하고자 하는 서브 영역에 대한 선택 동작만이 추가됨으로써, 액세스의 제어가 용이할 수 있다.
계속해서 도 7을 참조하면, 본 발명의 실시예에 따른 제1 선택 신호(SS1) 및 제2 선택 신호(SS2)는 도 9와 같이, 컨트롤러(Ctrl)부터 수신될 수 있다. 컨트롤러(Ctrl)는 어드레스(Addr)를 출력하는 때에, 어드레스(Addr)의 비트 수에 따라 제1 선택 신호(SS1) 및 제2 선택 신호(SS2) 중 하나를 메모리 칩(MCIP)으로 전송할 수 있다. 도 9의 인터페이스부(ICU)는, 도 10과 같이, 제1 선택 신호(SS1)를 수신하는 제1 선택 신호 입력부(SSI1) 및 제2 선택 신호(SS2)를 수신하는 제2 선택 신호 입력부(SSI2)를 구비할 수 있다. 제1 선택 신호 입력부(SSI1)와 제2 선택 신호 입력부(SSI2)는 독립하여 구비될 수 있다.
본 발명의 실시예에 따른 제1 선택 신호(SS1) 및 제2 선택 신호(SS2)는 도 10과 같이 컨트롤러(Ctrl)로부터 전송되거나, 도 11과 같이 메모리 칩(MCIP)의 내부에서 생성될 수 있다. 도 11의 인터페이스부(ICU)는 수신된 어드레스로부터 제1 선택 신호(SS1) 및 제2 선택 신호(SS2) 중 하나를 활성화한다.
이를 위해, 인터페이스부(ICU)는 어드레스 입력부(AI) 및 선택부(SEL)를 구비한다. 어드레스 입력부(AI)는컨트롤러(Ctrl)로부터 어드레스(Addr)을 수신한다. 선택부(SEL)는 어드레스(Addr)가 나타내는 서브 저장부에 대한 선택 신호를 출력한다. 예를 들어, 컨트롤러(Ctrl)는 액세스하고자 하는 서브 저장부가 제1 서브 저장부(SSU1)인지 아니면 제2 서브 저장부(SSU2)인지를 나타내는 식별자를 포함시켜 어드레스(Addr)를 생성할 수 있다. 이때, 선택부(SEL)는 어드레스(Addr)에 포함된 식별자에 근거하여 제1 선택 신호(SS1) 및 제2 선택 신호(SS2) 중 하나를 활성화할 수 있다.
또는 도 12와 같이, 본 발명의 실시예에 따른 인터페이스부(ICU)의 어드레스 입력부(AI)는 제1 서브 저장부(SSU1)에 대한 어드레스(Addr1) 또는 제2 서브 저장부(SSU2)에 대한 어드레스(Addr2)를 수신한다. 선택부(SEL)는 어드레스 입력부(AI)로부터 전송되는 어드레스의 비트 수에 따라 제1 선택 신호(SS1) 및 제2 선택 신호(SS2) 중 하나를 활성화한다. 예를 들어, x 비트의 어드레스가 수신되면, 선택부(SEL)는 제1 선택 신호(SS1)를 활성화하고, y 비트의 어드레스가 수신되면, 선택부(SEL)는 제2 선택 신호(SS2)를 활성화할 수 있다.
제1 선택 신호(SS1) 및 제2 선택 신호(SS2) 중 선택된 신호에 의해, 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2) 중 하나가 활성화된다. 즉, 제1 선택 신호(SS1) 및 제2 선택 신호(SS2) 중 선택된 신호에 의해, 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2) 중 하나에 대한 데이터, 어드레스 또는 제어 신호가 대응되는 서브 저장부로 전송되거나, 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2) 중 하나에 대한 데이터가 대응되는 서브 저장부로부터 출력된다.
이상에서 설명된 도 9 내지 도 11에서는 설명의 편의를 위해, 컨트롤러(Ctrl)와 메모리 칩(MCIP) 사이에 송수신 되는 신호(선택 신호, 어드레스, 데이터, 제어 신호) 중 설명에 필요한 신호만을 도시하였음을 알려둔다. 그 밖에 본 발명의 실시예에 따른 제1 선택 신호 및 제2 선택 신호는 다양한 방법으로 생성될 수 있다. 다만, 이하에서는 설명의 편의를 위해 제1 선택 신호 및 제2 선택 신호가 외부(컨트롤러(Ctrl))로부터 전송된 예에 한하여 설명한다.
본 발명의 실시예에 따른 인터페이스부는, 또한, 전술한 바와 같이 데이터, 어드레스 또는 제어 신호를 송수신한다. 이를 위해, 도 13과 같이, 인터페이스부(ICU)는 제1 입출력부(IO1) 및 제2 입출력부(IO2)를 구비한다. 제1 입출력부(IO1)는 제1 서브 저장부(SSU1)에 대한 데이터(DTA1), 어드레스(Addr1) 또는 제어 신호(XCON1)를 외부(컨트롤러(Ctrl))로 송신하거나, 외부(컨트롤러(Ctrl))로부터 수신한다.
제1 입출력부(IO1)는 제1 서브 저장부(SSU1)에 대한 어드레스(Addr1)를 수신하는 제1 어드레스 입력부(AI1), 제1 서브 저장부(SSU1)에 대한 제어 신호(XCON1)를 수신하는 제1 제어신호 입력부(CI1) 및 제1 서브 저장부(SSU1)에 대한 데이터(DTA1)를 송수신하는 제1 데이터 입출력부(DIO1)를 구비할 수 있다. 제1 어드레스 입력부(AI), 제1 제어신호 입력부(CI1) 및 제1 데이터 입출력부(DIO1)는 입력 핀 또는 입출력 핀, 또는 입력 패드 또는 입출력 패드로 구현될 수 있다.
제2 입출력부(IO2)는 제1 입출력부(IO1)와 별도로 구비된다. 제2 입출력부(IO2)는 제2 서브 저장부(SSU2)에 대한 데이터(DTA2), 어드레스(Addr2) 또는 제어 신호(XCON2)를 외부(컨트롤러(Ctrl))로 송신하거나, 외부(컨트롤러(Ctrl))로 수신한다. 제2 입출력부(IO2)는 제2 서브 저장부(SSU2)에 대한 어드레스(Addr2)를 수신하는 제2 어드레스 입력부(AI2), 제2 서브 저장부(SSU2)에 대한 제어 신호(XCON2)를 수신하는 제2 제어신호 입력부(CI2) 및 제2 서브 저장부(SSU2)에 대한 데이터(DTA2)를 송수신하는 제2 데이터 입출력부(DIO2)를 구비할 수 있다. 제2 어드레스 입력부(AI), 제2 제어신호 입력부(CI2) 및 제2 데이터 입출력부(DIO2)는 입력 핀 또는 입출력 핀, 또는 입력 패드 또는 입출력 패드로 구현될 수 있다.
본 발명의 실시예에 따른 인터페이스부(ICU)는 전술된 제1 선택 신호 입력부(SSI1) 및 제2 선택 신호 입력부(SSI2)를 더 구비할 수 있다.
도 13은 제1 서브 저장부(SSU1)에 대한 데이터(DTA1), 어드레스(Addr1) 및 제어 신호(XCON1)와 제2 서브 저장부(SSU2)에 대한 데이터(DTA2), 어드레스(Addr2) 및 제어 신호(XCON2)가 각각, 서로 다른 입출력부(IO1, IO2)를 통해 수신되는 예를 도시하였다. 이와 달리, 도 14와 같이, 제1 서브 저장부(SSU1)와 제2 서브 저장부(SSU2)는 입출력부를 공유할 수 있다.
도 14의 인터페이스부(ICU)는 공유 어드레스 입력부(CAI), 공유 제어 신호 입력부(CCI) 및 공유 데이터 입출력부(CDIO)를 구비할 수 있다. 공유 어드레스 입력부(CAI)는 컨트롤러(Ctrl)로부터 어드레스(Addr)를 수신하여 제1 서브 저장부(SSU1)에 대한 어드레스(Addr1)를 제1 서브 저장부(SSU1)에 전송하고, 제2 서브 저장부(SSU2)에 대한 어드레스(Addr2)를 제2 서브 저장부(SSU2)에 전송한다. 공유 제어 신호 입력부(CCI)는 컨트롤러(Ctrl)로부터 제어 신호(XCON)를 수신하여 제1 서브 저장부(SSU1)에 대한 제어 신호(XCON1)를 제1 서브 저장부(SSU1)에 전송하고, 제2 서브 저장부(SSU2)에 대한 제어 신호(XCON2)를 제2 서브 저장부(SSU2)에 전송한다. 공유 데이터 입출력부(CDIO)는 컨트롤러(Ctrl)로부터 데이터(DTA)를 수신하여 제1 서브 저장부(SSU1)에 대한 데이터(DTA1)를 제1 서브 저장부(SSU1)에 전송하고, 제2 서브 저장부(SSU2)에 대한 데이터(DTA2)를 제2 서브 저장부(SSU2)에 전송한다. 또는 공유 데이터 입출력부(CDIO)는 각각 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)로부터 전송된 데이터(DTA1, DTA2)를 컨트롤러(Ctrl)에 전송한다.
본 발명의 실시예에 따른 인터페이스부(ICU)는 전술된 제1 선택 신호 입력부(SSI1) 및 제2 선택 신호 입력부(SSI2)를 더 구비할 수 있다. 공유 어드레스 입력부(CAI), 공유 제어 신호 입력부(CCI) 및 공유 데이터 입출력부(CDIO)는 각각 제1 선택 신호 입력부(SSI1)로부터 전송되는 제1 선택 신호(SS1)에 응답하여, 제1 서브 저장부(SSU1)에 대한 어드레스(Addr1), 제어 신호(XCON1) 및 데이터(DTA1)를 선택하여 출력할 수 있다. 마찬가지로, 제2 선택 신호 입력부(SSI2)로부터 전송되는 제2 선택 신호(SS2)에 응답하여, 공유 어드레스 입력부(CAI), 공유 제어 신호 입력부(CCI) 및 공유 데이터 입출력부(CDIO)는 각각 제2 서브 저장부(SSU2)에 대한 데이터(DTA2), 어드레스(Addr2) 및 제어 신호(XCON2)를 선택하여 출력할 수 있다.
도 15는 본 발명의 실시예에 따른 저장부를 나타내는 도면이다.
도 15의 (a)를 참조하면, 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)는 동일한 개수의 뱅크들(A, B, C, D)을 포함할 수 있다. 도 15의 (a)는 특히, 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)가 각각, 4개의 뱅크(A, B, C, D)를 포함하는 예를 도시한다. 이 경우, 전술된 예와 같이 제1 서브 저장부(SSU1)의 제3 표준 용량(2x)이 제2 서브 저장부(SSU2)의 제4 표준 용량(2y)보다 크다면, 제2 서브 저장부(SSU2)의 뱅크의 크기가 제1 서브 저장부(SSU1)의 뱅크의 크기보다 작을 수 있다.
또는, 도 15의 (b)와 같이, 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)는 서로 다른 개수의 뱅크들을 포함할 수 있다. 도 15의 (b)는 특히, 제1 서브 저장부(SSU1)가 8개의 뱅크들(A~H)을 포함하고, 제2 서브 저장부(SSU2)가 4개의 뱅크(A, B, C, D)를 포함하는 예를 도시한다. 이 경우, 전술된 예와 같이 제1 서브 저장부(SSU1)의 제3 표준 용량(2x)이 제2 서브 저장부(SSU2)의 제4 표준 용량(2y)보다 크다면, 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)의 뱅크의 크기는 동일할 수 있다.
이상에서는 제1 서브 저장부(SSU1)의 용량이 제2 서브 저장부(SSU2)의 용량보다 큰 예에 한하여 설명되었다. 그러나, 이에 한정되는 것은 아니다. 도 16과 같이, 제1 서브 저장부(SSU1)의 용량이 제2 서브 저장부(SSU2)보다 작을 수도 있다. 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)가 동일한 개수의 뱅크들(A, B, C, D)을 포함하는 도 16의 (a)의 예에서, 제2 서브 저장부(SSU2)의 뱅크의 크기가 제1 서브 저장부(SSU1)의 뱅크의 크기보다 클 수 있다. 그리고, 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)가 서로 다른 개수의 뱅크들을 포함하는 도 16의 (b)의 예에서, 제2 서브 저장부(SSU2)의 뱅크의 개수가 제1 서브 저장부(SSU1)의 뱅크의 개수보다 많을 수 있다.
본 발명의 실시예에 따른 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)는 도 17의 (a) 내지 (c)와 같이, 동일한 종류의 메모리 셀(메모리)로 구현될 수 있다. 도 17의 (a)는 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)가 모두 DRAM으로 구현되는 예를 도시한다. 도 17의 (b)는 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)가 모두 PRAM으로 구현되는 예를 도시한다. 도 17의 (c)는 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)가 모두 플래시 메모리로 구현되는 예를 도시한다. 도 17의 (c)와 같이 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)가 플래시 메모리로 구현되는 경우, 전술된 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)로의 액세스는 페이지 단위 또는 블록 단위일 수 있다.
본 발명의 실시예에 따른 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)는 또한, 도 17의 (d) 내지 (f)와 같이, 서로 다른 종류의 메모리 셀(메모리)로 구현될 수 있다. 도 17의 (d)는 제1 서브 저장부(SSU1)가 DRAM으로 구현되고 제2 서브 저장부(SSU2)가 PRAM으로 구현되는 예를 도시한다. 도 17의 (e)는 제1 서브 저장부(SSU1)가 PRAM으로 구현되고 제2 서브 저장부(SSU2)가 RRAM으로 구현되는 예를 도시한다. 도 17의 (f)는 제1 서브 저장부(SSU1)가 플래시 메모리로 구현되고, 제2 서브 저장부(SSU2)가 PRAM으로 구현되는 예를 도시한다.
그 밖에, 도 17에 예시되지 아니한 다양한 메모리가 본 발명의 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)로 구현될 수 있다.
본 발명의 실시예에 따른 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)는 도 18의 (a) 및 (b)와 같이, 동일한 종류(용도)의 데이터를 저장할 수 있다. 도 18의 (a)는 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)에 모두 유저 데이터(DTA)가 저장되는 예를 도시한다. 도 18의 (b)는 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)에 모두 이미지 데이터(DTA)가 저장되는 예를 도시한다.
본 발명의 실시예에 따른 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)는 도 18의 (c) 및 (d)와 같이, 서로 다른 종류(용도)의 데이터를 저장할 수 있다. 도 18의 (c)는 제1 서브 저장부(SSU1)에 유저 데이터(DTA)가 저장되고 제2 서브 저장부(SSU2)에 메타 데이터(DTA)가 저장되는 예를 도시한다. 도 18의 (d)는 제1 서브 저장부(SSU1)에 이미지 데이터(DTA)가 저장되고, 제2 서브 저장부(SSU2)에 텍스트 데이터(DTA)가 저장되는 예를 도시한다.
그 밖에, 도 18에 예시되지 아니한 다양한 용도의 데이터가 본 발명의 제1 서브 저장부(SSU1) 및 제2 서브 저장부(SSU2)로 구현될 수 있다.
이상에서는 두 개의 서브 저장부가 구비되는 예에 한하여 기술되었다. 다만, 이에 한정되는 것은 아니다. 도 19에 도시되는 바와 같이, 본 발명의 실시예에 따른 저장부(STU)는 3개 이상의 서브 저장부들을 구비할 수 있다. 도 19의 (a)에서 저장부(STU)는 표준 용량으로 구현되는 k(k는 3 이상의 정수)개의 서브 저장부들(SSU1~SSUk)을 구비한다. 이때, k개의 서브 저장부들(SSU1~SSUk) 각각의 표준 용량의 합이 임의 용량과 동일하다. 예를 들어, 저장부(STU)가 3개의 서브 저장부들로 구성되고, 임의 용량이 7Gb라면, 3개의 서브 저장부들은 각각 4Gb, 2Gb 및 1Gb의 표준 용량으로 구현될 수 있다.
도 19의 (a)의 서브 저장부들(SSU1~SSUk)은 각각, 도 19의 (b)와 같이, 서로 다른 시점에서 저장부(STU)로 인가되는 선택 신호(SS1~SSk) 중 대응되는 선택 신호에 응답하여 활성화된다. 예를 들어, 제1 서브 저장부(SSU1)는 제1 선택 신호(SS1)에 응답하여 활성화되고, 제2 서브 저장부(SSU2)는 제2 선택 신호(SS2)에 응답하여 활성화된다. 마찬가지로, 제k 서브 저장부(SSUk)는 제k 선택 신호(SSk)에 응답하여 활성화된다.
도 19의 저장부들 각각에 대한 데이터, 어드레스 및 제어 신호를 송신 또는 수신하는 입출력부가 도 20과 같이, 별도로 구비될 수 있다. 도 20을 참조하면, 본 발명의 실시예에 따른 인터페이스부(ICU)는 제1 서브 저장부(SSU1)에 대한 데이터(DTA1), 어드레스(Addr1) 또는 제어 신호(XCON1)를 송수신하는 제1 입출력부(IO1), 제2 서브 저장부(SSU2)에 대한 데이터(DTA2), 어드레스(Addr2) 또는 제어 신호(XCON2)를 송수신하는 제2 입출력부(IO2) 내지 제k 서브 저장부(SSUk)에 대한 데이터(DTAk), 어드레스(Addrk) 또는 제어 신호(XCONk)를 송수신하는 제k 입출력부(IOk)를 구비할 수 있다.
또는, 도 19의 저장부들 각각에 대한 데이터, 어드레스 및 제어 신호를 송신 또는 수신하는 입출력부가 도 21과 같이, 별도로 구비될 수 있다. 도 21을 참조하면, 본 발명의 실시예에 따른 인터페이스부(ICU)는 제1 서브 저장부(SSU1)에 대한 어드레스(Addr1), 제2 서브 저장부(SSU2)에 대한 어드레스(Addr2) 내지 제k 서브 저장부(SSUk)에 대한 어드레스(Addrk)를 수신하는 공유 어드레스 입력부(CAI)를 구비할 수 있다. 또한, 본 발명의 실시예에 따른 인터페이스부(ICU)는 제1 서브 저장부(SSU1)에 대한 제어 신호(XCON1), 제2 서브 저장부(SSU2)에 대한 제어 신호(XCON2) 내지 제k 서브 저장부(SSUk)에 대한 제어 신호(XCONk)를 수신하는 공유 제어 신호 입력부(CCI)를 구비할 수 있다. 나아가, 본 발명의 실시예에 따른 인터페이스부(ICU)는 제1 서브 저장부(SSU1)에 대한 데이터(DTA1), 제2 서브 저장부(SSU2)에 대한 데이터(DTA2) 내지 제k 서브 저장부(SSUk)에 대한 데이터(DTAk)를 송수신하는 공유 데이터 입출력부(CDIO)를 구비할 수 있다.
도 21은 비록, 공유 어드레스 입력부(CAI), 공유 제어 신호 입력부(CCI) 및 공유 데이터 입출력부(CDIO)를 모두 구비하는 인터페이스부(ICU)를 도시하고 있으나, 설명된 바와 같이, 본 발명의 실시예에 따른 인터페이스부(ICU)는 공유 어드레스 입력부(CAI), 공유 제어 신호 입력부(CCI) 및 공유 데이터 입출력부(CDIO) 중 하나 또는 둘만을 구비할 수도 있다. 예를 들어, 메모리 칩의 입출력 속도가 데이터의 송수신에 전적으로 좌우되는 경우, 각 서브 저장부들의 데이터에 대한 공유 데이터 입출력부를 구비하고, 제어 신호나 어드레스에 대한 입출력부는 각 서브 저장부들마다 별도로 구비될 수 있다.
도 22 및 도 23은 본 발명의 다른 실시예에 따른 메모리 칩에 대한 액세스 방법을 설명하기 위한 도면이다.
도 22 및 도 23을 참조하면, 본 발명의 실시예에 따른 액세스 방법은 임의 용량의 저장부(STU)를 제2 표준 용량(2n+1)에 대해 설정된 비트 수(n+1)의 메모리 어드레스(Addr)로 액세스하는 단계(S2320), 즉 독출 명령 또는 기입 명령을 수신하는 단계를 구비한다. 즉, 임의 용량으로 구현되는 본 발명의 실시예에 따른 메모리 칩은 제1 표준 용량(2n)에 대해 설정되는 메모리 어드레스(Addr)보다 한 비트 많은 비트 수(n+1)로 형성되는 메모리 어드레스(Addr)에 의해 액세스 된다. 전술한 바와 같이, 임의 용량(2n+m)은 제1 표준 용량(2n)보다 크고 제2 표준 용량(2n+1)보다 작다.
따라서, 제2 표준 용량보다 작은 임의 용량의 메모리 칩을 제2 표준 용량에 대해 설정된 메모리 어드레스와 동일한 비트 수의 메모리 어드레스로 액세스를 수행하면, 도 24와 같이 메모리 어드레스의 값(Addr[DZ])은 존재하나 그 메모리 어드레스의 값에 대응되는 메모리 칩의 저장 영역(도 1 등의 저장부(STU))이 존재하지 아니할 수 있다.
본 발명의 실시예에 따른 메모리 칩 및 이의 액세스 방법을 설명함에 있어, 상기와 같이 메모리 어드레스의 값은 존재하나 그에 대응되는 저장 영역이 존재하지 아니하는 도 24의 빗금친 부분을 데드 존(dead zone, DZ)라 명명한다. 그리고, 데드 존에 대한 메모리 어드레스를 Addr[DZ]로 표시한다.
도 1, 도 23 및 도 25의 (a)를 참조하면, 본 발명의 실시예에 따른 메모리 칩에 대한 액세스 방법은, 상기와 같이 데드 존에 대한 액세스가 요청(Req_Acc(Addr[DZ]))되면, 즉 데드 존에 대한 독출 명령 또는 기입 명령이 인가되면, 액세스 결과를 페일(fail)로 처리하는 단계(S2340)를 구비한다. 이때, 메모리 칩(MCIP)은 컨트롤러(Ctrl)로 액세스의 페일을 나타내는 신호(Resp_Acc(fail))를 전송할 수 있다.
메모리 칩(MCIP)의 제어부(COU)에 의해 데드 존에 대한 액세스가 처리될 수 있다. 제어부(COU)는 데드 존에 대한 액세스(Req_Acc(Addr[DZ]))를 페일로 처리함에 있어, 도 26의 (a)와 같이, 메모리 어드레스(Addr)의 액세스 요청(Req_Acc(Addr[DZ]))에 대해 비활성 모드(Non-Active Mode)로 처리(NonAct)할 수 있다. 또는 제어부(COU)는 데드 존에 대한 메모리 어드레스(Addr)로 메모리 칩(MCIP)에 대한 액세스가 요청(Req_Acc(Addr[DZ]))되면, 도 26의 (b)와 같이, 메모리 어드레스(Addr[DZ])에 대한 명령(제어 신호)이 없는 것으로 처리(NoCom)할 수 있다.
이때, 메모리 칩(MCIP)은 액세스 요청(Req_Acc(Addr[DZ]))에 대해 단지, 아무런 동작을 하지 아니함으로써(예를 들어, 독출 명령에 대해 아무런 데이터를 출력하지 않음), 도 26의 (a)의 비활성 모드로 처리(NonAct) 또는 도 26의 (b)의 명령(제어 신호)이 없는 것으로 처리(NoCom) 동작을 수행할 수도 있다. 이때, 컨트롤러(Ctrl)는 데드 존에 대한 명령(제어 신호)에 대해 메모리 칩(MCIP)으로부터 아무런 응답을 받지 못하는 경우, 이를 페일로 간주할 수 있다.
또한, 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 도 25의 (b), 도 26의 (c) 및 (d)와 같이, 호스트(Host)와 컨트롤러(Ctrl) 사이에서 데드 존에 대한 처리를 수행할 수도 있다. 예를 들어, 컨트롤러(Ctrl)는 호스트(Host)로부터 데드 존에 대한 액세스 요청(Req_Acc(Addr[DZ]))을 수신하면, 이를 메모리 칩(MCIP)에 전달하지 아니하고, 메모리 시스템(MSYS)이 비활성 모드로 동작하는 것으로 처리하거나(NonAct), 메모리 시스템(MSYS)에 명령(제어 신호)이 전송되지 아니한 것으로 처리(NoCom)할 수 있다.
도 27은 본 발명의 실시예에 따른 저장부에 포함되는 뱅크의 구조에 대한 일 예를 나타내는 도면이다.
도 1 및 도 27을 참조하면, 본 발명의 실시예에 따른 저장부(STU)는 다수의 뱅크(도 15 참조)로 형성될 수 있다. 각 뱅크(예를 들어, BA0)는 다수의 로우(RA0~RAs)와 칼럼(CA0~CAt)을 포함한다. 각 뱅크(BA0)는 또한, 로우와 칼럼에 연결되는 메모리 셀(미도시)을 다수 구비한다. 임의의 메모리 셀에 대하여 데이터를 저장하거나 임의의 메모리 셀로부터 데이터를 독출하기 위해, 제어부(COU)는 메모리 어드레스(Addr)에 대응되는 로우와 칼럼에 전압을 인가한다.
따라서, 메모리 어드레스(Addr)는 도 28과 같이, 뱅크 어드레스(BA), 로우 어드레스(RA) 및 칼럼 어드레스(CA)를 포함할 수 있다. 다만, 메모리 어드레스(Addr)는 로우 어드레스(RA) 및 칼럼 어드레스(CA)의 위치는 도 28과 상이할 수 있다.
도 29와 같이, 제1 표준 용량(2n)으로 구현되는 메모리 칩에 대한 n 비트의 어드레스는 a+1개의 비트로 구현되는 뱅크 어드레스(BA), b+1개의 비트로 구현되는 로우 어드레스(RA) 및 c+1개의 비트로 구현되는 칼럼 어드레스(CA)로 형성될 수 있다. 뱅크 어드레스(BA), 로우 어드레스(RA) 및 칼럼 어드레스(CA)의 각 비트 수의 합((a+1)+(b+1)+(c+1))은 메모리 어드레스(Addr)의 비트 수(n)와 동일하다.
본 발명의 실시예에 따른 임의 용량(2n+m)으로 구현되는 메모리 칩(MCIP)은 전술된 바와 같이, 제1 표준 용량(2n)으로 구현되는 메모리 칩에 대한 메모리 어드레스의 비트 수(n)보다 한 비트 많은 비트 수(n+1)로, 메모리 어드레스(Addr[n:0])가 설정될 수 있다. 이때, 본 발명의 실시예에 따른 n+1 비트 수의 메모리 어드레스(Addr)의 뱅크 어드레스(BA)가 도 30과 같이, 제1 표준 용량(2n)으로 구현되는 메모리 칩에 대한 뱅크 어드레스(BA)보다 한 비트 더 많을 수 있다.
제1 표준 용량(2n)으로 구현되는 메모리 칩의 뱅크 크기와 본 발명의 실시예에 따른 임의 용량(2n+m)의 메모리 칩(MCIP)의 뱅크의 크기가 동일하고, 임의 용량(2n+m)이 제1 표준 용량(2n)의 1.5배의 용량이라면, 제1 표준 용량(2n)의 메모리 칩은 도 31의 뱅크 A 내지 뱅크 D로 구비되는 반면, 본 발명의 실시예에 따른 임의 용량(2n+m)의 메모리 칩(MCIP)은 도 31의 뱅크 A 내지 뱅크 F로 구비될 수 있다.
도 30과 같이 본 발명의 실시예에 대한 뱅크 어드레스(BA)가 제1 표준 용량(2n)에 대한 뱅크 어드레스(BA)보다 한 비트 더 크게 설정되므로, 본 발명의 실시예에 따른 뱅크 어드레스(BA) 중 일부의 어드레스에 대응되는 뱅크가 본 발명의 실시예에 따른 메모리 칩(MCIP)에 존재하지 아니할 수 있다. 예를 들어, 제1 표준 용량(2n)에 대한 뱅크 어드레스(BA)가 2비트이고, 본 발명의 실시예에 따른 뱅크 어드레스(BA)가 3비트인 경우, 도 31의 본 발명의 실시예에 따른 뱅크 어드레스 [110]에 대응되는 뱅크 G 및 뱅크 어드레스 [111]에 대응되는 뱅크 H는 본 발명의 실시예에 따른 메모리 칩(MCIP)에 존재하지 아니하는 뱅크이므로, 본 발명의 실시예에 따른 메모리 칩(MCIP) 또는 메모리 시스템(MSYS)에서 데드 존(DZ)으로 처리될 수 있다.
데드 존(DZ)에 대한 뱅크 어드레스(BA)가 수신되면, 전술한 바와 같이, 본 발명의 실시예에 따른 제어부(COU)는 액세스가 페일인 것으로 처리할 수 있다. 제어부(COU)는 도 5에서 설명한 바와 같이, 저장 영역(뱅크들)의 외곽, 또는 뱅크 A, C, E와 뱅크 B, D, F 사이에 위치할 수 있다.
본 발명의 실시예에 따른 메모리 칩이 플래시 메모리 칩으로 구현되는 경우, 이상에서 설명된 뱅크 어드레스는 블록 어드레스일 수도 있다.
본 발명의 실시예에 따른 n+1 비트 수의 메모리 어드레스(Addr)의 로우 어드레스(RA)가 도 32와 같이, 제1 표준 용량(2n)으로 구현되는 메모리 칩에 대한 로우 어드레스(RA)보다 한 비트 더 많을 수 있다. 제1 표준 용량(2n)으로 구현되는 메모리 칩의 뱅크 크기와 본 발명의 실시예에 따른 임의 용량(2n+m)의 메모리 칩(MCIP)의 뱅크의 크기가 동일하면, 제1 표준 용량(2n)의 메모리 칩은 도 33의 로우 어드레스 RA0 내지 로우 어드레스 RA2b-1에 대응되는 로우들로 구비되는 반면, 본 발명의 실시예에 따른 임의 용량(2n+m)의 메모리 칩(MCIP)은 도 33의 로우 어드레스 RA0 내지 로우 어드레스 RAT에 대응되는 로우들로 구비될 수 있다. 로우 어드레스 RAT는 로우 어드레스 RA2b와 로우 어드레스 RA2b +1-1사이의 값을 갖는다.
도 32와 같이 본 발명의 실시예에 대한 로우 어드레스(RA)가 제1 표준 용량(2n)에 대한 로우 어드레스(RA)보다 한 비트 더 크게 설정되므로, 본 발명의 실시예에 따른 로우 어드레스(RA) 중 일부의 어드레스에 대응되는 로우가 존재하지 아니할 수 있다. 도 32의 예와 같이, 제1 표준 용량(2n)에 대한 로우 어드레스(RA)가 b+1비트이고, 본 발명의 실시예에 따른 로우 어드레스(RA)가 b+2비트인 경우, 도 33의 본 발명의 실시예에 따른 로우 어드레스 RAT+1 내지 로우 어드레스 RA2b +1-1에 대응되는 로우들은 본 발명의 실시예에 따른 메모리 칩(MCIP)에 존재하지 아니하므로, 데드 존(DZ)으로 처리될 수 있다.
데드 존(DZ)에 대한 로우 어드레스(RA)가 수신되면, 전술한 바와 같이, 본 발명의 실시예에 따른 제어부(COU)는 액세스가 페일인 것으로 처리될 수 있다.
도 33은 데드 존(DZ)을 형성하는 로우 어드레스 RAT+1 내지 로우 어드레스 RA2b+1-1가 모든 뱅크 A 내지 뱅크 D에 동일하게 포함되는 예를 도시하였다. 그러나, 이에 한정되는 것은 아니다. 도 34를 참조하면, 본 발명의 실시예에 따른 메모리 칩(MCIP)의 데드 존(DZ)은 일부의 뱅크의 로우에 한하여 형성될 수 있다. 도 34의 예에서, 뱅크 B 및 뱅크 D에는 데드 존이 형성되지 아니하고, 뱅크 A 및 뱅크 C의 로우 어드레스 RA2b 내지 로우 어드레스 RA2b +1-1에 대응되는 로우들이 데드 존으로 처리될 수 있다. 도 34의 에에 한하지 아니하고, 도 32와 같은 로우 어드레스(RA)를 갖는 본 발명의 실시에에 따른 메모리 칩(MCIP)은 다양한 형태로 데드 존이 형성될 수 있다.
본 발명의 실시예에 따른 n+1 비트 수의 메모리 어드레스(Addr)의 칼럼 어드레스(CA)가 도 35와 같이, 제1 표준 용량(2n)으로 구현되는 메모리 칩에 대한 칼럼 어드레스(CA)보다 한 비트 더 많을 수 있다. 제1 표준 용량(2n)으로 구현되는 메모리 칩의 뱅크 크기와 본 발명의 실시예에 따른 임의 용량(2n+m)의 메모리 칩(MCIP)의 뱅크의 크기가 동일하면, 제1 표준 용량(2n)의 메모리 칩은 도 36의 칼럼 어드레스 CA0 내지 칼럼 어드레스 CA2c-1에 대응되는 칼럼들로 구비되는 반면, 본 발명의 실시예에 따른 임의 용량(2n+m)의 메모리 칩(MCIP)은 도 36의 칼럼 어드레스 CA0 내지 칼럼 어드레스 CAT에 대응되는 칼럼들로 구비될 수 있다. 칼럼 어드레스 CAT는 칼럼 어드레스 CA2c와 칼럼 어드레스 CA2c +1-1사이의 값을 갖는다.
도 35와 같이 본 발명의 실시예에 대한 칼럼 어드레스(CA)가 제1 표준 용량(2n)에 대한 칼럼 어드레스(CA)보다 한 비트 더 크게 설정되므로, 본 발명의 실시예에 따른 칼럼 어드레스(CA) 중 일부의 어드레스에 대응되는 칼럼이 존재하지 아니할 수 있다. 도 36의 예와 같이, 제1 표준 용량(2n)에 대한 칼럼 어드레스(CA)가 c+1비트이고, 본 발명의 실시예에 따른 칼럼 어드레스(CA)가 c+2비트인 경우, 도 36의 본 발명의 실시예에 따른 칼럼 어드레스 CAT+1 내지 칼럼 어드레스 CA2c +1-1에 대응되는 칼럼들은 본 발명의 실시예에 따른 메모리 칩(MCIP)에 존재하지 아니하므로, 데드 존(DZ)으로 처리될 수 있다.
데드 존(DZ)에 대한 칼럼 어드레스(CA)가 수신되면, 전술한 바와 같이, 본 발명의 실시예에 따른 제어부(COU)는 액세스가 페일인 것으로 처리될 수 있다.
도 36은 데드 존(DZ)을 형성하는 칼럼 어드레스 CAT+1 내지 칼럼 어드레스 CA2c+1-1가 모든 뱅크 A 내지 뱅크 D에 동일하게 포함되는 예를 도시하였다. 그러나, 이에 한정되는 것은 아니다. 도 37을 참조하면, 본 발명의 실시예에 따른 메모리 칩(MCIP)의 데드 존(DZ)은 일부의 뱅크에 포함되는 칼럼에 한하여 형성될 수 있다. 도 37의 예에서, 뱅크 C 및 뱅크 D에는 데드 존이 형성되지 아니하고, 뱅크 A 및 뱅크 B의 칼럼 어드레스 CA2c내지 칼럼 어드레스 CA2c +1-1에 대응되는 칼럼들이 데드 존으로 처리될 수 있다. 도 37의 예에 한하지 아니하고, 도 35와 같은 칼럼 어드레스(CA)를 갖는 본 발명의 실시에에 따른 메모리 칩(MCIP)은 다양한 형태로 데드 존이 형성될 수 있다.
도 38은 본 발명의 실시예에 따른 컴퓨터 시스템을 나타내는 블럭도이다.
본 발명의 실시예에 따른 컴퓨터 시스템(CSYS)은 버스(BUS)에 전기적으로 연결된 프로세서(CPU), 사용자 인터페이스(UI) 및 메모리 시스템(MSYS)을 구비한다. 메모리 시스템(MSYS)은 컨트롤러(Ctrl) 및 메모리 칩(MCIP)을 포함한다. 메모리 칩(MCIP)에는 프로세서(CPU)에 의해서 처리된 또는 처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가, 컨트롤러(Ctrl)를 통해, 저장될 것이다. 도 38의 메모리 시스템(MSYS)에 포함되는 메모리 칩(MCIP)은 도 1등과 같은 구조로, 도 2 또는 도 23의 액세스 방법으로 액세스가 수행될 수 있다. 따라서, 도 38의 컴퓨터 시스템(CSYS)은 메모리 칩(MCIP)을 다양한 저장 용량으로 구비함으로써, 고용량화의 요구를 보다 빨리 만족시킬 수 있고, 동일한 저장 용량의 메모리 칩을 구비하는 것에 비해 패키지 두께 및 전력 소모를 줄일 수도 있다.
본 발명의 실시예에 따른 컴퓨터 시스템(CSYS)은 파워 공급 장치(PS)를 더 구비할 수 있다. 본 발명의 실시예에 따른 컴퓨터 시스템(CSYS)이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명의 실시예에 따른 컴퓨터 시스템(CSYS)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
도 39는 본 발명의 실시예에 따른 메모리 카드를 나타내는 블럭도이다.
도 39를 참조하면, 본 발명의 실시예에 따른 메모리 카드(MCRD)는, 컨트롤러(Ctrl) 및 메모리 칩(MCHIP)을 구비한다. 컨트롤러(Ctrl)는 입출력 수단(I/O)를 통해 수신되는 외부의 호스트(미도시)의 요청에 응답하여 메모리 칩(MCHIP)으로의 데이터 기입 또는 메모리 칩(MCHIP)으로부터의 데이터 독출을 제어한다. 본 발명의 실시예에 따른 메모리 카드(MCRD)의 컨트롤러(Ctrl)는 상기와 같은 제어 동작을 수행하기 위해, 각각 호스트 및 메모리 장치와의 인터페이스를 수행하는 인터페이스부들(미도시), 및 램(RAM) 등을 구비할 수 있다. 본 발명의 실시예에 따른 메모리 카드(MCRD)는 도 6 등의 메모리 시스템(MSYS)으로 구현될 수 있다.
도 39의 메모리 카드(MCRD)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다. 따라서, 도 39의 메모리 카드(MCRD)에 의하면, 메모리 칩(MCIP)을 다양한 저장 용량으로 구비함으로써, 고용량화의 요구를 보다 빨리 만족시킬 수 있고, 동일한 저장 용량의 메모리 칩을 구비하는 것에 비해 패키지 두께 및 전력 소모를 줄일 수도 있다.
도 40은 본 발명의 실시예에 따른 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 나타내는 도면이다.
도 40을 참조하면, 본 발명의 실시예에 따른 SSD는 SSD 컨트롤러(SCTL) 및 메모리 칩(MCHIP)를 포함한다. SSD 컨트롤러(SCTL)는 버스(BUS)로 연결되는 프로세서(PROS), 램(RAM), 캐쉬 버퍼(CBUF) 및 컨트롤러(Ctrl)를 구비할 수 있다. 프로세서(PROS)는 호스트(미도시)의 요청(명령, 어드레스, 데이터)에 응답하여 컨트롤러(Ctrl)가 메모리 칩(MCHIP)과 데이터를 송수신하도록 제어한다. 본 발명의 실시예에 따른 SSD의 프로세서(PROS) 및 컨트롤러(Ctrl)는 하나의 ARM 프로세서로 구현될 수도 있다. 프로세서(PROS)의 동작에 필요한 데이터는 램(RAM)에 로딩될 수 있다.
호스트 인터페이스(HOST I/F)는 호스트의 요청을 수신하여 프로세서(PROS)로 전송하거나, 메모리 칩(MCHIP)으로부터 전송된 데이터를 호스트로 전송한다. 호스트 인터페이스(HOST I/F)는 USB(Universal Serial Bus), MMC(Man Machine Communication), PCI-E(Peripheral Component Interconnect-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Device Interface), 그리고 IDE(Intelligent Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜로, 호스트와 인터페이스 할 수 있다. 메모리 칩(MCHIP)으로 전송하고자 하거나, 메모리 칩(MCHIP)으로부터 전송된 데이터는 캐쉬 버퍼(CBUF)에 임시로 저장될 수 있다. 캐쉬 버퍼(CBUF)는 SRAM 등일 수 있다.
본 발명의 실시예에 따른 SSD는 도 17의 (c) 등의 메모리 칩(MCHIP)을 포함하는 메모리 시스템(MSYS)으로 구현될 수 있다. 따라서, 도 40의 SSD에 의하면, 메모리 칩(MCIP)을 다양한 저장 용량으로 구비함으로써, 고용량화의 요구를 보다 빨리 만족시킬 수 있고, 동일한 저장 용량의 메모리 칩을 구비하는 것에 비해 패키지 두께 및 전력 소모를 줄일 수도 있다.
도 41은 SSD를 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
도 41을 참조하면, 본 발명의 실시예에 따른 네트워크 시스템(NSYS)은 네트워크를 통해 연결되는 서버 시스템(SSYS) 및 다수의 단말들(TEM1~TEMn)을 포함할 수 있다. 본 발명의 실시예에 따른 서버 시스템(SSYS)은 네트워크에 연결되는 다수의 단말들(TEM1~TEMn)로부터 수신되는 요청을 처리하는 서버(SERVER) 및 단말들(TEM1~TEMn)로부터 수신되는 요청에 대응되는 데이터를 저장하는 SSD를 포함하는 구비할 수 있다. 이때, 도 41의 SSD는 도 40의 SSD일 수 있다. 즉, 도 31의 SSD는 SSD 컨트롤러(SCTL) 및 메모리 칩(MCHIP)를 포함하고, 메모리 칩(MCHIP)은 도 17의 (c) 등의 메모리 칩일 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
예를 들어, 전술된 메모리 시스템은 2차원의 메모리 시스템으로 설명되었으나, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 메모리 시스템은 도 42에 도시되는 바와 같이, TSV(Through Silicon Via)를 통해 레이어 사이, 예를 들어, 도 42의 (b)의 인터페이스 칩(ICU)과 메모리 칩(MCIP) 또는 메모리 칩(MICP)들사이의 신호 송수신을 수행하는 3차원의 메모리 시스템일 수도 있다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 2n의 제1 표준 용량보다 크고, 상기 제1 표준 용량보다 2배 큰 제2 표준 용량보다 작은 임의 용량으로, 저장 영역이 형성되는 저장부; 및
    상기 저장부로의 데이터의 기입 및 상기 저장부로부터의 데이터의 독출을 제어하는 제어부가 하나의 칩으로 구현되고,
    상기 저장부는,
    제1 선택 신호에 응답하여 활성화되고 제3 표준 용량을 갖는 제1 서브 저장부; 및
    제2 선택 신호에 응답하여 활성화되고 제4 표준 용량을 갖는 제2 서브 저장부를 구비하고,
    상기 제3 표준 용량 및 상기 제4 표준 용량의 합은,
    상기 임의 용량과 동일한 것을 특징으로 하는 메모리 칩.
  2. 제1 항에 있어서,
    상기 제1 선택 신호에 응답하여 상기 제1 서브 저장부에 대한 데이터, 어드레스 및 제어 신호를 외부로부터 수신 또는 외부로 송신하거나, 상기 제2 선택 신호에 응답하여 상기 제2 서브 저장부에 대한 데이터, 어드레스 및 제어 신호를 외부로부터 송신 또는 외부로 수신하는 인터페이스부를 더 구비하는 것을 특징으로 하는 메모리 칩.
  3. 제2 항에 있어서, 상기 인터페이스부는,
    상기 제1 서브 저장부에 대한 데이터, 어드레스 및 제어 신호를 송신 또는 수신하는 제1 입출력부; 및
    상기 제2 서브 저장부에 대한 데이터, 어드레스 및 제어 신호를 송신 또는 수신하고, 상기 제1 입출력부와 독립하여 형성되는 제2 입출력부를 더 구비하는 것을 특징으로 하는 메모리 칩.
  4. 제2 항에 있어서, 상기 인터페이스부는,
    상기 제1 서브 저장부에 대한 데이터, 어드레스 및 제어 신호 중 적어도 하나를 송신 또는 수신하는 공유 입출력부를 구비하고,
    상기 공유 입출력부는,
    상기 제2 서브 저장부에 대한 데이터, 어드레스 및 제어 신호 중 적어도 하나를 송신 또는 수신하는 것을 특징으로 하는 메모리 칩.
  5. 2n의 제1 표준 용량보다 크고, 상기 제1 표준 용량보다 2배 큰 제2 표준 용량보다 작은 임의 용량으로, 저장 영역이 형성되는 저장부; 및
    상기 저장부로의 데이터의 기입 및 상기 저장부로부터의 데이터의 독출을 제어하는 제어부가 하나의 칩으로 구현되고,
    상기 저장부는,
    상기 제1 표준 용량에 대해 설정되는 메모리 어드레스보다 한 비트 많은 비트 수로 형성되는 메모리 어드레스로 액세스되는 것을 특징으로 하는 메모리 칩.
  6. 제5 항에 있어서,
    상기 저장부와 어드레스 맵핑(address mapping)되지 아니하는 메모리 어드레스가 수신되면,
    상기 제어부는,
    상기 메모리 어드레스에 대한 액세스 결과를 페일(fail)로 처리하는 것을 특징으로 하는 메모리 칩.
  7. 제6 항에 있어서, 상기 제어부는,
    상기 메모리 어드레스에 대응되는 저장부가 비활성화된 것으로 처리하거나, 상기 메모리 어드레스에 대한 명령이 수신되지 아니한 것으로 처리하여 상기 액세스 결과를 페일로 처리하는 것을 특징으로 하는 메모리 칩.
  8. 제6 항에 있어서, 상기 저장부를 액세스하는 상기 메모리 어드레스는,
    뱅크를 액세스하기 위한 뱅크 어드레스, 로우를 액세스하기 위한 로우 어드레스 및 칼럼을 액세스하기 위한 칼럼 어드레스로 형성되는 것을 특징으로 하는 메모리 칩.
  9. 제8 항에 있어서,
    상기 저장부에 대한 뱅크 어드레스, 로우 어드레스 및 칼럼 어드레스 중 하나의 어드레스의 비트 수가, 상기 제1 표준 용량에 대해 설정되는 뱅크 어드레스, 로우 어드레스 및 상기 칼럼 어드레스 중 대응되는 어드레스보다 한 비트 더 많은 것을 특징으로 하는 메모리 칩.
  10. 제5 항에 있어서, 상기 메모리 칩은,
    DRAM, 플래시 메모리, 및 RRAM, MRAM 및 PRAM 중 적어도 하나일 수 있는 것을 특징으로 하는 메모리 칩.
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