JPS59206925A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
- Publication number
- JPS59206925A JPS59206925A JP8133883A JP8133883A JPS59206925A JP S59206925 A JPS59206925 A JP S59206925A JP 8133883 A JP8133883 A JP 8133883A JP 8133883 A JP8133883 A JP 8133883A JP S59206925 A JPS59206925 A JP S59206925A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output control
- address
- direct memory
- control device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（７ｒ）発明の技術分野
本発明は、中央処理装置と、記憶装置と、複数の入出力
制御装置が共通バスに接続され、ＲＦ憶架装置のアクセ
スが直接メモリアクセス（ＤＭＡ）方式で行なわれるデ
ータ処理システムに関する。
制御装置が共通バスに接続され、ＲＦ憶架装置のアクセ
スが直接メモリアクセス（ＤＭＡ）方式で行なわれるデ
ータ処理システムに関する。
（ロ）従来技術と問題点
最近メモリチップが１６ｋｂｉｔ→６４ｋｂｉｔ→２５
６ｋｂｉｔ と容量アップされ、かつコストダウンさ
れることにより、下位の計算機システムにおいても６４
ＫＢ３’ｔｅ−＋ Ｉ ２８ＫＢ７ｔｅ −＋２５６
ＫＢｙｔｅ・・・・・・ 等というように年々メモリ容
量が増加する傾向にある。
６ｋｂｉｔ と容量アップされ、かつコストダウンさ
れることにより、下位の計算機システムにおいても６４
ＫＢ３’ｔｅ−＋ Ｉ ２８ＫＢ７ｔｅ −＋２５６
ＫＢｙｔｅ・・・・・・ 等というように年々メモリ容
量が増加する傾向にある。
それに伴ないＣＰＵチップも拡張アドレスを意識できる
物が、開発され、市場ｔこ出回っている。
物が、開発され、市場ｔこ出回っている。
そのようなＣＰＵチップを使ってアドレス拡張を行なっ
たシステム（こ訃いては、入出力装置のコントローラの
内、ＤＭＡ転送するものは伺らかの形で拡張アドレスを
意識しなければならない。
たシステム（こ訃いては、入出力装置のコントローラの
内、ＤＭＡ転送するものは伺らかの形で拡張アドレスを
意識しなければならない。
第１図および第２図は、システムの構成変更の態様を説
明する図である。第」図は６４ＫＢｙｔｅのメモＩＪ（
ＭＥＭ−１）が実装され、それに合わせてＣＰＵチップ
（ＣＰＵ−１）および入出力装置のコントローラＡが実
装されている状態を示す図である。このとき、バス上の
アドンス線は１６本である。一方、第２図は、ＣＰＵお
よびメモリを２５６ＫＢｙｔｅのもの（ＣＰＵ−２、Ｍ
ＥＭ−２）ｔこ拡張し、さらにコントローラＢも２５６
ＫＢｙｔｅをこ適合したものを付加した例を示す図であ
る。第２図の構成ではバス上のアト１／ス線は１８本で
あり、コントローラＢも１８ビツトアドレスを送出可能
なように構成されている。
明する図である。第」図は６４ＫＢｙｔｅのメモＩＪ（
ＭＥＭ−１）が実装され、それに合わせてＣＰＵチップ
（ＣＰＵ−１）および入出力装置のコントローラＡが実
装されている状態を示す図である。このとき、バス上の
アドンス線は１６本である。一方、第２図は、ＣＰＵお
よびメモリを２５６ＫＢｙｔｅのもの（ＣＰＵ−２、Ｍ
ＥＭ−２）ｔこ拡張し、さらにコントローラＢも２５６
ＫＢｙｔｅをこ適合したものを付加した例を示す図であ
る。第２図の構成ではバス上のアト１／ス線は１８本で
あり、コントローラＢも１８ビツトアドレスを送出可能
なように構成されている。
ここで、問題となるのは、以前のシステムで使用されて
いたコントローラＡの処置であるが、従来技術では、古
いシステｌ−ζこ使われていたカードを使う手段として
、ＤＭＡ転送するコントローラを改造して拡張アドレス
を送出可評なようにしていた。
いたコントローラＡの処置であるが、従来技術では、古
いシステｌ−ζこ使われていたカードを使う手段として
、ＤＭＡ転送するコントローラを改造して拡張アドレス
を送出可評なようにしていた。
ゆえに古いシステムと新しいシステム間のコントローラ
の互換性が失なわれ、製品の在庫管理及び障害修理に余
分な工数を必要とした。
の互換性が失なわれ、製品の在庫管理及び障害修理に余
分な工数を必要とした。
また、改造といってもレジスタ、アドレスのドライバー
等が新たシこ必要となり、ブυント板の書替作業が必要
になるといった欠点も生ずる。
等が新たシこ必要となり、ブυント板の書替作業が必要
になるといった欠点も生ずる。
ｅ→ 発明の目的
本発明は、上記欠点を解決し、アドレス容量・の異なる
複数種類の入出力制御装置の混在を可能にすることを目
的としている。
複数種類の入出力制御装置の混在を可能にすることを目
的としている。
に）発明の構成
上記目的を達成するためｌこ本発明は中央処理袋３−
置と、記憶装置と、複数の入出力制御装置が共通バスｌ
こ接続され、王妃中央処理装置および複数の入出力制御
装置から上記記憶装置への直接メモリアクセス動作が可
能なようｌこ構成されたデータ処理装管にかいて、上記
記憶装置への所要のアクセスアドレスビット数（こ満た
ないアクセスアドレスビット数を有する入出力制御装置
をこ対応してもうけられ不足分のアドレスビラトラ拡張
アドレスビットとして保持する拡張アドレス配憶手段と
、直接メモリアクセス動作を要求するアクセス元装置毎
ζこ異なるＩＶ接接子モリアクセス許可信号送出する直
接メモリアクセス許可信号送出手段と、上記所要のアク
セスアドレスビット数に満たないアクセスアドレスビッ
ト数を有する入出力制御装置からの直接メモリアクセス
動作要求時に上ｉｔＦ［接メモリアクセス許可信号ｌこ
もとづいて当該入出力制御装置に対応する上書Ｃ拡張ア
ドレス記憶手段から拡張アドレスビラトラ上記共通バス
ｌこ送出する拡張アドレスビット送出手段とをそなえた
ことを特徴とする。
こ接続され、王妃中央処理装置および複数の入出力制御
装置から上記記憶装置への直接メモリアクセス動作が可
能なようｌこ構成されたデータ処理装管にかいて、上記
記憶装置への所要のアクセスアドレスビット数（こ満た
ないアクセスアドレスビット数を有する入出力制御装置
をこ対応してもうけられ不足分のアドレスビラトラ拡張
アドレスビットとして保持する拡張アドレス配憶手段と
、直接メモリアクセス動作を要求するアクセス元装置毎
ζこ異なるＩＶ接接子モリアクセス許可信号送出する直
接メモリアクセス許可信号送出手段と、上記所要のアク
セスアドレスビット数に満たないアクセスアドレスビッ
ト数を有する入出力制御装置からの直接メモリアクセス
動作要求時に上ｉｔＦ［接メモリアクセス許可信号ｌこ
もとづいて当該入出力制御装置に対応する上書Ｃ拡張ア
ドレス記憶手段から拡張アドレスビラトラ上記共通バス
ｌこ送出する拡張アドレスビット送出手段とをそなえた
ことを特徴とする。
４−
（ホ）発明の実施例
第３図は、本発明ｌこよる実施例のデータ処理システム
のブロック図であり、図中、１は中央処理装置（ＣＰＵ
）、２は記憶装置（ＭＥＭ）、３−〇〜３−３は入出力
匍（＠装置（Ｃ０ＮＴ ）、４はバス制御装置（ＢＵＳ
Ｃ０ＮＴ）、５は共通バス、６−０〜６−３はレジ
スタ、７はゲート回路、ＢＳＲＱＯ〜３はそれぞれ入出
力制御装置３−０〜３−３からのバス使用要求信号、Ｃ
ＰＵ ＢＳＲＱは中央処理装置１からのバス使用要求信
号、ＢＳＡＶＯ〜３はそれぞれ入出力制御装置３−０〜
３−３へのバス使用許可信号、ＣＰＵ ＢＳＡＶは中央
処理装置１へのバス使用許可信号である・実施例ｔこお
いて、記憶装置２の容量は、２５６Ｋｆ３！ｔｅ で
あり、中央処理装置１および共通バス５もこの２５６Ｋ
Ｂ’！ｔｅｌこ対応できるようｆこそれぞれのアドレス
ビット線は１８ビツトで構成されている。一方、入出力
制御装置ζこついては入出力制御装置３−３のみ２５６
ＫＢｙｔｅにで応可能なよう（こ１８ビツトのアドレス
ビット線を有し、他の入出力制御装置３−０〜３−２は
すべて６４ＫＢＶｔｅ 対応の１６ビツトのアドレス
ビット線しか有していないものである。
のブロック図であり、図中、１は中央処理装置（ＣＰＵ
）、２は記憶装置（ＭＥＭ）、３−〇〜３−３は入出力
匍（＠装置（Ｃ０ＮＴ ）、４はバス制御装置（ＢＵＳ
Ｃ０ＮＴ）、５は共通バス、６−０〜６−３はレジ
スタ、７はゲート回路、ＢＳＲＱＯ〜３はそれぞれ入出
力制御装置３−０〜３−３からのバス使用要求信号、Ｃ
ＰＵ ＢＳＲＱは中央処理装置１からのバス使用要求信
号、ＢＳＡＶＯ〜３はそれぞれ入出力制御装置３−０〜
３−３へのバス使用許可信号、ＣＰＵ ＢＳＡＶは中央
処理装置１へのバス使用許可信号である・実施例ｔこお
いて、記憶装置２の容量は、２５６Ｋｆ３！ｔｅ で
あり、中央処理装置１および共通バス５もこの２５６Ｋ
Ｂ’！ｔｅｌこ対応できるようｆこそれぞれのアドレス
ビット線は１８ビツトで構成されている。一方、入出力
制御装置ζこついては入出力制御装置３−３のみ２５６
ＫＢｙｔｅにで応可能なよう（こ１８ビツトのアドレス
ビット線を有し、他の入出力制御装置３−０〜３−２は
すべて６４ＫＢＶｔｅ 対応の１６ビツトのアドレス
ビット線しか有していないものである。
中央処理装置１内のレジスタ６−０〜６−３はそれぞれ
入出力制御装置３−０〜３−３に対応してもうけられ、
各２ビツトの容量を有しているものである。
入出力制御装置３−０〜３−３に対応してもうけられ、
各２ビツトの容量を有しているものである。
以下ζこ、実施例の動作を説明する。
まず、例えば入出力制御装置３−０と言己憶装置２との
間でＤＭＡ転送を行なわせるとき、中央処理装置１のソ
フトウェアは、当該入出力制御装置３−Ｏに対応するレ
ジスタ６−旧こ所要の拡張アドレスビット（２ビツト）
全書込む。オた、中央処理装置１は、入出力制御装置３
−Ｏに所要の情Ｗ（ＤＭＡ転送アドレス、バイト数、ア
クセスモード等）をセットする。
間でＤＭＡ転送を行なわせるとき、中央処理装置１のソ
フトウェアは、当該入出力制御装置３−Ｏに対応するレ
ジスタ６−旧こ所要の拡張アドレスビット（２ビツト）
全書込む。オた、中央処理装置１は、入出力制御装置３
−Ｏに所要の情Ｗ（ＤＭＡ転送アドレス、バイト数、ア
クセスモード等）をセットする。
次に、中央処理装置ｌが入出力制御装置３−０に起動を
かけると、入出力制御装置３−０は共通バス５を使用す
るためＩこ、バス使用要求信号ＢＳＲＱＯＴｈ送出する
。このバス使用要求信号ＢＳＲＱＯはバス制御装置４に
入力され、バス制御装置４は他のバス使用要求ＢＳＲＱ
Ｘと繋合していなければ直ちにバス使用許可信号ＢＳＡ
ＶＯを送出し、捷た他のバス使用要求ＢＳＲＱＸと競合
した場合は所定の優先順位にしたがってバス使用許可信
号ＢＳＡＶＯを送出する。このバス使用許可信号ＢＳＡ
Ｖ Ｏは図示しない経路で入出力制御装置３−Ｏに入力
され、入出力制御装置３−０による共通バス５の使用を
可能にする。これにより、入出力制御装置３−０は共通
バス５上にアドレスビット（１６ビツト分）等を送出す
る。一方、バス使用許可信号ＢＳＡＶＯの存在によって
、図示ゲート回路７の所定のゲート（この場合、レジス
タ６−０に接続されるゲート）が開かれ、レジスタ６−
０内の２ビツトの拡張アドレスビットが共通バス５上に
送出される。したがって、配憶装置２へは、入出力制御
装置３−０からのアドレス１６ビツトとレジスタ６−０
からの拡張アドレス２ビツトとが結合された１８ビツト
アドレスとして入力され、所望のアクセスが実行される
。他の人出 ７− 力制御装置３−１．３−２１こおけるＤＭＡ転送時も同
様にして、それぞれレジスタ６−１．６−２の内容を使
用しての１８ビツトへのアドレス拡張が行なわれ記憶装
置２へのアクセスが実行される。
かけると、入出力制御装置３−０は共通バス５を使用す
るためＩこ、バス使用要求信号ＢＳＲＱＯＴｈ送出する
。このバス使用要求信号ＢＳＲＱＯはバス制御装置４に
入力され、バス制御装置４は他のバス使用要求ＢＳＲＱ
Ｘと繋合していなければ直ちにバス使用許可信号ＢＳＡ
ＶＯを送出し、捷た他のバス使用要求ＢＳＲＱＸと競合
した場合は所定の優先順位にしたがってバス使用許可信
号ＢＳＡＶＯを送出する。このバス使用許可信号ＢＳＡ
Ｖ Ｏは図示しない経路で入出力制御装置３−Ｏに入力
され、入出力制御装置３−０による共通バス５の使用を
可能にする。これにより、入出力制御装置３−０は共通
バス５上にアドレスビット（１６ビツト分）等を送出す
る。一方、バス使用許可信号ＢＳＡＶＯの存在によって
、図示ゲート回路７の所定のゲート（この場合、レジス
タ６−０に接続されるゲート）が開かれ、レジスタ６−
０内の２ビツトの拡張アドレスビットが共通バス５上に
送出される。したがって、配憶装置２へは、入出力制御
装置３−０からのアドレス１６ビツトとレジスタ６−０
からの拡張アドレス２ビツトとが結合された１８ビツト
アドレスとして入力され、所望のアクセスが実行される
。他の人出 ７− 力制御装置３−１．３−２１こおけるＤＭＡ転送時も同
様にして、それぞれレジスタ６−１．６−２の内容を使
用しての１８ビツトへのアドレス拡張が行なわれ記憶装
置２へのアクセスが実行される。
なお、１８ビツトアドレスを有する入出力制御装置３−
３からのＤＭＡ転送時にけ、レジスタ６−３の内容が使
用されないように、中央処理装置１のソフトウェアが処
理動作を行なう。
３からのＤＭＡ転送時にけ、レジスタ６−３の内容が使
用されないように、中央処理装置１のソフトウェアが処
理動作を行なう。
第３図図示実施例においては、拡張アドレスビット保持
用のレジスタ６−０〜６−３を中央処理装置１内にもう
ける構成を示したが、これらのレジスタは例えば記憶装
置２内番こもうけて制御する方式を採用することもでき
、各種の変形が可能である。また、図示実施例１こおい
ては、中央処理装置とバス制御装置４が分離しているシ
ステム構成を示したが、本発明は中央処理装置とバス制
御装置が合体したシステムにも適用可能なことはいうま
でもない。
用のレジスタ６−０〜６−３を中央処理装置１内にもう
ける構成を示したが、これらのレジスタは例えば記憶装
置２内番こもうけて制御する方式を採用することもでき
、各種の変形が可能である。また、図示実施例１こおい
ては、中央処理装置とバス制御装置４が分離しているシ
ステム構成を示したが、本発明は中央処理装置とバス制
御装置が合体したシステムにも適用可能なことはいうま
でもない。
（へ）発明の効果
本発明によれば、より容量の小さいｒ憶装置ｌこ８一
対応して作られた入出力制御装置を改造することなく、
より容量の大きい配憶装置（こ適合せしめて直接メモリ
アクセス（ＤＭＡ）転送を可能としたので、入出力制御
装置の効率的使用が可能となり経済的にシステムを構成
できるというすぐれた効果を奏する。
より容量の大きい配憶装置（こ適合せしめて直接メモリ
アクセス（ＤＭＡ）転送を可能としたので、入出力制御
装置の効率的使用が可能となり経済的にシステムを構成
できるというすぐれた効果を奏する。
第１図と第２図は共通バス構成のデータ処理システムに
訃けるシステム構成変更の態様を説明する図、第３図は
本発明による実施例のデータ処理システムのブロック図
である。 第３図ｆこおいて、１は中央処理装置、２は配憶装置、
３−０〜３−３は入出力制御装置、４はバス制御装置、
５は共通バス、６−０〜６−３はレジスタ、７はゲート
回路である。 芥 ｊ 月 坏？図 ｖ、３月
訃けるシステム構成変更の態様を説明する図、第３図は
本発明による実施例のデータ処理システムのブロック図
である。 第３図ｆこおいて、１は中央処理装置、２は配憶装置、
３−０〜３−３は入出力制御装置、４はバス制御装置、
５は共通バス、６−０〜６−３はレジスタ、７はゲート
回路である。 芥 ｊ 月 坏？図 ｖ、３月
Claims (2)
- （１）中央処理装置と、記憶装置と、複数の入出力制御
装置が共通バスに接続され、上記中央処理装置および複
数の入出力制御装置から上記記憶装置への直接メモリア
クセス動作が可能なように構成されたデータ処理装置に
おいて、上記記憶装置へ（Ｄ所Ｍのアクセスアドレスビ
ット数に満たないアクセスアドレスビット数を有する入
出力制御装置に対応してもうけられ不足分のアドレスビ
ットを拡張アドレスビットとして保持する拡張アドレス
記憶手段と、直接メモリアクセス動作を要求するアクセ
ス元装置毎に異なる直接メモリアクセス許可信号を送出
する直接メモリアクセス許可信号送出手段と、上記所要
のアクセスアドレスビット数に満だないアクセスアドレ
スビット数を有する入出力制御装置からの直接メモリア
クセス動作要求時に上記直接メモリアクセス許可信号に
もとづいて、当該入出力制御装置に対応する上記拡張ア
ドレス記憶手段から拡張アドレスビラトラ上記共通バス
に送出する拡張アドレスビット送出手段とをそなえたこ
とを特徴とするデータ処理システム。 - （２）上記所要のアクセスアドレスビット数に満たない
アクセスアドレスビット数を有する入出力制御装置と、
上記所要のアクセスアドレスビット数を有する入出力制
御装置とが混在して上記共通ノくスζこ接続されるよう
構成したことを特徴とする特許請求の範囲第（１）項記
載のデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8133883A JPS59206925A (ja) | 1983-05-10 | 1983-05-10 | デ−タ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8133883A JPS59206925A (ja) | 1983-05-10 | 1983-05-10 | デ−タ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59206925A true JPS59206925A (ja) | 1984-11-22 |
Family
ID=13743580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8133883A Pending JPS59206925A (ja) | 1983-05-10 | 1983-05-10 | デ−タ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59206925A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6455664A (en) * | 1987-07-30 | 1989-03-02 | Wang Laboratories | Address generator |
| JPH01102670A (ja) * | 1987-10-16 | 1989-04-20 | Hitachi Ltd | アドレスバス制御装置 |
| JPH07262125A (ja) * | 1994-03-24 | 1995-10-13 | Nec Corp | 情報処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5358731A (en) * | 1976-11-08 | 1978-05-26 | Mitsubishi Electric Corp | Memory address extension method |
-
1983
- 1983-05-10 JP JP8133883A patent/JPS59206925A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5358731A (en) * | 1976-11-08 | 1978-05-26 | Mitsubishi Electric Corp | Memory address extension method |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6455664A (en) * | 1987-07-30 | 1989-03-02 | Wang Laboratories | Address generator |
| JPH01102670A (ja) * | 1987-10-16 | 1989-04-20 | Hitachi Ltd | アドレスバス制御装置 |
| JPH07262125A (ja) * | 1994-03-24 | 1995-10-13 | Nec Corp | 情報処理装置 |
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