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KR900007564B1 - 동적 버스를 갖는 데이터 처리기 - Google Patents

동적 버스를 갖는 데이터 처리기 Download PDF

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KR900007564B1
KR900007564B1 KR1019860700110A KR860700110A KR900007564B1 KR 900007564 B1 KR900007564 B1 KR 900007564B1 KR 1019860700110 A KR1019860700110 A KR 1019860700110A KR 860700110 A KR860700110 A KR 860700110A KR 900007564 B1 KR900007564 B1 KR 900007564B1
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KR
South Korea
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operand
bus
data
communication bus
system clock
Prior art date
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Expired
Application number
KR1019860700110A
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KR860700167A (ko
Inventor
에스. 머더솔 데이비드
엠. 크루델 레스터
엘. 티트젠 제임스
알. 톰프슨 로버트
Original Assignee
모토로라 인코포레이티드
빈센트 죠셉 로너
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모토로라 인코포레이티드, 빈센트 죠셉 로너 filed Critical 모토로라 인코포레이티드
Publication of KR860700167A publication Critical patent/KR860700167A/ko
Application granted granted Critical
Publication of KR900007564B1 publication Critical patent/KR900007564B1/ko
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Abstract

내용 없음.

Description

동적 버스를 갖는 데이터 처리기
제1도는 본 발명에 따라 구성된 버스 제어기를 갖는 데이터 처리기의 블럭 다이어그램.
제2도는 제1도의 데이터 처리기의 어드레스 버스 인터페이스의 블럭 다이어그램.
제3도는 제2도의 어드레스 버스 인터페이스의 A0 및 A1 인터페이스의 블럭 다이어그램.
제4도는 제3도의 A0/A1 인터페이스의 어드레스 복원부의 상세도.
제5도는 A1 인터페이스와 동일한 제3도의 A0 인터페이스의 상세도.
제6도는 제2도의 어드레스 버스 인터페이스의 A2 내지 A16 인터페이스의 블럭 다이어그램.
제7도는 제2도의 어드레스 버스 인터페이스의 A17 내지 A32 인터페이스의 블럭 다이어그램.
제8도는 A4, A6, A8, A10, A12, A14, A18, A20, A22, A24, A26, A28, A30 및 A32 인터페이스가 동일한 상태의 제6도의 A2 인터페이스의 상세도.
제9도는 A5, A7, A9, A11, A13, A15, A17, A19, A21, A23, A25, A27, A29 및 A31 인터페이스가 동일한 상태의, 제6도의 A3 인터페이스의 상세도.
제10도는 제1도의 데이터 처리기의 데이터 버스 인터페이스의 블럭 다이어그램.
제11도는 제10도의 데이터 버스 인터페이스의 내부 데이터 버스 프리챠지(Precharge)부의 상세도.
제12도는 제10도의 데이터 버스 인터페이스의 입력 인에이블부의 상세도.
제13도는 제10도의 데이터 버스 인터페이스의 D0 내지 D7 인터페이스의 블럭 다이어그램.
제14도는 제13도의 D0 내지 D7 인터페니스에 대한 제어의 상세도.
제15도는 제10도의 데이터 버스 인터페이스의 D8 내지 D15 인터페이스의 블럭 다이어그램.
제16도는 제15도의 데이터 버스 인터페이스 D8 내지 D23 인터페이스에 대한 제어의 블럭 다이어그램.
제17도는 제16도의 데이터 버스 인터페이스의 D8 내지 D15 인터페이스에 대한 제어의 상세도.
제18도는 제16도의 데이터 버스 인터페이스의 D16 내지 D23 인터페이스에 대한 제어의 상세도.
제19도는 제10도의 데이터 버스 인터페이스의 D16 내지 D23 인터페이스의 블럭 다이어그램.
제20도는 제10도의 데이터 버스 인터페이스의 D24 내지 D31 인터페이스의 블럭 다이어그램.
제21도는 나머지의 인터페이스 D0 내지 D30는 모두 동일한 상태의, 제20도의 데이터 버스 인터페이스의 D31 인터페이스의 상세도.
제22도는 제20도의 D24 내지 D31 인터페이스의 제어의 상세도.
제23도는 제1도의 데이터 처리기의 버스 제어기의 블럭 다이어그램.
제24도는 제23도의 버스 제어기의 크기 제어부의 상세도.
제25도는 제23도의 버스 제어기의 바이트 래치 제어의 상세도.
제26도는 제23도의 버스 제어기의 다음 어드레스 제어의 상세도.
제27도는 제23도의 버스 제어기의 데이터 어드레스 버퍼의 상세도.
제28도는 제23도의 버스 제어기의 마이크로 순차기의 블럭 다이어그램.
제29도는 제28도의 마이크로 순차기의 데이터 크기 입력 동기화장치의 상세도.
제30도는 제28도의 마이크로 순차기의 종료 제어의 상세도.
제31도는 제28도의 마이크로 순차기의 상태 제어의 상세도.
제32도는 제28도의 마이크로 순차기의 개시 버스 싸이클 제어의 상세도.
발명의 분야
본 발명은 일반적으로 데이터 처리기에 관한 것이며, 특히 상이한 데이터 포트 크기를 가진 시스템 자원과 통신할 수 있는 데이터 처리기에 관한 것이다.
발명의 배경
일반적으로, 데이터 처리기는 동일한 통신 버스를 사용하여 모든 상이한 형태의 시스템 자원과 통신한다. 예를 들어, 데이터 처리기는 동일한 통신 버스를 사용하여 제1 및 제2메모리와 통신한다. 이와같이, 입력/출력 제어기 등의 통신에도 동일한 통신 버스가 사용될 것이다. 데이터 포트 크기의 비호환성 때문에 현존하는 공통 통신 버스를 이용할 수 없는 자원과 특전 시스템과의 통신이 요구되는 경우에는, 처리기의 버스와 자원의 버스 사이의 데이터 전송을 버퍼하기 위해 인터페이스 어댑터를 사용해야만 한다. 시스템에 부가적인 회로를 첨가함과 아울러, 인터페이스 장치는 데이터 처리기가 각각의 데이터 전송을 위한 특정한 방향을 제공하는 것을 필요로 한다.
발명의 요약
따라서 본 발명의 목적은 상이한 데이터 포트 크기의 공배수인 통신 버스를 사용하여, 상이한 데이터 포트 크기를 갖는 다수의 시스템 자원중 임의의 것과 통신할 수 있는 버스 제어기를 갖는 데이터 처리기를 제공하는 데 있다.
더욱 일반적으로, 본 발명의 목적은 상이한 데이터 포트 크기의 공배수인 통신 버스를 사용하여, 상이한 데이터 포트 크기를 갖는 다수의 유용한 버스 슬레이브(bus slave)중 임의의 것과 임의의 버스 마스터가 통신할 수 있는 능력을 제공하는 데 있다.
상기 목적 및 그 이외의 목적은 각각의 상이한 포트 크기를 수용하도록 크기 조절된 통신 버스를 사용하여 다수의 상이한 데이터 포트 크기 중 임의의 것을 갖는 기억장치와 통신하도록 되어 있는 데이터 처리기에서 달성되는 것이다. 양호한 형태에 있어 데이터 처리기는, 오퍼랜드가 통신 버스를 사용하여 전달될 것임을 가리키는 스트로브 신호를 기억장치에 제공하는 제1논리회로와; 상이한 포트 크기중 선택된 하나에 대응하는 통신 버스의 부분을 사용하여 데이터 처리기와 오퍼랜드를 통신시키도록 기억장치가 준비되어 있음을 가리키는, 스트로브 신호에 응답하여 상기 기억장치에 의하여 제공되는 확인 신호를 수신하는 제2논리회로와; 선택된 포트 크기에 대응하는 통신 버스의 부분을 사용하여, 오퍼랜드를 완전하게 전달시키기 위하여 필요한 만큼의 많은 유니트의 선택된 포트 크기로 기억장치와 데이터 처리기 사이에서 오퍼랜드를 전달시키는 제3논리회로를 포함한다.
더 일반적으로는, 본 발명은 임의의 버스 마스터가 각각의 상이한 포트 크기를 수용하도록 크기 조절된 통신 버스를 사용하여 다수의 상이한 포트 크기중 임의의 것을 가진 버스 슬레이브와 통신할 수 있게 하는데 이용될 수도 있다. 이러한 일반적인 형태에 있어서, 버스 마스터는, 오퍼랜드가 통신 버스를 사용하여 전달 될 것임을 가리키는 스트로브 신호를 버스 슬레이브에 제공하는 제1논리회로와, 상이한 포트 크기중 선택된 하나에 대응하는 통신 버스의 부분을 사용하여 상기 버스 마스터와 오퍼랜드를 통신시키도록 버스슬레이브가 준비되어 있음을 가리키는, 스트로브 신호에 응답하여 상기 버스 슬레이브에 의하여 제공되는, 확인 신호를 수신하는 제2논리회로와, 선택된 포트 크기에 대응하는 통신 버스의 부분을 사용하여, 오퍼랜드를 완전하게 전달시키기 위하여 필요한 만큼의 많은 유니트의 선택된 포트 크기로, 상기 버스 슬레이브와 버스 마스터 사이에서 오퍼랜드를 전달시키는 제3논리회로를 포함할 것이다.
제1도에 도시된 것은 중앙처리장치(CPU)(12), 버스 제어기(14), 어드레스 버스 인터페이스(16), 데이터 버스 인터페이스(18), 및 기억장치(20)를 구비하는 데이터 처리기(10)이다. 일반적으로 CPU(12)는 사용자가 명시한 순서의 명령을 실행하며, 각각의 명령어는 하나 또는 그 이상의 16비트 워드를 포함한다. 상기 각각의 명령은 적절한 순서로 기억장치(20)로부터 판독되어야만 한다. 각각의 명령의 실행과정에 있어서, CPU(12)는 8비트 바이트, 16비트 워드 또는 32비트의 긴 워드로 명시된 연산을 수행하는 것이 필요할수도 있다. 그러한 데이터 오퍼랜드의 대부분은 기억장치(20)에 기록되거나 기억장치(20)로부터 판독되어져야만 한다. 긴 워드 연산의 최적 실행을 보장하기 위하여, CPU(12)에는 32비트 데이터 포트가 제공된다. 한편, 기억장치(20)가 CPU(12)의 데이터 포트 보다 더 작은 데이터 포트를 갖는 것이 유익(또는 불가피한)할 수도 있다. 포트 크기들이 동일할 때에도, CPU(12)에 의하여 요청된 오퍼랜드는 특정 기억장치(20)의 데이터 포트와 고르게 정렬되지 않는 기억장치(20)내의 어드레스에 그대로 상주할 수 있다. 버스 제어기(14)는 CPU(12)의 포트 크기와 기억장치(20)의 포트 크기간의 오퍼랜드 오정렬 또는 어떤 부정합에 관계없이, CPU(12)와 기억장치(20) 사이의 요청된 데이터 또는 명령 오퍼랜드를 실제적으로 전송시키는 데 있어 어드레스 버스 인터페이스(16) 및 데이터 버스 인터페이스(18) 활동을 조정하는데 책임이 있다.
일반적으로 CPU(12)는 OPPEND 신호(OPeration-PENDing signal)를 버스 제어기(14)에 가함으로서 오퍼랜드 전송을 요청한다. 동시에, CPU(12)는 오퍼랜드 전송의 방향을 나타내는 RQRW 신호(Read/Write-ReQuest signal)와 전송되어질 오퍼랜드의 크기를 나타내는 * RQS[0 : 1] 신호(ReQuested-Size signal)를 제공할 것이다. CPU(12)는 또한 32비트 내부 어드레스 버스(* IAB[0 : 31])상으로 오퍼랜드가 전송되는 32비트 어드레스(A[0 :31])를 제공한다.
우선 CPU(12)가 오퍼랜드 기록을 요청 받았다고 가정하면, 버스 제어기(14)는 * IAB 상에 오퍼랜드 어드레스를 래치하도록 어드레스 버스 인터페이스(16)를 지시하는 SOPCY 신호(Start-OPerand-CYcle signal)를 즉시 가한다. 동시에, 버스 제어기(14)는 32비트 외부 어드레스 버스(ADDRESSBUS)상의 기억장치(20)로 어드레스를 전송하기 위하여 어드레스 버스 인터페이스(16)를 인에이블 시키도록 * TRISTATE 신호를 부정한다. 잠시후에, 버스 제어기(14)는 유효 오퍼랜드 어드레스가 어드레스 버스상에 있다는 것을 가리키는 * AS 신호(Address-Strobe signal)를 기억장치(20)에 가한다.
그때, 버스 제어기(14)는 32비트, 내부 데이터 버스(IAB[0 : 31)상으로 데이터 버스 인터페이스(18)에 오퍼랜드를 하도록 CPU(12)를 지시하는 DOBIDB 신호(Data-Output-Buffer-to-Internal-Data-Bus signal)를 가한다. 버스 제어기(14)는 또한, 데이터 버스상에 위치되어질 오퍼랜드의 크기를 가리키는 * CURS[0 :1] 신호(CURrent-Size signal)와, 어드레스 버스상의 어드레스 중 두개의 하위 어드레스 비트 A0 및 A1에 대응하는 DATAADD[0 : 1] 신호(DATA-ADDress signal)와, RW 신호의 현재 상태에 대응하는 * CURRW; CURRW 신호(CURrent-Read/Write signal)를 데이터 버스 인터페이스(18)에 제공한다.
예시된 형태에 있어서, 상기 IAB는 내부 데이터 비트 D31 내지 D24로 되어 있는 I0와, 데이터 비트 D23 내지 D16으로 되어있는 I1와, 내부 데이터 비트 D15 내지 D8으로 되어있는 I2와 내부 데이터 비트 D7 내지 D0로 되어있는 I3의 4개의 바이트로 분할된다. 전송되는 오퍼랜드의 크기에 따라, 상기 내부 바이트는 외부 데이터 버스와 선택적으로 결합되는데, 데이터 버스는 또한 외부 데이터 비트 D31 내지 D24로 되어 있는 E0와, 외부 데이터 비트 D23 내지 D16으로 되어 있는 E1와, 외부 데이터 비트 D15 내지 D8로 되어 있는 E2와, 외부 데이터 비트 D7 내지 D0로 되어 있는 E3의 4개의 바이트로 분할된다.
현 오퍼랜드 크기(* CURS[0 : 1]) 및 현 오퍼랜드 어드레스(DATAADD[0 : 1])에 의해, 데이터 버스인터페이스(18)는 아래의 도표와 같이 IAB 상의 유용한 바이트를 데이터 버스(DATABUS)상의 적절한 바이트에 제공할 것이다 :
Figure kpo00001
여기에서 소문자 “i”는 필요한 연결이라기 보다는 편의에 따른 연결을 나타낸다. 데이터 버스 인터페이스(18)가 데이터 버스상에 오퍼랜드를 설정하기에 충분한 시간을 갖은 후에 버스 제어기(14)는 데이터 버스상의 오퍼랜드가 유효하다는 것을 기억장치(20)에 전달하도록 * DS 신호(Data-Strobe signal)를 가한다.
* AS 신호를 수신함에 따라, 기억장치(20)는 어드레스 버스 상의 어드레스를 디코드 한다. 만일 어드레스가 특정한 기억장치(20)에 대한 어드레스 영역내에 존재한다면, 기억장치(20)는 상기 오퍼랜드를 래치하도록 준비한다. 이것을 가장 양호하게 하기 위하여, 기억장치(20)는 데이터 버스에 연결된 데이터 포트를 갖는데, 기억장치(20)의 데이터 포트의 상위 바이트(00)는 아래의 도표와 같이 데이터 버스의 상위 바이트(E0)와 정렬된다.
Figure kpo00002
그러므로 * DS(Data-Strobe)신호를 수신함에 따라, 기억장치(20)는 매 오퍼랜드 싸이클의 제1버스 싸이클 동안 적어도 상기 오퍼랜드의 상위 부분을 항상 래치할 수 있을 것이다. 오퍼랜드의 각부분을 성공적으로 포착한후, 기억장치(20)는 오퍼랜드 전송을 확인하는 * DSACK[0 : 1] 신호(Data-transfer-and-Size-ACKnowledge signal)를 제공한다.
덧붙여, * DSACK 신호는 또한 아래의 도표와 같이 특정한 기억장치(20)의 데이터 포트의 크기를 나타낸다.
Figure kpo00003
알려진 오퍼랜드 크기(S[0 : 1]) 및 * CURAD[0 : 1](CURrent-ADdress)와, 포트의 크기(* DSACK[0 : 1]) 신호를 사용하여, 버스 제어기(14)는 아직 수신되지 않은 오포랜드 잔류 부분의 크기를 아래의 도표와 같이 결정할 수 있다.
Figure kpo00004
Figure kpo00005
Figure kpo00006
여기에서 : x는 돈 케어. i는 버스 싸이클 미완결. y는 오퍼랜드 싸이클 완결. n은 오퍼랜드 싸이클 미완결.
그러므로, 예를 들어, 만일 기억 장치(20)의 포트 크기가 데이터 버스의 크기와 동일하다면, 또는 오퍼랜드의 크기가 기억장치(20)의 포트 크기와 같거나 그보다 적다면, 버스 제어기(14)는 오퍼랜드의 모두가 수신되었으며 오퍼랜드 싸이클은 종료될 수 있다는 것을 알것이다. 그때, 만일 또 다른 버스 마스터(도시되지않음)가 통신 버스의 사용을 대기하고 있다면, 버스 제어기(14)는 어드레스 버스로부터 어드레스를 제거하도록 어드레스 버스 인터페이스(16)를 강요시키기 위해 * TRISTATE 신호를 가한다. 어쨌든, 버스 제어기(14)는 데이터 버스로부터 오퍼랜드를 제거하도록 데이터 버스 인터페이스(18)를 강요 시키기 위해 * TSDB 신호(Tristate-Data-Bus signal)를 가한다. 동시에, 버스 제어기(14)는 요청된 오퍼랜드 기록이 완결되었다는 것을 CPU(12)에 통보하기 위해 OPCYCOM 신호(OPerand-CYcle-COMplete signal)를 가한다. 최종적으로, 버스 제어기(14)는 어드레스 및 데이터 스트로브(*AS 및 *DS)를 부정화함으로서 버스 싸이클을 종료시킨다. 이에 응답하여, 기억장치(20)는 *DSACK 신호를 철회한다. 그때, 통신 버스는 CPU(12) 또는 상기 시스템내에 존재할 수 있는 임의의 다른 버스 마스터(도시되지 않은)에 의한 사용이 다시 가능해지게 된다.
오퍼랜드 싸이클을 완성하기 위해 부가적인 버스 싸이클이 요청된다면, 버스 제어기(14)는 아래와 같이 나머지 오퍼랜드의 어드레스의 두개의 하위 비트 A0 및 A1을 재평가할 것이다.
Figure kpo00007
Figure kpo00008
여기에서 x는 돈 케어. p는 버스 싸이클 미완결. n은 어드레스 롤오버 없음. y는 어드레스 롤오버.
버스 제어기(14)는 이제 새로운 하위 어드레스 비트 A0 및 A1을 표시하는 NXTA[0 : 1]신호(NeXT-Address signal)를 어드레스 버스 인터페이스(16)에 제공한다. 만일 통신 버스가 현 오퍼랜드 싸이클의 이전 버스 싸이클 때문에 상이한 버스 마스터(도시되지 않음)에 의해 사용되어 졌다면, 버스 제어기(14)는 원래의 상위 어드레스 비트(*IAD[2 :31])를 복원시키도록 어드레스 버스 인터페이스(16)에 요청하는 ARESTORE 신호(Address-Restore signal)를 가하지만 두개의 새로운 하위 어드레스 비트(NXTA[0 : 1])를 사용한다. 한편, 만일 새로운 어드레스 비트가 롤 오버 되었다면, 버스 제어기(14)는 원래의 상위 어드레스 비트(*IaD[2 : 31])를 증가 시키도록 어드레스 버스 인터페이스(16)에 요청하는 INCA2A31 신호(INcrement-A2-through-A31-signal)를 가하며, 두개의 새로운 하위 어드레스 비트(NXTA[0 : 1])와 함께 증가된 어드레스를 사용한다. 상기 요청을 예견하여, 어드레스 버스 인터페이스(16)는 이미 증가된 상위 어드레스 비트 A2-A31를 갖고 있다. 그러므로, 버스 제어기(14)는 새로운 어드레스를 사용하여 다음 버스 싸이클을 개시하도록 어드레스 버스 인터페이스(16)에 요청하는 SNXTBC 신호(Start-NeXT-Bus-Cycle signal)를 즉시 가할 수 있다. 상기 기술로부터, 버스 제어기(14)는 전술한 바와 같이 어드레스 버스 인터페이스(16) 및 데이터 버스 인터페이스(18)와 협력한다. 만일 필요하다면, 상기 순서는 요청된 오퍼랜드의 모두가 기억 장치(20)내로 수신되어 래치되어 질때까지 반복된다.
일반적으로, 버스 슬레이브에 오퍼랜드를 기록시키는 임의의 버스 마스터에 대한 기록 오퍼랜드 사이클은 아래와 같이 요약될 수 있다.
버스 마스터 :
1) 판독/기록(RW)을 기록으로 세트시킨다.
2) 어드레스 버스상의 어드레스를 구동시킨다.
3) 크기(S[0 : 1])를 구동시킨다.
4) *AS(Address-Strobe)를 가한다.
5) 데이터 버스상의 오퍼랜드 바이트를 구동시킨다.
6) *DS(Data-Strobe)를 가한다.
버스 슬레이브 :
1) 어드레스 버스상의 어드레스를 디코드한다.
2) 데이터 버스상의 오퍼랜드 바이트를 래치시킨다.
3) *DSACK[0 : 1](Data-transfer-and-Size-ACKnowledge)를 가한다.
버스 마스터 :
7) *DS(Data-Strobe)를 부정한다.
8) *AS(Address-Strobe)를 부정한다.
9) 오퍼랜드 바이트를 데이터 버스로부터 제거한다.
버스 슬레이브 :
4) *DSACK[0 : 1] (Data-Transfer-and-Size-ACKnowledge)를 부정한다.
버스 마스터 :
10) 만일 모든 오퍼랜드 바이트가 수신되지 않았다면, 어드레스 및 크기를 재평가하여 1)로 복귀시킨다.
11) 그렇지 않다면, 오퍼랜드 싸이클은 완결된다.
이제 CPU(12)에 오퍼랜드 판독이 요청 되었다고 가정하자. 기록의 경우에서와 같이, 버스 제어기(14)는 다시 어드레스 버스 인터페이스(16)로 하여금 *IAB상의 오퍼랜드 어드레스를 래치하도록 지시하는 SOPCY 신호(Start-OPerand-CYcle signal)를 즉시 가한다. 동시에, 버스 제어기(14)는 어드레스 버스상의 기억 장치(20)로 어드레스를 전송시키기 위하여 어드레스 버스 인터페이스(16)를 인에이블 시키도록, *TRISTATE 신호(만일 그때 가해졌다면)를 부정한다. 버스 제어기(14)는 또한 RW를 판독 상태로 제공한다.
잠시후에, 버스 제어기(14)는 유효 오퍼랜드 어드레스가 어드레스 버스상에 있다는 것을 나타내는 *AS신호를 기억 장치(20)에 가한다. 내부적으로, 버스 제어기(14)는 IDB의 프리챠징(Precharging)을 개시하도록 데이터 버스 인터페이스(18)에 지시하는 DSPCHG 신호(Data-bus-Start-PreCHarGe Signal)를 가한다. 덧붙여서, 버스 제어기(14)는 현재 오퍼랜드 크기(*CURS[0 : 1]), 현재의 하위 어드레스 비트(DATAADD[0 : 1]) 및 현재의 오퍼랜드 전송의 방향(*CURRW : CURRW)을 데이터 버스 인터페이스(18)로 통과시킨다.
*AS를 수신함에 따라, 기억 장치(20)는 어드레스 버스상의 어드레스를 디코드 한다. 만일 어드레스가 특정한 기억 장치(20)에 대한 어드레스 영역내에 존재한다면, 기억 장치(20)는 그 특정한 기억 장치(20)의 포트 크기에 대하여 가능한 만큼의 요청된 오퍼랜드를 데이터 버스상에 제공한다. 그때, 기억 장치(20)는 상기 요청된 오퍼랜드(또는 적어도 그것의 일부분)가 데이터 버스상에서 사용 가능하다는 것을 나타내기 위해 *DSACK를 제공한다. 앞서 설명된 바와 같이, *DSACK 신호는 또한 특정한 기억 장치(20)의 데이터포트의 크기를 나타낸다.
포트의 크기(*IDSACK[0 : 1]), 현재의 오퍼랜드 크기(*CURS[0 : 1]) 및 어드레스(DATADDD[0 : 1])에 따라서, 데이터 버스 인터페이스(18)는 다음의 도표와 같이 데이터 버스의 어떤 바이트(E[0 : 3])가 유효한지 판별할 수 있다.
Figure kpo00009
Figure kpo00010
현재의 오퍼랜드 크기(*CURS[0 : 1]) 및 현재의 오퍼랜드 어드레스(DATAADD[0 : 1])에 따라서, 데이터 버스 인터페이스(18)는 상기 기술된 바와 같이 IDB와 적절한 바이트에 데이터 버스상의 유효 바이트를 결합할 것이다. 현재의 오퍼랜드 크기(S[0 : 1])를 사용하여, 버스 제어기(14)는 아래의 도표와 같이 IDB의 어떤 바이트(I[0 : 3])가 유효한지를 나타내는 DBUNLB[0 : 3] 신호(Data-Bus-INput : Latch-Byte signal)를 제공할 수 있다.
Figure kpo00011
상기 DBINLB 신호에 응답하여, CPU(12)는 IDB(12)상의 데이터 버스 인터페이스(18)에 의하여 제공된 유효 바이트를 적절한 지정 레지스터(도시되지 않음)내로 래치시킬 것이다.
현재의 오퍼랜드 크기(S[0 : 1]) 및 어드레스(*CURAD[0 : 1]) 및 포트의 크기(*DSACK[0 : 1])를 사용하여, 버스 제어기(14)는 앞에 기술된 기록의 경우에서와 유사한 방식으로, 요청된 오퍼랜드 중 얼마나 많은 양이 기억 장치(20)에 의해 제공될 예정 인지를 판별할 수 있다. 그러므로, 예를 들어, 만일 기억 장치(20)의 포트 크기가 데이터 버스의 크기와 동일하거나, 오퍼랜드의 크기가 기억 장치(20)의 포트 크기보다 작거나 같다면, 버스 제어기(14)는 모든 오퍼랜드가 수신 되었으며 오퍼랜드 싸이클은 종료될 수 있다는 것을 인지할 것이다. 이 경우에 있어서, 버스 제어기(14)는 *AS 및 *DS 신호를 부정함으로서 버스 싸이클을 종료 시킨다. 동시에, 버스 제어기(14)는 데이터 버스 인터페이스(18)를 데이터 버스로부터 결합 해제시키기 위해 *TSDB 신호를 가한다. 버스 제어기(14)는 또한 DBINLB를 제거한 다음, 요청된 오퍼랜드판독이 완결되었다는 것을 CPU(12)에 통보하도록 OPCYCOM을 가한다. 잠시후에, 만일 또 다른 버스 마스터(도시되지 않음)가 통신 버스의 사용을 요청한다면, 버스 제어기(14)는 어드레스 버스로부터 어드레스를 제거하도록 어드레스 버스 인터페이스(16)를 강요하는 *TRISTATE를 가한다. *AS 및 *DS의 부정화에 응답하여 기억 장치(20)는 데이터 버스로부터 오퍼랜드 바이트를 철회하고 *DSACK를 종결시킨다. 이때에, 통신 버스는 CPU(12)나 시스템내에 존재할 수 있는 임의의 다른 버스 마스터(도시되지 않음)에 의한 사용이 다시 가능해진다.
만일 오퍼랜드 싸이클을 완결시키는 데 부가적인 버스 싸이클이 필요된다면, 버스 제어기(14)는 앞서 기술된 바와 같이 잔존 오퍼랜드의 어드레스 중 두개의 하위 비트 A0 및 A1를 재평가 할 것이다. 버스 제어기(14)는 그때 새로운 하위 어드레스 비트 A0 및 A1(NXTA[0 : 1])을 어드레스 버스 인터페이스(16)에 제공한다. 만일 통신 버스가 현재의 오퍼랜드 싸이클의 이전의 버스 싸이클 때문에 또 다른 버스 마스터(도시되지 않음)에 의해 사용되어진다면, 버스 제어기(14)는 원래의 상위 어드레스 비트(*IAD[2 : 31])를 회복하도록 어드레스 버스 인터페이스에 요청하는 ARESTORE가 하지만 두개의 새로운 하위 어드레스 비트(NXTA[0 : 1])를 사용한다. 한편, 만일 새로운 어드레스 비트가 롤 오버 된다면, 버스 제어기(14)는 원래의 상위 어드레스 비트(*IAD[2 : 31])를 증가시키도록 어드레스 버스 인터페이스(16)에 요청하는 INCA2A31을 가하며, 결과로써 발생한 어드레스는 두개의 새로운 하위 어드레스 비트(NXTA[0 : 1])와 함께 사용한다. 이전에 지적한 바와 같이, 어드레스 버스 인터페이스(16)는 상기 요청을 예상하고 상위 어드레스 비트 A2 내지 A31을 이미 증가 시켰다. 그러므로, 버스 제어기(14)는 상기 새로운 어드레스를 사용하여 다음의 버스 싸이클을 개시하도록 어드레스 버스 인터페이스(16)에 요청하는 SNXTBC를 즉시 가할 수 있다. 상기 지적으로부터, 버스 제어기(14)는 앞서 기술된 바와 같이 어드레스 버스 인터페이스(16) 및 데이타 버스 인터페이스(18)와 협력한다. 필요하다면, 상기 순서는 상기 요청된 오퍼랜드의 모두가 수신되고, CPU(12)내로 래치 될때까지 되풀이 된다.
일반적으로, 버스 슬레이브로부터 오퍼랜드를 판독하는 임의의 버스 마스터에 관한 판독 싸이클은 아래와 같이 요약될 수 있다 :
버스 마스터 :
1) 판독/기록을 판독으로 세트시킨다.
2) 어드레스 버스상의 어드레스를 구동시킨다.
3) 크기(S[0 : 1])를 구동시킨다.
4) *AS(Address-Strobe)를 가한다.
5) *DS(Data-Strobe)를 가한다.
버스 슬레이브:
1) 어드레스 버스상의 어드레스를 디코드한다.
2) 데이터 버스상의 오퍼랜드 바이트를 구동시킨다.
3) *DSACK[0 : 1](Data-transfer-and-Size-ACKnowledge)를 가한다.
버스 마스터 :
6) 오퍼랜드 바이트를 레지스터로 래치시킨다.
7) *DS(Data-Strobe)를 부정한다.
8) *AS(Address-Strobe)를 부정한다.
버스 슬레이브 :
4) 오퍼랜드 바이트를 데이터 버스로부터 제거한다.
5) *DSACK[0 : 1](Data-transfer-and-Size-ACKnowledge)를 부정한다.
버스 마스터 :
9) 만일 모든 오퍼랜드 바이트가 수신되지 않았다면, 어드레스 및 크기를 재평가하여 1)로 복귀시킨다.
10) 그렇지 않다면, 오퍼랜드 싸이클은 완결된다.
제2도에 도시된 바와 같이, 어드레스 버스 인터페이스(16)의 양호한 실시예는 A0 A1 인터페이스(22), A2 A16 인터페이스(24) 및 A17 A13 인터페이스(26)로 구성된다.
제3도에 도시된 바와 같이, 상기 A0 A1 인터페이스(22)는 어드레스 복원(ADDress RESTore)(28), A0인터페이스(30) 및 A0 인터페이스(30)과 동일한 A1 인터페이스(32)로 구성된다. ADDREST(28) 및 A0 인터페이스(30)의 상세한 다이어그램은 각각 제4도 및 5도에 도시된다. 제6도에 도시된 바와 같이, 상기 A2 A16 인퍼페이스(24)는 A2 내지 A16 인터페이스(34) 내지 (62)로 각각 구성된다. 유사하게, A17 A31 인터페이스(26)는 A17 내지 A31 인터페이스(64) 내지 (92)로 각각 구성된다. A2 인터페이스(34)의 상세한 도식적 다이어그램은 제8도에 도시하였으며, A4,A6,A8,A10,A12,A14,A16,A18,A20,A22,A24,A28 및 A30 인터페이스(38), (42), (46), (50), (54), (58), (62), (66), (70), (74), (78), (82), (86) 및 (90)는 서로 동일하다. 유사하게, A3 인터페이스(36)의 상세한 도식적 다이어그램은 제9도에 도시하였으며, A5,A7,A9,A11,A13,A15,A17,A19,A21,A23,A25,A27,A29 및 A31 인터페이스(40), (44), (48), (52), (56), (60), (64), (68), (72), (76), (80), (84), (88) 및 (92)도 서로 동일하다.
·제10도에 도시된 바와 같이, 데이터 버스 인터페이스(18)의 양호한 실시예는 IDBPCHG(Internal Date Bus PreCHarGe)(94) 및 INPUTEN(INPUT ENable)(96), D0 내지 D7 인터페이스(93), D8 내지 D15 인터페이스(100), D16 내지 D23 인터페이스(102) 및 D24 내지 D31 인터페이스(104)로 구성된다. 상기 IDBPCHG(94)의 상세한 도식적 다이어그램은 제11도에 도시하였으며, INPUTEN(96)의 상세한 도식적 다이어그램은 제12도에 도시하였다. 제13도에 도시된 바와 같이, 상기 D0 내지 D7 인터페이스(98)는 D07 CTL(D0 내지 D7 ConTroL)(106), 및 D0 내지 D7 인터페이스(103) 내지 (122)로 구성된다. D07 CTL(106)의 상세한 도식적 다이어그램은 제14도에 도시하였다. 제15도에 도시된 바와 같이 D8 내지 D15 인터페이스(100)는 D823 CTL(D8 내지 D23 ConTroL)(124) 및 D8 내지 D15 인터페이스(126) 내지 (140)으로 구성된다. 제16도에 도시된 바와 같이, D823 CTL(124)은 D815 CTL(D8 내지 D15 ConTroL)(142) 및 D1623 CTL(D16 내지 D23 ConTroL)(144)로 구성된다. D815 CTL(142)의 상세한 도식적 다이어그램은 제17도에 도시하였으며, D1623 CTL(144)의 상세한 도식적 다이어그램은 제18도에 도시하였다. 제19도에 도시된 바와 같이 D16 내지 D23 인터페이스(102)는 D16 내지 D23 인터페이스(146) 내지 (160)으로 구성된다. 제20도에 도시된 바와 같이, D24 내지 D31 인터페이스(104)는 D2431 CTL(D24 내지 D31 ConTroL)(162) 및 D24 내지 D31 인터페이스(164) 내지 (178)로 구성된다. D31 인터페이스(178)의 상세한 도식적 다이어그램은 제21도에 도시하였으며, D0 내지 D30 인터페이스(108) 내지 (122),(126) 내지 (140),(146)내지 (160) 및 (164) 내지 (176)은 동일하다. D2431 CTL(162)의 상세한 도식적 다이어그램은 제22도에 도시하였다.
제23도에 도시된 바와 같이, 버스 제어기(14)는 크기 회로(SIZE)(180), 바이트 래치 인에이블 회로(BLATCH)(182), 다음 어드레스 발생기(NXT-ADD)(184), 데이터 어드레스 버퍼(DATA-ADD)(186) 및 마이크로 순차기(MICRO-SEQU)(188)로 구성된다. 상기 크기 회로(180)의 상세한 도식적 다이어그램은 제24도에 도시하였으며, BLATCH(182)의 상세한 도식적 다이어그램은 제25도에, NXT-ADD 발생기(184)의 상세한 도식적 다이어그램은 제26도에, DATA-ADD 버퍼(186)의 상세한 도식적 다이어그램은 제27도에 도시하였다. 제28도에 도시된 바와 같이, 마이크로 순차기(188)는 데이터 크기 입력 동기장치(DSISYNCH) (190), 종료 제어(TERMimation ConTroL)(192), 상태 제어(STATe ConTroL)(194), 및 스트로브 버스 싸이클 제어(STBBC)(196)로 구성된다. DSISYNCH(190)의 상세한 도식적 다이어그램은 제29도에 도시하였으며, TERMCTL(192)의 상세한 도식적 다이어그램은 제30도에, STATCTL(194)의 상세한 도식적 다이어그램은 제31도에, STBBC(196)의 상세한 도식적 다이어그램은 제32도에 도시하였다.
본 기술에 숙련된 사람이면 명확하게 알 수 있는 바와 같이, CPU(12)는 공지된 형태의 것중 임의로 선정할 수 있다. 예를 들어, CPU(12)는 미합중국 특허 제4,325,121호에 기술된 것에 따라 구성될 수도 있다. 한편, 버스 제어기(14), 어드레스 버스 인터페이스(16) 및 데이터 버스 인터페이스(18)는 직접 메모리억세스 제어기 등과 같은 임의의 공지된 형태의 버스 마스터에 대하여 오퍼랜드 싸이클을 수행하도록 쉽게 적합될 수도 있다. 유사하게, 비록 상기 기억장치(20)가 메모리장치로서 기술되어 있지만, 본 발명은 주변제어기 등과 같은 임의의 다른 공지된 형태의 버스 종속에 쉽게 응용할 수 있다. 게다가, 하나 이상의 상이한 종류의 버스 슬레이브를 함께 사용하여 합성 기억장치(20)를 형성할 수도 있다. 그러한 시스템에 있어서, 특정한 오퍼랜드 전송이 두개의 상이한 버스 슬레이브간의 어드레스 전이에 미치는 것이 가능하다. 시스템 구성에 따라 버스 슬레이브의 데이터 포트 크기는 상이할 수도 있다. 그러나, 버스 제어기(14)가 버스싸이클 기초에 의해 버스 싸이클상의 오퍼랜드 정렬, 어드레스 및 잔존 크기를 재평가하기 때문에, 오퍼랜드 전송은 기록된 포트 크기가 각 버스 싸이클에 대하여 상이하다고 할지라도 계속 정확하게 수행될 것이다. 그러므로, 버스 제어기(14)는 싸이클 기초에 의한 싸이클상의 통신 버스를 완전하게 동적으로 크기 조절할 수 있다.

Claims (4)

  1. 다수의 상이한 포트 크기중 임의의 것을 갖는 기억장치(20)와 통신 버스를 경유하여 통신할 수 있는 데이터 처리기(12)를 갖춘 데이터 처리 시스템(10)에 있어서, 데이터 처리기(12)는 통신 버스를 사용하여 오퍼랜드가 통신될 것임을 가리키는 제1신호를 제1시스템 클럭 싸이클에서 기억장치(20)에 제공하고, 데이터 처리기와 기억장치 사이에서 오퍼랜드를 통신시키는 수단을 구비하며, 상기 제1신호(RQS, S1, S0)는 통신되는 오퍼랜드의 길이 크기를 기억장치(20)에 가리켜주며, 상기 데이터 처리 시스템(10)은 또한, 데이터 처리기(12)와 기억장치(20) 사이에서 통신 버스와 결합되어 오퍼랜드가 통신되었을때 제1시스템 클럭 싸이클 및 필요하다면 바로 후속하는 제2시스템 클럭 싸이클 동안 버스 마스터쉽을 연속적으로 가하고, 오퍼랜드가 통신되고 있을때에는 상기 데이터 처리기(12)가 다른 처리 작업을 수행할 수 있게 하는 통신 버스 제어기 수단(14)을 구비하며, 시스템 오퍼랜드 전송 동작중에 기억장치(20)상으로 데이터 처리기(12)를 위한 버스 마스터쉽을 설정하고 계속 유지하는 통신 버스 제어기 수단(14)내의 제1수단(18, 196)을 구비하며, 상기 기억장치(20)는 기억장치(20)의 데이터 포트 크기를 나타내는 제2신호(DSACK0, DSACK1)를 통신 버스 제어기 수단(14)에 제공하고, 제1시스템 클럭 싸이클에서 기억장치(20)로부터 제2신호를 수신하기 위한 통신 버스 제어기 수단(14)내의 제2수단(118, 190)을 구비하며, 데이터 처리기(12)와, 통신 버스 제어기 수단(14)과, 기억장치(20)에 결합되어 제1시스템 클럭 싸이클 전부 동안에, 또한 가능한 만큼의 동안에, 통신을 실행하기 위해 통신 버스의 크기 조정을 함으로서 제1시스템 클럭 싸이클에서 오퍼랜드를 완전히 전달하도록 오퍼랜드의 통신을 이루며, 제1시스템 클럭 싸이클에서 통신 버스의 용량을 초과하는 상기 오퍼랜드의 나머지 부분은 바로 후속하는 제2시스템 클럭 싸이클에서 통신되게 하는 제3수단(94, 96, 98, 100, 102, 104)을 구비하며, 상기 통신 버스 제어기 수단(14)은 통신 버스상에 위치할 오퍼랜드의 크기를 가리키는 제3신호(*CURS)를 제3수단(18)에 제공하여 통신 버스의 크기를 조절하는 것을 특징으로 하는 데이터 처리 시스템.
  2. 제1항에 있어서, 제1수단(188,196)은 다수의 연속적인 시스템 클럭 싸이클 각각의 개시때에 제1신호를 제공하는 데이터 처리 시스템.
  3. 다수의 상이한 포트 크기중 임의의 것을 갖는 기억장치(20)와 통신 버스를 경유하여 통신할 수 있는 데이터 처리기(12)를 갖춘 데이터 처리 시스템(10)에서, 데이터 처리기와 기억장치간에 오퍼랜드를 통신하는 방법에 있어서, 제1시스템 클럭 싸이클에서 데이터 처리기(12)로부터 요청 신호를 기억장치(20)에 제공하여 오퍼랜드가 통신 버스를 사용하여 통신될 것임을 나타내는 단계와, 요청 신호에 응답하여 기억장치(20)로부터 응답 신호를 수신하는 단계와, 데이터 처리기(12)와 기억장치(20)간에 오퍼랜드를 통신시키는 단계를 구비하며, 상기 요청 신호(RQS,S1,S0)는 통신되는 오퍼랜드의 길이 크기를 기억장치(20)에 가리켜주며, 상기 방법은 또한, 제1시스템 클럭 싸이클 동안 오퍼랜드의 즉각적인 통신에 대한 요구를 나타내는 요청 신호를 제공함으로서 시스템 오퍼랜드 전송 동작동안에 시스템 제어기(14)를 사용하여 기억장치(20)상에 데이터 처리기(12)에 대한 버스 마스터쉽을 제1시스템 클럭 싸이클 및 필요하다면 바로 후속하는 제2시스템 클럭 싸이클 동안 설정하고 계속 유지하는 단계를 구비하며, 버스 제어기(14)를 이용하여 제1시스템 클럭 싸이클에서 기억장치(20)로부터 응답 신호(DSACK0,DSACK1)를 수신하는 단계를 구비하고, 상기응답 신호는 기억장치(20)의 데이터 포트 크기를 가리키며, 통신 버스상에 위치할 오퍼랜드의 크기를 가리키는 오퍼랜드 크기 신호(CURS)를 인터페이스 회로(18)에 제공하는 단계와, 통신을 실행하기 위해 통신 버스의 크기 조정을 함으로서, 제1시스템 클럭 싸이클 전부동안 또는 가능한 만큼의 동안에 버스 제어기(14)에 의해 제어되는 기억장치(20)로부터 인터페이스 회로(18)에 결합된 통신 버스를 경유하여 오퍼랜드를 통신하는 단계와, 제1시스템 클럭 싸이클에서 통신 버스에 맞지 않는 오퍼랜드의 나머지 부분(만약 존재한다면)을 상기 나머지 부분(만약 존재한다면)에 적합하도록 통신 버스의 크기를 조절함으로서 바로 후속하는 제2시스템 클럭 싸이클에서 통신시키는 단계를 구비하는 것을 특징으로 하는 데이터 처리 시스템에서의 오퍼랜드 통신 방법.
  4. 제3항에 있어서, 요청 신호는 다수의 연속적인 시스템 클럭 싸이클 각각의 개시때에 제공되는 데이터 처리 시스템에서의 오퍼랜드 통신 방법.
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