DE3854562T2

DE3854562T2 - Demultiplexer für Computervideo.

Info

Publication number: DE3854562T2
Application number: DE3854562T
Authority: DE
Inventors: Hedley C Davis
Original assignee: Escom AG
Current assignee: Amiga Development LLC
Priority date: 1987-05-29
Filing date: 1988-05-27
Publication date: 1996-03-28
Anticipated expiration: 2008-05-28
Also published as: JPH01169492A; KR960013418B1; CA1304519C; EP0298243B1; EP0298243A3; JP2817111B2; US4851826A; NO882360L; KR880014478A; NO882360D0; ES2088864T3; EP0298243A2; DE3854562D1

Description

Die vorliegende Erfindung bezieht sich auf ein System und ein Verfahren zum Erzeugen horizontal hoch aufgelöster Video-Ausgangsframes mit einer Vielzahl von horizontalen Zeilen aus gering aufgelösten Video-Eingangsframes mit einer Vielzahl von horizontalen Zeilen.
Computer, die einen sichtbaren Bildausgang unter Verwendung von Kathodenstrahlröhren (CRT's) vorgeben, behalten normalerweise eine Datendarstellung des Bildes in dem Speicher mit wahlfreiem Zugriff (RAM) des Computers, und sie übertragen periodisch diese Daten zu der CRT, um das Darstellungsbild zu erzeugen. Diese Art von System erfordert eine konstante Auffrischung, bzw. ein Neuschreiben, um eine sichtbare Darstellung aufrechtzuerhalten. Eine Auffrischung der Darstellung kann verwirklicht werden unter Verwendung von entweder festgeschalteter Hardware oder einer Kombination von Hardware und Software. Die zentrale Verarbeitungseinheit (CPU) muß den Darstellungs-RAM lesen und in diesen einschreiben, woraus ein Wettbewerb zwischen der CPU und den die Darstellung steuernden Schaltkreisen resultiert. Wenn die Auflösung, bzw. die Anzahl der Pixel, die das dargestellte Bild umfaßt, anwächst, ist zusätzlicher Speicher für das Bild erforderlich, und es wird immer mehr Speicher-Bandbreite verbraucht, um die Darstellung aufrechtzuerhalten. Es gibt eine Grenze für den Betrag der Bildauflösung, wo unter Umständen die gesamte Speicher-Bandbreite benötigt wird, um die Darstellung aufzufrischen und keine Speicher-Bandbreite mehr verfügbar ist, um die Darstellung zu modifizieren. Dies ist ein traditioneller Engpaß bei billigen Computer-Architekturen.
Ein Versuch, diese Einschränkung zu vermeiden, bestand in der Anordnung von einem Darstellungs-RAM in einem festgeschalteten Framepuffer, der für die Zwecke der Darstellungsauffrischung verwendet wird und in der Gestattung eines nur begrenzten Zugriffes der CPU auf diesen Puffer. Dies findet oftmals statt über einen festgeschalteten seriellen, parallelen oder Direktspeicherzugriffs (DMA)-Kanal. Teure Systeme sehen einen Framepuffer mit einer festgeschalteten CPU vor, die für die Ausführung von Operationen lediglich bezüglich des Darstellungs-RAM verantwortlich ist. Typischerweise empfängt in solchen Systemen die festgeschaltete CPU Anweisungen von der Zentral-CPU bezüglich der auszuführenden Aufgaben.
Ein zweites Verfahren zur Erhöhung der Auflösung ohne Erhöhung der Speicher-Bandbreitenanforderungen zur Auffrischung einer Darstellung, bestand in dem Einschluß von überlappenden Darstellungen. Dies kann mit herkömmlichen Videomonitoren oder mit NTSC (National Television System Comitee)- Signalen zur Betrachtung mit herkömmlichen Heimfernsehern geschehen. Dies beinhaltet, typischerweise, die Verwendung von 2 Frames von Videoinformation zur Auffrischung der Darstellung. Einer der Frames ist das normale Darstellungsfeld und der zweite Frame ist ähnlich dem ersten, aber vertikal um eine Hälfte einer horizontalen Zeile verschoben. Auf diese Weise wird der Schirm mit 60 Hz im Normalmodus abgetastet, aber die Gesamt-Schirmfortschreibung geschieht mit 30 Hz. Dies führt oftmals zu bemängelbarem Flackern und stört den Benutzer. Eine Lösung für das Flackerproblem bestand in der Verwendung von Framepuffer-Techniken, um einen Abtastwandler zu bauen, der die geraden und ungeraden sichtbaren Frames in dem RAM speichert und diesen Speicher benutzt, um eine Darstellung mit einer höhere Bandbreite anzusteuern und dadurch eine Auffrischung der gesamten Darstellung mit einer Nennfrequenz von 60 Hz zu erzielen. Bei diesem Entwurfstyp ist der überlappende Ausgang des Zentralcomputers für gerade und ungerade Frames verschieden und kann daher als mit codierter Information versehen betrachtet werden, die anzeigt, welche Art von Darstellungsfeld fortgeschrieben wird, entweder das gerade oder das ungerade. Abtastwandler erhöhen überzeugend die vertikale Auflösung der Darstellung, erhöhen jedoch nicht die horizontale, temporäre oder Farb-Auflösung.
Framepuffer und Abtastwandler-Techniken beschränken die Verwendung eines Computer-Videoausgangsanschlusses auf ein einzelnes Gerät, und sie werten selten Bereiche der Computer-Ausgangsvideosignale aus, die keine nützlichen Daten enthalten, wie beispielsweise während der horizontalen und vertikalen Austastintervalle. Es ist möglich, Daten in diesen Bereichen für andere Zwecke zu codieren und ebenfalls Daten in dem Video-Ausgangssignal durch Modifizieren von Synchronisationssignalen zu codieren.
Die EP-A-0 092 973 offenbart die Verbesserung der Auflösung eines Videosignales durch Bildung zusätzlicher Abtastzeilen zwischen aufeinanderfolgenden Abtastzeilen durch Kombination, beispielsweise durch Interpolation von Videoattributen von benachbarten Abtastzeilen. Das sich ergebende Bild wird als ein überlappendes Bild ausgelesen, in welchem ursprünglich Daten in dem ersten Frame verwendet werden und interpolierte Abtastzeilen in dem zweiten Frame verwendet werden.
Es ist die Aufgabe der vorliegenden Erfindung, ein System und ein Verfahren zum Erzeugen von hochaufgelösten, horizontalen und vertikalen Video-Framedaten vorzugeben, das herkömmliche Computer-Videoausgangskanäle verwendet, die aufgebaut sind zur Ansteuerung von Darstellungen geringer Auflösung ohne Framepufferung.
Diese Aufgabe wird gelöst, durch den Gegenstand der Ansprüche 1 und 8.
Zusätzliche Ziele und Vorteile der Erfindung gehen aus der folgenden Beschreibung hervor und sind teilweise durch die Beschreibung auf der Hand liegend, oder können durch Ausübung der Erfindung in Erfahrung gebracht werden. Die Ziele und Vorteile der Erfindung können verwirklicht und erhalten werden mittels der Vorrichtungen und Kombinationen, wie sie in den angefügten Ansprüchen besonders herausgestellt werden.
Die beigefügten Zeichnungen, die eingeschlossen werden und einen Teil der Beschreibung bilden, veranschaulichen ein bevorzugtes Ausführungsbeispiel der Erfindung, und sie dienen zusammen mit der zuvor gegebenen allgemeinen Beschreibung und der nachstehend gegebenen detaillierten Beschreibung des bevorzugten Ausführungsbeispieles dazu, die Prinzipien der Erfindung zu erläutern.
Fig. 1 ist ein Blockdiagramm eines Video-Demultiplexers, der die Lehren der vorliegenden Erfindung beinhaltet;
Fig. 2 ist ein Zeittaktdiagramm, das die Austastung und die Video-Datenintervalle zeigt, die in einem NTSC-Videosignal verwendet werden;
Fig. 3 ist ein Zeittaktdiagramm, das die Austastintervalle, den Datenbereich und die Steuerbereiche zeigt, die als Eingang durch die vorliegende Erfindung verwendet werden;
Fig. 4 ist ein detailliertes Blockdiagramm des in Fig. 1 gezeigten Video-Demultiplexers;
Fig. 5 ist die linke Hälfte eines elektrischen, schematischen Diagramms, das die individuellen integrierten Schaltkreise der vorliegende Erfindung zeigt und das mit Fig. 6 kombiniert werden sollte, um ein komplettes Diagramm, zu bilden. Die schematischen Diagramme 5-10 stimmen mit dem Mentor Graphics DEA System zur Verwendung in Apollo-Computern überein.
Fig. 6 ist die rechte Hälfte eines elektrischen schematischen Diagramms, das die individuellen, integrierten Schaltkreise der vorliegenden Erfindung zeigt und mit Fig. 5 kombiniert werden sollte;
Fig. 7 zeigt die Ein/Ausgangs-Verbindungen des Schaltkreises der vorliegenden Erfindung;
Fig. 8 ist ein elektrisches, schematisches Diagramm, das die individuellen, integrierten Schaltkreise der Eingangsschieber 106 von Fig. 6 zeigt;
Fig. 9 ist ein elektrisches, schematisches Diagramm, das die individuellen, integrierten Schaltkreise des Adressenmultiplexers 166 von Fig. 7 zeigt;
Fig. 10 ist ein elektrisches, schematisches Diagramm, das die individuellen, integrierten Schaltkreise der Video-RAM's von Fig. 8 zeigt;
Fig. 11 ist ein elektrisches, schematisches Diagramm, das die individuellen, integrierten Schaltkreise des Ausgangsschiebers 460 von Fig. 8 zeigt.
Bezug sei nunmehr genommen in Einzelheiten auf das vorliegende, bevorzugte Ausführungsbeispiel der Erfindung, wie es in den beiliegenden Zeichnungen veranschaulicht ist.
Gemaß der vorliegenden Erfindung, umfaßt ein System zum Erzeugen hochaufgelöster Video-Darstellungsframes aus niedrig aufgelösten Computer-Video-Ausgangsframes Mittel zum Speichern einer Vielzahl von niedrig aufgelösten, horizontalen und vertikalen Computer-Video-Ausgangsframes auf. In einem bevorzugten Ausführungsbeispiel liefert ein Commodore Amiga Mikrocomputer vertikale Synchronisations (VSYNC), horizontale Synchronisations (HSYNC), rote, grüne, blaue und Intensitäts- (R, G, B, I) -signale. Diese Video-Ausgangsdaten sind in Frames von 512 Pixel · 200 Zeilen angeordnet, wobei jeder Frame ausreichend ist, ein Videobild mit geringer Auflösung zu bilden. Im Zusammenhang mit den ankommenden Videodaten, sind sowohl Pixel mit hoher als auch mit niedriger Auflösung verfügbar. Hochaufgelöste Pixel besitzen eine Länge von 10 ns. Niedrig aufgelöste Pixel besitzen eine Länge von 110 ns. Ausgangspixel mit hoher Auflösung besitzen eine Länge von 14 ns.
In weiterer Übereinstimmung mit der vorliegenden Erfindung umfaßt das System eine Einrichtung zur Erzeugung einer Vielzahl von hochaufgelösten, horizontalen und vertikalen Video-Ausgangsframes durch Kombination einer Vielzahl von niedrig aufgelösten Video-Ausgangsframes von dem Computer.
In einem bevorzugten Ausführungsbeispiel besteht, wie in Fig. 1 gezeigt, die Speichereinrichtung aus Datenschiebern und einem Eingangs-Adreßgenerator 10, welcher zeitweilig niedrig aufgelöste, horizontale und vertikale Video-Ausgangsframedaten von einem Zentralcomputer speichert und der dem Steuerblock 14 signalisiert, ob die Daten Steuerdaten oder Pixeldaten sind. Der Steuerblock 14 setzt sodann den Modus der Video-Demultiplexer Einrichtung 5 in irgendeinen von verschiedenen Moden, um die weiter unten erläutert werden, einschließlich eines Abtastwandlermodus mit geringer Auflösung und eines Erweiterungsmodus mit hoher Auflösung. Basierend auf der Modusinformation des Steuerblockes 14 ordnet der Eingangs-Adressgenerator 10 Adressen den eingehenden Daten für die Speicherung in den Doppelanschluß-RAM's 16 zu. Die Einrichtung zur Erzeugung des Videoausgangs für die "Video-Ausgangsschieber" und den Ausgangs-Adreßgenerator 18, die sowohl an den Doppelanschluß-RAM und den Steuerblock 14 angeschlossen sind, legt die Reihenfolge fest, in der Videodaten aus dem Doppelanschluß-RAM ausgelesen werden, so daß verschiedene niedrig aufgelöste Video-Eingangsframes miteinander verbunden werden können, um einen hochaufgelösten Ausgangsframe für eine Einrichtung vorzugeben, wie beispielsweise einen hochauflösenden Videomonitor. Wie nachstehend in näheren Einzelheiten erläutert wird, wird bei dem bevorzugten Ausführungsbeispiel die horizontale Auflösung erhöht durch die Kombination von zwei niedrig aufgelösten Video-Abtastzeilen, die nominell 512 Pixel lang sind, in einer Abtastzeile hoher Auflösung, die nominell 1024 Pixel lang ist. Die vertikale Auflösung wird erhöht von den nominell 200 Abtastzeilen eines niedrig aufgelösten Videoframes auf 800 hochaufgelöste Zeilen durch Verwendung von Pixeldaten auf der RED-Datenleitung von dem Computer als eine Abtastzeile, und die Pixeldaten von der GREEN-Datenleitung als eine zweite Abtastzeile. Somit enthalten alle 200 niedrig aufgelösten Abtastzeilen 400 Abtastzeilen von Video-Ausgangsdaten. Zwei volle Videoframes mit geringer Auflösung werden vertikal kombiniert, um 800 vertikale Zeilen zu erzeugen. Das bevorzugte Ausführungsbeispiel erfordert nominell vier niedrig aufgelöste Video-Eingangsframes, um einen hochaufgelösten Frame in dem Erweiterungsmodus zu erzeugen.
Der hochaufgelöste Video-Ausgangsframe besteht aus zwei niedrig aufgelösten Video-Eingangsframes, die Seite an Seite angeordnet sind und oberhalb von zwei weiteren niedrig aufgelösten Video-Eingangsframes, die Seite an Seite angeordnet sind.
Die detaillierte Arbeitsweise des bevorzugten Ausführungsbeispiels des Video-Demultiplexers 5 beim Kombinieren verschiedener niedrig aufgelöster Computer-Videoausgangsframes in einen einzigen hochaufgelösten Computer-Video-Ausgangsframe zur Verwendung durch eine hochauflösende Videodarstellung wird weiter unten in Einzelheiten beschrieben. Es versteht sich, daß die in Fig. 1 gezeigte Ausführungsform diejenige ist, die gegenwärtig bevorzugt wird und in keiner Weise die Erfindung beschränken soll. Steuersignale werden auf dem Video-Datenausgang durch den Zentralcomputer codiert, wobei aber Steuersignale ebenfalls in die Phasenbeziehung und Längen der horizontalen und vertikalen Synchronisationssignale codiert werden können, wobei dies immer noch mit dem erfinderischen Konzept der vorliegenden Erfindung übereinstimmt. Das System der vorliegenden Erfindung kann ebenfalls konfiguriert werden, um Transformationen bezüglich der Computer-Video-Ausgangsdaten auszuführen, was dem System gestattet, die Videodaten entweder als einfache Videodaten oder als irgendeine Information mit höherem Pegel zu interpretieren, der die Interpretation durch eine Empfangseinrichtung, wie beispielsweise einen Läserdrucker oder eine Audio-Ausgangseinrichtung erfordert.
Fig. 2 ist ein Videoframe-Zeitataktdiagramm das lose mit dem NTSC-Videostandard übereinstimmt. Jeder Frame besteht aus ungefähr 262,5 Abtastzeilen, wobei jede Abtastzeile ungefähr 63,5 us dauert. Die ersten 10 us einer jeden Abtastzeile bestehen aus der horizontalen Austastzeit. Video-Ausgangsdaten werden in den verbleibenden 44,7 us einer jeden Abtastzeile codiert, wie dies im Bereich 20 dargestellt ist. Die ersten 22 Abtastzeilen sind der vertikalen Austastung gewidmet und die verbleibenden 240 Abtastzeilen sind für Videodaten verfügbar. Fig. 3 zeigt, daß in dem bevorzugten Ausführungsbeispiel die ersten 8 Abtastzeilen in dem Steuerbereich 22 des Video-Datenbereichs 20 dem senden von Steuerinformation an dem Zentralcomputer zu dem System der vorliegenden Erfindung gewidmet sind. Die 8 festgeschalteten Abtastzeilen werden Steuerzeilen genannt.
Betrachtet man Fig. 4, so enthält der Datenschieber und der Eingangs-Adreßgenerator 10 von Fig. 1 einen 28 MHZ-Takt 102, einen Eingangs-Synchronisationsschaltkreis 104, einen Eingangsschieber 106, eine Eingangsverriegelung 108, einen Eingangsmultiplexer 110, eine Multiplexsteuerung 112, einen Strahlzähler 114, einen Eingangsklassifizierer 116 und einen Adreßgenerator 118.
Der 28 MHz-Takt 102 synchronisiert die Datenschieber und den Eingangs-Adreßgenerator 10 von Fig. 1 mit dem Zentralcomputer, welcher im bevorzugten Ausführungsbeispiel einen externen Synchronisationsanschluß besitzt. Das System der vorliegenden Erfindung kann ebenfalls mit Computern verwendet werden, die keine externen Synchronistaionsanschlüsse besitzen, indem ein Schaltkreis vorhanden ist, um die Synchronisationsinformation von den HSYNC- und VSYNC- und den Videodaten-Signalen herausziehen, die von dem Zentralcomputer kommen.
Der Eingangs-Synchronisationsschaltkreis 104 ist an die Zentralcomputer-Videoausgangssignale HSYN, VSYNC und R, G, B, I Signale angeschlossen und er ist ferner an den 28 MHz Takt 102 angeschlossen. Der Eingangs-Synchronisationsschaltkreis 104 gibt vier 3,5 MHz-Phasentasttsignale C30-C33 an den verbleibenden Eingangsabschnitt vor. Diese Signale sind mit HSYNC und den Computer-Pixeldaten phasensynchronisiert. Dieser Takt ist freilaufend bis HSYNC bestätigt ist. Zu diesem Zeitpunkt läuft die Legik einen vollen Zyklus mit HSV auf der Leitung 128 bestätigt und wartet sodann, bis HSYNC nicht bestätigt ist. An dieser Stelle nimmt der 4-Phasentakt das Zählen auf und wird daher mit HSYNC auf ein Pixel synchronisiert. Der Eingangs-Synchronisationsschaltkreis meldet ebenfalls einen schnellen 14 MHz-Schiebertakt FS auf der Leitung 126, der konstant gegen die einkommenden Videodaten geprüft wird, um sicherzustellen, daß die mit diesem Takt betriebenen Schieberegister immer gültige Daten verschieben.
Die Funktionen des Eingangs-Synchronisationsschaltkreises 104 werden durch integrierte Schaltkreise U1, U2 und U15 von Fig. 5 und einen Teil von U7 in Fig. 6 ausgeführt. Der Schaltkreis U1 ist eine Standard- 8 Bit- Verriegelung (flankengetriggert) mit der Teilenummer 74F374. Der Schaltkreis U2 ist eine programmierbare Logikanordnung (PAL) der Firma Monolithic Memories mit der Teilenummer 20R8A, die gemäß dem CUPL-Quellencode konfiguriert ist, wie er im Anhang A präsentiert wird. CUPL ist ein Kompiler für eine programmierbare Legik, die durch die Firma Assisted Technologies Inc. verkauft wird und die allgemein auf den Seiten 11-29 bis 11-37 des PAL/PLE Device Programmable Legic Array Handbook, 5. Ausg., erhältlich von Monolithic Memories Inc. beschrieben ist. Der intergrierte Schaltkreis U7 ist ein PAL-Schaltkreis des Typs 20X10, der Firma Monolithic Memories und gemäß dem CUPL-Quellencode konfiguriert, der in Anhang F präsentiert wird, und der Schaltkreis U15 ist ein Quad-NAND-Gatter mit zwei Eingängen das unter der Standard-Teilenummer 74F00 erhältlich ist.
Der Strahlzähler 114 empfängt ein vertikales Synchronisations-Gültigkeitssignal VSV auf der Leitung 130, ein horizontales Synchronisations-Gültigkeitssignal HSV auf der Leitung 128 und einen Eingangs-Video-Teiltakt auf C33. Der Schaltkreis 114 besteht aus einem Horizontal- und einem Vertikal-Zähler, der synchron mit Eingangs-Videodaten bei jedem Frame zählt. Der Horizontal-Zähler repräsentiert den laufenden Teilblock von Pixeln, die von dem Zentralcomputer kommen. Der Vertikal-Zähler repräsentiert die laufende Zeile des empfangenen Videos. Die Ausgänge des Schaltkreises 114 bestehen aus einer horizontalen Strahlposition HPOS auf dem Bus 132, bestehend aus 8 Bit und der laufenden Video-Eingangszeile VPOS auf dem Bus 134, bestehend aus 9 Datenbits.
Der Strahlzähler 114 besteht aus integrierten Schaltkreisen U5 und U6 von Fig. 5. Der Schaltkreis US ist vom Typ 20X10 PAL der Firma Monolithic Memories und ist gemäß dem CUPL-Quellencode von Anhang D konfiguriert. Der Schaltkreis U6 ist vom Typ 20X10 PAL der Firma Monolithic Memories und gemäß dem CUPL-Quellencode von Anhang E konfiguriert.
Der Eingangs-Klassifizierer 116 empfängt ein schnelles Schiebertaktsignal FS auf der Leitung 126, ein horizontales Synchronisationsgültigkeitssignal HSV auf der Leitung 128, ein vertikales Synchronisations-Gültigkeitssignal VSV auf der Leitung 130 und ein zwei Bit-Kartenadreßsignal auf dem Bus 136. Die Kartenadresse auf dem Bus 136 zeigt die Position eines Schalters an, der festlegt, auf welcher von 8 Steuerleitungen von Fig. 3 das System seine codierten Steuerdaten empfangen wird. Im bevorzugten Ausführungsbeispiel gestattet dies den Anschluß von bis zu 8 Video-Demultiplexern an einen Computer-Video-Ausgangsanschluß und die unabhängige Steuerung von bis zu 8 getrennten Geräten. Andere Steuersignal-Codierschemen, die durch das bevorzugte Ausführungsbeispiel nicht ausgewertet werden, würden erlauben, zusätzliche Video-Demultiplexer an einen einzigen Computer-Video-Ausgangsanschluß anzuschließen. Der Eingangs- Klassifizierer 116 erzeugt verschiedene Ausgangssignale basierend auf der Position des Eingangsstrahles. Diese Signale bestehen aus dem Steuerzeilen-Bereichssignal CLNS auf der Leitung 138, welches während der gesamten Zeit bestätigt ist, wo sich der Videostrahl in dem Steuerzeilenbereich befindet und basiert auf den 9 Bit VPOS-Signalen auf dem Bus 134. "Mein Steuerleitungssignal" MYCTL auf der Leitung 140 ist während der Gesamtheit von einer der Steuerleitungen bestätigt, die zu diesem Gerät gehören. Die zugehörige Steuerleitung wird durch das Signal auf dem 3 Bit-Kartenadreßbus 136 definiert, welches über einen Handschalter einschaltbar ist. Das Schiebetaktsignal für die Eingangsschieber SCLK auf der Leitung 146 ist der Takt zu den Eingangsschiebern während MYCTL und wird sehr langsam angesteuert und taktet jedes Mal bei 128 Pixeln, so daß, wenn LCD, wie weiter unten erläutert, bestätigt ist, die Eingangsschieber 106 Daten von 16 Bit von Videodaten von den Steuerleitungen enthalten, die als Steuerbits definiert sind. Wenn Video-Darstellungsdaten im Gegensatz zu Steuerdaten empfangen werden, läuft SCLK mit 14 oder 7 MHz in Abhängigkeit von dem laufenden Modus des Video-Demultiplexers. Der Empfang von normalen Videodaten anstelle von Steuerdaten wird signalisiert, wenn CLNS nicht bestätigt ist. Das Verriegelungs-Steuerdatensignal LCD auf der Leitung 142 ist ein Signal welches einmal pro Video-Eingangsframe bestätigt ist, wenn die Steuerinformation für diese Karte in den Schieberegistern 106 ist und basiert auf dem Status von MYCTL und HPOS. Das Gültigkeits-Schiebedatensignal VSD auf der Leitung 148 ist ein bestätigtes Signal um dem Schiedsrichterschaltkreis 162 (später erläutert) mitzuteilen, daß die Eingangs-Schieberegister 106 laufend mit Daten gefüllt sind, welche in den Framepuffer 168 geschrieben werden sollten. Das Frame-Überlappungs-Feststellsignal IFM auf der Leitung 144 wird durch den Eingangs-Klassifizierer 116 ein mal pro Frame hin- und hergeschaltet. Darstellungen im überlappenden Modus besitzen eine unterschiedliche Phasenbeziehung zwischen VSYNC-Umschaltungen und HPOS gegenüber normalen Frames. Wenn ein überlappender Frame durch den Schaltkreis 116 festgestellt wird, so wird dieses Signal zwangsweise auf 1 gesetzt; andernfalls schaltet dieses Signal einmal pro Frame hin und her. Der Phasenwechsel-Zeilen-Systemeingang wird auf einer Leitung des Modenbusses 150 angezeigt, wenn er durch den Schaltkreis 116 festgestellt wird. Phasenwechsel-Zeilenmoduseingang ist im wesentlichen identisch mit dem NTSC-Eingang mit der Ausnahme, daß der Phasenwechsel-Zeilenmoduseingang mehr Videozeilen besitzt. Das Phasenwechsel-Zeilensignal auf dem Modenbus 150 zeigt an, ob das Videosignal durch einen Phasenwechselzeile oder durch NTSC dargestellt wird.
Der Eingangs-Klassifizierer besteht aus Teilen von Schaltkreisen U5, U6 und U7 in Fig, 7, die alle zuvor beschrieben wurden.
Eingangsschieber 6 empfangen R, G, B, I von dem Zentralcomputer-Video-Ausgangsanschluß und das Signal SCLK auf der Leitung 146 von dem Eingangs-Klassifizierer 116, und sie geben Ausgangsdaten mit 16 Bit auf dem Bus 192 vor. Der Eingangsschieber 106 besteht aus 4 Schieberegistern aus seriellem Eingang und parallelem Ausgang ist jeweils 4 Bit, wobei die Signale R, G, B und I, die Eingänge zu den entsprechenden Schieberegistern bilden. Alle Schieberegister werden durch SCLK auf der Leitung 146 getaktet. SCLK läuft typischerweise mit der erwarteten Pixelfrequenz, wodurch der Schieber veranlaßt wird, Daten einmal pro Pixelzeit zu verschieben. Wenn eine Steuerzeile empfangen wird anstelle einer Video-Datenzeile, kann SCLK langsamer laufen und den Schiebern gestatten, den vollen Moduseingang für die Steuerverriegelung 160 aufzubauen, so daß die Daten auf Gültigkeit geprüft werden können, bevor sie tatsächlich in der Steuerverriegelung 160 verriegelt werden, wie dies weiter unten erläutert wird.
Der Eingangsschieber 106 besteht aus integrierten Schaltkreisen U70 und U71 von Fig. 8. U0 und U71 sind 8 Bit-Verriegelungen (Flankengetriggert) mit der Standard-Teilenummer 74F374.
Die Eingangsverriegelung 108 empfängt den SHIFTDATA- Ausgang mit 16 Bit auf dem Bus 192 von dem Eingangsschieber 106 und ein Verriegelungstaktsignal LATCHCLK auf der Leitung C33, welches der Verriegelung des Schieberegisterausganges dient und sie speichert dieses, bis ein weiteres Signal LTCHCLK auf der Leitung C33 auftritt. Das Signal C33 tritt einmal pro 3,58 MHz pro Zyklus auf, so daß Daten, die von der Eingangsverriegelung 108 kommen, über den gesamten Zyklus gültig sind. Die Eingangsverriegelung 108 liefert einen Ausgang LATCHDATA mit 16 Bit auf dem Bus 194.
Die Eingangsverriegelung 108 besteht aus integrierten Schaltkreisen U72 und U73 von Fig. 8. Die Schaltkreise U72 und U73 sind 8 Bit-Verriegelungen (Flankengetriggert) mit der Standard-Teilenummer 7F4374.
Eine Steuerleitung des Videoausganges von dm Zentralcomputer besteht aus 4 Datenbereichen mit einem jeweils für jede Zeile R, G, B und I, die jeweils 4 Bit umfaßt. Jedes der 4 Bit besteht aus 128 hochauflösenden Pixeln, die alle die gleiche Farbe besitzen. Die Bereiche sind linksbündig auf den Schirm ausgerichtet. Die laufende, durch das System dargestellte Farbe, in jedem dieser Bereiche, wird durch die system-Software des Zentralcomputers festgelegt und wird als Steuerinformation verriegelt und interpretiert. Die Bits und ihr Ort auf jeder der Video-Eingangsdatenleitungen sind unten dargestellt. Tabelle 1 Pixel Position (hohe Auflösung) Farbe rot grün blau intens. ÜBERLAPPEND ERWEITERN
Die Darstellungs-Steuerbits DPL0 und DPL1 sind die Darstellungs-Freigabebits für die zwei getrennten Video-Frameebenen mit hoher Auflösung, die durch das vorliegende Ausführungsbeispiel dargestellt werden können. Die Doppelanschluß-RAMs 16 von Fig. 1 sind in der Lage, verschiedene Videoframes mit geringer Auflösung von dem Zentralcomputer zu speichern, die durch Video-Ausgangsschieber und den Adressengenerator 18 entweder als eine oder als zwei Videoausgangs-Frameebenen mit hoher Auflösung dargestellt werden können. Die zwei Kombinationen von DPL0 und DPL1 und ihre sich ergebenden Darstellungsmoden, sind in der unteren Tabelle gezeigt. Tabelle 2 Schirm leer Darstellungsebene 0 in voller Intensität Darstellungsebene 1 in voller Intensität Darstellungsebene 1 und Ebene 0 in 4 Pegel-Darstellung. Die Ebene 1 ist die signifikanteste Ebene.
In dem bevorzugten Ausführungsbeispiel können zwei volle Video-Ausgangsframes mit hoher Auflösung (Ebene 0 und 1) in dem Framepuffer 168 gespeichert werden. Speicherplatz kann vorgesehen sein, um zusätzliche Ebenen in den Ausführungsbeispielen zu speichern, die dieses erfinderische Konzept verwenden. Das Signal LESS16 von der obigen Tabelle 1 ist der 1008 Pixel-Hinweis. Das Setzen dieses Hinweises veranlaßt das Video-Demultiplexersystem nun 1008 Pixel im Erweiterungsmodus anstelle von 1024 Pixeln und 692 Pixeln in dem Abtast-Wandlermodus darzustellen. Der Modus mit 1008 Pixel pro Abtastzeile ist notwendig für die Kompatibilität mit dem Zentralcomputer des vorliegenden Ausführungsbeispieles. Die Bits ENP1 und ENP0 von Tab. 1 steuern die Ebenen, in die Steuerdaten eingeschrieben werden.
Wenn beide 0 sind, so tritt während dieses Frames das Schreiben einer Darstellung nicht auf. Wenn nur eines besetzt ist, so tritt das Schreiben der Darstellung nur bezüglich einer Ebene auf. Wenn beide besetzt sind, so tritt das Schreiben der Darstellung in beiden Ebenen auf. Falls besetzt, so versetzt das Erweiterungs-Bit von Tabelle 1 den Video-Demultiplexer in den Erweiterungsmodus und, falls gelöscht, geht der Video-Demultiplexer in den Abtastwandlermodus. Das Überlappungs-Bit von Tabelle 1 gestattet im gesetzten Fall die Fortschreibung der Darstellung in einer überlappenden Weise, im Gegensatz zu einer Blocklösung, wo die obere Hälfte bei einem Frame fortgeschrieben wird und die untere Hälfte bei dem zweiten Frame fortgeschrieben wird. Die Bits FN0, FN1 und FN2 zeigen die laufend geschriebene Framenummer durch den Zentralcomputer an und sie steuern die Adresse innerhalb des Framepuffers 168 in Fig. 4, in die die laufenden Eingangs-Framedaten einzuschreiben sind. FN0 ist die Feldnummer, welche der vertikalen Position des Feldes entspricht, und FN1 und FN2 entsprechen der horizontalen Darstellungsposition des Feldes. Im Erweiterungsmodus, wenn das Bit F6-4 auf 0 gesetzt ist, erwartet der Video-Demultiplexer 512 Pixel mit hoher Auflösung pro Abtastzeile, basierend auf der Framenummer. Wenn das Bit F6-4 gesetzt ist, so erwartet der Video-Demultiplexer 338 Pixel mit geringer Auflösung pro Abtastzeile. Wenn im Abtast-Wandlermodus das Überlappungs-Bit von Tabelle 1 besetzt ist und das F6-4 ebenfalls besetzt ist, ignoriert der Video-Demultiplexer den in FN0 geschriebenen Wert und verwendet einen hin-und hergeschalteten Wert von FN0. Dies gestattet dem Video-Demultiplexer die korrekte Auflösung von Video-Ausgangssignale. Das WTB (schreiben pro Bit) Modusbit ist normalerweise 0. Wenn es gesetzt ist, gestattet es der Karte die Möglichkeit des Schreibens pro Bit. In dem Schreiben pro Bit-Modus führen die RG-Bits Daten und die BI-Bits die Schreibmaske, die durch die DRAM's in dem Framepuffer 168 verwendet werden. Diese Maske ist bestätigt, wenn sie den niedrigen Pegel aufweist. Eine 0 in dem BI-Bit gestattet das Schreiben von RG-Daten und eine 1 in dem BI-Bit sperrt das Schreiben. Die mit - 0 - und - 1 - in Tabelle 1 angezeigten Bits müssen in den dargestellten Werten präsentiert werden, um dem Video-Demultiplexer mitzuteilen, daß Steuerinformation auf der Steuerleitung vorliegt und um eine zukünftige Erweiterung zu gestatten.
Der Multiplexer-Steuerschaltkreis 112 steuert den Betrieb des Eingangs-Multiplexers 110 und er empfängt als ein Eingang ein Schreiben pro Bit-Modus-Freigabesignal auf dem Modenbus 150 von dem Eingangs-Klassifizierer 116; ein Signal CLNS auf der Leitung 138; und ein Verriegelungs-Taktsignal auf der Leitung C33. Der Schaltkreis 112 erzeugt die Signale MUXSEL auf Leitung 196 und MUXEN auf der Leitung 198. Während eines Signales CLNS auf der Leitung 138 ist das Multiplexer-Freigabesignal MUXEN auf der Leitung 198 bestätigt und lenkt den Zustand des Multiplexers 110 in einen solchen, daß die Steuerverriegelung 160 Eingangsdaten auf dem Bs 200 mit 16 Bit empfängt. Wenn der Schreibe pro Bit-Modus auf der Leitung 150 freigegeben ist, veranlaßt das Signal MUXEN auf der Leitung 198 den Eingangs-Multiplexer 110 zur Ausgabe von Videodaten oder Maskendaten an den Framepuffer 168. Während des Schreibens von normalen Daten, wenn WPB auf der Leitung 150 nicht bestätigt ist, ist die MUXEN-Leitung 198 während des Schreibmaskenteiles des Framepuffer-Zyklus gesperrt. Dies veranlaßt, daß die dem Framepuffer präsentierte Maske in allen Stellen den Wert 1 aufweist, d. h., sie gestattet das Schreiben aller Bits. Es sei vermerkt, daß es nicht immer notwendig ist, Schreiben pro Bit-Zyklen mit dem Framepuffer zu verwenden, aber dies ist leichter als 2 Arten von Schreib-Zykluszeiten für den Framepuffer, basierend auf WPB, zu erzeugen.
Der Multiplexer-Steuerschaltkreis 112 besteht aus dem integrierten Schaltkreis U17 von Fig. 5. Der Schaltkreis U17 ist vom Typ 20L8A PAL der Firma Monolithic Memories und er ist gemäß dem CUPL Quellencode des Anhanges L konfiguriert.
Der Eingangsmultiplexer 110 empfängt LATCHDATA-Signale auf dem 16 Bit Bus 194, MUXEL-Signale auf der Leitung 196 und MUXEN auf der Leitung 198. Der Schaltkreis 110 gibt die verriegelten Daten R, G, B, I von der Eingangsverriegelung 108 zu dem 16-Bit RAMDATA-Bus 200 aus. Der Schreiben pro Bit-Modus erfordert, daß Daten, die zu dem Framepuffer geführt werden, einen Wert besitzen, nämlich die Schreibmaske während eines Teiles des Speicherzyklus und einen anderen Wert, nämlich die tatsächlichen Videodaten zu einem anderen Zeitpunkt. Dies wird erzielt, indem der Eingagsmultiplexer 110 durch die Signale MUXSEL auf der Leitung 196 und MUXEN auf der Leitung 198 gesteuert wird.
Der Eingangsmultiplexer 110 besteht aus integrierten Schaltkreisen U74-U77 in Fig. 8. Die Schaltkreise U74-U77 sind Quad 2 Eingangsmultiplexer mit Freigabeeingang, die unter der Standard-Teilnummer 74F158 erhältlich sind.
Der Steuerblock 14 von Fig. 1 besteht aus der Steuerverriegelung 160 in Fig. 4, welche empfängt RAMDATA auf dem 16 Bit-Bus 200; ein Signal MYCTL auf der Leitung 140, das anzeigt, daß die Steuerdaten, die empfangen werden, Steuerdaten für diesen Multiplexer sind, die durch den 3-Bit-Karten-Mressbus 136 geschaltet sind; ein Signal CLNS auf der Leitung 138, das anzeigt, daß das Steuerleitungssignal empfangen worden ist; ein Verriegelungssteuerdatensignal LCD auf der Leitung 142; und ein Überlappungsframe-Feststellsignal IFM auf der Leitung 144. Die Steuerverriegelung 160 gibt Modussignale an den Rest des Systemes auf dem Modenbus 150 aus und besteht aus einer Verriegelung, die den laufenden Betriebsmodus des Video-Demultiplexers enthält. Wenn CLNS auf der Leitung 138 gültig ist, prüft die Verriegelung 160 die Eingangsdaten auf der Leitung 200, um zu überprüfen, ob es Steuerdaten anstelle von Hintergrunddaten sind. Farbdaten bestehen aus sich nicht verändernden Werten. Wenn in Tabelle 1 die Bits in der Intensitätszeile von 1 zu 0 sich zurückverändern, so signalisiert dies der Steuerverriegelung 16, daß Steuerdaten anstelle von Hintergrund-Farbdaten empfangen werden. Wenn MYCNTRL auf der Leitung 140 gültig ist, so wird LCD einmal pro Frame bestätigt, wenn Steuerinformation sich in den Eingangs-Registern 106 befindet und die Verriegelung 160 verriegelt die Daten, wenn sie gültig sind, und andernfalls ignoriert die Verriegelung 160 die eingehenden Daten und stellt einen Fehlerzustand fest. Wenn CLNS auf der Leitung 138 ungültig wird und keine Steuerdaten auf irgendeiner Steuerleitung während des Frames festgestellt werden, so nimmt die Steuerverriegelung 160 Fehlerwerte für den Abtast-Umwandlungsmodus mit geringer Auflösung an. Wenn Steuerdaten festgestellt wurden, jedoch nicht für diese Karte, wie sie durch das Kartenadreßsignal auf dem Bus 136 ausgewählt wurde, so wird die Verriegelung 160 einen geeigneten Modus annehmen, um Daten in der gleichen Weise darzustellen und die Daten nicht während des Eingangsfeldes zu modifizieren. Wenn IFM festgestellt wird, so werden Fehlerzustände leicht modifiziert, so daß Überlappungsdarstellungen während des Abtast-Wandlermodus unterstützt werden. Die durch die Steuerverriegelung 160 eingestellten Moden umfassen:
(a) ERWEITERUNG - zeigt an, daß sich das System im Erweiterungsmodus in der horizontalen Dimension befindet. Wenn gesetzt, so stellt das System nominal 1024 Pixel horizontal dar und erfordert wenigstens 2 Frames von Eingangsdaten um irgendeine vorgegeben Zeile aufzubauen. Wenn der ERWEITERUNG-Modus gelöscht ist, was dem Nichterfüllungszustand entspricht, so stellt das System 704 Pixel mit einer unterschiedlichen Frequenz dar, die durch den Takt-Auswahlschaltkreis 174 eingestellt wird, der weiter unten erläutert wird, so daß die Zeilenzeit konstant bleibt und eine horizontale Zeile darstellt. In diesem Fall wird irgendeine vorgegebene Eingangszeile verwendet, um eine ganze Ausgangszeile zu erzeugen.
(b) ÜBERLAPPUNG - zwei Durchläufe des Systems sind erforderlich, um eine vorgegebene vertikale Zeile auf der Darstellung aufzubauen. Wenn dieser Modus gesetzt ist, was dem Nichterfüllungszustand entspricht, so werden die zwei Durchläufe in einer überlappenden Weise ausgeführt. Wenn dieser Modus gelöscht ist, so schreibt ein Durchlauf die obere Hälfte und ein anderer Durchlauf schreibt die untere Hälfte.
(c) Less16 - der Hinweis tastet einfach die letzten 16 Pixel auf einer Zeile aus. Dies geschieht, um Probleme mit alter Hardware des Zentralcomputers in dem bevorzugten Ausführungsbeispiel zu lösen, die nur 1008 Pixel pro Zeile, aber keine 1024 Pixel pro Zeile handhaben konnte.
(d) DPL0, DPL1 - diese Signale legen fest, wie die zwei hochauflösenden Ebenen in dem Framepuffer 168 fortzuschreiben sind, wie dies in der darunter stehenden Tabelle 2 angezeigt ist.
(e) ENP0, ENP1 - gibt die Schreibebene 0 und 1 entsprechend frei.
(f) WPB - dieser Hinweis gibt die Möglichkeit des Schreibens pro Bit des Video-Demultiplexers frei. Dieser verwendet die Möglichkeiten des Schreibens pro Bit der DRAM-Schaltkreise, und gestattet eine Veränderung nur von ausgewählten Pixeln, während die darumliegenden Pixel unverändert bleiben. Dies erlaubt das Schreiben in ausgewählten Teilen des hochauflösenden Ausgangschirmes für Anwendungen wie beispielsweise das Blättern oder die Animation. Die Hinweise WPB, ENP0, ENP1 legen fest, wie ein Bereich, der durch F6-4 ÜBERLAPPUNG UND FN2-FN0 ausgewählt wird, zu schreiben ist. Tabelle 5 Nichts wird geschrieben RG auf Ebene 0 gerichtet RG auf Ebene 1 gerichtet RG auf Ebene 1 gerichtet, BI auf Ebene 0 gerichtet Nichts wird geschrieben Schreiben pro Bit zur Ebene 0 Schreiben pro Bit zur Ebene 1 Schreiben pro Bit, gleiche Daten in beiden Ebenen
Im Schreiben pro Bit-Modus ist es möglich, selektiv individuelle Bits in die Bitkarte in dem Framepuffer 168 zu schreiben. In diesem Fall führen die Leitungen R und G die Daten, die in den Zielbereich einzuschreiben sind, und B und I führen die Schreib- Freigabemaske. Wenn die Maske den Wert 0 aufweist, so erfolgt kein Schreiben, und wenn die Maske den Wert 1 aufweist, so werden Daten eingeschrieben. Erneut gelten hier R und B für die geraden Zeilen, und G und I für die ungeraden Zeilen.
(g) F6-4 - dieser Modus verändert die Art und Weise, in der Information in den Framepuffer 168 geschrieben wird, und er definiert, ob irgendeine vorgegebene horizontale Zeile in dem Framepuffer in 3 Durchläufen mit Eingangspixeln niedriger Auflösung zu schreiben ist, oder in zwei Durchläufen von den Eingangspixeln mit hoher Auflösung. Falls gelöscht, wird die Darstellung in 4 aneinandergrenzende Bereiche zerlegt, welche fortgeschrieben werden durch Abtastung von 512 Pixeln pro Zeile in einem Modus mit hoher Auflösung. In diesem Fall wird der Wert zu FN2-FN0 in Tabelle 1 durchgereicht, und die Bereiche werden wie folgt beziffert: Tabelle 3 Spalten (Pixel) Wörter Zeilen
Falls gesetzt, wird die Darstellung in 6 aneinandergrenzende Bereich aufgeteilt, welche fortgeschrieben werden durch Überscannen einer Darstellung mit niedriger Auflösung von 352 Pixeln mit niedriger Auflösung. In diesem Fall werden die Werte durchgereicht zu FN2-FN0 von Tabelle 1 und die Bereiche werden wir folgt numeriert: Tabelle 4 Spalten (Wörter) Zeilen
Jeder Bereich besitzt eine Breite von 352 Pixeln mal einer Größe von 200 Zeilenpaaren. Es sei vermerkt, daß zwischen benachbarten horizontalen Bereichen eine Überlappung von einem Wort besteht.
Somit legen F6-4 und FN2-FN0 den Zielbereich des Schirmes fest, in den eingeschrieben werden kann. Es sei vermerkt, daß, wenn ÜBERLAPPUNG gesetzt ist, FN0 festlegt, welche Zeilenpaare fortzuschreiben sind (gerade oder ungerade). Ebenso sei vermerkt, daß wenn ÜBERLAPPUNG gesetzt ist und ERWEITERUNG den Wert 0 aufweist, F6-4 dann benutzt werden kann, um den Video-Demultiplexer zu veranlassen, automatisch das geeignete Fn0 aufzugreifen.
(h) F2, F1, F0 - diese Signale zeigen für eine vorgegebene Einstellung von F6-4 und ÜBERLAPPUNG an, welcher Bereich des Framepuffers 168 während dieses Frames zu beschreiben ist.
Die Steuerverriegelung 160 besteht aus integrierten Schaltkreisen U3 und U4 von Fig. 5. Die Schaltkreise U3 und U4 sind Standardelemente 20X8 PAL's der Firma Monolithic Memories. Der Schaltkreis U3 und U4 ist gemäß dem CUPL-Quellencode von Anhang B konfiguriert und der Schaltkreis U4 ist gemäß dem CUPL-Quellencode von Anhang C konfiguriert.
Der Adreßgenerator 118 empfängt ein VSV Signal auf der Leitung 128, ein HSV Signal auf der Leitung 130 und ein VSD Signal auf der Leitung 148. Der Schaltkreis 118 besteht aus zwei Zählern, welche die Adresse bilden, um einkommende Videodaten in dem Framepuffer 168 zu speichern. Ein Zähler bildet horizontale Adressen und der andere Zähler bildet vertikale Adressen. Basierend auf vertikalen und horizontalen Synchronisations-Gültigkeitssignalen VSV und HSV und darauf, ob gültige Daten vorliegen, wie dies durch VSD auf der Leitung 148 signalisiert wird, bildet der Schaltkreis 118 eine Adresse, an der die gültigen Video-Eingangsdaten in dem Framepuffer 168 gespeichert werden müssen. Diese Adresse ist eine Funktion davon, wo die laufenden Daten in den Frame mit niedriger Auflösung passen, die durch den Zentralcomputer-Videoausgangsanschluß gesendet werden und ferner eine Funktion von dem Modus, der durch die Steuerverriegelung 160 auf dem Bus 150 verriegelt ist. Aufgrund der spezifischen, später noch zu erläuternden Organisation des Framepuffer 168, wird das Signal INSEL auf der Leitung 202 benutzt, um die geeigneten DRAM-Chips innerhalb des Framepuffers 168, basierend auf der laufenden empfangenen Eingangszeile auszuwählen. Durch den Schaltkreis 118 erzeugte Eingangsadressen werden zu dem Adressenmultiplexer 116 auf den 16 Bit-INADDR-Bus 204 gesendet.
Der Adressengenerator 118 besteht aus integrierten Schaltkreisen U12 und U13 von Fig. 6. Die Schaltkreise U12 und U13 sind Standardelemente 210 PAL, der Firma Monolithic Memories. Der Schaltkreis U12 ist gemäß dem CUPL-Quellencode von Anhang J konfiguriert und der Schaltkreis U13 ist gemäß dem CUPL-Quellencode von Anhang K konfiguriert.
Die Doppelanschluß-RAM'S 16 von Fig. 1 umfassen den Adressenmultiplexer 166, den Framepuffer 168, den RAM-Schiedsrichterschaltkreis 162 und den Zeittaktgenerator 164. Der RAM-Schiedsrichterschaltkreis 162 löst Konflikte, die sich aus dem Erfordernis der Datenschieber und des Eingangs-Adreßgenerators 10 ergeben, um Video-Bilddaten auf dem RAM-Datenbus 200 zu dem Framepuffer 168 zu senden, wie dies durch VSD auf der Leitung 148 von Fig. 4 signalisiert wird, und von dem Erfordernis der Video-Ausgangsschieber und des Ausgangs-Adreßgenerator 180, serielle Anschlüsse der in dem Framepuffer 168 benutzten DRAM's zu besitzen, die mit Ausgangsdaten für die Ausgangsdarstellung geladen werden, wie dies durch die RQ-Leitung 206 durch den Ausgangs-Adreßgenerator 180 signalisiert wird. Um die Schieberegister in den DRAM's des Video-Schieberegisters, die in dem Framepuffer 180 verwendet werden, zu laden, muß der Ausgangs-Darstellungsteil des Video-Demultiplexers 5 fordern, daß der Daten-Eingangsteil des Video-Demultiplexers 5 einen Schieberegister-Ladezyklus an dem RAM-Anschluß der DRAM's des Schieberegisters ausführt. Die Datenschieber und der Eingangs-Adressgenerator 10 von Fig. 1 und die Video-Ausgangsschieber und der Ausgangs-Adreßgenerator 18 von Fig. 1 arbeiten asynchron. Die Synchronisation wird verwirklicht über 2 entsprechende Leitungsbestätigungen auf den RQ und ACK-Leitungen 206 und 208. RQ ist bestätigt, wenn der Ausgangs-Adreßgenerator 108 eine Anforderung ausgibt. ACK ist bestätigt auf der Leitung 208, wenn der RAM-Schiedsrichterschaltkreis 162 die Anforderung nach ihrer Behandlung bestätigt. Beim Beginn des Register-Ladezyklus sind, wenn keine Übertragung gefordert wird und keine in der jüngsten Zeit aufgetreten ist, weder RQ noch ACK auf den Leitungen 206 und 208 bestätigt. Wenn der Ausgangsabschnitt das Laden eines Schieberegister-DRAM anfordert, setzt er die Adresseninformation auf die Bits 8-15 des XADDR-Busses 210. All diese Information ist die in den Schieberegister-DRAM zu ladende Adresse und der Rest der Information ist die Chip-Auswahlinformation, um auf einen spezifischen DRAM zuzugreifen. Zu diesem Zeitpunkt bestätigt der Ausgangs-Adreßgenerator 180 RQ auf der Leitung 206. Die Information auf der XADDR-Leitung 210 muß als gültig aufrechterhalten werden, während RQ auf der Leitung 206 bestätigt wird. Wenn der Schiedsrichterschaltkreis 162 die RQ-Leitung 206 auf den niedrigen Pegel gehen sieht, führt er, sobald es ihm als geeignet erscheint, den angeforderten Daten-Übertragungszyklus aus und bestätigt sodann ACK auf der Leitung 208. Wenn der Ausgangs-Adreßgenerator 180 ACK auf der Leitung 208 bestätigt sieht, so nimmt er an, daß die Datenübertragung ausgeführt worden ist, und macht das Signal RQ auf der Leitung 206 ungültig. Wenn der Schiedsrichterschaltkreis 162 RQ auf der Leitung 206 als ungültig sieht, so macht er ACK auf der Leitung 208 ungültig. Dies vervollständigt den DRAM-Ladezyklus. In der Zeitperiode, in der RQ auf der Leitung 206 bestätigt ist und ACK auf der Leitung 208 nicht bestätigt ist, werden die Signale XADDR auf der Leitung 210 und XSEL auf der Leitung 212, was nachstehend noch zu erläutern ist, garantiert stabil gehalten durch den Ausgangs-Adreßgenerator 180, so daß der Eingangsabschnitt die Daten-Übertragungsoperation synchron mit dem Ausgangs-Adreßgenerator 180 ausführen kann, obgleich beide Abschnitte des Video-Demultiplexers mit getrennten Taktsignalen betrieben werden. Der RAM-Schiedsrichterschaltkreis 162 beobachtet ebenfalls VSD auf der Leitung 148 sowie RQ, um festzustellen auf einer Zyklus pro Zyklus-Basis welche Art von drei Zyklen an dem RAM-Anschluß des Framepuffers 168 ablaufen sollten. Diese Zyklen sind in der Reihenfolge ihrer Priorität 1) Schreiben von Eingangsdaten in die DRAM's wie durch VSD signalisiert, welches anzeigt, wenn der Eingangsschieber 106 mit Daten voll ist, die geschrieben werden sollen 2), Datenübertragung für den Ausgangsabschnitt wie zuvor erläutert und 3) ein Auffrischzyklus. Der RAM-Schiedsrichterschaltkreis 162 bestätigt XFER auf der Leitung 214, um dem Zeittaktgenerator 164 und dem Adressenmultiplexer 166 anzuzeigen, daß eine Übertragung ausgeführt wird und er bestätigt ein Schreibsignal auf der Leitung 216, um dem Zeittaktgenerator 164 anzuzeigen, daß sich ein Schreibvorgang in Arbeit befindet. Ein SCHREIB-Signal auf der Leitung 216 ist gültig, wenn VSD bestätigt ist. Wenn VSD nicht bestätigt ist und RQ gültig ist auf der Leitung 206, so verwendet der Schiedsrichterschaltkreis 162 den laufenden Zyklus für eine Daten-Übertragungsoperation durch Bestätigung von XFER auf der Leitung 214. Wenn weder VSD noch RQ bestätigt sind, so veranlaßt der Schiedsrichterschaltkreis 162 den Ablauf eines Auffrischzyklus durch Nichtbestätigung von XFER auf der Leitung 214 oder von SCHREIBEN auf der Leitung 216. SCHREIBEN und XFER schließen sich gegenseitig aus.
Der RAM-Schiedsrichterschaltkreis 162 besteht aus Teilen von dem integrierten Schaltkreis U7 in Fig. 6 wie zuvor beschrieben.
Der Adressenmultiplexer 166 erzeugt DRAM-Adressen zur Verwendung durch den Framepuffer 168. Der Adressenmultiplexer 166 wählt entweder eine 16 Bit-Eingangsadresse INADDR von dem Bus 204 aus, die durch den Adreßgenerator 118 erzeugt wird, oder eine 8 Bit-Ausgangsadresse XADDR auf dem Bus 210, die durch den Ausgangs-Adreßgenerator 180 erzeugt wird, basierend auf dem Status des Signales XFER auf der Leitung 214 von dem RAM-Schiedsrichterschaltkreis 162. Der Schaltkreis 166 wählt entweder die hochrangigen oder die niedrigrangigen 8 Bits von XADDR oder INADDR basierend auf dem Zeilen-Adreßtastsignal (RAS) auf der Leitung 218 und dem Spalten-Adreßtastsignal (CAS) auf der Leitung 220 aus, welche für die Phasen des 4-Phasentaktes von dem Eingangssynchronisierer 104 auf den Leitungen C30-C33 verantwortlich sind. XADDR enthält nur 8 Bit aufgrund der Auslegung des Darstellungsspeichers in den DRAM's, da nur die hochrangigen 8 Bits eines 16 Bit-Wortes erforderlich sind. Der Wert der niedrigrangigen 8 Bits wird immer 0 sein. Der Multiplexer 166 stellt dies in Rechnung und zwingt den RAM-Adressenausgang auf der Leitung 226 auf den Wert 0, wenn ein anderweitig vorliegendes niedrigrangiges Signal XADDR geeignet wäre.
Der Adressenmultiplexer 166 besteht aus integrierten Schaltkreisen U80 und U81 von Fig. 9. Die Schaltkreise U80 und U81 sind Schaltkreise 20L8A PAL der Firma Monolithic Memories, die beide gemäß dem CUPL-Quellencode von Anhang N konfiguriert sind.
Der Zeittaktgenerator 164 bildet alle grundlegenden DRAM-Signale mit ihrem angeordneten zeitlichen Auftreten. Dieser Generator 164 nimmt Anweisungen von dem RAM-Schiedsrichterschaltkreis 262 über das SCHREIB-Signal auf der Leitung 216 und des Signales XFER auf der Leitung 214 an. Diese Anweisungen definieren, welcher der drei Zyklen des Generators die DRAM's in dem Framepuffer 168 die Bearbeitung während des laufenden Zyklus des 3,58 MHz-Taktes C33 ausführen. Diese drei Zyklen sind ein Schreiben der eingehenden Videodaten, eine Daten-Übertragungsoperation oder ein Auffrischungszyklus. Der Zeittaktgenerator 164 mischt die Anweisungsinformationen mit der unten erwähnten Zeittaktinformation und der unten erwähnten Chip-Auswahlinformation, um alle DRAM-Signale zu bilden, die auf dem DRAM-Steuerbus (X) auftreten.
Wenn SCHREIBEN auf der Leitung 216 bestätigt ist, so veranlaßt der Zeittaktgenerator die DRAM's in dem Framepuffer 168 zur Ausführung eines Schreibzyklus. In diesem Fall ist WE auf der Leitung 224 nicht bestätigt und DTOE auf der Leitung 22 ist unbestätigt. Ferner verwendet während eines Schreibzyklus der Zeittaktgenerator 164 die INSEL-Leitung 202, um eine Chip-Auswahlinformation über die RAS-Leitungen 218 zu erzeugen und er verwendet Signale auf dem Modenbus 150, um eine Chip-Auswahlinformation über die CAS-Leitungen 220 zu bilden.
Wenn XFER auf der Leitung 215 bestätigt ist, so veranlaßt der Zeittaktgenerator die DRAM's in dem Framepuffer 168 zur Ausführung eines Daten-Übertragungszyklus. In diesem Fall ist WE auf der Leitung 224 unbestätigt und DTOE auf der Leitung 222 ist bestätigt und beide CAS-Signale auf dem Bus 220 sind bestätigt. Ferner verwendet während eines Daten-Übertragungszyklus der Zeittaktgenerator 164 die Signale XSEL auf dem Bus 212 zur Bildung einer Chip-Auswahlinformation über die RAS-Leitungen 218.
Wenn SCHREIBEN auf der Leitung 216 nicht bestätigt ist, und XFER auf der Leitung 215 nicht bestätigt ist, so veranlaßt der Zeittaktgenerator 164 die DRAM's in dem Framepuffer 168 zur Ausführung eines Auffrischzyklus. In diesem Fall sind WE auf der Leitung 224 und DTOE auf der Leitung 222 beide nicht bestätigt und es wird ein Signal CAS vor der RAS-Auffrischung über die RAS-Leitungen in dem Bus 218 und die CAS-Leitungen in dem Bus 220 ausgeführt.
Die DRAM's, die verwendet werden, um den Framepuffer 168 zu verwirklichen, erfordern eine feinere Zeittaktauflösung als die, die durch den 3,58 MHz-Takt durch C33 vorgegeben wird. Es sei auf die Herstellerspezifikation der DRAM's bezüglich einer weiteren Information des DRAM-Zeittaktes verwiesen. Zusätzlich zu der zuvor erwähnten Chip-Auswahlinformation, die durch den Zeittaktgenerator 164 über die RAS-Leitungen auf dem Bus 218 und die CAS-Leitungen auf dem Bus 220 gebildet wird und zusätzlich zu der Steuerinformation, die durch den Zeittaktgenerator 164 über die WE-Leitung 224 und die DTOE-Leitung 222 gebildet wird, muß eine explizite Zeittaktinformation, die durch die verwendeten DRAM's gefordert wird, um den Framepuffer 168 zu verwirklichen, auf den RAS-Leitungen 218, den CAS-Leitungen 220, der WE-Leitungen 224 und der DTOE-Leitungen 222 vorliegen. Diese Zeittaktinformation wird durch den Zeittaktgenerator 164 aus den Vierphasen-Takteingängen C30, C31, C32 und C33 hergeleitet.
Der Zeittaktgenerator 164 besteht aus integrierten Schaltkreisen U18 in Fig. 6. Der Schaltkreis U18 ist ein Bauelement 20L8A PAL der Firma Monolithic Memories und ist gemäß dem CUPL-Quellencode im Anhang M konfiguriert. Der Framepuffer 168 besteht aus 8 DRAM's mit zwei quer- und 4 abwärts organisiert und speichert Video-Eingangsdaten, die auf der Leitung 200 unter Adressen bestätigt sind, die auf der Leitung 226 von dem Adressenmultiplexer 166 vorgegeben werden. RAS- und CAS-Zeittaktsignale sind auf den Leitungen 218 und 220 entsprechend bestätigt und der Zeittaktgenerator 164 liefert ein Schreib-Freigabesignal WE auf der Leitung 224 und ein Daten-Übertragungssignal an alle DRAM's und das Signal DTOE auf der Leitung 222. Der nachstehend noch zu erläuternde Taktverteiler 178 liefert ein 4 Bit-Ausgangs-Freigabesignal SOE auf dem Bus 228 an jede DRAM-Zeile und ein 4 Bit-Schiebetaktsignal SC auf dem Bus 230 an jede DRAM-Zeile. Die verwendeten RAM-Chips sind 64K · 4-Chips mit 256 · 4 seriellen Schieberegisteranschlüssen. Es gibt insgesamt 8 RAM's, die in zwei Gruppen von 4 organisiert sind. Jede Gruppe ist einer Ebene des Darstellungsspeichers zugeordnet und die zwei Gruppen sind im wesentlichen identisch. Innerhalb einer Ebene liegt jede Zeile des Ausgangsvideos gänzlich innerhalb eines DRAM und eine einzige Schieberegisterladung (256 · 4) lädt eine ganze Zeile von Video-Ausgangsinformation in den seriellen Anschluß dieses RAM, so daß, wenn die Darstellung eine einzige Ausgangsleitung abtastet, alle Daten von einem einzigen DRAM kommen. Die Eingangsleitungen sind unterteilt worden, so daß jede aufeinanderfolgende Leitung der Videoinformation von einem unterschiedlichen DRAM kommt. Somit kann eine Schieberegisterladung bis zu 3 Zeilen, vor dem Zeitpunkt auftreten, wo die Daten benötigt werden. Dieses großes Maß an Wartezeit kompensiert die Tatsache, daß der Ausgangs-Darstellungsabschnitt asynchron zu dem Eingangs-Datenabschnitt läuft und daher der RAM-Anschluß für lange Zeitperioden (bis zu 50 us) festgehalten sein kann und Schreibdaten von dem Eingangs-Videoabschnitt aufnimmt und somit eine Schieberegisterladung während dieses Intervalles verhindert. Die Ausgangs-Zeilenzeit beträgt ungefähr 16 us, was bedeutet, daß während der horizontalen Austastzeit des Eingangs-Videoframes verschiedene Schieberegisterladungen stattfinden müssen, um die Ausgangs-Videodarstellung aufrechtzuerhalten. Die Video-Ausgangszeilen sind in den DRAM's wie folgt gespeichert: EBENE 0 Zeilendarstellung DRAM EBENE 1 Zeilendarstellung DRAM
und so fort. Somit erzeugt der Eingangsschaltkreis Adressen, die mit dieser Auslegung übereinstimmen und der Ausgangsschaltkreis benötigt nur eine Festlegung, welche Zeile innerhalb von welchem DRAM zu laden ist, da der Lade-Offset innerhalb irgendeines DRAM immer 0 beträgt, aufgrund dessen, daß die Daten in dem DRAM geeignet ausgerichtet sind. Zwei CAS-Signale werden benutzt, um entweder die Ebene 0 oder die Ebene 1 auszuwählen. Vier RAS-Signale werden benutzt, um einen vorgegebenen DRAM innerhalb irgendeiner Ebene auszuwählen. Diese Kombination gestattet den individuellen Zugriff auf die DRAM's. Alle DRAM's benutzen gemeinsam die WE-Signale auf der Leitung 224 und die DTOE-Signale auf der Leitung 222.
Der Framepuffer 168 besteht aus den integrierten Schaltkreisen U90-U97 von Fig. 10. Die Schaltkreise U90-U97 sind alle dynamische Doppelanschluß-NMOS-RAM's mit der Teilnummer UPD41264-12 der Firma NEC.
Die Video-Ausgagsschieber und der Ausgangs-Adreßgenerator 18 von Fig. 10 umfaßt einen 72 MHz-Takt 172, einen 49,5 MHz-Takt 176, einen Takt-Auswahlschaltkreis 174, einen Ausgangsschieber und Prozessor 170, einen Ausgangs-Adreßgenerator 180 und einen Ausgangs-Zeittaktschaltkreis 182.
Der Takt-Auswahlschaltkreis 174 empfängt 72 MHz-Taktsignale von dem Takt 172 oder 49,5 MHz-Signale von dem Takt 176 und Modus-Signale auf dem Modenbus 150. Das bevorzugte Ausführungsbeispiel unterstützt mehrfache horizontale Auflösungen und daher sind zwei Pixeltakte notwendig; der Takt 176 für nominal 704 Pixel pro Zeile und der Takt 172 für nominal 1024 Pixel pro Zeile. Der Takt-Auswahlschaltkreis 174 wählt aus, welcher der zwei Takte als Pixel-Taktsignale basierend auf der Modusinformation von dem Steuerblock zu verwenden ist aufgrund des ERWEITERUNGS-Modusbit von Tabelle 1. Der Ausgang auf der Leitung 233 ist entweder ein 72 MHz- oder ein 49,5 MHz-Taktsignal.
Der Takt-Auswahlschaltkreis 174 besteht aus dem integrierten Schaltkreis U16 von Fig. 6. Der Schaltkreis U16 ist ein QUAD 2-Eingangs-NAND-Gate mit der Standardteilnummer 74F00.
Der Ausgangsschieber und Prozessorschaltkreis 170 führt drei verschiedene Aufgaben aus. Als erstes werden die 4 Bit-Video-Ausgangsdaten von dem Framepuffer 168 auf den Bus 238 für die Videoframeebene 0 oder auf den Bus 240 für die Videoframeebene 1 in die Video-Ausgangsdatenschieberegister geladen und zu einer hochauflösenden Video-Ausgangsdarstellung auf der Leitung 234 und 236 herausgeschoben. Als nächstes modifiziert der Schaltkreis 170 die auf den Leitungen 234 und 236 herausgeschobenen Videodaten basierend auf dem Austasteingang auf der Leitung 242 von dem Ausgangs-Zeittaktschaltkreis 182, der später zu erläutern ist und den Modensignalen auf dem Bus 150. Schließlich bildet der Ausgangsschieber und Prozessor 170 ein PIX4-Taktsignal auf der Leitung 244 für die Steuerung des Ausgangs-Zeittaktschaltkreises 182 und den Taktverteilerschaltkreis 178, der noch zu erläutern ist. PIX4 ist das Pixel-Taktsignal PCLK auf der Leitung 232 geteilt durch 4.
Der Ausgangsschieber und Prozessorschaltkreis 170 besteht aus integrierten Schaltkreisen U60-U64 in Fig. 11. Die Schaltkreise U60-U62 sind 4 Bit-Schieberegister mit parallelem Ladeeingang und seriellem Ausgang, die unter der Standard-Teilenummer 74F195 erhältlich sind. Der Schaltkreis U63 ist ein dualer Multiplexer mit vier Eingängen, der unter der Standard-Teilenummer 74F153 erhältlich ist. Die Schaltkreise U64 sind Flip-Flops vom D-Typ, die unter der Standard-Teilenummer 74F74 erhältlich sind.
Der Ausgangs-Adreßgenerator 180 bildet die 8 Bit-Adresse XADDR auf dem Bus 210, die für die Schieberegister-DRAM-Ladeoperation verwendet wird, um Video-Ausgangsdaten von dem Framepuffer 168 zu entfernen. Der Adreßgenerator 180 sendet RQ-Signale auf der Leitung 206 zu dem RAM-Schiedsrichterschaltkreis 162 und empfängt Bestätigungssignale ACK auf der Leitung 208 in der zuvor erläuterten Weise und er bildet ebenfalls ein zwei Bit-Chip-Auswahlsignal XSEL auf dem Bus 212, um das Schieberegister zu identifizieren, das die Schieberegister-Ladeoperation in dem Framepuffer 168 ausführt.
Der Ausgangs-Adreßgenerator 180 besteht aus integrierten Schaltkreisen U8 von Fig. 5 und U9 von Fig. 6. Der Schaltkreis U8 ist ein Bauteil 20X8 PAL der Firma Monolithic Memories und gemäß dem CUPL-Quellencode von Anhang G konfiguriert. Der Schaltkreis U9 ist ein Bauteil 20X10 PAL der Firma Monolithic Memories und gemäß dem CUPL-Quellencode im Anhang H konfiguriert.
Der Taktverteiler 178 empfängt ein 2 Bit-Signal OUTSEL auf dem Bus 246 vom Ausgang des Zeittaktschaltkreises 182, welches die laufend darzustellende Ausgangszeile darstellt. Der Schaltkreis 178 legt sodann ein 4 Bit-Signal OE an den Bus 228 an, um eine Ausgangsleitung der DRAM's freizugeben. Eines der vier OE-Signale auf der Leitung 228 ist fortlaufend gültig und wird durch OUTSEL ausgewählt. Nur die DRAM's einer Zeile werden zu irgendeinem Zeitpunkt für serielle Ausgangsdaten getaktet. Dies sind die gleichen DRAM's, deren Ausgänge freigegeben sind, so daß die Auswahl ebenfalls durch das Signal OUTSEL auf dem Bus 246 angezeigt wird.
Der Taktverteiler 178 besteht aus integrierten Schaltkreisen U14 von Fig. 6, die beide duale 2 zu 4-Zeilendekodierer mit der Standardteilenummer 74F139 sind.
Der Ausgangs-Zeittaktschaltkreis 182 erzeugt das horizontale Ausgangs-Video-Synchronisationssignal HSYNC/OUT auf der Leitung 248, das vertikale Ausgangs-Video-Synchronisationssignal VSYNC/OUT auf der Leitung 250, das Ausgangs-Video-Austastsignal BLANK auf der Leitung 252 und die 2 OUTSET-Bits auf dem Bus 246. Der Schaltkreis 182 wird durch das PIX4-Taktsignal auf der Leitung 244 von dem Ausgangsschieber und Prozessor 170 getaktet. Der gleiche Takt taktet den seriellen Datenausgang des seriellen Anschlusses an dem Doppelanschluß-RAM des Framepuffers 168. Der Ausgangs-Zeittaktschaltkreis 182 zählt Blöcke in einer Ausgangs-Darstellungszeile und erzeugt das HSYNC/OUT-Signal auf der Leitung 248 und das BLANK-Signal auf der Leitung 252. Das Signal OUTSEL auf dem Bus 246 wird durch den Taktverteiler 178 benutzt, um den Blocktakt zu den geeigneten DRAM's zu verzweigen und deren Ausgang freizugeben, um die laufende Video-Ausgangszeile darzustellen. Die Schaltkreise 182 und 180 zählen die dargestellten Zeilen, um das Signal VSYNC/OUT auf der Leitung 250 zu erzeugen und das Signal BLANK auf der Leitung 252 in geeigneter Weise zu modifizieren.
Der Ausgangs-Zeittaktschaltkreis 182 besteht aus Teilen der integrierten Schaltkreise U9-U11 in Fig. 6. Der Schaltkreis U9 ist zuvor als Teil des Ausgangs-Adreßgenerator 190 erläutert worden. Der Schaltkreis U10 ist ein Bauteil 20X10 PAL der Firma Monolithic Memories und gemäß dem CUPL-Quellencode im Anhang I konfiguriert. Der Schaltkreis U11 ist ein synchroner 4 Bit-Auf/Abwärtszähler (binär) mit der Standardteilenummer 74F169A.
Keine Spannungsanschlüsse sind in den Verdrahtungsdiagrammen der integrierten Schaltkreise in den Fig. 6-14 dargestellt, um eine Störung der Zeichnungen zu vermeiden. Die dargestellten integrierten Schaltkreise sind alle an Vcc und Masse in der Standardweise angeschlossen.

Claims

1. System zum erzeugen horizontal hoch aufgelöster Video-Ausgangsframes mit einer Vielzahl von horizontalen Zeilen aus gering aufgelösten Videoeingangsframes mit einer Vielzahl von horizontalen Zeilen, mit:

einer Einrichtung (10) zum Empfangen von Bideoeingangsdaten, die eine Vielzahl von Videoeingangsframes mit geringer Auflösung repräsentieren;

einer Einrichtung (16) zum Speichern der Vielzahl von Videoeingangsframes mit geringer Auflösung mit einer ersten Takt rate;

einer Einrichtung (18, 14) zum Kombinieren der entsprechenden Zeilen von ausgewählten Frames aus der Vielzahl der gespeicherten Frames, um eine einzige horizontale Zeile zu bilden; und

einer Einrichtung (18) zum Ausgeben jeder gebildeten einzelnen horizontalen Zeile bei einer zweiten Taktrate, die deutlich höher ist als die erste Taktrate, wobei ein horizontaler Zeilenausgang erzeugt wird, der eine höhere Auflösung aufweist als die der horizontalen Zeilen der gering aufgelösten Eingangsframes.

2. System nach Anspruch 1, bei dem die Einrichtung zum Empfangen (10) aufweist:

eine Eingangseinrichtung mit einer ersten Takteinrichtung (102) zum Erzeugen eines Vielphasentaktsignals und eine Einrichtung (104) zum Erzeugen von horizontalen und vertikalen Synchrongültigsignalen in Antwort auf horizontale und vertikale synchrone Signale von einer Vielzahl von Computervideoausgangsframes mit geringer Auflösung, wobei jeder Frame eine Vielzahl von horizontalen Zeilen mit Steuerdaten und Videobilddaten enthält;

eine Strahlzähleinrichtung (114), die mit der Eingangseinrichtung gekoppelt ist zum Detektieren der Abtastposition für jede der Zeilen von Steuerdaten und Videobilddaten von der Eingangseinrichtung; und

eine Eingangsadreßerzeugungseinrichtung (118), die auf die horizontalen und vertikalen Gültigsignale antwortet, um Speicheradressen für die Zeilen der Videobilddaten zu erzeugen.

3. System nach Anspruch 1 oder 2, bei dem die Steuereinrichtung (16) aufweist:

eine Puffereinrichtung (168), die von den erzeugten Speicheradressen gesteuert wird, um jede der Zeilen der Videobilddaten in einer vorgegebenen Anordnung zu speichern, wobei jede Zeile der Videobilddaten eine erste Anzahl von Pixel aufweist, die der von jedem Frame der Vielzahl von gering aufgelösten Frames entspricht; und

eine Transfereinrichtung zum Transferieren der Zeilen der Videobilddaten an die Framepuffereinrichtung.

4. System nach Anspruch 1, 2 oder 3, bei dem die Einrichtung zum Kombinieren (18, 14) aufweist:

eine Ausgangsadreßerzeugungseinrichtung (180) zum Bestimmen der Sequenz von ausgelesenen Zeilen der Videobilddaten von der Puffereinrichtung; und

eine Einrichtung (166) zum Multiplexen der erzeugten Eingangsadressen und der erzeugten Ausgangsadressen.

5. System nach Anspruch 1, 2, 3 oder 4, bei dem die Einrichtung zum ausgeben (18) aufweist:

eine zweite Takteinrichtung (176) zum Erzeugen von Ausgangstaktsignalen mit höherer Wiederholungsrate als die des Vielphasentaktsignals von der ersten Takteinrichtung; und

eine Ausgangseinrichtung, die eine Timereinrichtung (182) enthält, welche auf die Ausgangstaktsignale antwortet, um Ausgangsvideosignale für jede Zeile eines einzigen hoch aufgelösten Videoanzeigeframes zu erzeugen, welcher eine Auflösung aufweist, die etwa der gesamten ersten Anzahl von Pixeln in jeder Zeile aus einer Vielzahl von entsprechenden Zeilen aus ausgewählten Frames aus der Vielzahl von gering aufgelösten Frames entspricht.

6. System nach einem der vorhergehenden Ansprüche, enthaltend eine Einrichtung zum Interleaven (Verschachteln) der horizontalen Zeilen von ausgewählten aus der Vielzahl von Frames zum Erhöhen der vertikalen Auflösung des horizontal hoch aufgelösten Videoausgangsframes.

7. System nach einem der vorhergehenden Ansprüche, bei dem die Anzahl der Frames vier ist.

8. Verfahren zur Erzeugung von hoch aufgelösten Videoausgangsframes mit horizontalen Zeilen aus geringer aufgelösten Videoeingangsframes mit horizontalen Zeilen, enthaltend die Schritte:

Empfangen von Videoeingangsdaten, die eine Vielzahl von gering aufgelösten Videoeingangsframes repräsentieren;

Speichern einer Vielzahl der gering aufgelösten Videoeingangsframes mit einer ersten Taktrate;

Kombinieren der entsprechenden Zeilen von ausgewählten Frames aus der Vielzahl der gespeicherten Frames, um eine einzelne horizontale Videodatenzeile zu bilden;

ausgeben jeder der gebildeten einzelnen horizontalen Zeilen mit einer zweiten Taktrate, die deutlich höher ist als die erste Taktrate, wodurch hoch aufgelöste Videoausgangsframes aus den gebildeten horizontalen Zeilen mit deutlich höherer Auflösung als die horizontalen Zeilen der gering aufgelösten Eingangsframes erzeugt werden; und

Anzeigen eines einzelnen Videodatenframes aus einer Vielzahl der gebildeten einzelnen horizontalen Zeilen.

9. Verfahren nach Anspruch 8, bei dem der Schritt des Empfangens enthält:

Erzeugen eines Mehrfachphaseneingangstaktsignals, Erzeugen eines horizontalen und vertikalen Synchronsignals in Antwort auf gering aufgelöste Computervideoausgangsdatensignale, die eine Vielzahl von gering aufgelösten Videoframes mit einer Vielzahl von horizontalen Zeilen repräsentieren, wobei jede Zeile eine erste Anzahl von Pixeln enthält.

10. Verfahren nach Anspruch 8 oder 9, bei dem der Schritt des Speicherns umfaßt:

Speichern der Daten von einer Vielzahl von gering aufgelösten Videoframes in einer vorausgewählten Anordnung innerhalb eines Framepuffers mit einer Rate, die der des Vielphasentaktsignals entspricht.

11. Verfahren nach Anspruch 8, 9 oder 10, bei dem der Schritt des Kombinierens umfaßt:

Kombinieren ähnlicher horizontaler Zeilen der gering aufgelösten Videodaten, welche ausgewählten Frames aus der Vielzahl der gespeicherten Frames entsprechen, um eine einzelne horizontale Zeile von Videodaten zu bilden, die eine zweite Anzahl von Pixel aufweist, welche gleich der Summe der ersten Anzahl von Pixel von jedem der kombinierten Zeilen ist.

12. Verfahren nach Anspruch 8, 9, 10 oder 11, bei dem der Schritt des Ausgebens umfaßt:

Auslesen einer jeden gebildeten einzelnen horizontalen Zeile mit einer Rate, die größer ist als die Eingangstaktrate, wodurch hoch aufgelöste Videoausgangsdatensignal erzeugt werden, die eine deutlich höhere Auflösung aufweisen als die gering aufgelösten Videoeingangssignale.

13. Verfahren nach einem der Ansprüche 8 bis 12, bei dem weiterhin horizontale Zeilen aus einer Vielzahl von Frames miteinander interleaved (verschachtelt) werden, um die vertikale Auflösung in den hoch aufgelösten Videoausgangsframes zu erhöhen.

14. Verfahren nach einem der Ansprüche 8 bis 13, bei dem die Anzahl der Frames vier beträgt.