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Die vorliegende Erfindung betrifft eine
Halbleiterspeichereinrichtung und beschäftigt sich z. B. mit der
Anordnung von peripheren Schaltungsblöcken in einem
Halbleiterspeicher mit einer Speichermatrix hoher
Integrationsdichte, insbesondere z. B. mit dem Layout von
mit Bitleitungen des Speichers verbundenen
Leseverstärkern.
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Da in einem Speicher mit hoher Integrationsdichte,
insbesondere einem dynamischen RAM (Schreib/
Lese-Speicher mit wahlfreiem Zugriff), die
Speicherzellengröße auf bis zu ungefähr 1 um·1 um
reduziert werden kann, was als Grenzwert der
gegenwärtigen Fertigungsgenauigkeit gilt, kann eine
hochintegrierte Speichereinrichtung mit einer
Bitleitungsbreite von 1 um und einem Leitungsabstand
von 1 um hergestellt werden. Ein peripherer
Schaltungsblock, z. B. an Wortleitungen anzuschließende
Adreßdekodierer oder an Bitleitungen anzuschließende
Leseverstärker, kann jedoch innerhalb dieser
Minimalgröße von 1 um·1 um nicht untergebracht
werden, da ein solcher peripherer Schaltungsblock eine
große Anzahl von Elementen enthält.
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Zur Zeit hat ein Leseverstärker eine Breite von ungefähr
30 , und die Bitleitungsbreite beträgt mehrere
Mikrometer.
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Wenn, wie oben erläutert, eine Speichermatrix mit
besonders hoher Dichte integriert wird, ist es deshalb
geometrisch nicht möglich, periphere Schaltungen, wie
z. B. Leseverstärker, in einer Reihe anzuordnen, welche
die Richtungen der jeweiligen, die Speicherzellen einer
solchen Speichermatrix versorgenden Bitleitungen kreuzt.
Da eine Vielzahl von parallelen Bitleitungen von einer
Speichermatrix ausgeht, ist es nicht möglich, genügend
Leseverstärker anzuordnen, um alle Bitleitungen in einer
Zeile oder Reihe senkrecht zu den Bitleitungen im
Bereich zwischen der ersten und der letzten Bitleitung
zu versorgen. Ein Versuch der Realisierung einer solchen
Anordnung führt zu einem Ergebnis, bei dem Teile von
Bitleitungen, die von der Speichermatrix ausgehen und
mit den Leseverstärkern verbunden sind, auf gefächert
sind, und bei dem aufgrund dieser Auffächerung der
Bitleitungen eine Fläche zwischen der Reihe von
Leseverstärkern und der Speichermatrix in nicht
effizienter Weise genutzt wird. Weiterhin werden die
Längen der zu Leseverstärkern führenden Teile der
Bitleitungen entsprechend der Lage der von den
Bitleitungen versorgten Zellen, und insbesondere bei
einem dynamischen RAM mit aus jeweils einem Transistor
und einem Kondensator bestehenden Speicherzellen die
Kapazitäten der Bitleitungen, in unerwünschter Weise
verschieden.
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US-A-4 099 162 offenbart eine Anordnung, bei der zwei
Ausgangsverstärker bezüglich einer Dekodierschaltung für
zwei jeweils an die Verstärker angeschlossene
Dekodierleitungen teilweise hintereinander angeordnet
sind. Die Breite eines Ausgangsverstärkers kann somit
das Rastermaß des Dekodierers übersteigen. Die
Anschlußverdrahtung des von der Dekodierschaltung
abgewandten Ausgangsverstärkers ist um die Seite des
nähergelegenen Ausgangsverstärkers herumgeführt.
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Gemäß der vorliegenden Erfindung ist eine
Halbleiterspeichereinrichtung mit einem Speichermatrixbereich
vorgesehen, in dem an Kreuzungspunkten von Zeilen- und
Spaltenverdrahtungsleitungen oder - leitungspaaren
Speicherzellen vorgesehen sind, und mit einer Vielzahl
von mit den Zeilen- oder Spaltenverdrahtungsleitungen
oder -leitungspaaren verbundenen peripheren Schaltungen,
dadurch gekennzeichnet, daß die mit einer vorgegebenen
Anzahl von benachbarten der Verdrahtungsleitungen oder
-leitungspaare verbundenen peripheren Schaltungen, in
einer ersten Richtung parallel zu den Leitungen oder
Leitungspaaren gesehen, so hintereinander angeordnet
sind, daß die peripheren Schaltungen der Vielzahl, in
einer zweiten Richtung quer zur ersten Richtung gesehen,
in Rängen oder Reihen angeordnet sind, wobei jede
periphere Schaltung der Vielzahl in der zweiten Richtung
eine Breite hat, die dem Abstand zwischen der ersten und
letzten Verdrahtungsleitung oder dem ersten und letzten
Verdrahtungsleitungspaar von n benachbarten
Verdrahtungsleitungen oder -leitungspaaren entspricht, wobei n
periphere Schaltungen, in der ersten Richtung gesehen,
auf einer Seite des Speichermatrixbereichs
hintereinander angeordnet und direkt mit den jeweiligen, vom
Speichermatrixbereich ausgehenden Leitungen oder
Leitungspaaren verbunden sind, wobei eine erste Leitung
oder ein erstes Leitungspaar mit einer ersten, dem
Speichermatrixbereich nächstliegenden der n peripheren
Schaltungen, eine zweite Leitung oder ein zweites
Leitungspaar mit einer zweiten, dem
Speichermatrixbereich am zweitnächsten liegenden der n peripheren
Schaltungen verbunden ist, wobei die zweite Leitung oder
das zweite Leitungspaar über der ersten der n peripheren
Schaltungen verläuft, und so weiter.
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Nach einem Ausführungsbeispiel der vorliegenden
Erfindung kann ein Halbleiterspeichersystem geschaffen
werden, bei dem eine hohe Integrationsdichte dadurch
realisiert ist, daß die Verbindungen zwischen X- und
Y-Richtungs-Verdrahtung einer hochintegrierten
Speichermatrix und peripheren Schaltungen von peripheren
Schaltungsblöcken erleichtert sind.
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Nach einem Ausführungsbeispiel der vorliegenden
Erfindung kann ein Halbleiterspeichersystem geschaffen
werden, bei dem das Layout-Problem, das sich aus dem
großen Unterschied zwischen der Verdrahtungsdichte in
der X- und Y-Richtung der hochintegrierten
Speichermatrix und der Dichte der peripheren Schaltungen in mit
den jeweiligen Verdrahtungen verbundenen peripheren
Schaltungsblöcken ergibt, gelöst ist, und bei dem durch
effiziente Flächennutzung eine hohe Integrationsdichte
erzielt ist.
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Nach einem Ausführungsbeispiel der vorliegenden
Erfindung kann ein Halbleiterspeichersystem geschaffen
werden, bei dem eine hohe Integrationsdichte dadurch
realisiert ist, daß Verbindungen zwischen Bitleitungen
einer hochintegrierten Speichermatrix und
Leseverstärkern, die mit einer von der Dichte der Bitleitungen
unterschiedlichen Dichte gebildet sind, erleichtert sind.
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Nach einem Ausführungsbeispiel der vorliegenden Erfindung
kann ein Halbleiterspeichersystem geschaffen werden, bei
dem durch eine Vereinfachung von Verbindungen zwischen
Wortleitungen und/oder Bitleitungen einer
hochintegrierten Speichermatrix und Dekodierschaltungen zur Auswahl
solcher Leitungen die Fläche effektiv genutzt ist.
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Nach einem Ausführungsbeispiel der vorliegenden
Erfindung kann ein hochintegrierter Schreib/Lese-
Speicher mit wahlfreiem Zugriff geschaffen werden, bei
dem das Problem der Verbindungsherstellung zwischen
Bitleitungen einer Speichermatrix, in der aus jeweils
einem Transistor und einem Kondensator bestehende
Speicherzellen in Form einer Matrix mit hoher
Integrationsdichte angeordnet sind, und mit den
Bitleitungen verbundenen Leseverstärkern, das sich aus
einem großen Unterschied der Strukturgröße zwischen
Bitleitungen und Leseverstärkern ergibt, überwunden sind
und die ineffiziente Ausnutzung der Fläche für
Verbindungen eliminiert ist.
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Nach einem Ausführungsbeispiel der vorliegenden
Erfindung hat ein Speichermatrixbereich mit einer großen
Anzahl von sich in Zeilen- und Spaltenrichtung
kreuzenden Leitungen oder Leitungspaaren und mit an
Kreuzungspunkten angeordneten Speicherzellen folgende
Merkmale: Eine Vielzahl von an eine vorgegebene Anzahl
von benachbarten Leitungen oder Leitungspaaren
anzuschließenden peripheren Schaltungsblöcken sind
hintereinander in derselben Richtung wie die Leitungen
oder Leitungspaare angeordnet, an welche sie so
anzuschließen sind, daß zumindest einige der peripheren
Schaltungsblöcke in Reihen angeordnet sind, und vom
Speichermatrixbereich ausgehende Leitungen oder
Leitungspaare sind an die peripheren Schaltungsblöcke
angeschlossen.
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Im folgenden wird beispielhaft auf die bei liegenden
Zeichnungen Bezug genommen, in denen:
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Fig. 1 den allgemeinen Aufbau eines herkömmlichen
Halbleiterspeichersystems in einem schematischen
Blockschaltbild zeigt;
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Fig. 2 den allgemeinen Aufbau eines die vorliegende
Erfindung verkörpernden
Halbleiterspeichersystems in einem schematischen Blockschaltbild
zeigt;
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Fig. 3 ein schematisches Schaltungsdiagramm eines Teils
des Aufbaus eines die vorliegende Erfindung
verkörpernden Halbleiterspeichersystems zeigt und
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Fig. 4 den allgemeinen Aufbau eines weiteren die
vorliegende Erfindung verkörpernden
Halbleiterspeichersystems in einem schematischen
Blockschaltbild zeigt.
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In modernen Halbleiterspeichersystemen ist eine hohe
Integrationsdichte für die Speicherzellenmatrizen
dadurch erreicht, daß die an den Kreuzungspunkten von in
Zeilenrichtung verlaufenden Wortleitungen und in
Spaltenrichtung verlaufenden Bitleitungen vorgesehenen
Speicherzellen nach verschiedenen Verfahren verkleinert
sind.
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Fig. 1 zeigt ein Blockschaltbild eines herkömmlichen
Halbleiterspeichersystems; insbesondere veranschaulicht
Fig. 1 den Gesamtaufbau eines dynamischen RAM mit aus
jeweils einem Transistor und einem Kondensator
bestehenden Speicherzellen. SUP bezeichnet eine
Stromversorgungsschaltung, der von externen Schaltungen
des RAM verschiedene Energiequellenspannungen VDD,
VSS, VBB zugeführt werden und die diese Spannungen
an interne Schaltungen des RAM liefert. CLG bezeichnet
den internen Taktgenerator, der von externen Schaltungen
ein Zeilenadressierungs-Signal RAS, ein Spaltenauswahl-
Signal CAS, und ein Schreibfreigabe-Signal WE erhält und
vorgegebene Taktsignale an interne Schaltungen liefert.
An der Peripherie eines Speicherzellenmatrixbereichs
sind mit Bitleitungspaaren Bn, Bn' und Bm, Bm' usw.
verbundene Leseverstärker SA und Spaltendekodierer sowie
an Wortleitungen verbundene Zeilendekodierer
angeschlossen. Die Wortleitungen verlaufen senkrecht zu den
Bitleitungspaaren. Wird von einem Spaltendekodierer und
einem Zeilendekodierer aufgrund eines Signals von einem
Adressenpuffer, dem Adressierungssignale A&sub0;, A&sub1;,
. . . , A&sub7; zugeführt werden, eine Speicherzelle
ausgewählt, so liest ein Leseverstärker den Inhalt der
Zelle, indem er eine mit der Zelle verbundene Bitleitung
Bn und eine andere, mit einer Blindzelle verbundene
Bitleitung Bn' vergleicht. Dadurch werden Daten aus
einem Ausgabepuffer 0 über eine Eingabe-Ausgabeschaltung
I/O als Ausgangsinformationen Dout ausgelesen.
Leseverstärker sind entsprechend den jeweiligen
Bitleitungspaaren vorgesehen.
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Mit Din sind Eingabeinformationen bezeichnet, die über
einen Eingabepuffer I und die Eingabe-Ausgabeschaltung
I/O in eine Speicherzelle eingeschrieben werden können.
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Zur Erhöhung der Speicherkapazität wird die
Speicherzellenmatrix durch weitere Reduzierung der
Speicherzellengröße so verbessert, daß sich eine höhere
Integrationsdichte ergibt. Die Abmessungen der
Bitleitungspaare und der Leseverstärker sind nicht
gleich, und wie aus Fig. 1 ersichtlich können in einer
Reihe angeordnete Leseverstärker nicht innerhalb der
seitlichen Ausdehnung des Speicherzellenmatrixbereichs
untergebracht werden. Deshalb sind die Teile der
Bitleitungen, die zum Anschluß an die Leseverstärker
dienen, aufgefächert, was eine ineffiziente
Flächennutzung zur Folge hat. Dies steht im Widerspruch zum
Ziel der Realisierung einer hohen Integrationsdichte.
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Eine Möglichkeit, dieses Problem zu vermeiden, besteht
darin, Multiplexerschaltkreise vorzusehen und denselben
Leseverstärker für die Vielzahl von Bitleitungspaaren
gemeinsam zu benutzen, wie es in IEEE Journal of Solid
State Circuits, Bd. SC-15, Nr. 2, April 1980, S. 184-189
beschrieben ist.
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Nachteilig ist jedoch, daß die zusätzlichen Schaltungen,
wie z. B. Multiplexerschaltkreise, und Taktsignale zum
Umschalten erforderlich sind und daß die Auffrischzeit
für Speicherzellen länger ist.
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Fig. 2 zeigt ein Blockschaltbild, aus dem der
Gesamtaufbau eines die vorliegende Erfindung enthaltenden
Speichersystems ersichtlich ist. Gleiche Teile wie im
Speicher der Fig. 1 sind mit gleichen Bezugszeichen
gekennzeichnet. In einem herkömmlichen Speichersystem
sind an zugeordnete Bitleitungspaare angeschlossene
Leseverstärker in einer Reihe dem Speichermatrixbereich
benachbart angeordnet. Dagegen sind im
Ausführungsbeispiel der Fig. 2 die Leseverstärker in zwei oder mehr
Reihen dem Speichermatrixbereich benachbart angeordnet,
so daß verlängerte, auf gefächerte Bitleitungsteile nicht
mehr erforderlich sind. Im vorliegenden
Ausführungsbeispiel sind an benachbarte Bitleitungspaare Bn, Bn'
und Bn+1, Bn+1' (oder Bin, Bin' und Bin+1, Bm+1')
angeschlossene Leseverstärker SAn, SAn+1 jeweils in
Reihen angeordnet, deren Richtung die Richtung der
Bitleitungen kreuzt. Dadurch können die Leseverstärker
SAn, SAn+1 angeordnet werden, daß sie innerhalb
derselben Breite wie die Breite der beiden
Bitleitungspaare liegen (d. h. die seitliche Ausdehnung der
beiden Leseverstärker ist, wie aus Fig. 2 ersichtlich,
im wesentlichen gleich dein seitlichen Abstand der beiden
Bitleitungspaare), wodurch ein Speichermatrix-Layout mit
hoher Integrationsdichte ermöglicht und die Anordnung
der Leseverstärker vereinfacht wird, selbst wenn die
Bitleitungsbreite reduziert ist. Wird die
Integrationsdichte der Speichermatrix weiter erhöht, können
Verbindungen zwischen Leseverstärkern und
Bitleitungspaaren nach wie vor dadurch auf einfache Weise
hergestellt werden, daß inan die Leseverstärker in drei
oder mehr Rängen oder Reihen anordnet. Somit überlappen
oder überdecken sich zwei oder mehr hintereinander
angeordnete Leseverstärker, wie in Richtung der
Bitleitungspaare ersichtlich.
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Fig. 3 zeigt ein vergrößertes schematisches Diagramm
eines Teils der Fig. 2. Mit B&sub1;, B&sub1;'; B&sub2;, B&sub2; und
B&sub3;, B&sub3;' sind Bitleitungspaare bezeichnet, und
Speicherzellen, bestehend aus jeweils einem Transistor
QC&sub1;, QC&sub2;, QC&sub3; und einem Kondensator C&sub1;, C&sub2;,
C&sub3;, sind an den Kreuzungspunkten der Bitleitungspaare
mit Wortleitungen WD vorgesehen. Weiterhin sind an
Kreuzungspunkten von Bitleitungspaaren mit
Blindwortleitungen DWD, DWD' Blindzellen, bestehend aus
jeweils einem Transistor QD&sub1;, QD&sub1;'; QD&sub2;, QD&sub2;';
QD&sub3;, QD&sub3;', einem Kondensator CD&sub1;, CD&sub1;'; CD&sub2;,
CD&sub2;'; CD&sub3;, CD&sub3;' und einem Entladetransistor
QDP&sub1;, QDP&sub1;¹; QDP&sub2;, QDP&sub2;', QDP&sub3;, QDP&sub3;',
vorgesehen. Mit DCP, DCP' sind Signalleitungen zur
Entladung der Blindzellen bezeichnet. An zugeordnete
Bitleitungspaare angeschlossene Leseverstärker SA1, SA2,
SA3 sind in drei Rängen oder Reihen angeordnet, deren
Richtung die Richtung der Bitleitungspaare kreuzt. Die
Bitleitungspaare B&sub1;, B&sub1;'; B&sub2;, B&sub2;'; B&sub3;, B&sub3;'
sind direkt in Form gerader Linien verbunden, in
Richtung der von der Speicherzellenmatrix abgehenden
Bitleitungen, und drei Leseverstärker SA1, SA2 und SA3
sind in der Richtung angeordnet, in der die
Bitleitungspaare verlaufen. Die Breite eines Leseverstärkers in
Wortleitungs-Richtung (senkrecht zur Bitleitungs-
Richtung) ist nahezu gleich der von drei
Bitleitungspaaren. Mit anderen Worten: Im vorliegenden
Ausführungsbeispiel ergibt sich ein Wert n in der Weise, daß n
Bitleitungspaare zusammen ungefähr die gleiche Breite
wie ein Leseverstärker aufweisen, die Bitleitungspaare
sind in Blöcke von jeweils n Paaren aufgeteilt und n
Leseverstärker sind pro Block in Bitleitungs-Richtung
hintereinander angeordnet. In Fig. 3 haben drei
Bitleitungspaare ungefähr die gleiche Breite wie ein
Leseverstärker, so daß drei Leseverstärker, SA1, SA2 und
SA3, in Richtung der Bitleitungen hintereinander
vorgesehen sind.
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Die Leseverstärker SA1, SA2 und SA3 bestehen aus
Transistoren Q&sub1;&sub1;, Q&sub1;&sub2;, Q&sub1;&sub3;, Q&sub1;&sub4;, Q&sub1;&sub5;, Q&sub1;&sub6;,
Q&sub1;&sub7; bzw. Q&sub2;&sub1;, Q&sub2;&sub2;, Q&sub2;&sub3;, Q&sub2;&sub4;, Q&sub2;&sub5;, Q&sub2;&sub6;,
Q&sub2;&sub7; bzw. Q&sub3;&sub1;, Q&sub3;&sub2;, Q&sub3;&sub3;, Q&sub3;&sub4;, Q&sub3;&sub5;, Q&sub3;&sub6;,
Q&sub3;&sub7;, wie aus der Figur ersichtlich. VDD ist eine
Hoch-Pegel-Stromversorgungsleitung, VSS eine Nieder-
Pegel-Stromversorgungsleitung, PC eine Vorladesignal-
Leitung, Φ&sub1; eine Unterbrechungssignal-Leitung, und
Φ&sub2; eine Verriegelungssignal-Leitung. Jede dieser
Leitungen ist mit jedem der Leseverstärker verbunden.
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Die Bitleitungspaare sind mit Busleitungen BS, BS' über
Gate-Transistoren T&sub1;, T&sub1;'; T&sub2;, T&sub2;'; T&sub3;, T&sub3;'
verbunden, die, von einem Spaltendekodierer gesteuert,
durchgeschaltet und gesperrt werden. Weiterhin sind die
Busleitungen mit der Eingabe- Ausgabeschaltung I/O über
ein Transistorpaar TB, TB' verbunden, das von einem
Signal 10 durchgeschaltet und gesperrt wird.
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Der Aufbau des vorliegenden Ausführungsbeispiels
verwendet eine Mehrebenenverdrahtung und bietet den
Vorteil, daß alle Leseverstärker wie beim herkömmlichen
Speichersystem auf einer Seite eines
Speicherzellenmatrixbereichs angeordnet sind, und eine spezielle
Änderung des Aufbaus oder Layouts von anderen peripheren
Schaltungen und der Teile der Bitleitungen, die zum
Anschluß an Leseverstärker dienen, ist nicht
erforderlich.
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Das im Vorstehenden beschriebene Ausführungsbeispiel ist
für ein Speichersystem mit "gefalteten Bitleitungen"
ausgelegt, bei dem Bitleitungspaare parallel vorgesehen
sind (die Leitungen des Paares verlaufen nebeneinander).
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Fig. 4 zeigt ein Blockschaltbild des Gesamtaufbaus eines
weiteren Ausführungsbeispiels der vorliegenden
Erfindung, das sich durch Anpassung der Erfindung an
einen Fall ergibt, in dem sich Bitleitungspaare Bn, Bn';
Bn+1, Bn+1' nach beiden Seiten erstrecken (d. h. zu
entgegengesetzten Seiten eines Leseverstärkers geführt
sind). In einem dynamischen RAM dieses Typs, bei dem
jede Speicherzelle aus einem Transistor und einem
Kondensator besteht, wird der Inhalt einer mit einer
Bitleitung Bn verbundenen Speicherzelle z. B. durch
Vergleich mit dem Inhalt einer mit einer zugehörigen
Bitleitung Bn' verbundenen Blindspeicherzelle gelesen.
Ein dynamisches RAM dieses Typs ist bezüglich der
Leitungslänge, der Abmessungen der Zwischenbitleitungen
und dem Grad der Ungleichheit zwischen der Breite von
Leseverstärkern und der Leitungsbreite größer als der
Typ mit gefalteten Bitleitungen. Deshalb ist durch
Anpassung der vorliegenden Erfindung an ein dynamisches
RAM dieses Typs ein bemerkenswerter Effekt zu-erzielen.
Im vorliegenden Ausführungsbeispiel sind die
Leseverstärker SA1, SA2 in zwei Stufen oder Reihen angeordnet,
und das Bitleitungspaar Bn, Bn' ist an den
Leseverstärker SA1 angeschlossen, während das Bitleitungspaar
Bn+1, Bn+1' mit dem Leseverstärker SA2 verbunden ist.
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In den vorstehenden Ausführungsbeispielen wurde die
Erfindung auf der Grundlage ihrer Anwendung auf das
Verhältnis zwischen Bitleitungspaaren und
Leseverstärkern erläutert. Die Erfindung kann natürlich auch an
eine Anwendung auf das Verhältnis zwischen Wortleitungen
oder Wortleitungspaaren oder zwischen Bitleitungen oder
Bitleitungspaaren und Dekodierschaltungen, wie z. B.
Zeilen- oder Spaltendekodierern, und zwischen
Wortleitungen oder Wortleitungspaaren oder Bitleitungen oder
Bitleitungspaaren und jeder anderen Art von peripheren
Schaltungen, wie z. B. Wortdekodierschaltungen zur
Auswahl und Ansteuerung von Wortleitungen oder
Wortleitungspaaren, angepaßt werden.
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Wie bereits erwähnt hat die vorliegende Erfindung den
Vorteil, daß die Wortleitungen oder Bitleitungen einer
hochintegrierten Speichermatrix und periphere
Schaltungen in einem peripheren Schaltungsbaustein, z. B.
Adreßdekodierer, Leseverstärker, usw., ohne Komplizierung des
Gesamtaufbaus und bei effizienter Flächenausnutzung
verbunden werden können.
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Ein Ausführungsbeispiel der vorliegenden Erfindung
betrifft ein Halbleiterspeichersystem mit einem
Speichermatrixbereich, bei dem sich viele Wortleitungen
und Bitleitungen in Zeilen- und Spaltenrichtung kreuzen
und Speicherzellen mit an Kreuzungsstellen von
Wortleitungen mit Bitleitungen hoher Integrationsdichte
angeordnet sind. Eine Vielzahl von peripheren
Schaltungsblöcken, die mit einer Vielzahl von benachbarten
Wortleitungen und Bitleitungen verbunden sind, z. B.
Blöcke in Form von Leseverstärkern und
Dekodierschaltungen, sind in Reihen in Richtung der Bit- bzw.
Wortleitungen angeordnet. Dadurch können Verbindungen
zwischen den Wortleitungen oder Bitleitungen und
peripheren Schaltungen ohne Komplizierung der Struktur
und bei effizienter Bereichsflächennutzung hergestellt
werden.
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Durch die vorliegende Erfindung wird somit eine
Halbleiterspeichereinrichtung mit einem
Speichermatrixbereich mit einer Vielzahl von in Zeilen- und
Spaltenrichtung gekreuzten Leitungen oder Leitungspaaren sowie
an deren Kreuzungspunkten angeordneten Speicherzellen
geschaffen, bei der eine Vielzahl von mit der
benachbarten Vielzahl von Leitungen oder Leitungspaaren
verbundenen peripheren Schaltungsblöcken hintereinander
in derselben Richtung wie diese Leitungen so angeordnet
sind, daß zumindest ein Teil dieser peripheren
Schaltungsblöcke in Reihen angeordnet ist, und bei der
die von dem Speichermatrixbereich ausgehenden Leitungen
an die peripheren Schaltungsbausteine angeschlossen sind.