[go: up one dir, main page]

DE2441432B2 - Verfahren zur Herstellung eines VMOS-Transistors - Google Patents

Verfahren zur Herstellung eines VMOS-Transistors

Info

Publication number
DE2441432B2
DE2441432B2 DE2441432A DE2441432A DE2441432B2 DE 2441432 B2 DE2441432 B2 DE 2441432B2 DE 2441432 A DE2441432 A DE 2441432A DE 2441432 A DE2441432 A DE 2441432A DE 2441432 B2 DE2441432 B2 DE 2441432B2
Authority
DE
Germany
Prior art keywords
substrate body
doping
layer
doped
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE2441432A
Other languages
English (en)
Other versions
DE2441432A1 (de
Inventor
John Rodgers Palo Alto Calif. Thurman (V.St.A.)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
American Microsystems Holding Corp
Original Assignee
American Microsystems Holding Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Microsystems Holding Corp filed Critical American Microsystems Holding Corp
Publication of DE2441432A1 publication Critical patent/DE2441432A1/de
Publication of DE2441432B2 publication Critical patent/DE2441432B2/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H10D84/817—Combinations of field-effect devices and resistors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/008—Bi-level fabrication
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/049—Equivalence and options
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/051—Etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/053—Field effect transistors fets
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/085—Isolated-integrated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/117—Oxidation, selective

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines VMOS-Transistors wie im Oberbegriff des Patentanspruches 1 angegeben.
Ein derartiges Verfahren ist in der GB-PS 12 48 051 w beschrieben. Dabei wird von einem Subsvratkörper eines ersten Leitungstyps ausgegangen. Dieser Substratkörper bildet später die Source des fertigen VMOS-Transistors. Auf dem Substratkörper wird epitaktisch eine Schicht des entgegengesetzten Leitungstyps abgeschieden, die als Basisschicht des VMOS-Transistors bezeichnet wird. In diese epitaktische Schicht wird von der Oberfläche her eine Zone des ersten Leitungstyps als Drainzone eindiffundiert. Dann wird die V-förmige Nut eingebracht und es werden die > <> Gate-Isolierschicht und die Metallisierungen des Gates und der Anschlüsse hergestellt. Die Basisschicht des VMOS-Transistors weist eine einheitliche Dotierung auf. Die Kapazität zwischen Drainzone und Basisschicht ist relativ groß. v,
Aus »Mikroelektronik 4«, Vorträge zum 4. Mikroelektronik-Kongreß in München vom 9. bis 11. November 1970, R. Oldenbourg Verlag München-Wien 1971, Seiten 102 bis 128, ist ein VMOS-Transistor bekannt, bei dem in einem p- oder π-Substrat eine stark t>o η-dotierte Zone als Drainzone, darüber eine Basisschicht aus einer jr-Schicht und einer p-Schicht und eine in die p-Schicht eingelassene η-Zone als Sourcezone angeordnet sind. Eine V-förmige Nut erstreckt sich von der Oberfläche bis in die jr-Basisschicht. In der Nut ist die Halbleiteroberfläche von der Gate-Isolierung und der Gate-Elektrode bedeckt. Das Herstellungsverfahren für den VMOS-Transistor ist nicht angegeben. Die Drainzone dieses VMOS-Transistors hat eine hohe Kapazität gegenüber dem Substrat.
In der DE-AS 11 41 724 ist ein Herstellungsverfahren für einen PN-Übergang angegeben, bei dem eine Ausdiffusion von Dotierungsstoff aus dem Substratkörper eine Dotierung einer Basiszone erzeugt. Dabei steigt die Leitfähigkeit in dieser Zone in Richtung auf das Substrat hin von einem kleineren Wert beginnend an. Zu VMOS-Transistoren und deren Herstellungsprobleme ist dort nichts enthalten.
Es ist die Aufgabe der Erfindung, ein Herstellungsverfahren für einen VMOS-Feldeffekttransistor anzugeben, das mit geringem Herstellungsaufwand einen VMOS-Transistor geringer Größe und mit niedriger Drain-Kapazität liefert, wobei mit dem entsprechend ausgewählten Verfahren auch die Herstellung einer Reihe von VMOS-Transistoren mit gemeinsamem Source und von VMOS-Transistoren einer »NOR«-Logikschaltung mit mehreren Gates problemlos möglich sein soll.
Diese Aufgabe wird ausgehend von einem Verfahren mit den im Oberbegriff des Patentanspruches 1 angegebenen Merkmalen erfindungsgemäß durch die im Kennzeichen des Patentanspruches 1 genannten Merkmale gelöst.
Bei einem nach dem Verfahren der Erfindung hergestellten VMOS-Transistor grenzt die stark dotierte Drainzone nun an die schwach dotierte π-Basisschicht, so daß die Kapazität der Drainzone gegenüber dem Rest des Transistors klein ist.
Weitere Erläuterungen der Erfindung ergeben sich aus der Beschreibung in Verbindung mit den Figuren; es zeigt
F i g. 1 einen Schnitt durch einen bekannten VMOS-Transistor;
Fig.2 einen Schnitt durch VMOS-Transistoren. die nach dem erfindungsgemäßen Verfahren hergestellt sind; i
Fig.3 die verschiedenen Hauptschritte des erfindungsgemäßen Verfahrens und
Fig.4 schematisch eine nach der Erfindung hergestellte »NOR«-Logikschaltung mit gemeinsamer Source. U)
Fig.2 zeigt ein Halbleiter-Bauelement in einem Halbleiterchip mit mehreren VMOS-Transistoren 12a, 126 und 12c Die Transistoren 12 sind auf der N-Ieitend dotierten gemeinsamer; Source 14 aufgebaut, die der Substratkörper des Halbleiterchips sein kann. Eine P-dotierte Basisschicht 16 ist unmittelbar oberhalb der gemeinsamen Source 14 ausgebildet. Eine Raumladungs- oder Drift-Schicht 18 überdeckt die Basisschicht 16. N-dotierte Drain-Gebiete 20 sind von der Oberfläche 22 des Halbleiterchips in die Drift-chicht 18 eindiffundiert. Der Rest der Oberfläche 22 ist P-dotiert, so daß damit eine Kanalstoppschicht 23 gebildet ist, um ein Oberflächen-Siliziumoxyd daran zu hindern, eine leitende Inversionsschicht in der Driftschicht 18 zu bilden. In dem Halbleiterchip ist eine V-förmige Nut 24 >-> vorgesehen, die das Draingebiet 20, die Driftschicht 18, die Basisschicht 16 durchdringt und zu einem Anteil in den Substratkörper 14 hineinreicht. Die V-förmige Nut 24 legt die Kante 25 der Basisschicht 16 zur Bildung des Gate frei. Ein Siliziumdioxydfilm 26 mit für das Gate m passender Dicke ist innerhalb der V-förmigen Nut 24 vorgesehen. Darüber ist Leitermaterial als Gate-Elektrode 28 aufgebracht. Auf der Oberfläche 22 des Halbleiterchip ist eine Schicht 30 aus Siliziumdioxyd vorgesehen. Eine Kontaktöffnung 32 ist eingeätzt, um π einen elektrischen Kontakt zum Drain-Gebiet 20 zu schaffen. Die Zuleitung 34 zur Gate-Elektrode 28 und die Zuleitung 36 zum Drain-Gebiet 20 sind auf dem Siliziumdioxyd 30 gebildet, um den Transistor 12 in geeigneter Weise in eine elektrische Schaltung einzubauen. Vorzugsweise liegt der Substratkörper 14 als gemeinsame Source an Masse und ist in elektrischer Verbindung mit der Basisschicht 16 und der Driftschicht 18, wie dies mit 38 angedeutet ist. Eine Siliziumnitrid-Sperrschicht 40 kann auf der Oberfläche der Silizium- 4> dioxyd-Schicht 30 vorgesehen sein. Im gewöhnlichen Betrieb liegt die Source 14 an Masse und an die Zuleitung 36 zum Drain-Gebiet 20 und an die Zuleitung 34 zur Gate-EIekti ode 28 werden positive Spannungen angelegt. Die positive Spannung an der Gate-Elektrode >o 28 induziert eine N-leitende Inversionsschicht in der P-dotierten Basisschicht 16 entlang der Kante 25. Elektronen fließen dann von der Source 14 längs der Inversionsschicht entlang der Oberfläche 26 über die ladungsträgerverarmte Drift-Schicht 18 zum Drain-Ge- γ-, biet 20. Eine positive Gate-Spannung sorgt also dafür, daß Strom zwischen Source 14 und Drain-Gebiet 20 fließt. Im logischen Sinne verhält sich das Bauelement 12 wie ein spannungsgesteuerter Schalter. Die geineinsame Source bzw. der Substratkörper 14 ist üblicherweise e>o zwischen etwa 1017 und etwa 5 χ ΙΟ19 N-dotiert. Antimon wird als Dotiermittel bevorzugt, weil es einen kleineren Diffusionskoeffizienten hat und bei epitaktischem Niederschlag geringe Autodotierung zeigt. Andere N-Dotierungen, wie Phosphor und Arsen, können ebenfalls Verwendet werden. Selbstverständlich können Dotierungsgrade unterhalb des angegebenen üblichen Bereiches Verwendet werden. Bei niedrigeren Dotierungen macht sich jedoch der Ausbreitungswiderstand im Substratkörper 14 stärker bemerkbar. Es können auch höhere Dotierungen als der angegebene Bereich verwendet werden, in diesem Falle wird die Autodotierung stärker merkbar. Der Substratkörper 14 hat üblicherweise eine Dicke von 100 bis 250 um, was für mechanische Stabilität des Halbleiterchips ausreicht Wenn ein anderes Substrat verwendet wird, beispielsweise dielektrischer isolierender Saphir mit darauf befindlichem Silizium, kann der Substratkörper 14 auch beträchtlich dünner sein. Die Basisschicht 16 hat üblicherweise eine Dicke von 1 μπι oder weniger. Es ist erwünscht, eine dünne Basisschicht 16 vorzusehen, weil die Verstärkung des Transistors 12 umgekehrt proportional der Dicke der Basisschicht 16 ist Bei extrem geringen Dicken verschlechtert sich das Verhältnis zwischen Verstärkung und Dicke und ein Durchbruch zwischen Source und Drain kann schon bei niedrigen Spannungen erfolgen. Als Dotierung für die Basisschicht 16 wird Bor bevorzugt, mit einer Konzentration von etwa 5 χ 10". Die Dicke der Drift-Schicht 18 beträgt üblicherweise 0,5 bis 1 μηι. Diese Schicht ist schwach mit Bor dotiert, um einen Widerstand von 5 bis etwa 20 Ohm · cm zu erreichen. Geringere Dotierungslconzentrationen können verwendet werden. Sie erhöhen jedoch den Widerstand der Drift-Schicht 18, so daß parasitäre Reihenwiderstände entstehen, die das Logikverhalten bei niedrigem Pegel verschlechtern. Der Zweck der Driftschicht 18 besteht darin zu verhindern, daß die gesamte Spannung zwischen Source und Drain an der Basis-Schicht 16 abfällt, so daß die Basis-Schicht t6 dünner gemacht werden kann, ohne daß elektrischer Durchbruch auftritt. Das Drain-Gebiet 20 hat üblicherweise eine Dicke von 0,5 bis etwa 1 μπι und einen Gradienten der Dotierung, wobei die Dotierungskonzentration an der Oberfläche 22 gleich der Grenze der Löslichkeit im Festkörper ist. Viele N-leitende Dotierungsstoffe sind für die Drainregion 20 brauchbar. Als N-Dotierung werden Phosphor und Arsen wegen ihrer hohen Löslichkeit im Silizium im festen Zustand bevorzugt.
Die V-förmige Nut 24 wird in den Halbleiterchip eingeätzt, wobei übliche Silizium-Ätztechniken verwendet werden, die z. B. beschrieben sind in »Anisotropie Etching of Silicon«, Journal of Applied Physics, Band 40, Nr. 11 (1965), Seiten 4569 bis 4574 und »A Water Amine Complexing Agent System for Etching Silicon«, Journal of the Electromechanical Society, Solid State Science (1967), Seiten 965 bis 970. Die V-Form wird durch das speziell ausgewählte Ätzmittel und die Kristallorientierung des Siliziums des Halbleiterchips hervorgerufen. Anisotrope Ätzmittel haben eine kleine Ätzrate in (lll)-Ebenen und eine große Ätzrate in (lOO)-Ebenen. Die Tiefe der Nut, d. h. die endgültige Lage des Scheitels 39 der V-förmigen Nut wird durch die Abmessungen der Oberfläche oder Ätz-Öffnung festgelegt. Das Siliziumdioxyd 26 des Gate ist üblicherweise 50 bis 100 nm dick. Ein dünner Film wird hier bevorzugt, weil die Verstärkung des Transistors 12 umgekehrt proportional der Dicke der Siliziumdioxid-Schicht 26 des Gate ist. Die Verwendung dünnerer Gate-Oxyde läßt kleine Löcher, genannt Pinholes, auftreten, die zu verringerter Ausbeute führen. Dickere Gate-Oxyd-Schichten können verwendet werden, wenn eine Verschlechterung der Verstärkung in Kauf genommen wird. Die Gate-Elektrode 28 hat üblicherweise eine Dicke von 100 bis 700 nm und besteht aus hoch-N-dotiertem Polysilizium, das vorzugsweise bis zum Grenzwert bzw. entartet
dotiert ist. Dotiertes Polysilizium wird für die Gate-Elektrode 28 bevorzugt, nämlich hauptsächlich deshalb, weil die Gate-Oxyd-Schicht 26 unmittelbar nach der Bildung durch Polysilizium abgedeckt werden kann, während dann, wenn die Gate-Elektrode 28 ein Metall ist, ein photolithographischer Schritt zwischengeschaltet werden muß, um die Kontaktöffnung 32 zu ätzen. Darüber hinaus bilden Gate-Elektroden aus Polysilizium einen Verunreinigungsschutz, was bei Gate-Elektroden aus Aluminium oder anderen Metallen nicht der Fall ist. Metalle wie Aluminium können auf die Siliziumdioxyd-Schicht 26 des Gate aufgedampft werden und wirken als Zuleitung zur Gate-Elektrode 28. Eine Stoppschicht 40 aus Siliziumnitrid ist üblicherweise 10 bis lOOnm dick. Dünnere Stoppschichten können verwendet werden, aber dann wird die Schicht 40 weniger undurchlässig gegen Verunreinigungen. Dickere Schichten können ebenfalls verwendet werden, sind jedoch schwierig zu ätzen.
Fig. 3 zeigt die Zustände des Halbleilerchips nach Beendigung eines jeden der wichtigen Schritte A bis D. die in den folgenden Tabellen A bis E beschrieben sind. Fig.3 zeigt die Herstellungsschritte zur Herstellung der Transistoren 12. Jede Tabelle zeigt einige Alternativen zur Verwirklichung des zugehörigen Hauptschrittes und jeder Tabelle folgen Arbeitsanweisungen hinsichtlich eines jeden Unterschrittes innerhalb dieses Hauptschrittes.
Schritt Λ:
Vorbereitung des Substrats
Alternative A-I
Hpitaktisch-
DifTusion
(a) Herstellen eines N-dotierten Substratkörpers 14
(b) P-Üiltusion oder -Ionenimplantation Alternative Λ-2
Doppelt dotierter
Substratkörper
(a) Herstellen eines
N- und P-dotiertcn
Substratkörpers 14
(c) epitaktisches Wachsen der Drift-Schicht
(d) Ausdiffusion von P zur Bildung der P-Schicht
Fig.3A ergibt nach Beendigung des Schrittes A einen Halbleiterchip mit dem Substratkörper 14, der Basis-Schicht 16 und der Drift-Schicht 18.
Unterschritte
A-Ia: Ausgangsmaterial ist mit Antimon dotiertes t,o (100)-SiIiziuni mit 0,01 Ohm · cm Widerstand.
A-2a: Ausgangsmaterial ist das gleiche wie in A-Ia, das jedoch ebenfalls mit Bor auf 1017 Atome/cm3 dotiert ist
A-Ib: Übliche Festkörper-Bordiffusion erfolgt durch bs die Reaktion von B2H6 und Sauerstoff in einer Stickstoffatmosphäre. Der Flächenwiderstand nach dem Vorniederschlag beträgt 90 Ohm/D.
Der Wärmezyklus ist 30 min bei 9000C. Die
Ein-Diffusion erfolgt drei Stunden lang bei
12500C
Statt dessen kann Ionenimplantation mit einer Dosis von 1015 Borionen/cm2 bei einer Energie
von 50 keV durchgeführt werden.
A-Ic: Üblicher epitaktischer Niederschlag erfolgt durch Pyrolyse von S1H4 in Wasserstoff bei 10500C Die Wachstumsrate beträgt 0,25 um/Minute. Die epitaktische Driftschicht ist 3 μηι dick und hat 20 Ohm · cm Widerstand.
A-Id: Ein Wärmeschritt der in einer Stickstoffatmosphäre ausgeführt wird. Die Zeit beträgt 30 min bei 11000C
Schritt B:
Drain-Bildung:
Alternative B-I
Selektive Oxydicrung
(a) Aufwachsen temporärer
SiO.-Schicht
(b) Aufwachsen der temporären
SiiNj-Schicht
Ic) Definieren der Drain-I lache durch Ätzen
(Drain-Maske)
(d) Bilden der Obcrflächcn-P-Schicht als Stoppschicht 23
(e) Ätzen einer Untcrschneidung
in SiO.-Schichl
(D Bilden des FeId-SiO. 30
(g) Ätzen der temporären Si1N4-
und SiO.-Schicht
Alternative B-2
Glatte DifTusion
(a) Bilden der P-Oberflächen-Schicht als Stoppschicht 23
(b) Bildendes FeId-SiO130
(C) Definieren der Drain-F-Iä:hc 20 (Drain-Maske)
(h) N* Drain-DifTusion
Fig.3B zeigt Chip mit Drain-Gebiet 20 und dem -,o Feldoxid 30 nach Beendigung des Schrittes B.
B-Ia: Normales Aufwachsen eines thermischen Oxids erfolgt in einer trocknen O2-. feuchten O2-. trocknen Or Atmosphäre 10 min, 17 min, bzw. 10 min lang. Die Temperatur beträgt 950° C.
B-Ib: Ein normaler (epitaktischer) Niederschlag von Siliziumnitrid erfolgt durch die Reaktion von SiH4 und NH3 bei 9500C in einer Wasserstoffatmosphäre. Die Wachstumsrate beträgt 20 mn/ «> min.
B-Ic: Die normale Siliziumnitrid-Ätzung mit Phos phorsäure bei 180° C Die Ätzrate beträgt lOnm/min. Gepufferte Fluorwasserstoffsäure wird dazu verwendet Siliziumdioxyd zu ätzen, wobei das Siliziumnitrid als Maske dient
B-Id: Das Gleiche wie A-Ic: Die Diffusion erfolgt 30minbei900oC.
B-2a: Das Gleiche wie B-1 d.
B-Ie: Gepufferte Fluorwasserstoffsäure wird als übli ches Siliziumdioxidätzen mit einer Rate von 100 nm/min verwendet
B-If: Das Gleiche wie B-Ia: Mit einem Zyklus von 10 min, 7 Stunden, 10 min bei 950° C.
B-2b: DasGleichewieB-if. B-Ig: Das Gleiche wie B-Ic und B-Ie.
B-2c: Übliche Photolack-Technik mit gepufferter HF-Ätzung mit 10 nm/min (B-I e).
B-Ih: Normaler Vorniederschlag von Phosphor auf Silizium wird in einem Ofen -mit einer POCl3-Quelle zugeführt Der Zyklus beträgt 30 min bei 975°C
Die Diffusion kann auch von einer phosphordotierten Siliziumdioxydquelle durchgeführt werden. .
Schritt C:
Bilden der Nut:
Alternative C-I mit Sperrschicht und selbstjustiertem Gate
(a) Bilden von permanentem SiO2 über Drain 20
(b) Bilden der Si3N4-Schicht
(Sperrschicht 40)
(c) Definieren der V-Nut- und Kontakt-Öffnungen 32 in Si3N4-Schicht (V-Nut- und Kontakt-Maske)
(d) Bedecken der Kontakt- und Definieren derV-Nut-Öffnungen in SiO2 (Kontaktmaske)
(e) Ätzen der V-Nut
(f) Ätzen des SiO2 zum Öffnen der Kontakt- und Unterschneiden der V-Nut-Öffnung
(g) Entfernen der gezackten Kanten des Si3N4-Überhangs um Nut herum
Alternative C-2 mit selbstjustierlem Gate
IO
Alternative C-3 ohne Sperrschicht
(a) Bilden von temporärem SiO, über Drain
(b) Definieren der V-Nut in temporärem SiO2
(c) Definieren der V-Nut-Öffnung in Si3N4-Schicht (V-Nut-Maske)
(d) Definieren der V-Nut-Öffnung in SiO2
(e) Ätzen der V-Nut
(O Ätzen des SiO2
zum Unterschneiden
der V-N ut-Öffnung
(g) Wegätzen von allem Si3N4
(e) Ätzen der V-Nut
(g) Entfernen des temporären SiO2 zur Beseitigung der gezacKten Kanten des SiO2-Überhangs um Nut herum
Fig.3-C-1 zeigt Chip mit Nut 24
Fig.3-C-2 Fig.3-C-3
C-Ia: Das Gleiche wie B-Ia mit einem Zyklus 10 min, min, 10 min bei 9000C. Diese Oxydation kann besser durch epitaktischen Niederschlag von 400 nm Siliziumdioxyd durchgeführt werden. Die Bedingungen sind die gleichen wie beim Siliziumnitrid-Niederschlag (Punkt 10), aber das dort verwendete NH3 wird hier durch N2O ersetzt
C-3a: Das Gleichewie C-Ia. C-Ib: Das Gleiche wie B-1 b. C-Ic: Das Gleiche wie B-Ia 00 C-2c: Das Gleiche wie B-Ic
C-Id: Das Gleiche wie B-Ih.
C-2d: Das Gleiche wie B-Ih.
C-3b: Das Gleiche wie B-Ih.
C-Ic: Das Gleiche wie B-Ια Die anisotrope Ätzung 65 wird 7 min lang in einer Lösung von 10 Vol.-%
N2H4 und 30% H2Obei 100°Cdurchgeführt
C-2c: Das Gleiche wie C-la
C-3c: Das Gleiche wie C-la
C-If: DasGleiche wie B-Ic,Zeit 10 min.
C-2f: Das Gleiche wie B-Ic.
Cig: DasGleiche wie B-Ic.
C-2g: DasGleiche wie B-Ic.
C-3g: Das Gleiche wie B-Ic.
Schritt D:
Gute-Bildung:
(;i> Gate-SiOi 26 aufwachsen
(b) Polysilizium niederschlagen
(c) Polysilizium 28 dotieren und oxidieren
(d) Gate-Polysilizium 28 definieren (Gate-Maske)
F i g. 3D zeigt den Chip mit Gate-Struktur 26 und 28.
D-a: Gleich wie B-Ia mit dem Zyklus 10 min, 10 min, 10 min bei 9500C.
-, D-b: Üblicher (eritaktischer) Niederschlag von Polysilizium wird in einer Wasserstoffumgebung durch die Pyrolyse von SiH4 bei 950°C durchgeführt. Die Wachstumsrate beträgt 0,1 μπι/πύη. Phosphordiffusion erfolgt 15 min lang bei 9500C ίο (B-Ih).
D-c: Das Gleiche wie C-Ia. Zyklus 15 min bei 950°C.
Oxydation wie bei B-Ia. Zyklus 10 min, 10 min, 10 min bei 950° C. Der letzte lOminütige Zyklus wird in trockenem Stickstoff im Gegensatz zu
ι■-, trockenem Sauerstoff durchgeführt.
D-d: Übliche Photolacktechniken definieren das Muster im Siliziumuioxyd auf dem roiysiiizium. Das Polysilizium-Ätzmittel ist 10 Volumenteile auf 40 Gewichtsteile NH4F-Lösung auf ein Teil konzen-.'0 trierte Salpetersäure. Das definierte Oxyd dient
dazu, die Polysilizium-Ätzung zu maskieren.
Schritt E:
Bildung der Zuleitungen:
Alternative E-I
(a) Kontaktätzen für Weg A
und B (Kontaktmaske)
Alternative E-2
(a) Kontaktätzen für Weg C
(b) Aluminiumaufdampfen
(c) Aluminium definieren (Zuleitungsmaske)
E-Ia: Das Gleiche wie B-Ic.
E-2a: Diese Siliziumätzung erfolgt unmaskiert in einer Lösung von 10 Volumenteüen H2O auf ein Teil HF. Die Zeit beträgt drei Minuten mit einer Ätzrate von 300 nm.
E-Ib: Übliche Aluminiumaufdampfung von 1 μσι Star- so ke.
E-Ic: Der photolithographische Schutz des Aluminiums erfolgt mit üblichen Negativlack-Techniken. Das Aluminiumätzmittel enthält 16 Vulumenteile H1PO4, ein Teil HNO3, und ein Teil H2O. Die Älzrate beträgt 0,5 μπι/min.
F i g. 4A zeigt eine grundlegende »NOR«-Logikschaltung mit zwei Eingangs-Gates, die von zwei V förmigen Nuten 24c gebildet werden, die durch das Drain-Gebiet t,o 20c eines einzelnen Transistors geätzt sind. Die Gates 28c haben ein gemeinsames Drain-Gebiet 20c und eine gemeinsame Source 14c. Fig.4B zeigt ein Schaltbild dieser NOR-Schaltung mit zwei Gates. Ein Eingangssignal an einem der Gates 28c schaltet den Transistor ein, wobei Drain 20c zur gemeinsamen Source 14c »kurzgeschlossen« wird. Jede beliebige Anzahl von Gates 28c kann im Transistor einfach dadurch gebildet werden, daß das Drain-Gebiet 20c länger oder breiter gemacht wird, um dessen Fläche zu vergrößern, und noch mehr V-förmige Nuten 24c geätzt werden.
Eine Reihe von solchen NOR-Gattern mit η Eingängen kann alle Ausdrücke des Booleschen Logiksystems liefern. Weiter werden in Decodierern des Typs »eins aus n« Bauelemente mit vielen Gates benötigt Ein dreistelliger Binär-Decodierer erfordert acht NOR-Schaitungen mit drei Gates, und NOR-Schaltungen mit vier Gates, wenn Vorkehrungen für Vorbereitung erforderlich sind. Ein zweipegeligei Decodierer »eins von 256« erfordert 256 NOR-Schaltungen mit acht Eingängen.
Bei der NOR-Schaltung nach Fig.4 ist in der Drift-Schicht 18c des Transistors 12 gerade unterhalb der Oberfläche 22c zwischen dem Drain-Gebiet 20c und einer Kontaktöffnung 52 ein Lastwiderstand 50 gebildet Der Widerstand 50 kann dadurch gebildet werden, daß Donatoren in die Drift-Schicht 18c implantiert werden, ehe das oberflächige Siliziumdioxyd 54 gebildet wird. Ionen-implantierte Widerstände mit tausenden Ohm/D können leicht hergestellt werden, im Gegensatz zu den typischen Drain-Widerständen von etwa 10 bis 50 Ohm/D. Statt dessen kann der Lastwiderstand 50 durch
Diffusion von N-Dotiermitteln gebildet werden. Vorzugsweise ist das Siliziumdioxyd 54 leicht N-dotiert. und während des folgende* Diffüsionsschrittes diffundiert das N-Dotiennittel in die Drift-Schicht 18c, um den Widerstand 50 zu bilden. Während des gleichen Diffusionsschrittes kann Bor, das im Feldoxyd 30c enthalten ist in die Drift-Schicht 18c darunter diffundiert werden, um die Kanalstoppschichten 23c zu bilden. Die Kontaktzone 52 kann N-dotiert werden und gleichzeitig mit dem Drain-Gebiet 20c gebildet werden. Der Lastwiderstand kann auch ein Polysilizium- Widerstand sein (wie in Fig.2 dargestellt), wozu keine Kontaktöffnung notwendig ist Eine Polysilizium-Leitung 58 wird auf der Sperrschicht 40 gebildet und mit einer Isolierschicht 60 überzogen, die die Enden der
Leitung frei läßt Die freiliegenden Enden bilden gute Ohm'sche Kontakte zur Drain-Zuleitung 36 sowie einer Spannungszuführungsleitung 62, die anschließend geformt werden.
Vorteile der Erfindung sind, daß erreicht ist daß ein oberflächendiffundiertes Drain-Gebiet mit einer kleineren Grenzfläche zur Basis- und Drift-Schicht vorliegt Die Verwendung einer gemeinsamen Source eliminiert einzelne Source-Zuleitungen und einzelne Anschlußkontakte. Auf der Oberfläche des Bauelementes ist lediglich Raum für die Gate- und die Drain-Kontakte erforderlich. Deshalb können die Transistoren dichter zusammengebracht werden, so daß sowohl die Kompaktheit als auch die Herstellungsausbeute anwachsen.
Hierzu 3 Blatt Zeichnungen

Claims (7)

Patentansprüche:
1. Verfahren zur Herstellung eines VMOS-Transistors in einem Halbleiterchip mit mehreren Schich- ten mit aufeinanderfolgend entgegengesetztem Leitungstyp, wobei von einem Substratkörper mit einem Leitungstyp ausgegangen wird, auf dem man im Verfahrensverlauf eine Halbleiterschicht mit entgegengesetztem Leitungstyp aufwachsen läßt und eine weitere Zone mit wiederum entgegengesetztem Leitungstyp erzeugt und wobei dann in diese Zone, in die Halbleiterschicht und in den Substratkörper die V-förmige Nut des Transistors eingebracht und die Gate-Isolierschicht und die π Metallisierungen des Gates und der Anschlüsse aufgebracht werden, gekennzeichnet dadurch, daß der Substratkörper (14) sowohi mit N-Dotierung als auch mit P-Dotierung versehen wird, daß man erst dann die Halbleiterschicht (16,18) als Driftschicht (18) mit jt-Dotierung auf dem Substratkörper (14) epitaktisch aufwachsen läßt, daß man dann eine für einen anderen Transistoraufbau an sich bekannte Ausdiffusion durchführt, wobei hier damit eine P-dotierte Zone (16) zwischen dem ü Substratkörper (14) und der ^-dotierten Driftschicht (18) in der Halbleiterschicht erzeugt wird.
2. Verfahren nach Anspruch Y, gekennzeichnet dadurch, daß der mit N-Dotierung und mit P-Dotierung versehene Substratkörper (14) dadurch hergestellt worden ist, daß man in den zunächst N-dotierten Substratkörper (14) P-Dotierung einbringt
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die P-Dotierung durch Eindiffusion vorgenommen wird.
4. Verfahren nach Anspruch 3, gekennzeichnet dadurch, daß Bor unter Verwendung von BjH6 und Sauerstoff in einer Stickstoffatmosphäre in den Substratkörper (14) eingebracht wird und die Ausdiffusion bei 1100° C für 30 min in Stickstoffatmosphäre durchgeführt wird.
5. Verfahren nach Anspruch 2, gekennzeichnet dadurch, daß die P-Dotierung des Substratkörpers mit Ionenimplantation durchgeführt wird.
6. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß zur Dotierung des zunächst N-dotierten Substratkörpers Antimon verwendet wird.
7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß Bor implantiert wird.
DE2441432A 1973-08-29 1974-08-29 Verfahren zur Herstellung eines VMOS-Transistors Withdrawn DE2441432B2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US392668A US3924265A (en) 1973-08-29 1973-08-29 Low capacitance V groove MOS NOR gate and method of manufacture

Publications (2)

Publication Number Publication Date
DE2441432A1 DE2441432A1 (de) 1975-03-27
DE2441432B2 true DE2441432B2 (de) 1981-02-12

Family

ID=23551527

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2441432A Withdrawn DE2441432B2 (de) 1973-08-29 1974-08-29 Verfahren zur Herstellung eines VMOS-Transistors

Country Status (6)

Country Link
US (1) US3924265A (de)
JP (1) JPS5419144B2 (de)
CA (1) CA1006623A (de)
DE (1) DE2441432B2 (de)
FR (1) FR2246073B1 (de)
GB (1) GB1488151A (de)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5140887A (de) * 1974-10-04 1976-04-06 Hitachi Ltd
US4003036A (en) * 1975-10-23 1977-01-11 American Micro-Systems, Inc. Single IGFET memory cell with buried storage element
US4048649A (en) * 1976-02-06 1977-09-13 Transitron Electronic Corporation Superintegrated v-groove isolated bipolar and vmos transistors
US4062699A (en) * 1976-02-20 1977-12-13 Western Digital Corporation Method for fabricating diffusion self-aligned short channel MOS device
DE2619713C2 (de) * 1976-05-04 1984-12-20 Siemens AG, 1000 Berlin und 8000 München Halbleiterspeicher
US4057844A (en) * 1976-06-24 1977-11-08 American Microsystems, Inc. MOS input protection structure
JPS608628B2 (ja) * 1976-07-05 1985-03-04 ヤマハ株式会社 半導体集積回路装置
US4084175A (en) * 1976-09-30 1978-04-11 Research Corporation Double implanted planar mos device with v-groove and process of manufacture thereof
US4116720A (en) * 1977-12-27 1978-09-26 Burroughs Corporation Method of making a V-MOS field effect transistor for a dynamic memory cell having improved capacitance
US4173765A (en) * 1978-05-26 1979-11-06 Eastman Kodak Company V-MOS imaging array
NL184551C (nl) * 1978-07-24 1989-08-16 Philips Nv Veldeffekttransistor met geisoleerde stuurelektrode.
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
US4502208A (en) * 1979-01-02 1985-03-05 Texas Instruments Incorporated Method of making high density VMOS electrically-programmable ROM
JPS55138261A (en) * 1979-04-12 1980-10-28 Nec Corp Semiconductor device
US4326332A (en) * 1980-07-28 1982-04-27 International Business Machines Corp. Method of making a high density V-MOS memory array
JPS6252969A (ja) * 1985-08-30 1987-03-07 Nippon Texas Instr Kk 絶縁ゲ−ト型電界効果半導体装置
US4788158A (en) * 1985-09-25 1988-11-29 Texas Instruments Incorporated Method of making vertical inverter
GB8624637D0 (en) * 1986-10-14 1986-11-19 Emi Plc Thorn Electrical device
US5160491A (en) * 1986-10-21 1992-11-03 Texas Instruments Incorporated Method of making a vertical MOS transistor
US5141886A (en) * 1988-04-15 1992-08-25 Texas Instruments Incorporated Vertical floating-gate transistor
US5072266A (en) 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
IT1250233B (it) * 1991-11-29 1995-04-03 St Microelectronics Srl Procedimento per la fabbricazione di circuiti integrati in tecnologia mos.
US5192698A (en) * 1992-03-17 1993-03-09 The United State Of America As Represented By The Secretary Of The Air Force Making staggered complementary heterostructure FET
JPH0878436A (ja) * 1994-09-05 1996-03-22 Mitsubishi Electric Corp 半導体装置
US6140677A (en) * 1998-06-26 2000-10-31 Advanced Micro Devices, Inc. Semiconductor topography for a high speed MOSFET having an ultra narrow gate
US6130454A (en) * 1998-07-07 2000-10-10 Advanced Micro Devices, Inc. Gate conductor formed within a trench bounded by slanted sidewalls
US6114205A (en) * 1998-10-30 2000-09-05 Sony Corporation Epitaxial channel vertical MOS transistor
JP4341421B2 (ja) * 2004-02-04 2009-10-07 ソニー株式会社 固体撮像装置
US8445944B2 (en) 2004-02-04 2013-05-21 Sony Corporation Solid-state image pickup device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3355598A (en) * 1964-11-25 1967-11-28 Rca Corp Integrated logic arrays employing insulated-gate field-effect devices having a common source region and shared gates
US3414740A (en) * 1965-09-08 1968-12-03 Ibm Integrated insulated gate field effect logic circuitry
US3412297A (en) * 1965-12-16 1968-11-19 United Aircraft Corp Mos field-effect transistor with a onemicron vertical channel
US3518509A (en) * 1966-06-17 1970-06-30 Int Standard Electric Corp Complementary field-effect transistors on common substrate by multiple epitaxy techniques
US3764396A (en) * 1969-09-18 1973-10-09 Kogyo Gijutsuin Transistors and production thereof
NL164424C (nl) * 1970-06-04 1980-12-15 Philips Nv Werkwijze voor het vervaardigen van een veldeffect- transistor met een geisoleerde stuurelektrode, waarbij een door een tegen oxydatie maskerende laag vrijgelaten deel van het oppervlak van een siliciumlichaam aan een oxydatiebehandeling wordt onderworpen ter verkrijging van een althans gedeeltelijk in het siliciumlichaam verzonken siliciumoxydelaag.
US3761785A (en) * 1971-04-23 1973-09-25 Bell Telephone Labor Inc Methods for making transistor structures
US3751722A (en) * 1971-04-30 1973-08-07 Standard Microsyst Smc Mos integrated circuit with substrate containing selectively formed resistivity regions
US3823352A (en) * 1972-12-13 1974-07-09 Bell Telephone Labor Inc Field effect transistor structures and methods

Also Published As

Publication number Publication date
JPS5082981A (de) 1975-07-04
DE2441432A1 (de) 1975-03-27
JPS5419144B2 (de) 1979-07-12
GB1488151A (en) 1977-10-05
FR2246073B1 (de) 1978-02-17
US3924265A (en) 1975-12-02
FR2246073A1 (de) 1975-04-25
CA1006623A (en) 1977-03-08

Similar Documents

Publication Publication Date Title
DE2441432B2 (de) Verfahren zur Herstellung eines VMOS-Transistors
DE69032735T2 (de) Verfahren zum Herstellen von Hochspannungs- und Niederspannungs-CMOS-Transistoren in einem einzigen integrierten Schaltungs-Chip
DE3105118C2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit komplementären bipolaren Transistoren und komplementären Isolierschicht-Gate-Feldeffekttransistoren auf einem gemeinsamen Substrat
DE69225552T2 (de) Lateraler doppel-diffundierter MOS-Transistor und Verfahren zu seiner Herstellung
DE3881799T2 (de) Verfahren zur Herstellung von CMOS-Bauelementen.
DE1764464C3 (de) Verfahren zur Herstellung eines lateralen Transistors
DE3545040C2 (de) Verfahren zur Herstellung einer vergrabenen Schicht und einer Kollektorzone in einer monolithischen Halbleitervorrichtung
DE2734694A1 (de) Isolierschicht-feldeffekttransistor mit kleiner kanallaenge und verfahren zu seiner herstellung
DE2545892A1 (de) Kombiniertes verfahren zur herstellung oxyd-isolierter vertikaler bipolartransistoren und komplementaerer oxyd-isolierter lateraler bipolartransistoren
DE3688057T2 (de) Halbleitervorrichtung und Methode zur Herstellung.
DE2214935A1 (de) Integrierte Halbleiterschaltung
DE2512373B2 (de) Isolierschicht-Feldeffekttransistor mit tiefer Verarmungszone
DE2352762A1 (de) Verfahren zur herstellung einer halbleiteranordnung mit komplementaeren feldeffekt-transistoren
DE10000754A1 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE2655400A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE102018216855A1 (de) Siliziumcarbid-Halbleitervorrichtung und Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung
EP0006510B1 (de) Verfahren zum Erzeugen aneinander grenzender, unterschiedlich dotierter Siliciumbereiche
DE3737790C2 (de)
DE2739586C2 (de) Statischer Inverter mit Isolierschicht-Feldeffekttransistoren und Verfahren zur Herstellung
DE2718449C2 (de)
DE3636249A1 (de) Verfahren zum herstellen eines mos-feldeffekttransistors und danach hergestellter transistor
DE2749607B2 (de) Halbleiteranordnung und Verfahren zu deren Herstellung
DE2655917A1 (de) Integrierte schaltung
DE3781573T2 (de) Selbstausrichtender kontakt auf einer diffundierten zone des p-typs.
DE4240205C2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung, insb. eines Bipolartransistors

Legal Events

Date Code Title Description
8263 Opposition against grant of a patent
8239 Disposal/non-payment of the annual fee