[go: up one dir, main page]

CN215377412U - 功率半导体器件 - Google Patents

功率半导体器件 Download PDF

Info

Publication number
CN215377412U
CN215377412U CN202120409491.0U CN202120409491U CN215377412U CN 215377412 U CN215377412 U CN 215377412U CN 202120409491 U CN202120409491 U CN 202120409491U CN 215377412 U CN215377412 U CN 215377412U
Authority
CN
China
Prior art keywords
trench gate
pillar
gate
heavily doped
disposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202120409491.0U
Other languages
English (en)
Inventor
李元华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Application granted granted Critical
Publication of CN215377412U publication Critical patent/CN215377412U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)

Abstract

本公开涉及功率半导体器件。此类功率半导体器件包括具有第一导电类型的半导体层。柱设置在半导体层中，并且具有与第一导电类型不同的第二导电类型。第一沟槽栅靠近柱的第一竖直边缘设置在柱中。第二沟槽栅靠近柱的第二竖直边缘设置在柱中，该第二竖直边缘位于柱的与第一竖直边缘相对的一侧上。第一电极设置在半导体层的第一侧上方。第二电极设置在半导体层的第二侧上方。

Description

功率半导体器件
相关申请的交叉引用
本公开要求于2020年2月27日提交的美国非临时申请号16/802718的优先权，该申请以引用方式并入本文以用于所有目的。
技术领域
本公开涉及功率半导体器件，具体地讲涉及具有超级结结构的功率器件。
背景技术
最近，基于超级结技术的功率器件已获得广泛认可。超级结(SJ)功率器件在栅极和输出电荷减少的情况下提供较低导通电阻，从而实现更有效的切换。
SJ功率器件通常在漂移区中具有多个柱，其中柱(例如，P柱)在反向偏置下相对于周围区(例如，N区)提供电荷平衡区域。因此，漂移区可为更薄的并且掺杂有更高的浓度，因为组合结构对所施加的反向电压提供更高的电阻。因此，SJ功率器件提供比常规MOSFET低的导通电阻(或比电阻)。
SJ功率器件可用于许多不同的行业。这些行业中的一些行业，诸如电信、电动车辆、计算和收费系统，正在迅速地发展。这些行业将受益于改善的器件特性，包括改善的坚固性、较低的导通电阻、切换至反向电压期间的体二极管 dv/dt抗扰性、较快的切换速度和小型化。
实用新型内容
本申请解决的技术问题是降低功率半导体器件的导通电阻。
本申请的实施方案涉及具有超级结(SJ)柱和沟槽栅的功率半导体器件(例如，MOSFET、IGBT等)。在一个实施方案中，SJ功率器件被配置用于高电压应用(500V或更大)，并且具有相对低的比导通电阻(或Rsp)。在一个实施方案中，SJ功率器件具有柱中的分裂沟槽栅和漂移区中的沟槽栅，从而为正向电流和反向恢复电流提供不同的电流路径。
在一个实施方案中，功率半导体器件包括具有第一导电类型的半导体层。柱设置在半导体层中，并且具有与第一导电类型不同的第二导电类型。第一沟槽栅靠近柱的第一竖直边缘设置在柱中。第二沟槽栅靠近柱的第二竖直边缘设置在柱中，该第二竖直边缘位于柱的与第一竖直边缘相对的一侧上。第一电极设置在半导体层的第一侧上方。第二电极设置在半导体层的第二侧上方。
在一个实施方案中，功率半导体器件包括设置在半导体层中并且与柱间隔开的第三沟槽栅，该第三沟槽栅具有第一竖直表面和第二竖直表面。第一沟槽栅和第二沟槽栅由柱的屏蔽部分隔开。
在一个实施方案中，第一沟槽栅、第二沟槽栅和第三沟槽栅分别限定第一沟道、第二沟道、第三沟道和第四沟道。第一沟槽栅限定靠近柱的第一竖直边缘的第一沟道。第二沟槽栅限定靠近柱的第二竖直边缘的第二沟道。第三沟槽栅限定靠近第三沟槽栅的第一竖直表面的第三沟道以及靠近第三沟槽栅的第二竖直表面的第四沟道。
在一个实施方案中，功率半导体器件还包括靠近第一电极设置的第二导电性的阱。多个第二导电性的重掺杂区设置在阱中。重掺杂区包括与第一电极分别进行第一欧姆接触、第二欧姆接触、第三欧姆接触和第四欧姆接触的第一区、第二区、第三区和第四区。
在一个实施方案中，第一区靠近柱的第一竖直边缘。第二区设置在柱中并且设置在第一沟槽栅与第二沟槽栅之间。第三区设置在第二沟槽栅与第三沟槽栅之间。第四区靠近第三沟槽栅的第二竖直表面设置。
在一个实施方案中，功率半导体器件还包括多个第一导电类型的重掺杂区以及靠近第一电极设置的多个第二导电性的阱。多个第二导电类型的重掺杂区设置在阱中。重掺杂区包括与第一电极分别进行第一欧姆接触、第二欧姆接触和第三欧姆接触的第一区、第二区和第三区。第一区靠近柱的第一竖直边缘。第二区设置在柱中并且设置在第一沟槽栅与第二沟槽栅之间。第三区靠近柱的第二竖直边缘。
在一个实施方案中，第一沟槽栅限定靠近柱的第一竖直边缘的第一沟道，并且第二沟槽栅限定靠近柱的第二竖直边缘的第二沟道。
在一个实施方案中，第一沟槽栅包括栅极电极和栅极介电材料。栅极介电材料包括栅极介电层和栅极介电间隔物。栅极介电层设置在第一沟道上方并且具有不超过0.15μm的厚度。栅极介电间隔物具有至少0.2μm的厚度。
在一个实施方案中，第一沟槽栅包括栅极电极和包封栅极电极的栅极氧化物材料。第一沟槽栅包括第一侧、第二侧、第三侧和第四侧。第一侧对应于柱的第一竖直边缘并限定第一沟槽栅的第一沟道。第二侧对应于第一沟槽栅的上表面。第三侧对应于第一侧的相对侧。第四侧对应于第一沟槽栅的底表面。栅极氧化物材料分别在第一沟槽栅的第一侧、第二侧、第三侧和第四侧处具有第一厚度、第二厚度、第三厚度和第四厚度。第一厚度不超过0.15μm。第二厚度、第三厚度和第四厚度为至少0.20μm。
在另一个实施方案中，功率半导体器件包括多个单元格。每个单元格具有设置在第一柱中的第一沟槽栅，该第一沟槽栅具有靠近第一柱的竖直边缘的第一侧和面向第一柱的内部的第二侧。第二沟槽栅设置在第二柱中，该第二沟槽栅具有靠近第二柱的竖直边缘的第一侧和面向第二柱的内部的第二侧。第一柱和第二柱是相邻的柱。第三沟槽栅设置在第一沟槽栅与第二沟槽栅之间，第三沟槽栅延伸到漂移区中。第一重掺杂区、第二重掺杂区、第三重掺杂区和第四重掺杂区与电极进行欧姆接触。第一重掺杂区设置在第一柱中。第二重掺杂区设置在第一沟槽栅与第三沟槽栅之间。第三重掺杂区设置在第二沟槽栅与第三沟槽栅之间。第四重掺杂区设置在第二柱内。
本申请达到的技术效果是本申请提供的功率半导体器件的导通电阻降低了。
附图说明
图1示出了根据一个实施方案的具有超级结柱的功率半导体器件。
图2至图9示出了根据一个实施方案的用于形成具有超级结柱的功率半导体器件的方法。
图10示出了根据一个实施方案的具有超级结柱以及单元格的功率 MOSFET。
具体实施方式
本申请的实施方案涉及具有超级结(SJ)柱和沟槽栅的功率半导体器件。SJ功率器件可以是MOSFET、IGBT等。在一个实施方案中，SJ功率器件具有柱中的分裂沟槽栅和漂移区中的沟槽栅，从而为正向电流和反向恢复电流提供不同的电流路径。
在一个实施方案中，SJ功率器件是被配置用于高电压应用(500V或更大) 的MOSFET，并且具有相对低的比导通电阻(或Rsp)。在一个实施方案中，功率器件被配置为处理600V或更大的击穿电压并且具有10毫欧姆/cm2或更小的导通电阻。
在一个实施方案中，SJ功率器件通过为正向电流提供增大数量的电流路径来降低导通电阻。柱中的两个分裂沟槽栅和漂移区中的沟槽栅一起提供至少四个栅极沟道。另外，SJ功率器件通过为雪崩电流或反向恢复电流通过柱提供电流路径来改善器件坚固性，特别是切换期间的体二极管dv/dt抗扰性。在一个实施方案中，沟槽栅设置有0.2μm或更大的氧化物以增大击穿电压并减小栅极- 源极电容。
下面结合附图提供实施方案的具体实施方式。本公开的范围仅由权利要求限制并涵盖许多替代、修改和等同物。尽管以给定顺序呈现各种方法的步骤，但是实施方案不必限于以所列顺序执行。在一些实施方案中，某些操作可以除所描述的顺序之外的顺序同时执行，或根本不执行。
在以下描述中阐述了许多具体细节。提供这些细节是为了通过特定示例促进对本公开的范围的透彻理解，并且可以在不具有这些特定细节中的一些特定细节的情况下根据权利要求来实践实施方案。因此，本公开的特定实施方案是说明性的，而不旨在是排他性的或限制性的。出于清楚目的，没有详细地描述与本公开相关的技术领域中已知的技术材料，使得不会不必要地模糊本公开。
图1示出了根据本公开的一个实施方案的具有超级结柱的功率半导体器件 100。在一个实施方案中，功率器件100是功率金属氧化物半导体场效应晶体管 (MOSFET)器件。在其他实施方案中，功率器件100是绝缘栅双极晶体管 (IGBT)器件。如果功率器件100是IGBT，那么它将具有附加的P+衬底或层，如本领域的技术人员将理解。
功率器件100包括半导体衬底102。在一个实施方案中，衬底102是硅衬底，但其可以是其他类型的衬底(例如，碳化硅)，这取决于实施方式。外延层 104(或外延层)设置在衬底102的第一侧上。外延层是轻掺杂的并且可被称为漂移区。第一电极106设置在外延层104上方。第二电极108设置在衬底102 的第二侧上或其上方。
在本实施方案中，功率器件100是功率MOSFET，并且第一电极106和第二电极108分别是源极电极和漏极电极。在另一个实施方案中，功率器件可以是IGBT，并且第一电极106和第二电极108可以分别是发射极电极和集电极电极。
在一个实施方案中，外延层104具有N型导电性。外延层104是轻掺杂的，以防止在功率器件关断时电流在源极电极106与漏极电极108之间流动。由于在功率器件100接通时正向电流流过外延层104，因此外延层104的导电性对功率器件的导通电阻具有重要影响。
多个栅极结构110(例如，110-1、110-2、110-3、110-4、110-5、110-6等) 用于接通功率器件。栅极结构(或栅极)110是沟槽栅并且靠近功率器件100 的源极电极106(或在正面上)设置。每个沟槽栅110包括栅极电极112和介电材料(例如，氧化物)114。在一个实施方案中，介电材料114将栅极电极 112封装或包封在沟槽中。氧化物材料114包括第一部分114a和第二部分114b，该第一部分覆盖在栅极电极的限定沟道的一部分上面，该第二部分覆盖在栅极电极112的其他部分上面。
在一个实施方案中，沟槽栅110包括第一侧、第二侧、第三侧和第四侧，其中第一侧对应于限定沟道的竖直边缘，第二侧对应于沟槽栅的上表面，第三侧对应于第一侧的相对侧，并且第四侧对应于沟槽栅的底表面。氧化物材料114 在第一侧处的厚度不超过0.15μm以提供所需栅极特性。然而，氧化物材料114 在第二侧、第三侧和第四侧处的厚度显著更厚(例如，0.2μm或更大)，以提供更高的击穿电压并减小栅极与源极之间的电容。
为了便于说明，栅极氧化物材料114在第一侧处的一部分被称为第一部分 114a，并且栅极氧化物材料114在第二侧、第三侧和第四侧处的部分被称为第二部分114b。另选地，第一部分114a和第二部分114b可被分别称为栅极氧化物层和栅极间隔物。
在一个实施方案中，第二部分114b显著厚于第一部分114a。例如，第一部分114a可具有0.06μm至0.15μm的厚度，并且第二部分114b可具有0.2μm 或更大的厚度。第二部分114b的厚度可根据所需击穿电压和栅极-源极电容进行调整，因为增加其厚度往往会增大击穿电压并减小栅极-源极电容。在一个实施方案中，第二侧处的第二部分114b具有0.2μm、0.3μm、4μm或更大的厚度 (或顶部厚度)。在一个实施方案中，根据实施方式，第四侧处的第二部分114b 具有0.2μm、0.3μm、4μm或更大的厚度(或底部厚度)。
第二电极116设置在外延层104内。在一个实施方案中，柱116具有P型导电性。柱116在反向偏置下相对于外延层104用作电荷平衡区域，从而允许外延层掺杂有较高的掺杂物浓度而不显著降低功率器件100的击穿电压。增大外延层104的掺杂物浓度降低了功率器件100的导通电阻。
在一个实施方案中，柱116具有约1016个原子/cm3的掺杂物浓度。根据实施方式，柱116可具有20微米或更大的竖直尺寸。例如，对于600V至650V 器件，根据实施方式，柱具有约45微米至50微米的竖直尺寸。
多个阱118设置在外延层104中。阱118的深度可取决于功率器件100的特性。在一个实施方案中，阱的深度范围在约1微米至约5微米之间。在一个实施方案中，阱118具有P型导电性并与外延层104形成体二极管。P阱118 的掺杂物浓度为约1×1016个原子/cm3至约1×1017个原子/cm3。
多个沟槽栅结构110(例如，110-1和110-2)形成于柱116中。在一个实施方案中，至少两个栅极结构(或栅极)110形成于每个柱116中并且由柱116 的屏蔽部分117隔开。由屏蔽部分117隔开的这些栅极可被称为分裂栅(例如，栅极110-1和110-2)。屏蔽部分117设置有足够的厚度以屏蔽分裂栅免受彼此操作的干扰。在一个实施方案中，部分117具有0.5μm至2.5μm的厚度。
分裂栅110-1和110-2邻接柱116的相对侧上的外延层104。当功率器件100 接通时，每个分裂栅为正向电流提供柱116与外延层104之间的边界处的沟道。另一方面，柱的屏蔽部分117为雪崩电流或反向恢复电流提供不同的电流路径，这改善了反向切换期间的体二极管dv/dt抗扰性。
除分裂栅之外，在P阱118中的柱之间形成多个沟槽栅110(例如，栅极 110-3和110-6)。在一个实施方案中，当功率器件100接通时，沟槽栅110-3为正向电流提供沟槽栅的相对侧上的至少两个沟道(例如，沟槽栅110-3的第一竖直表面处的第一沟道和第二竖直表面处的第二沟道)。换句话讲，如下文将进一步解释的，功率器件的每个单元格设置有用于正向电流的至少四个沟道。沟道或电流路径的数量增大有助于减小功率器件100的导通电阻。在一个实施方案中，功率器件100是MOSFET，其具有至少600V的击穿电压和不超过10毫欧姆/cm2的导通电阻。
多个重掺杂区120(例如，120a和120b)设置在柱116和P阱118中。在一个实施方案中，重掺杂区120具有P型导电性并且被称为P+区。P+区120 在源极区域122a和122b处与源极电极106形成欧姆接触。在一个实施方案中， P+区120具有约1×1018个原子/cm3至约1×1020个原子/cm3的掺杂物浓度。
多个重掺杂区124设置在邻近沟槽栅110的P阱118内。在一个实施方案中，重掺杂区124具有N型导电性并且被称为N+区。N+区在源极区域126处与源极电极106形成欧姆接触。在一个实施方案中，N+区124具有约1×1019个原子/cm3至约1×1021个原子/cm3的掺杂物浓度。
P+区120包括限定两个不同电流路径的第一类型120a和第二类型120b。第一类型的P+区120a设置在N+区124之间并且靠近柱116的竖直边缘。第一类型的P+区120a提供源极电极106与P阱118之间的电连接，从而在栅极110 接通时限定正向电流的电流路径。
第二类型的P+区120b设置在分裂沟槽栅110(例如，110-1和110-2)之间。第二类型120b提供源极电极106与柱116之间的电连接，从而限定雪崩电流或反向恢复电流的电流路径，该雪崩电流或反向恢复电流使用与正向电流不同的路径。与DMOS结构化的超级结MOSFET相比，通过柱116提供的电流路径减少了可能由雪崩击穿现象之后的功率器件110的雪崩电流以及体二极管反向恢复电流引起的寄生NPN晶体管接通，从而改善了功率器件110的坚固性并增强了体二极管dv/dt抗扰性。
图2至图9示出了根据本公开的一个实施方案的用于形成半导体功率器件 200的方法的各方面。
在图2中，半导体层204形成在半导体衬底202上方。可以通过外延生长方法形成层204。在一个实施方案中，衬底202是硅，并且每个外延生长步骤形成具有约2.5微米至3.2微米的外延层。在其他实施方案中，衬底202可以是其他半导体材料，诸如IV族半导体衬底、III-V族化合物半导体衬底或II-VI 族氧化物半导体衬底。例如，IV族半导体衬底可以包括硅衬底、锗衬底或硅锗衬底或碳化硅衬底。
在一个实施方案中，衬底202可以是N+掺杂层，其中功率器件是MOSFET。在另一个实施方案中，衬底202可以是P+层，其中功率器件是IGBT。层204 可通过生长多个外延层并注入N型杂质以将层204转换为N型导电性来制得。层204轻掺杂有N型杂质至低于1×1015个原子/cm3的掺杂物浓度。可以执行退火以促进杂质扩散。层204包括多个P型导电性的柱206。随着每个外延层形成在衬底202上方以获得层204，柱206可通过选择性地注入P型杂质(或离子)来形成。P型杂质具有足够的浓度以转换轻掺杂外延层。在一个实施方案中，柱206具有约1×1016个原子/cm3至约1×1017个原子/cm3的掺杂物浓度。柱 206从顶部到基部的总深度(或竖直尺寸)可大于20微米，例如，在约30微米至60微米的范围内。
参见图3，光致抗蚀剂层(未示出)形成在层204上方并被图案化以暴露层204的选定区域。对暴露区域进行蚀刻以形成多个沟槽208。第一绝缘层210 形成在层204和沟槽208上方(图4)。在一个实施方案中，第一绝缘层是氧化物层。在另一个实施方案中，第一绝缘层是氮化物层。光致抗蚀剂层(未示出) 形成在第一绝缘层210上方并被图案化以暴露第一绝缘层的选定区域。对第一绝缘层210进行蚀刻以形成多个栅极沟槽212(图5)。
导电材料(例如，掺杂多晶硅)214形成在第一绝缘层210上方并且设置在栅极沟槽212内(图6)。导电材料用于形成栅极沟槽212中的栅极电极。对导电材料214进行蚀刻，使得其仅保留在栅极沟槽212内(图7)。第二绝缘层 216形成在蚀刻的导电材料214上方。在一个实施方案中，第二绝缘层216是与第一绝缘层210相同的材料，其中两者都是氧化物层。第二绝缘层(或氧化物层)216可使用热氧化工艺形成以提供更好的栅极特性。
参见图8，第一掩模层(未示出)形成在第二绝缘层216上方并被图案化。在一个实施方案中，掩模层是光致抗蚀剂层。将P型掺杂物注入第二绝缘层216 的被图案化第一掩模层暴露的部分中。形成多个P阱218。在一个实施方案中， P阱218具有约1×1016个原子/cm3至约1×1017个原子/cm3的掺杂物浓度。可以执行退火以促进掺杂物扩散。移除第一掩模层，并且第二掩模层(未示出)形成在第二绝缘层216上方。第二掩模层被图案化以暴露第二绝缘层216的选定部分。将N型掺杂物注入第二绝缘层216的暴露部分中，并在P阱218的上部处形成多个N+区220。在一个实施方案中，N+区220具有约1×1019个原子/cm3至约1×1021个原子/cm3的掺杂物浓度。
在移除第二掩模层之后，第三掩模层(未示出)形成在第二绝缘层216上方并被图案化以暴露第二绝缘层216的选定部分。将P型掺杂物注入第二绝缘层216的暴露部分中。形成多个P+区222。在一个实施方案中，P+区222具有约1×1018个原子/cm3至约1×1020个原子/cm3的掺杂物浓度。根据实施方式，形成顺序可以颠倒，使得P+区222在N+区220之前形成。
参见图9，移除第二绝缘层216以暴露N+区220的上表面和P+区222的上表面。在一个实施方案中，蚀刻并抛光第二绝缘层216以使该表面平坦化，从而使第二绝缘层216的上表面、N+区222的上表面和P+区的上表面基本上平坦。然后，第一金属层224形成在衬底202的平坦化表面(或正面)上方。第二金属层226形成在衬底202的相反的一侧(或背面)上方。
所得器件是功率半导体器件200，其对应于图1中的超级结功率器件100。在一个实施方案中，功率器件200是功率MOSFET，第一金属层224是源极电极，并且第二金属层是漏极电极。在其他实施方案中，功率设备200可以是IGBT 等。
图10示出了根据一个实施方案的具有多个单元格302的超级结MOSFET 300。每个单元格302包括设置在第一柱306中的第一沟槽栅304。第一沟槽栅具有靠近第一柱的竖直边缘的第一侧308和面向第一柱306的内部的第二侧 310。第二沟槽栅312设置在第二柱314中。第二沟槽栅具有靠近第二柱的竖直边缘的第一侧316和面向第二柱的内部的第二侧318。第一柱306和第二柱314 是相邻的柱。第三沟槽栅320设置在第一沟槽栅304与第二沟槽栅312之间，并且通过P阱322延伸到漂移区324。
第一P+区326、第二P+区328、第三P+区330和第四P+区332形成在P 阱322的上部上，并与源极电极334进行欧姆接触。第一P+区326设置在第一柱中。第二P+区328设置在第一沟槽栅与第三沟槽栅之间，并且第三P+区330 设置在第二沟槽栅与第三沟槽栅之间。第四P+区332设置在第二柱内。
第二P+区和第三P+区将P阱322电耦合到源极电极334，并且为正向电流提供电流路径。例如，当MOSFET 300接通时，单元格302提供第一电流路径 336、第二电流路径338、第三电流路径340和第四电流路径342。
第一P+区和第四P+区将第一柱306和第二柱314电耦合到源极电极334，并且为雪崩电流或反向恢复电流(即，通过柱)提供不同的电流路径。例如，当MOSFET 300从正向电压切换到反向电压时，单元格302为反向恢复电流提供第五电流路径344和第六电流路径346，这向MOSFET提供增强的体二极管 dv/dt抗扰性。
A1.本公开的实施方案包括功率半导体器件，包括：
半导体层，该半导体层具有第一导电类型；
柱，该柱设置在半导体层中，并且具有与第一导电类型不同的第二导电类型；
第一沟槽栅，该第一沟槽栅靠近柱的第一竖直边缘设置在柱中；
第二沟槽栅，该第二沟槽栅靠近柱的第二竖直边缘设置在柱中，该第二竖直边缘位于柱的与第一竖直边缘相对的一侧上；
第一电极，该第一电极设置在半导体层的第一侧上方；和
第二电极，该第二电极设置在半导体层的第二侧上方。
A2.根据A1所述的功率半导体器件，还包括：
第三沟槽栅，该第三沟槽栅设置在半导体层中并且与柱间隔开，该第三沟槽栅具有第一竖直表面和第二竖直表面；
第二导电性的阱，该第二导电性的阱靠近第一电极设置；和
多个第二导电性的重掺杂区，该多个第二导电性的重掺杂区设置在阱中，该重掺杂区包括与第一电极分别进行第一欧姆接触、第二欧姆接触、第三欧姆接触和第四欧姆接触的第一区、第二区、第三区和第四区，
其中第一沟槽栅和第二沟槽栅由柱的屏蔽部分隔开，
其中第一沟槽栅、第二沟槽栅和第三沟槽栅分别限定第一沟道、第二沟道、第三沟道和第四沟道，
其中第一沟槽栅限定靠近柱的第一竖直边缘的第一沟道，第二沟槽栅限定靠近柱的第二竖直边缘的第二沟道，并且第三沟槽栅限定靠近第三沟槽栅的第一竖直表面的第三沟道以及靠近第三沟槽栅的第二竖直表面的第四沟道，
其中第一区靠近柱的第一竖直边缘，第二区设置在柱中并且设置在第一沟槽栅与第二沟槽栅之间，第三区设置在第二沟槽栅与第三沟槽栅之间，并且第四区靠近第三沟槽栅的第二竖直表面设置，并且
其中第一区、第三区和第四区限定功率器件的正向电流的电流路径，并且第二区限定功率器件的反向恢复电流的电流路径。
A3.根据A1所述的功率半导体器件，还包括：
多个第二导电性的阱，该多个第二导电性的阱靠近第一电极设置；
多个第一导电类型的重掺杂区；和
多个第二导电类型的重掺杂区，该多个第二导电类型的重掺杂区设置在阱中，该第二导电类型的重掺杂区包括与第一电极分别进行第一欧姆接触、第二欧姆接触和第三欧姆接触的第一区、第二区和第三区，
其中第一区靠近柱的第一竖直边缘，第二区设置在柱中并且设置在第一沟槽栅与第二沟槽栅之间，并且第三区靠近柱的第二竖直边缘，并且
其中第一区和第三区限定正向电流的电流路径，并且第二区限定反向恢复电流的电流路径。
A4.根据A1所述的功率半导体器件，其中第一沟槽栅限定靠近柱的第一竖直边缘的第一沟道，并且第二沟槽栅限定靠近柱的第二竖直边缘的第二沟道，
其中第一沟槽栅包括栅极电极和栅极介电材料，该栅极介电材料包括栅极介电层和栅极介电间隔物，该栅极介电层设置在第一沟道上方并且具有不超过0.15μm的厚度，该栅极介电间隔物具有至少0.2μm的厚度，并且
其中栅极介电材料是氧化物并且包封栅极电极。
A5.根据A1所述的功率半导体器件，其中功率器件是MOSFET，并且柱提供电荷平衡区域，并且
其中第一导电类型为N导电类型，并且第二导电类型为P导电类型。
A6.根据A5所述的功率半导体器件，其中器件被配置为处理至少600V的击穿电压并且具有不超过10毫欧姆/cm2的导通电阻。
A7.本公开的实施方案包括功率半导体器件，该功率半导体器件包括多个单元格，每个单元格包括：
第一沟槽栅，该第一沟槽栅设置在第一柱中，该第一沟槽栅具有靠近第一柱的竖直边缘的第一侧和面向第一柱的内部的第二侧；
第二沟槽栅，该第二沟槽栅设置在第二柱中，该第二沟槽栅具有靠近第二柱的竖直边缘的第一侧和面向第二柱的内部的第二侧，第一柱和第二柱是相邻的柱；
第三沟槽栅，该第三沟槽栅设置在第一沟槽栅与第二沟槽栅之间，该第三沟槽栅延伸到漂移区中；和
第一重掺杂区、第二重掺杂区、第三重掺杂区和第四重掺杂区，该第一重掺杂区、第二重掺杂区、第三重掺杂区和第四重掺杂区与电极进行欧姆接触，第一重掺杂区设置在第一柱中，第二重掺杂区设置在第一沟槽栅与第三沟槽栅之间，第三重掺杂区设置在第二沟槽栅与第三沟槽栅之间，并且第四重掺杂区设置在第二柱内，
其中第二重掺杂区和第三重掺杂区为正向电流提供电流路径，并且第一重掺杂区和第四重掺杂区为反向恢复电流提供电流路径。
A8.本公开的实施方案包括用于形成功率半导体器件的方法，该方法包括：
在衬底上方设置外延层；
在外延层中形成阱和柱；
对柱和外延层进行蚀刻以形成第一沟槽、第二沟槽和第三沟槽，第一沟槽和第二沟槽设置在柱中，第三沟槽与柱间隔开设置在外延层中；
分别在第一沟槽、第二沟槽和第三沟槽中形成第一沟槽栅、第二沟槽栅和第三沟槽栅；
在阱和柱中形成第一重掺杂区、第二重掺杂区、第三重掺杂区和第四重掺杂区，第二重掺杂区设置在柱内并且设置在第一沟槽栅与第二沟槽栅之间；
在外延层的第一侧上方设置第一金属电极并且与第一重掺杂区、第二重掺杂区、第三重掺杂区和第四重掺杂区进行欧姆接触；以及
在外延层的第二侧上方设置第二金属电极。
A9.根据A8所述的方法，其中第一重掺杂区、第三重掺杂区和第四重掺杂区为功率器件的正向电流提供电流路径，并且第二重掺杂区为功率器件的反向恢复电流提供电流路径。
A10.根据A8所述的方法，其中第一沟槽栅包括第一侧、第二侧、第三侧和第四侧，该第一沟槽栅具有栅极电极和包封栅极电极的栅极氧化物材料，
其中栅极氧化物材料分别在第一沟槽栅的第一侧、第二侧、第三侧和第四侧处具有第一厚度、第二厚度、第三厚度和第四厚度，
其中第一侧限定第一沟槽栅的沟道，第二侧对应于第一沟槽栅的上表面，第三侧对应于第一侧的相对侧，并且第四侧对应于第一沟槽栅的底表面，并且
其中第一厚度不超过0.15μm，并且第二厚度、第三厚度和第四厚度为至少 0.20μm。
已经与作为示例提出的具体实施方案一起描述了本公开的各方面。在不脱离下面所述的权利要求的范围的情况下，可以对本文所述的实施方案进行多种替换、修改和变化。例如，除了高电压应用之外，本实用新型的SJ功率器件还可用于低电压应用或中电压应用。因此，本文所述的实施方案旨在是说明性的而非限制性的。

Claims (10)

1.一种功率半导体器件，其特征在于，所述功率半导体器件包括：
半导体层，所述半导体层具有第一导电类型；
柱，所述柱设置在所述半导体层中，并且具有与所述第一导电类型不同的第二导电类型；
第一沟槽栅，所述第一沟槽栅靠近所述柱的第一竖直边缘设置在所述柱中；
第二沟槽栅，所述第二沟槽栅靠近所述柱的第二竖直边缘设置在所述柱中，所述第二竖直边缘位于所述柱的与所述第一竖直边缘相对的一侧上；
第一电极，所述第一电极设置在所述半导体层的第一侧上方；和
第二电极，所述第二电极设置在所述半导体层的第二侧上方。
2.根据权利要求1所述的功率半导体器件，其特征在于，所述功率半导体器件还包括：
第三沟槽栅，所述第三沟槽栅设置在所述半导体层中并且与所述柱间隔开，所述第三沟槽栅具有第一竖直表面和第二竖直表面，并且
其中所述第一沟槽栅和所述第二沟槽栅由所述柱的屏蔽部分隔开。
3.根据权利要求2所述的功率半导体器件，其中，所述第一沟槽栅、所述第二沟槽栅和所述第三沟槽栅分别限定第一沟道、第二沟道、第三沟道和第四沟道，并且
其中所述第一沟槽栅限定靠近所述柱的所述第一竖直边缘的第一沟道，所述第二沟槽栅限定靠近所述柱的所述第二竖直边缘的第二沟道，并且所述第三沟槽栅限定靠近所述第三沟槽栅的所述第一竖直表面的所述第三沟道以及靠近所述第三沟槽栅的所述第二竖直表面的所述第四沟道。
4.根据权利要求3所述的功率半导体器件，其特征在于，所述功率半导体器件还包括：
第二导电性的阱，所述第二导电性的阱靠近所述第一电极设置；
多个第二导电性的重掺杂区，所述多个第二导电性的重掺杂区设置在所述阱中，所述重掺杂区包括与所述第一电极分别进行第一欧姆接触、第二欧姆接触、第三欧姆接触和第四欧姆接触的第一区、第二区、第三区和第四区。
5.根据权利要求4所述的功率半导体器件，其中，所述第一区靠近所述柱的所述第一竖直边缘，所述第二区设置在所述柱中并且设置在所述第一沟槽栅与所述第二沟槽栅之间，所述第三区设置在所述第二沟槽栅与所述第三沟槽栅之间，并且所述第四区靠近所述第三沟槽栅的所述第二竖直表面设置。
6.根据权利要求1所述的功率半导体器件，其特征在于，所述功率半导体器件还包括：
多个第二导电性的阱，所述多个第二导电性的阱靠近所述第一电极设置；
多个第一导电类型的重掺杂区；和
多个第二导电类型的重掺杂区，所述多个第二导电类型的重掺杂区设置在所述阱中，所述第二导电类型的重掺杂区包括与所述第一电极分别进行第一欧姆接触、第二欧姆接触和第三欧姆接触的第一区、第二区和第三区，
其中所述第一区靠近所述柱的所述第一竖直边缘，所述第二区设置在所述柱中并且设置在所述第一沟槽栅与所述第二沟槽栅之间，并且所述第三区靠近所述柱的所述第二竖直边缘。
7.根据权利要求1所述的功率半导体器件，其中，所述第一沟槽栅限定靠近所述柱的所述第一竖直边缘的第一沟道，并且所述第二沟槽栅限定靠近所述柱的所述第二竖直边缘的第二沟道。
8.根据权利要求7所述的功率半导体器件，其中，所述第一沟槽栅包括栅极电极和栅极介电材料，所述栅极介电材料包括栅极介电层和栅极介电间隔物，所述栅极介电层设置在所述第一沟道上方并且具有不超过0.15μm的厚度，所述栅极介电间隔物具有至少0.2μm的厚度。
9.根据权利要求7所述的功率半导体器件，其中，所述第一沟槽栅包括栅极电极和包封所述栅极电极的栅极氧化物材料，
其中所述第一沟槽栅包括第一侧、第二侧、第三侧和第四侧，所述第一侧对应于所述柱的所述第一竖直边缘并限定所述第一沟槽栅的所述第一沟道，所述第二侧对应于所述第一沟槽栅的上表面，所述第三侧对应于所述第一侧的相对侧，并且所述第四侧对应于所述第一沟槽栅的底表面，
其中所述栅极氧化物材料分别在所述第一沟槽栅的所述第一侧、所述第二侧、所述第三侧和所述第四侧处具有第一厚度、第二厚度、第三厚度和第四厚度，并且
其中所述第一厚度不超过0.15μm，并且所述第二厚度、所述第三厚度和所述第四厚度为至少0.20μm。
10.一种功率半导体器件，所述功率半导体器件包括多个单元格，其特征在于，每个单元格包括：
第一沟槽栅，所述第一沟槽栅设置在第一柱中，所述第一沟槽栅具有靠近所述第一柱的竖直边缘的第一侧和面向所述第一柱的内部的第二侧；
第二沟槽栅，所述第二沟槽栅设置在第二柱中，所述第二沟槽栅具有靠近所述第二柱的竖直边缘的第一侧和面向所述第二柱的内部的第二侧，所述第一柱和所述第二柱是相邻的柱；
第三沟槽栅，所述第三沟槽栅设置在所述第一沟槽栅与所述第二沟槽栅之间，所述第三沟槽栅延伸到漂移区中；和
第一重掺杂区、第二重掺杂区、第三重掺杂区和第四重掺杂区，所述第一重掺杂区、所述第二重掺杂区、所述第三重掺杂区和所述第四重掺杂区与电极进行欧姆接触，所述第一重掺杂区设置在所述第一柱中，所述第二重掺杂区设置在所述第一沟槽栅与所述第三沟槽栅之间，所述第三重掺杂区设置在所述第二沟槽栅与所述第三沟槽栅之间，并且所述第四重掺杂区设置在所述第二柱内。
CN202120409491.0U 2020-02-27 2021-02-24 功率半导体器件 Active CN215377412U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/802,718 US11728421B2 (en) 2020-02-27 2020-02-27 Split trench gate super junction power device
US16/802,718 2020-02-27

Publications (1)

Publication Number Publication Date
CN215377412U true CN215377412U (zh) 2021-12-31

Family

ID=77463880

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202120409491.0U Active CN215377412U (zh) 2020-02-27 2021-02-24 功率半导体器件

Country Status (2)

Country Link
US (1) US11728421B2 (zh)
CN (1) CN215377412U (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023193370A1 (zh) * 2022-04-08 2023-10-12 苏州东微半导体股份有限公司 Igbt器件及其制造方法
CN117174757A (zh) * 2023-11-02 2023-12-05 深圳芯能半导体技术有限公司 一种超结槽栅碳化硅mosfet及其制备方法
DE102022210883A1 (de) * 2022-10-14 2024-04-25 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen einer vertikalen Feldeffekttransistorstruktur und entsprechende vertikale Feldeffekttransistorstruktur

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7465123B2 (ja) * 2020-03-12 2024-04-10 株式会社東芝 半導体装置
US11769828B2 (en) * 2020-10-28 2023-09-26 Wolfspeed, Inc. Gate trench power semiconductor devices having improved deep shield connection patterns
US12080790B2 (en) 2020-10-28 2024-09-03 Wolfspeed, Inc. Power semiconductor devices including angled gate trenches
US11610991B2 (en) 2020-10-28 2023-03-21 Wolfspeed, Inc. Gate trench power semiconductor devices having improved deep shield connection patterns
CN115440589B (zh) * 2022-10-26 2023-03-24 深圳市美浦森半导体有限公司 一种igbt器件及其制造方法
CN115376918A (zh) * 2022-10-26 2022-11-22 深圳市美浦森半导体有限公司 一种igbt器件及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP2006269720A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 半導体素子及びその製造方法
JP4670915B2 (ja) * 2008-08-08 2011-04-13 ソニー株式会社 半導体装置
US7964912B2 (en) * 2008-09-18 2011-06-21 Power Integrations, Inc. High-voltage vertical transistor with a varied width silicon pillar
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
JP2014075582A (ja) * 2012-09-12 2014-04-24 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法
WO2015151185A1 (ja) * 2014-03-31 2015-10-08 新電元工業株式会社 半導体装置
US20170194485A1 (en) * 2016-01-06 2017-07-06 Polar Semiconductor, Llc Split-gate superjunction power transistor

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023193370A1 (zh) * 2022-04-08 2023-10-12 苏州东微半导体股份有限公司 Igbt器件及其制造方法
DE102022210883A1 (de) * 2022-10-14 2024-04-25 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen einer vertikalen Feldeffekttransistorstruktur und entsprechende vertikale Feldeffekttransistorstruktur
CN117174757A (zh) * 2023-11-02 2023-12-05 深圳芯能半导体技术有限公司 一种超结槽栅碳化硅mosfet及其制备方法
CN117174757B (zh) * 2023-11-02 2024-03-26 深圳芯能半导体技术有限公司 一种超结槽栅碳化硅mosfet及其制备方法

Also Published As

Publication number Publication date
US20210273091A1 (en) 2021-09-02
US11728421B2 (en) 2023-08-15

Similar Documents

Publication Publication Date Title
CN215377412U (zh) 功率半导体器件
US10593759B2 (en) Nanotube semiconductor devices
CN110610981B (zh) 功率半导体器件及其形成方法
US9842917B2 (en) Methods of operating power semiconductor devices and structures
CN102623513B (zh) 用于快速开关的带有可控注入效率的二极管结构
CN110718546B (zh) 绝缘栅极半导体器件及其制造方法
US9093522B1 (en) Vertical power MOSFET with planar channel and vertical field plate
US8441046B2 (en) Topside structures for an insulated gate bipolar transistor (IGBT) device to achieve improved device performances
US10686062B2 (en) Topside structures for an insulated gate bipolar transistor (IGBT) device to achieve improved device performances
JP2005510059A (ja) 電界効果トランジスタ半導体デバイス
CN102723363B (zh) 一种vdmos器件及其制作方法
CN101320710A (zh) 横向dmos装置结构及其制造方法
US10692999B2 (en) High voltage MOSFET devices and methods of making the devices
CN108550619B (zh) 具有降低的反馈电容的igbt
JP2019503591A (ja) パワー半導体デバイス
SE513284C3 (sv) Halvledarkomponent med linjär ström-till-spänningskarakteristik
CN110518058A (zh) 一种横向沟槽型绝缘栅双极晶体管及其制备方法
JPH0613621A (ja) 半導体装置及びその製造方法
KR102088181B1 (ko) 반도체 트랜지스터 및 그 제조 방법
EP2761661A2 (en) Mct device with base-width-determined latching and non-latching states
CN107251232A (zh) 横向半导体功率组件
US20140091358A1 (en) MCT Device with Base-Width-Determined Latching and Non-Latching States
US20250056869A1 (en) Wide band gap semiconductor device
KR20040065560A (ko) 전계 효과 트랜지스터 디바이스
CN119922951A (zh) 制造垂直场效应晶体管结构的方法和垂直场效应晶体结构

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant