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CN1921016A - 移位寄存器电路 - Google Patents

移位寄存器电路 Download PDF

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CN1921016A
CN1921016A CNA2006101154958A CN200610115495A CN1921016A CN 1921016 A CN1921016 A CN 1921016A CN A2006101154958 A CNA2006101154958 A CN A2006101154958A CN 200610115495 A CN200610115495 A CN 200610115495A CN 1921016 A CN1921016 A CN 1921016A
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Abstract

本发明公开一种移位寄存器电路，所述移位寄存器电路提高了生产率，降低了成本，并且可实现拉－摆(pull－swing)驱动和低功耗。所述移位寄存器是包括多个PMOS晶体管和电容器的四相移位寄存器电路。所述移位寄存器电路包括n(n是整数)个寄存器级，每个寄存器级连接到起始脉冲输入线或者前一个寄存器级的输出电压线，并且连接到四个时钟信号供应线中的三个。所述n个寄存器级的每个包括电路，所述电路确保每个寄存器级的输出级将所述输出驱动为第一电源和第二电源中的任一个，而不是将所述输出驱动为第一电源和第二电源两者。

Description

移位寄存器电路
本申请要求于2005年8月22日在韩国知识产权局提交的第2005-76980号韩国专利申请的利益，该申请的内容通过引用包含于此。
                      技术领域
本发明涉及一种用于有源矩阵显示装置的驱动电路，更具体地讲，涉及一种被构造成驱动有机发光显示器中的像素行的移位寄存器。
                        背景技术
通常，例如有机发光显示器的有源矩阵显示装置包括排列在数据线和扫描线交叉处附近的矩阵图案形式的像素阵列。
这里，扫描线包括矩阵像素部分的水平线(或者行线)，并被构造成使用扫描驱动器内的移位寄存器电路将信号按顺序提供给矩阵像素阵列。
图1是表示传统的移位寄存器的构造的框图。参照图1，传统的移位寄存器包括多个级ST1至STn，所述多个级连接到起始脉冲SP输入线。所述多个级ST1至STn按顺序将起始脉冲SP移位，以便产生输出信号SO1至SOn。所述多个级ST1至STn的每个接收邻近的前一个级的输出信号作为起始脉冲，并响应接收到的起始脉冲产生输出信号SOn。
结果，所述级产生输出信号SO1至SOn，其方式是，所述起始脉冲从SO1至SOn按顺序被移位，所述输出信号SO1至SOn可被有机发光显示器的矩阵像素阵列使用。
这种移位寄存器被分为动态移位寄存器和静态移位寄存器。动态移位寄存器的特征在于每级具有少量薄膜晶体管(TFT)并且具有单一结构。然而，动态移位寄存器的缺点在于包括窄范围的可操作频率和高功耗。
与此相反，静态移位寄存器每级需要大量TFT。然而，静态移位寄存器的优点在于其可被在宽频带范围内操作，并且其功耗低。
当设计可在有源矩阵显示装置中，例如设在有机发光显示器中使用的移位寄存器时，需要这样的电路，其特征在于TFT数量少而功能不降低。同时需要电路的可靠性高、功耗低。
                      发明内容
因此，本发明一方面在于提供一种移位寄存器电路，所述移位寄存器电路提高了生产率，降低了成本，使用拉-摆驱动，并且其功耗低。所述移位寄存器电路是包括多个PMOS晶体管和电容器的四相移位寄存器电路。
一个实施例是包括n(其中，n是整数)个寄存器级的移位寄存器电路。每个寄存器级连接到起始脉冲输入线或者前一个寄存器级的输出电压线，并且连接到四个时钟信号供应线中的三个，其中，所述n个寄存器级的每个包括：第一晶体管，包括第一栅极和第一漏极，其中，所述第一栅极和第一漏极结合到前一个寄存器级的输出电压线或者第一起始脉冲输入线；第二晶体管，结合在第一节点和所述第一晶体管之间，并且包括第二栅极，所述第二栅极结合到第一信号输入线；第三晶体管，结合在第二节点和第二电源之间，并且包括第三栅极，所述第三栅极结合到第二信号输入线；第四晶体管，结合到所述第二节点、第一电源和当前寄存器级的输出电压线；第五晶体管，结合到所述第一节点、第三信号输入线和所述寄存器级的输出电压线；第八晶体管部件，结合到所述第一电源、所述第一节点和所述第二节点。
另一实施例具有包括n(其中，n是整数)个寄存器级的移位寄存器电路。每个寄存器级连接到起始脉冲输入线或者前一个寄存器级的输出电压线，并且连接到四个时钟信号供应线中的三个，其中，所述n个寄存器级的每个包括：输入级；输出级，被构造成从所述输入级接收互补的第一输入和第二输入，其中，所述输入级被构造成使得当所述第一输入具有第一逻辑电平时，所述第二输入被有源地驱动，以便具有与所述第一逻辑电平相反的逻辑电平。
                         附图说明
通过下面结合附图对特定方面进行的详细描述，本发明的这些和/或其它方面和优点将会变得清楚和更易于理解，其中：
图1是表示传统的移位寄存器的示意性构造的框图(现有技术)；
图2是表示根据实施例的移位寄存器电路的示意性构造的框图；
图3是表示图2中所示的移位寄存器电路中的一个寄存器级的详细的电路示意图；
图4是图3中所示的级的输入/输出信号波形时序图。
                      具体实施方式
将参照附图描述说明特定实施例的实施例。这里，当第一元件连接到第二元件时，第一元件可直接连接到第二元件，也可以通过第三元件间接连接到第二元件。此外，为简明起见，省略特定元件。而且，相同标号始终指示相同元件。
图2是表示根据一个示例性实施例的移位寄存器电路的构造的框图。如图2所示，根据这个实施例的移位寄存器电路包括n个级，其中n是整数。n个级从属地连接到起始脉冲SP输入线，并且每个寄存器级连接到4个时钟信号CLK1至CLK4中的3个。
在图2的移位寄存器中的n个寄存器级的输出线分别连接到n行线ROW1至ROWn。n个寄存器级的每个仅接收第一时钟信号至第四时钟信号中的3个时钟信号。所述第一时钟信号至第四时钟信号按顺序进行相位移。
在这个示例实施例中，时钟信号CLK1至CLK4按顺序排列，其方式是，CLKx是CLKx-1的下一移位的形式，并且顺序从CLK1至CLK4环绕，使得CLK1是CLK4的移位的形式。图4中表示了这种排列的示例。如图2所示，第二寄存器级的输入的每个按照时钟信号顺序接收作为第一寄存器级的相应的输入的下一时钟信号。也就是说，第一寄存器级的第一输入接收CLK4，那么第二寄存器级的相应的第一输入接收CLK1。类似地，第三寄存器级的输入的每个按照时钟信号顺序接收作为第二寄存器级的相应的输入的下一时钟信号。例如，与接收CLK1的第二寄存器级的输入对应的第三寄存器级的输入接收CLK2。这种方案持续至第n级。
在起始脉冲SP被供应给第一寄存器级之后，响应起始脉冲SP以及时钟信号CLK1、CLK3和CLK4，第一寄存器级产生输出Vout1。输出Vout1被用来驱动ROW1，也被用作第二级的起始脉冲g1。因此，一旦起始脉冲SP被提供给第一级，各个寄存器级就根据提供给其的时钟信号将起始脉冲SP移位。这就产生关于输出Vout 1至Vout n的脉冲序列，所述输出Vout1至Voutn用来驱动行线ROW1至ROWn。下文，作为每级的操作的示例将解释接收第一时钟信号、第三时钟信号和第四时钟信号的第一级的操作。
图3是表示图2中所示的移位寄存器电路中的第一寄存器级的详细的电路图。
参照图3，所述级包括第一PMOS晶体管M1、第二PMOS晶体管M2、第三PMOS晶体管M3、第6-1 PMOS晶体管M6-1、第6-2 PMOS晶体管M6-2、第7-1 PMOS晶体管M7-1、第7-2 PMOS晶体管M7-2、第8-1 PMOS晶体管M8-1、第8-2 PMOS晶体管M8-2、第四PMOS晶体管M4以及第五PMOS晶体管M5。第一PMOS晶体管M1包括结合到起始脉冲信号的栅极和漏极。第二PMOS晶体管M2结合在第一节点Q节点和第一PMOS晶体管M1之间，并且其栅极结合到标有CLK4的第一时钟信号输入线。第三PMOS晶体管M3结合在第二节点QB节点和第二电源Vneg之间，并且其栅极结合到标有CLK3的第二时钟信号输入线。第6-1 PMOS晶体管M6-1和第6-2 PMOS晶体管M6-2结合在第一电源Vpos和第一节点Q节点之间，并且它们的栅极均结合到第二节点QB节点。第7-1 PMOS晶体管M7-1和第7-2 PMOS晶体管M7-2结合在第一电源Vpos和第二节点QB节点之间，并且它们的栅极结合到起始脉冲(SP)输入线。第8-1 PMOS晶体管M8-1和第8-2 PMOS晶体管M8-2结合在第一电源Vpos和第二节点QB节点之间，并且它们的栅极结合到第一节点Q节点。第四PMOS晶体管M4结合到第二节点QB节点、第一电源Vpos和输出线。第五PMOS晶体管M5结合到第一节点Q节点、标有CLK1的第三时钟信号输入线和输出线。如图3中所示的级是图2中的第一级，所示的起始脉冲是起始脉冲SP，第一时钟信号输入线连接到时钟信号CLK4，第二时钟信号输入线连接到时钟信号CLK3，第三时钟信号输入线连接到时钟信号CLK1，输出线连接到Vout1。
图3中所示的级还包括：第一电容器CQ，结合在第一电源Vpos和第一节点Q节点之间；第二电容器CQB，结合在第一电源Vpos和第二节点QB节点之间；存储电容器Cst，结合在第一节点Q节点和输出线之间。
下文，将结合图4中所示的驱动波形来描述图3中所示的级的操作。
在第一时间段t1期间，低逻辑电平的第一起始脉冲SP被供应给第一PMOS晶体管M1的栅极和漏极，并且被供应给第7-1 PMOS晶体管M7-1和第7-2 PMOS晶体管M7-2的栅极。
此外，低逻辑电平的第四时钟信号CLK4被提供给第二PMOS晶体管M2的栅极。在第一时间段t1期间，连接到第三时钟信号输入线和第二时钟信号输入线的第一时钟信号CLK1和第三时钟信号CLK3保持高逻辑电平。
作为响应，第一PMOS晶体管M1和第二PMOS晶体管M2被导通，第一节点Q节点被充入低逻辑电平电压，因为第7-1 PMOS晶体管M7-1、第7-2 PMOS晶体管M7-2、第8-1 PMOS晶体管M8-1和第8-2 PMOS晶体管M8-2也被导通，所以第一电源被施加给第二节点QB节点。
此外，当第一节点Q节点被充入低逻辑电平电压时，其栅极连接到第一节点Q节点的第五PMOS晶体管M5被导通。当第二节点QB节点被充入高逻辑电平电压时，其栅极连接到第二节点QB节点的第四PMOS晶体管M4被截止。
因此，在第一时间段t1期间，通过第五PMOS晶体管M5的源极输入的第一时钟信号CLK1通过输出线被输出为高逻辑电平，所述输出线连接到第五PMOS晶体管M5的漏极。也就是说，在第一时间段t1期间，如上所示，通过输出线输出的信号SO变为高逻辑电平。
此外，在第一时间段t1期间，由第一节点Q节点和输出线之间的电势差，结合在第一节点Q节点和输出线之间的存储电容器Cst被充入产生的电压。
从图4可见，在第二时间段t2期间，起始脉冲和第四时钟信号CLK4转变为高逻辑电平。此外，第一时钟信号CLK1转变为低逻辑电平。然而，第三时钟信号CLK3与在第一时间段t1期间一样保持高逻辑电平。
响应施加的时钟信号和起始脉冲信号，除了PMOS晶体管M5、第8-1PMOS晶体管M8-1和第8-2 PMOS晶体管M8-2之外所有PMOS晶体管均截止。PMOS晶体管M5由于其栅电压而保持导通。
因此，在第二时间段t2期间，由于第一时钟信号CLK1是低逻辑电平，所以第一时钟信号CLK1的低逻辑电平通过输出线被输出，所述输出线连接到第五PMOS晶体管M5的漏极。
也就是说，在第二时间段t2期间，如上所示，通过输出线输出的信号SO变为低逻辑电平。
然而，如图4中所示，在第二时间段t2期间，第一时钟信号CLK1转变为高逻辑电平。在第二时间段t2期间，作为响应，信号SO跟随第一时钟信号CLK1也转变为高逻辑电平。
在第二时间段t2期间，第8-1 PMOS晶体管M8-1和第8-2 PMOS晶体管M8-2的重要功能变得明显。在该时间段，起始脉冲信号是高逻辑电平，第7-1 PMOS晶体管M7-1和第7-2 PMOS晶体管M7-2截止，因此，不驱动第二节点QB节点。然而，在第二时间段t2期间，第8-1 PMOS晶体管M8-1和第8-2 PMOS晶体管M8-2导通，从而第二节点QB节点有源地保持高逻辑电平。这样的优点在于第二节点QB节点通过例如容性耦合、电荷注入或者泄漏的机理可另外获得低电压，但是不限于通过容性耦合、电荷注入或者泄漏的机理。第二节点QB节点被有源地驱动有助于防止在输出被驱动为低逻辑电平的同时第四PMOS晶体管M4部分地导通的情况。如果在将输出驱动为低逻辑电平的同时第四PMOS晶体管M4被部分地导通，则功耗将增大，并且输出逻辑电平不确定。第8-1 PMOS晶体管M8-1和第8-2 PMOS晶体管M8-2的功能至少基本防止这种情况。
接着，在第三时间段t3期间，第二时钟信号CLK2是唯一改变的信号。由于第一级不连接到第二时钟信号CLK2，所以在第三时间段t3期间，第一级的状态不改变。
在第四时间段t4期间，第三时钟CLK3转变为低逻辑电平。其它输入信号保持不变。
因此，在第四时间段t4期间，第三PMOS晶体管M3导通，第二电源Vneg连接到第二节点QB节点，从而将低逻辑电平提供给第二节点QB节点。
响应第二节点QB节点的低逻辑电平，第6-1 PMOS晶体管M6-1和第6-2 PMOS晶体管M6-2导通，第一电源Vpos连接到第一节点Q节点，从而将高逻辑电平提供给第一节点Q节点。在这方面，第6-1 PMOS晶体管M6-1和第6-2 PMOS晶体管M6-2提供的功能与如上所述的第8-1 PMOS晶体管M8-1和第8-2 PMOS晶体管M8-2相对于第二节点QB节点的功能相似。在第四时间段t4期间，第6-1 PMOS晶体管M6-1和第6-2 PMOS晶体管M6-2将第一节点Q节点驱动为高逻辑电平，以确保在第四PMOS晶体管M4驱动输出节点的同时第五PMOS晶体管M5截止。这样的优点在于第一节点Q节点通过例如容性耦合、电荷注入或者泄漏的机理可另外获得低电压，但是不限于通过容性耦合、电荷注入或者泄漏的机理。
此外，当第二节点QB节点转变为低逻辑电平时，第四PMOS晶体管M4导通。因此，第一电源Vpos连接到输出线。
也就是说，在第四时间段t4期间，如上所示，通过输出线输出的信号SO具有高逻辑电平。
在第一时间段t1至第四时间段t4整个期间，第一电容器CQ和第二电容器CQB用来减小第一节点Q节点和第二节点QB节点上的电压变化，其中，第一电容器CQ结合在第一电源Vpos和第一节点Q节点之间，第二电容器CQB结合在第一电源Vpos和第二节点QB节点之间。
第一PMOS晶体管M1、第二PMOS晶体管M2、第三PMOS晶体管M3、第六PMOS晶体管M6-1和M6-2、第七PMOS晶体管M7-1和M7-2和第八PMOS晶体管M8-1和M8-2是图3的移位寄存器级的输入级。类似地，第四PMOS晶体管M4和第五PMOS晶体管M5是输出级，其中，第一节点Q节点和第二节点QB节点是对于输出级的输入。图3的移位寄存器级的功率节约特点在于输入级用来确保对于输出级的输入互补，即确保当一个具有低逻辑电平时，另一个具有高逻辑电平。当对于输出级的输入由此而互补时，输出晶体管M4和M5中只有一个可导通。这能够实现的原因是，如上所述，当第一节点Q节点具有低逻辑电平时，第8-1 PMOS晶体管M8-1和第8-2PMOS晶体管M8-2将第二节点QB节点驱动为高逻辑电平，类似地，当第二节点QB具有低逻辑电平时，第6-1 PMOS晶体管M6-1和第6-2 PMOS晶体管M6-2将第一节点Q节点驱动为高逻辑电平。因为在输出级中的第四PMOS晶体管M4和第五PMOS晶体管M5不同时将输出驱动为不同逻辑电平，所以节约了功率。
因此，采用如上所示排列的时钟信号，在将起始脉冲提供给起始脉冲输入之后，在一段时间期间，输出脉冲被驱动为每个寄存器级的输出。因此，这些一连串寄存器级产生按顺序被激活的一系列行脉冲信号，所述这些一连串寄存器级的第m个寄存器级的输出连接到第(m+1)个寄存器级的起始脉冲输入。
虽然已表示和描述了本发明的各种实施例，但是本领域技术人员应该明白，在不脱离本发明的原理和精神的情况下，可对这些实施例进行变化。例如，移位寄存器可类似地用具有相应极性的输入信号的NMOS晶体管实现。
如从根据本发明的上面的描述清楚的是，提高了生产率，降低了成本，可实现拉-摆驱动和低功耗。

Claims (20)

1、一种包括n(其中，n是整数)个寄存器级的移位寄存器电路，每个寄存器级连接到起始脉冲输入线或者前一个寄存器级的输出电压线，并且连接到四个时钟信号供应线中的三个，其中，所述n个寄存器级的每个包括：
第一晶体管，包括第一栅极和第一漏极，其中，所述第一栅极和第一漏极结合到前一个寄存器级的输出电压线或者第一起始脉冲输入线；
第二晶体管，结合在第一节点和所述第一晶体管之间，并且包括第二栅极，所述第二栅极结合到第一信号输入线；
第三晶体管，结合在第二节点和第二电源之间，并且包括第三栅极，所述第三栅极结合到第二信号输入线；
第四晶体管，结合到所述第二节点、第一电源和当前寄存器级的输出电压线；
第五晶体管，结合到所述第一节点、第三信号输入线和当前寄存器级的输出电压线；
第八晶体管部件，结合到所述第一电源、所述第一节点和所述第二节点。
2、如权利要求1所述的移位寄存器电路，所述n个寄存器级的每个还包括：
第六晶体管部件，结合到所述第一电源、所述第二节点和所述第一节点；
第七晶体管部件，结合到所述第一电源、所述第二节点和所述起始脉冲输入线或者前一个寄存器级的所述输出电压线。
3、如权利要求1所述的移位寄存器电路，其中，所述第一晶体管至第五晶体管是PMOS晶体管。
4、如权利要求2所述的移位寄存器电路，其中，所述晶体管部件是PMOS晶体管。
5、如权利要求1所述的移位寄存器电路，其中，所述第一晶体管至第五晶体管是NMOS晶体管。
6、如权利要求2所述的移位寄存器电路，其中，所述晶体管部件是NMOS晶体管。
7、如权利要求2所述的移位寄存器电路，其中，所述第六晶体管部件包括第6-1晶体管和第6-2晶体管，其中，所述第6-1晶体管和第6-2晶体管按照串联形式互相连接，并且互相连接以接收相同的栅电压。
8、如权利要求2所述的移位寄存器电路，其中，所述第七晶体管部件包括第7-1晶体管和第7-2晶体管，其中，所述第7-1晶体管和第7-2晶体管按照串联形式互相连接，并且互相连接以接收相同的栅电压。
9、如权利要求1所述的移位寄存器电路，其中，所述第八晶体管部件包括第8-1晶体管和第8-2晶体管，其中，所述第8-1晶体管和第8-2晶体管按照串联形式互相连接，并且互相连接以接收相同的栅电压。
10、如权利要求1所述的移位寄存器电路，其中，所述第一信号输入线至第三信号输入线被构造成接收三个不同相位移的时钟信号。
11、如权利要求10所述的移位寄存器电路，还包括第一时钟信号至第四时钟信号，其中，所述第一时钟信号是所述第四时钟信号被相位移选择的量的形式，所述第二时钟信号至所述第四时钟信号是邻近的前一个时钟信号被相位移选择的量的各形式，其中，所述寄存器级中的至少一个的所述第一信号输入线、第二信号输入线和第三信号输入线被构造成分别接收第四时钟信号、第三时钟信号和第一时钟信号。
12、如权利要求1所述的移位寄存器电路，所述n个寄存器级的每个还包括：
第一电容器，结合在所述第一电源和所述第一节点之间；
第二电容器，结合在所述第一电源和所述第二节点之间；
存储电容器，结合在所述第一节点和所述输出线之间。
13、如权利要求2所述的移位寄存器电路，其中，所述第六晶体管部件、所述第七晶体管部件和所述第八晶体管部件中的至少一个包括单个晶体管。
14、一种包括如权利要求1所述的移位寄存器电路的显示面板。
15、一种包括n(其中，n是整数)个寄存器级的移位寄存器电路，每个寄存器级连接到起始脉冲输入线或者前一个寄存器级的输出电压线，并且连接到四个时钟信号供应线中的三个，其中，所述n个寄存器级的每个包括：
输入级；
输出级，被构造成从所述输入级接收互补的第一输入和第二输入，
其中，所述输入级被构造成使得当所述第一输入具有第一逻辑电平时，所述第二输入被有源地驱动，以便具有与所述第一逻辑电平相反的逻辑电平。
16、如权利要求15所述的移位寄存器电路，其中，所述输入级和所述输出级包括PMOS晶体管，并且所述第一逻辑电平是低逻辑电平。
17、如权利要求15所述的移位寄存器电路，其中，所述输入级和所述输出级包括NMOS晶体管，并且所述第一逻辑电平是高逻辑电平。
18、如权利要求15所述的移位寄存器电路，其中，所述n个寄存器级的每个被构造成接收三个不同相位移的时钟信号和起始脉冲。
19、如权利要求18所述的移位寄存器电路，其中，每个寄存器级被构造成响应所述三个不同相位移的时钟信号和所述起始脉冲以输出单个脉冲。
20、一种包括如权利要求15所述的移位寄存器电路的显示面板。
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