CN110782940A - 移位寄存单元、栅极驱动电路、阵列基板及显示装置 - Google Patents

Abstract

本申请实施例提供了一种移位寄存单元、栅极驱动电路、阵列基板及显示装置。该移位寄存器包括输入子电路、截止子电路、输出子电路、下拉控制子电路、下拉子电路和第一复位子电路。本申请通过在输入子电路与输出子电路之间增加截止子电路，截止子电路可以选择性地导通或断开，因此，既可以通过使截止子电路导通使第一上拉节点和第二上拉节点连接而处于同一电位，也可以控制截止子电路断开以使第一上拉节点和第二上拉节点处于断开状态，从而使得第二上拉节点的电位不会受到第二下拉子电路的影响，因此，即使下拉子电路中的薄膜晶体管发生漂移，第二上拉节点也不会发生充电不足的情况，从而使输出端能够正常输出信号。

Description

移位寄存单元、栅极驱动电路、阵列基板及显示装置

技术领域

本申请涉及显示技术领域，具体而言，本申请涉及一种移位寄存单元、栅极驱动电路、阵列基板及显示装置。

背景技术

GOA(Gate Driver On Array)技术即阵列基板行驱动技术，是将显示区域的栅极驱动电路制作在薄膜晶体管(Thin Film Transistor，TFT)阵列基板上，以实现对显示区域进行逐行扫描的驱动方式，具有降低生产成本和实现面板窄边框设计的优点，已被广泛应用在各种显示装置中。

栅极驱动电路通常包括多个级联的移位寄存单元，移位寄存单元包括多个TFT，而随着使用时间的推移TFT特性不可避免的产生漂移。而移位寄存单元中的一些TFT的特性发生漂移时，会使上拉节点的电压在上拉阶段无法被充分提升，从而影响后续的信号输出，即导致上拉节点充电不足的问题，而该问题正是GOA产品的一大顽疾。

发明内容

本申请针对现有方式的缺点，提出一种移位寄存单元、栅极驱动电路、阵列基板及显示装置，用以解决现有技术存在移位寄存单元中上拉节点充电不足的技术问题。

第一个方面，本申请实施例提供了一种移位寄存单元，该移位寄存单元包括：

输入子电路，分别与输入端和第一上拉节点连接，被配置为基于所述输入端接收的信号导通或关闭，从而是否将所述接收端接收的信号传递至所述第一上拉节点；

截止子电路，分别与所述输入端、所述第一上拉节点、第二上拉节点和下拉节点连接，被配置为基于所述输入端的接收的信号或基于所述下拉节点的电位导通或关闭，从而控制所述第一上拉节点与第二上拉节点的连接或断开；

输出子电路，分别与所述第二上拉节点、第一时钟信号端和输出端连接，被配置为基于所述第二上拉节点的电位控制所述第一时钟信号端接收的信号是否由所述输出端输出；

下拉控制子电路，包括第一下拉控制子电路和第二下拉控制子电路，所述第一下拉控制子电路分别与第二时钟信号端和所述下拉节点连接，被配置为基于所述第二时钟信号端接收的信号导通或关闭，从而是否将所述第二时钟信号端接收的信号传递至所述下拉节点；所述第二下拉控制子电路分别与所述第一上拉节点、所述下拉节点以及电源低压端连接，被配置为基于所述第一上拉节点的电位控制所述下拉节点与所述电源低压端是否导通，从而控制所述下拉节点的电位是否被拉低；

下拉子电路，分别与所述第一上拉节点、所述下拉节点、所述输出端和所述电源低压端连接，被配置为基于所述下拉节点的电位控制所述第一上拉节点和所述电源低压端之间、以及所述输出端与所述电源低压端之间是否导通，从而控制所述第一上拉节点和所述输出端的电位是否被拉低；

第一复位子电路，分别与第一复位端、所述第一上拉节点和所述电源低压端连接，被配置为基于所述第一复位端接收的信号控制所述第一上拉节点和所述电源低压端是否导通，从而控制第一上拉节点的电位是否被拉低，所述第一复位端接收的信号与下一级移位寄存单元输出的栅极驱动信号相同。

第二个方面，本申请实施例提供了一种栅极驱动电路，该栅极驱动电路包括多个级联的上述的移位寄存单元；所述多个级联的移位寄存单元包括第(n-k)级移位寄存单元、第n级移位寄存单元和第(n+k)级移位寄存单元，其中，所述第n级移位寄存单元的输入端与所述第(n-k)级的输出端连接，所述第n级移位寄存单元的输出端与所述第(n+k)级的输入端连接，其中，k为大于或等于1的整数，n为大于或等于2的整数。

第三个方面，本申请实施例提供了一种阵列基板，该阵列基板上述的栅极驱动电路。

第四个方面，本申请实施例提供了一种显示装置，该显示装置包括供电电源、驱动芯片以及上述的阵列基板。

本申请实施例提供的技术方案带来的有益技术效果是：

本申请提供的移位寄存单元、栅极驱动电路、阵列基板及显示装置，通过在输入子电路与输出子电路之间增加截止子电路，截止子电路可以选择性地导通或断开，因此，既能够使第一上拉节点和第二上拉节点连接以使第一上拉节点和第二上拉节点处于同一电位，也能够使第一上拉节点和第二上拉节点处于断开状态，以使得第二上拉节点的电位不会受到与第一上拉节点连接的下拉子电路的影响，因此，即使下拉子电路中的薄膜晶体管的特性发生漂移，第二上拉节点也不会发生充电不足的情况，从而保证输出端能够正常输出信号。

本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为相关技术中一种移位寄存单元的结构示意图；

图2为相关技术中一种移位寄存单元的驱动时序图；

图3为本申请实施例提供的一种移位寄存单元的结构示意图；

图4为本申请实施例提供的另一种移位寄存单元的结构示意图；

图5为本申请实施例提供的一种移位寄存单元的电路示意图；

图6为与图5中所示的移位寄存单元对应的驱动时序图；图7为本申请实施例提供的另一种移位寄存单元的电路示意；

图8为与图7中所示的移位寄存单元对应的驱动时序图；

图9为本申请实施例提供的一种栅极驱动电路的结构示意图；

图10为本申请实施例提供的一种阵列基板的结构示意图；

图11为本申请实施例提供的一种显示装置的结构示意图。

附图标记：

10-输入子电路；20-截止子电路；30-输出子电路；40-下拉控制子电路；401-第一下拉控制子电路；402-第二下拉控制子电路；50-下拉子电路；60-第一复位子电路；70-第二复位子电路；

Input-输入端；OUT-输出端；OUT1-第一输出端；OUT2-第二输出端；PU1-第一上拉节点；PU2-第二上拉节点；PD-下拉节点；PD_CN-下拉控制节点；VGL-电源低压端；VGL1-第一电源低压端；VGL2-第二电源低压端；CLK1-第一时钟信号端，CLK2-第二时钟信号端；

T1-第一薄膜晶体管；T2-第二薄膜晶体管；T3-第三薄膜晶体管；T4-第四薄膜晶体管；T5-第五薄膜晶体管；T6-第六薄膜晶体管；T7-第七薄膜晶体管；T8-第八薄膜晶体管；T9-第九薄膜晶体管；T10-第十薄膜晶体管；T11-第十一薄膜晶体管；T12-第十二薄膜晶体管；T_dg-双栅薄膜晶体管；C-存储电容；

Unit-移位寄存单元；GL-栅极线信号线；DL-数据线；TD-驱动子像素的薄膜晶体管；P-子像素。

具体实施方式

下面详细描述本申请，本申请的实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。

本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。

本申请的发明人考虑到，TFT的特性随着使用时间的推移会不可避免的产生漂移，而移位寄存单元中的一些TFT的特性发生漂移时，会使上拉节点的电压在上拉阶段无法被充分提升，即上拉节点充电不足的问题，该问题会影响GOA电路后续的信号输出。

以图1所示的移位寄存单元为例，该移位寄存单元包括薄膜晶体管M1、M2、M3和M4，以及存储电容C。

请结合图1和图2，驱动过程主要包括以下阶段：在第一阶段I，输入端Input输入高电平，M1开启并向上拉节点PU进行预充电，上拉节点PU处于高电平，M2的栅极与上拉节点处于同一电位，即M2的栅极也处于高电平使得M2开启；在第二阶段II，时钟信号端CLK输入高电平，M2仍开启，使时钟信号的高电平能够从输出端Output输出，在此过程中，由于存储电容C的自举作用，上拉节点PU的电压进一步升高；在第三阶段III，复位端Reset输入高电平，M3和M4开启并将电源低压信号VGL写入上拉节点PU，从而将上拉节点PU的电压复位。

由于TFT随着使用时间的增长，其特性会发生漂移，例如，若M4发生特性漂移，使得M4在第一阶段I或第二阶段II开启，会导致电源低压端VGL与上拉节点PU导通，从而将上拉节点PU的电压被拉低而导致上拉节点PU充电不足，即在第一阶段I上拉节点PU的电位不足以使M2导通，从而使得输出端Output不能输出相应的信号，从而无法正常驱动相应行的像素。

本申请实施例提供的移位寄存单元、栅极驱动电路、阵列基板及显示装置，旨在解决现有技术的如上技术问题。

下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。

本申请实施例提供了一种移位寄存单元，如图3所示，该移位寄存单元包括输入子电路10、截止子电路20、输出子电路30、下拉控制子电路40、下拉子电路50和第一复位子电路60。

输入子电路10，分别与输入端Input和第一上拉节点PU1连接，被配置为基于输入端Input接收的信号导通或关闭，控制是否将接收端Input接收的信号传递至第一上拉节点PU1。具体地，当输入端Input输入的信号为启动信号时，输入子电路10开启并将该启动信号传递至第一上拉节点PU1以向第一上拉节点PU1充电。

截止子电路20，分别与输入端Input、第一上拉节点PU1、第二上拉节点PU2和下拉节点PD连接，被配置为基于输入端Input的信号或基于下拉节点PD的电位导通或关闭，从而控制第一上拉节点PU1与第二上拉节点PU2的连接或断开。由于截止子电路20与输入子电路10同时受控于输入端Input接收的信号，因此，输入子电路20能够和截止子电路20同时导通，使得第一上拉节点PU1与第二上拉节点PU2连接，从而使第二上拉节点PU2在此过程中与第一上拉节点保持相同的电位；而当输入端Input接收的信号使输入子电路10关闭时，则截止子电路20根据下拉节点PD的电位导通或断开。

输出子电路30，分别与第二上拉节点PU2、第一时钟信号端CLK1和输入端OUT连接，被配置为基于第二上拉节点PU2的电位控制第一时钟信号端CLK1接收的信号是否由输出端OUT输出。具体地，当第二上拉节点PU2的电位能够使输出子电路30导通时，输出端OUT将第一时钟信号端CLK的当前信号输出，以控制像素开启的TFT为N型TFT为例，当第二上拉节点PU2的电位能够使输出子电路30导通时，输出端OUT输出的第一时钟信号应包括高电平，该高电平作为栅极驱动信号，同时，该栅极驱动信号也作为下一级移位寄存单元的输入端的开启信号。

下拉控制子电路40，包括第一下拉控制子电路401和第二下拉控制子电路402，第一下拉控制子电路401分别与第二时钟信号端CLK2和下拉节点PD连接，被配置为基于第二时钟信号端CLK2接收的信号导通或关闭来控制是否将第二时钟信号端接收的信号传递至下拉节点PD，第二下拉控制子电路402分别与第一上拉节点PU1、下拉节点PD以及电源低压端VGL连接，被配置为基于第一上拉节点PU1的电位控制下拉节点PD与电源低压端VGL是否导通，从而控制下拉节点PD的电位是否被拉低。

具体地，当第一下拉控制子电路401导通将第二时钟信号传递至下拉结构PD以向下拉节点PD充电，且受控于第一上拉节点PU1的第二下拉控制子电路402关闭时，下拉节点PD的电位才能升高，而只要第二下拉控制子电路402处于导通状态时，无论第一下拉控制子电路401是否向下拉节点PD充电，由于下拉节点PD与电源电压输入端VGL连接，则下拉节点PD的电位都处于低电平。

需要说明的是，第二时钟信号端CLK2接收的信号的电位通常与第一时钟信号端CKL1接收的信号的电位处于相反的状态，即第一时钟信号端CLK1接收的信号为高电平时第二时钟信号端CLK2接收的信号为低电平，而第一时钟信号端CLK1接收的信号为低电平时第二时钟信号端CLK2接收的信号为高电平。

下拉子电路50，分别与第一上拉节点PU1、下拉节点PD、输出端OUT和电源低压端VGL连接，被配置为基于下拉节点PD的电位控制第一上拉节点PU1和电源低压端VGL之间、以及输出端OUT与电源低压端VGL之间是否导通，从而控制第一上拉节点PU1和输出端OUT的电位是否被拉低。具体地，截止子电路20和下拉子电路50都能受控于下拉节点PD，因此，截止子电路20和下拉子电路50能够同时导通，其中，截止子电路20导通使得第一上拉节点PU1和第二上拉节点PU2连接，下拉子电路50导通可以将第一上拉节点PU1与电源低压端VGL之间、以及输出端OUT与电源低压端VGL之间导通，从而能够使第一上拉节点PU1、第二上拉节点PU2以及输出端OUT的电位被同时拉低，以实现对移位寄存单元的降噪。

第一复位子电路60，分别与第一复位端Reset、第一上拉节点PU1和电源低压端VGL连接，被配置为基于第一复位端Reset接收的信号控制第一上拉节点PU1和电源低压端VGL是否导通，从而控制第一上拉节点PU1的电位是否被拉低。其中，第一复位端Reset接收的信号与下一级移位寄存单元的输出的栅极驱动信号相同。

本实施例提供的移位寄存单元，通过在输入子电路10与输出子电路30之间增加截止子电路20，截止子电路20可以选择性地导通或断开，因此，既能够使第一上拉节点PU1和第二上拉节点PU2连接以使第一上拉节点PU1和第二上拉节点PU2处于同一电位，也能够使第一上拉节点PU1和第二上拉节点PU2处于断开状态，以使第二上拉节点PU2的电位不会受到与第一上拉节点PU1连接的下拉子电路50的影响，因此，即使下拉子电路50中的薄膜晶体管的特性发生漂移，第二上拉节点PU2也不会发生充电不足的情况，从而爆炸输出端OUT能够正常输出信号。

进一步地，如图4所示，本实施例提供的移位寄存单元还包括第二复位子电路70，该第二复位子电路70分别与第二复位端TRST、第一上拉节点PU1和电源低压端VGL连接，被配置为基于第二复位端TRST接收的信号控制第一上拉节点PU1和电源低压端VGL是否导通；第二复位端TRST接收的信号为一帧画面显示完成时的总复位信号。

本实施例提供的移位寄存单元，通过设置第二复位子电路70，在每一帧画面显示完成时对所有移位寄存单元再进行一次总复位，若某些移位寄存单元中的第一上拉节点PU1的电位未被充分拉低，则通过总复位信号将第一上拉结构PU1与电源低压端VGL连接，能够将这些未被充分拉低的移位寄存单元中的第一上拉节点的PU1的电位进一步拉低，以起到进一步降噪的作用。

图3中所示的移位寄存单元可以具体地实现为图5所示的电路结构。以下将结合图5对本实施例的移位寄存单元中的各子电路的具体结构进行详细说明。

如图5所示，截止子电路20包括双栅薄膜晶体管T_dg，双栅薄膜晶体管T_dg包括第一栅极g1、第二栅极g2、第一电极S和第二电极D，第一栅极g1与输入端Input连接，第二栅极g2与下拉节点PD连接，第一电极S和第一上拉节点PU1连接，第二电极D与第二上拉节点PU2连接。

如图5所示，输入子电路10包括第一薄膜晶体管T1，第一薄膜晶体管T1的栅极和第一电极均与输入端Input连接，第一薄膜晶体管T1的第二电极与第一上拉节点PU1连接。

如图5所示，第一复位子电路60包括第二薄膜晶体管T2，第二薄膜晶体管T2的栅极与第一复位端Reset连接，第二薄膜晶体管T2的第一电极与第一上拉节点PU1连接，第二薄膜晶体管T2的第二电极与电源低压端VGL连接。

如图5所示，输出子电路30包括第三薄膜晶体管T3和存储电容C，第三薄膜晶体管T3的栅极与第二上拉节点PU2连接，第三薄膜晶体管T3的第一电极与第一时钟信号端CLK1连接，第三薄膜晶体管T3的第二电极与输出端OUT连接；存储电容C的第一极与第二上拉节点PU2连接，存储电容C的第二极与第三薄膜晶体管T3的第二电极连接。

如图5所示，下拉子电路50包括第四薄膜晶体管T4和第五薄膜晶体管T5。其中，第四薄膜晶体管T4的栅极与下拉节点PD连接，第四薄膜晶体管T4的第一电极与输出端OUT连接，第四薄膜晶体管T4的第二电极与电源低压端VGL连接；第五薄膜晶体管T5的栅极与下拉节点PD连接，第五薄膜晶体管T5的第一电极与第一上拉节点PU1连接，第五薄膜晶体管T5的第二电极与电源低压端VGL连接。

如图5所示，第一下拉控制子电路401包括第六薄膜晶体管T6，第六薄膜晶体管T6的栅极和第一电极与第二时钟信号端CLK2连接，第六薄膜晶体管T6的第二电极与下拉节点PD连接。

如图5所示，第二下拉控制子电路402包括第七薄膜晶体管T7，第七薄膜晶体管T7的栅极与第一上拉节点PU1连接，第七薄膜晶体管T7的第一电极与下拉节点PD连接，第七薄膜晶体管T7的第二电极与电源低压端VGL连接。

需要说明的是，图5中所示的电路结构仅为示例性说明，图3中所示的移位寄存单元可以实现为其他电路结构，例如，15T1C的GOA架构、17T1C的GOA架构、18T1C的GOA架构以及19T1C的GOA架构等，本申请不再进行一一列举。

图5中所示的移位寄存单元的时序图如图6所示，以下将结合图5和图6，以各薄膜晶体管均为N型晶体管为例对图5中所示的移位寄存单元的工作原理进行详细说明。图5中所示的移位寄存单元的驱动过程主要包括第一阶段I、第二阶段II和第三阶段III。

如图5和图6所示，在第一阶段I，输入端Input输入高电平，第一薄膜晶体管T1和双栅薄膜晶体管T_dg均导通，输入端Input向存储电容C充电，向第一上拉节点PU1和第二上拉节点PU2预充电，使得第一上拉节点PU1和第二上拉节点PU2的电压处于高电平。而第二上拉节点PU2的电压处于高电平使得第三薄膜晶体管T3开启，从而将第一时钟信号端CLK1输入的低电平从输出端OUT输出。

在此过程中，第二时钟信号端CLK2输入高电平，第六薄膜晶体管T6开启，向下拉节点PD充电，而第一上拉节点PU1也处于高电平，第一上拉节点PU1的电位和下拉节点PD的电位处于竞争关系，此时，是受控于第一上拉节点PU1的第七薄膜晶体管T7开启，还是受控于下拉节点PD的第四薄膜晶体管T4和第五薄膜晶体管T5开启，将决定在上述竞争关系中是第一上拉节点PU1的电位被拉低还是下拉节点PD的电位被拉低。

对于薄膜晶体管来而言，沟道的宽长比是影响薄膜晶体管性能的重要因素之一，通常认为沟道的宽长比越大，载流子越容易迁移，则该薄膜晶体管越容易开启。在本实施例中，通过对各薄膜晶体管的宽长比进行设计，能够保证在第一阶段I下拉节点PD的电位被拉低而第一上拉节点PU1被提升到预期的电位。例如，将第七薄膜晶体管T7的沟道的宽长比设置得大于第四薄膜晶体管T4和第五薄膜晶体管T5的沟道的宽长比，能够使第七薄膜晶体管T7在上述竞争中优先开启，从而使下拉节点PD与电源低压端VGL连接以拉低下拉节点PD的电位，使得受控于下拉节点PD的第四薄膜晶体管T4和第五薄膜晶体管T5在第一阶段I处于关闭状态。

如图5和图6所示，在第二阶段II，输入端Input输入低电平，第一薄膜晶体管T1和双栅薄膜晶体管T_dg均关闭，第一上拉节点PU1仍维持在第一阶段I的高电平。

在此过程中，受控于第二上拉节点PU2的第三薄膜晶体管T3仍开启，使第一时钟信号端CLK1输入的高电平从输出端OUT输出，由于存储电容C的第二电极与输出端OUT连接，因此，与存储电容C的第一极连接的第二上拉节点PU2在存储电容C的自举作用下进一步升高。

在此过程中，第二时钟信号端CLK2输入低电平使得第六薄膜晶体管T6关闭，第一上拉节点PU1处于高电平则第七薄膜晶体管T7开启，下拉节点PD与电源低压端VGL导通，使下拉节点PD与电源低压端VGL处于同一电位，即下拉节点PD仍为低电平，从而使得第四薄膜晶体管T4和第五薄膜晶体管T5处于关闭状态。

如图5和图6所示，在第三阶段III，输入端Input输入低电平，第一薄膜晶体管T1和双栅薄膜晶体管T_dg均关闭。

在此过程中，第一复位端Reset写入高电平使得第二薄膜晶体管T2开启，从而使第一上拉节点PU1与电源低压端VGL导通以快速拉低第一上拉节点PU1的电位，进而使受控于第一上拉节点PU1的第七薄膜晶体管T7关闭；第二时钟信号端CLK2输入高电平使得第六薄膜晶体管T6开启，从而向下拉节点PD充电，从而使下拉节点PD的电压抬升为第二时钟信号端CLK2输入高电平。

在此过程中，下拉节点PD处于高电平，使得双栅薄膜晶体管Tdg导通，从而使第一上拉节点PU1和第二上拉节点PU2处于同一电位，并且下拉节点PD处于高电平使得第四薄膜晶体管T4和第五薄膜晶体管T5开启，其中，第四薄膜晶体管T4开启使得输出端OUT与电源低压端VGL导通，从而将输出端OUT的电压拉低为低电平；而第五薄膜晶体管T5导通，使得第一上拉节点PU1和第二下拉节点PU2均与电源低压端VGL导通，以更快、更充分地拉低第一上拉节点和第二上拉节点的电压，起到充分降噪的作用。

在此过程中，第二下拉节点PU2处于低电平，使得第三薄膜晶体管T3关闭，此时，输出端OUT输出的是电源低压端VGL输入的低电平。

图4中所示的移位寄存单元可以具体地实现为图7所示的电路结构。以下将结合图7对本实施例的移位寄存单元中的各子电路的具体结构进行详细说明。

如图7所示，截止子电路20包括双栅薄膜晶体管T_dg，双栅薄膜晶体管T_dg包括第一栅极g1、第二栅极g2、第一电极S和第二电极D，第一栅极g1与输入端Input连接，第二栅极g2与下拉节点PD连接，第一电极S和第一上拉节点PU1连接，第二电极D与第二上拉节点PU2连接。

如图7所示，电源低压端VGL包括第一电源低压端VGL1和第二电源低压端VGL2，第一电源低压端VGL1和第二电源低压端VGL2输入的均是低电平。

如图7所示，输入子电路10包括第一薄膜晶体管T1，第一薄膜晶体管T1的栅极和第一电极均与输入端Input连接，第一薄膜晶体管T的第二电极与第一上拉节点PU1连接。

如图7所示，第一复位子电路60包括第二薄膜晶体管T2，第二薄膜晶体管T2的栅极与第一复位端Reset连接，第二薄膜晶体管T2的第一电极与第一上拉节点PU1连接，第二薄膜晶体管T2的第二电极与电源低压端VGL连接。

如图7所示，第一下拉控制子电路401包括第六薄膜晶体管T6和第十薄膜晶体管T10，第十薄膜晶体管T10的栅极和第一电极与第二时钟信号端CLK2连接，第十薄膜晶体管T10的第二电极与第六薄膜晶体管T6的栅极连接；第六薄膜晶体管T6的第一电极与第二时钟信号端CLK2连接，第六薄膜晶体管T6的第二电极与下拉节点PD连接。

如图7所示，第二下拉控制子电路402包括第七薄膜晶体管T7和第十一薄膜晶体管T11；第七薄膜晶体管T7的栅极与第一上拉节点PU1连接，第七薄膜晶体管T7的第一电极与下拉节点PD连接，第七薄膜晶体管T7的第二电极与第一电源低压端VGL1连接；第十一薄膜晶体管T11的栅极与第一上拉节点PU1连接，第十一薄膜晶体管T11的第一电极与第十薄膜晶体管T10的第二电极连接，第十一薄膜晶体管T11的第二电极与第一电源低压端VGL1连接。

具体地，第十一薄膜晶体管T11的第一电极、第十薄膜晶体管T10的第二电极以及第六薄膜晶体管T6的栅极连接到下拉控制节点PD_CN，下拉控制节点PD_CN的电位控制第六薄膜晶体管T6是否开启，而第六薄膜晶体管T6是否开启则控制下拉节点PD的电位。

如图7所示，输出端OUT包括第一输出端OUT1和第二输出端OUT2，第一输出端OUT1与相应的栅极信号线连接，第二输出端OUT2与下一级移位寄存单元的输入端连接，第一输出端OUT1和第二输出端OUT2输出相同的信号。

如图7所示，输出子电路20包括第三薄膜晶体管T3、第八薄膜晶体管T8和存储电容C；存储电容C的第一极与第二上拉节点PU2连接，存储电容C的第二极与第一输出端OUT1连接；第三薄膜晶体管T3的栅极与第二上拉节点PU2连接，第三薄膜晶体管T3的第一电极与第一时钟信号端CLK1连接，第三薄膜晶体管T3的第二电极与第一输出端OUT1连接；第八薄膜晶体管T8的栅极与第二上拉节点PU2连接，第八薄膜晶体管T8的第一电极与第一时钟信号端CLK1连接，第八薄膜晶体管T8的第二电极与第二输出端OUT2连接。

如图7所示，下拉子电路50包括第四薄膜晶体管T4、第五薄膜晶体管T5和第九薄膜晶体管T9。其中，第四薄膜晶体管T4的栅极与下拉节点PD连接，第四薄膜晶体管T4的第一电极与第一输出端OUT1连接，第四薄膜晶体管T4的第二电极与第二电源低压端VGL2连接；第五薄膜晶体管T5的栅极与下拉节点PD连接，第五薄膜晶体管T5的第一电极与第一上拉节点PU1连接，第五薄膜晶体管T5的第二电极与第一电源低压端VGL1连接；第九薄膜晶体管T9的栅极与下拉节点PD连接，第九薄膜晶体管T9的第一电极与第二输出端OUT2连接，第九薄膜晶体管T9的第二电极与第一电源低压端VGL1连接。

如图7所示，第二复位子电路70包括第十二薄膜晶体管T12，第十二薄膜晶体管T12的栅极与第二复位端TRST连接，第十二薄膜晶体管T12的第一电极与第一上拉节点PU1连接，第十二薄膜晶体管T12的第二电极与第一电源低压端VGL1连接。

需要说明的是，图7所示的电路图中，第一薄膜晶体管T1的第二极与双栅薄膜晶体管T_dg的第一极之间的连接线为上拉信号线L1，上拉信号线L1上的各点的电位相等，上拉信号线L1上的任一点均可作为第一上拉节点PU1；第五薄膜晶体管T5的栅极与第四薄膜晶体管T4的栅极之间的连接线为下拉信号线L2，下拉信号线L2上的各点的电位相等，下拉信号线L2上的任一点均可作为下拉节点PD。

需要说明的是，图7中所示的电路结构仅为示例性说明，图4中所示的移位寄存单元可以实现为其他电路结构，例如，15T1C的GOA架构、17T1C的GOA架构、18T1C的GOA架构以及19T1C的GOA架构等，只要在输入子电路10与输出子电路30之间设置截止子电路20，且该截止子电路20受控于输入端Input以及下拉节点PD即可，本申请不再进行一一列举。

图7中所示的移位寄存单元的时序图如图8所示，以下将结合图7和图8，以各薄膜晶体管均为N型晶体管为例对图7中所示的移位寄存单元的工作原理进行详细说明。图7中所示的移位寄存单元的驱动过程主要包括第一阶段I、第二阶段II和第三阶段III。

如图7和图8所示，在第一阶段I，输入端Input输入高电平，第一薄膜晶体管T1和双栅薄膜晶体管T_dg导通，输入端Input向存储电容C充电，向第一上拉节点PU1和第二上拉节点PU2预充电，使得第一上拉节点PU1和第二上拉节点PU2的电压处于高电平。而第二上拉节点PU2的电压处于高电平使得第三薄膜晶体管T3和第八薄膜晶体管T8开启，从而将第一时钟信号端CLK1输入的低电平从第一输出端OUT1和第二输出端OUT2输出。

在此过程中，第二时钟信号端CLK2输入高电平，第十薄膜晶体管T10开启，向下拉控制节点PD_CN充电，而第一上拉节点PU1也处于高电平，此时，第一上拉节点PU1的电位和下拉控制节点PD_CN的电位处于竞争关系。

在本实施例中，通过对各薄膜晶体管的宽长比进行设计，能够保证在上述竞争关系中下拉控制节点PD_CN的电位被拉低而第一上拉节点PU1能够被提升到预期的电位。例如，将第七薄膜晶体管T7和第十一薄膜晶体管T11的沟道的宽长比设置得大于第十薄膜晶体管T10的沟道的宽长比，能够使第七薄膜晶体管T7和第十一薄膜晶体管T11在上述竞争中优先开启，从而使下拉控制节点PD_CN与第一电源低压端VGL1连接以拉低下拉控制节点PD_CN的电位。由于下拉控制节点PD_CN的电位被拉低，使得第六薄膜晶体管T6处于关闭状态，下拉节点PD处于低电平，受控于下拉节点PD的第四薄膜晶体管T4、第五薄膜晶体管T5和第九薄膜晶体管T9在该过程中处于关闭状态。

在此过程中，第一复位端Reset和第二复位端TRST均输入低电平，使得第二薄膜晶体管T2和第十二薄膜晶体管T12关闭。

如图7和图8所示，在第二阶段II，输入端Input输入低电平，第一薄膜晶体管T1和双栅薄膜晶体管T_dg均关闭。第一上拉节点PU1仍维持在与第一阶段I相同的高电平，第二上拉节点PU2处于高电平使得第三薄膜晶体管T3和第八薄膜晶体管T8仍开启，从而将第一时钟信号端CLK1输入的高电平从第一输出端OUT1和第二输出端OUT2输出。在此过程中，第二上拉节点PU2的电位在存储电容C的自举作用下进一步提升。

在此过程中，第二时钟信号端CLK2输入低电平，第十薄膜晶体管T10关闭，同时，第一上拉节点PU1处于高电平使第七薄膜晶体管T7和第十一薄膜晶体管T11开启，从而将下拉节点PD和下拉控制节点PD_CN分别与电源低压端VGL导通，使得下拉节点PD和下拉控制节点PD_CN电位维持在低电平。其中，下拉控制节点PD_CN处于低电平使得第六薄膜晶体管T6关闭，而下拉节点PD的处于低电平使得第四薄膜晶体管T4、第五薄膜晶体管T5以及第九薄膜晶体管T9均处于关闭状态。

如图7和图8所示，在第三阶段III，输入端Input输入低电平，第一薄膜晶体管T1关闭。在此过程中，第一复位端Reset输入高电平使第二薄膜晶体管T2开启，从而将第一上拉节点PU1的电位拉低，进而使第七薄膜晶体管T7和第十一薄膜晶体管T11关闭。

在此过程中，第二时钟信号端CLK2输入高电平使得第十薄膜晶体管T10开启，下拉控制节点PD_CN处于高电平，以使第六薄膜晶体管T6开启，从而使下拉节点PD的电压抬升为第二时钟信号端CLK2输入高电平。

下拉节点PD处于高电平，使得双栅薄膜晶体管T_dg开启，从而使第一上拉节点PU1和第二上拉节点PU2连接，且受控于下拉节点PD的第四薄膜晶体管T4、第五薄膜晶体管T5和第九薄膜晶体管T9均开启，其中，第五薄膜晶体管T5主要用于拉低第一上拉节点PU1和第二上拉节点PU2的电位，第四薄膜晶体管T4主要用于拉低第二输出端OUT2的电位，而第九薄膜晶体管T9主要用于拉低第一输出端OUT1的电位，由于采用多个支路同时进行降噪，能够更快、更充分地将上拉信号线L1以及输出端OUT的电位拉低，以实现更好的降噪效果。

在此过程中，第二下拉节点PU2处于低电平，使得第三薄膜晶体管T3和第八薄膜晶体管T8关闭，此时，第一输出端OUT1输出的是电源低压端VGL2的低电平，第二输出端OUT2输出的是电源低压端VGL1的低电平。

在此过程中，第二复位端TRST均输入低电平，使得和第十二薄膜晶体管T12关闭。

需要说明的是，第二复位端TRST在该帧显示画面扫描完成时，输入高电平，对各级移位寄存单元再进行一次复位，以起到进一步降噪的作用。

基于同一发明构思，本实施例提供了一种栅极驱动电路，该如图9所示，该栅极驱动电路包括多个级联的移位寄存单元Unit，该移位寄存单元Unit为上述实施例中的移位寄存单元。

需要说明的是，图9所示的栅极驱动电路中各移位寄存单元的个数以及级联关系仅为示例性说明，在实际应用中，可以根据具体情况选择移位寄存单元的个数以及移位寄存单元的级联关系。例如，多个级联的移位寄存单元包括第(n-k)级移位寄存单元、第n级移位寄存单元和第(n+k)级移位寄存单元，第n级移位寄存单元的输入端与第(n-k)级的输出端连接，第n级移位寄存单元的输出端与第(n+k)级的输入端连接，其中，k为大于或等于1的整数，n为大于或等于2的整数。

如图9所示，启动信号线STV与第一极移位寄存单元Unit1连接，向第一极移位寄存单元Unit1输入启动信号；电源低压信号线VSS向每一极移位寄存单元Unit输入电源低压信号VGL；第一时钟信号线CLK1为每一极移位寄存单元Unit提高第一时钟信号，第二时钟信号线CLK2为每一极移位寄存单元Unit提高第二时钟信号。

需要说明的是，符号“CLK1”既可以表示第一时钟输入端，也可以表示第一时钟信号线，同样地，符号“CLK2”既可以表示第二时钟输入端，也可以表示第二时钟信号线。

需要说明的是，图9所示的栅极驱动电路中，时钟信号线的条数仅为示例性说明，当级联关系不同时，需要的时钟信号线的条数也有所不同。

需要说明的是，图9所示的栅极驱动电路既可以适用于DC(directcurrent，直流)驱动电路，也可以适用于AC(alternating current，交流)驱动电路。

基于同一发明构思，本实施例提供了一种阵列基板，如图10所示，该阵列基板包括上述实施例中的栅极驱动电路V，能够实现上述栅极驱动电路V的有益效果，在此不再赘述。

具体地，该阵列基板还包括多条栅极信号线GL、多条与栅极信号线交叉设置的数据线DL、以及用于控制各子像素P的薄膜晶体管TD，用于控制各子像素P的薄膜晶体管TD的栅极与栅极信号线GL连接，用于控制各子像素P的薄膜晶体管TD的源极与数据线DL连接，用于控制各子像素P的薄膜晶体管TD的漏极与子像素P的像素电极连接。

其中，栅极信号线GL与相应的移位寄存单元的输出端连接，当栅极信号线GL接收到相应的移位寄存单元的输出端输出的驱动信号(例如上述实施例中移位寄存单元的输出端输出的高电平)时，则与该栅极信号线GL连接的用于控制各子像素P的薄膜晶体管开启TD，从而实现对阵列基板的栅极驱动。

基于同一发明构思，本实施例提供了一种显示装置，如图11所示，该显示装置包括上述实施例中的阵列基板，还包括供电电源和驱动芯片，能够实现上述阵列基板的有益效果，在此不再赘述。

应用本申请实施例，至少能够实现如下有益效果：

本实施例提供的移位寄存单元、栅极驱动电路、阵列基板及显示装置，通过在输入子电路与输出子电路之间增加截止子电路，截止子电路可以选择性地导通或断开，因此，既能够使第一上拉节点和第二上拉节点连接以使第一上拉节点和第二上拉节点处于同一电位，也能够使第一上拉节点和第二上拉节点处于断开状态，以使得第二上拉节点的电位不会受到与第一上拉节点连接的下拉子电路的影响，因此，即使下拉子电路中的薄膜晶体管的特性发生漂移，第二上拉节点也不会发生充电不足的情况，从而爆炸输出端能够正常输出信号。

本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。

在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (14)

1.一种移位寄存单元，其特征在于，包括：

输入子电路，分别与输入端和第一上拉节点连接，被配置为基于所述输入端接收的信号导通或关闭，从而是否将所述接收端接收的信号传递至所述第一上拉节点；

截止子电路，分别与所述输入端、所述第一上拉节点、第二上拉节点和下拉节点连接，被配置为基于所述输入端的接收的信号或基于所述下拉节点的电位导通或关闭，从而控制所述第一上拉节点与第二上拉节点的连接或断开；

输出子电路，分别与所述第二上拉节点、第一时钟信号端和输出端连接，被配置为基于所述第二上拉节点的电位控制所述第一时钟信号端接收的信号是否由所述输出端输出；

下拉控制子电路，包括第一下拉控制子电路和第二下拉控制子电路，所述第一下拉控制子电路分别与第二时钟信号端和所述下拉节点连接，被配置为基于所述第二时钟信号端接收的信号导通或关闭，从而是否将所述第二时钟信号端接收的信号传递至所述下拉节点；所述第二下拉控制子电路分别与所述第一上拉节点、所述下拉节点以及电源低压端连接，被配置为基于所述第一上拉节点的电位控制所述下拉节点与所述电源低压端是否导通，从而控制所述下拉节点的电位是否被拉低；

下拉子电路，分别与所述第一上拉节点、所述下拉节点、所述输出端和所述电源低压端连接，被配置为基于所述下拉节点的电位控制所述第一上拉节点和所述电源低压端之间、以及所述输出端与所述电源低压端之间是否导通，从而控制所述第一上拉节点和所述输出端的电位是否被拉低；

第一复位子电路，分别与第一复位端、所述第一上拉节点和所述电源低压端连接，被配置为基于所述第一复位端接收的信号控制所述第一上拉节点和所述电源低压端是否导通，从而控制所述第一上拉节点的电位是否被拉低，所述第一复位端接收的信号与下一级移位寄存单元输出的栅极驱动信号相同。

2.根据权利要求1所述的移位寄存单元，其特征在于，还包括：

第二复位子电路，分别与第二复位端、所述第一上拉节点和所述电源低压端连接，被配置为基于所述第二复位端接收的信号控制所述第一上拉节点和所述电源低压端是否导通；

所述第二复位端接收的信号为一帧显示画面扫描完成时的总复位信号。

3.根据权利要求1或2所述的移位寄存单元，其特征在于，所述截止子电路包括双栅薄膜晶体管，所述双栅薄膜晶体管包括第一栅极、第二栅极、第一电极和第二电极，所述第一栅极与所述输入端连接，所述第二栅极与所述下拉节点连接，所述第一电极与所述第一上拉节点连接，所述第二电极与第二上拉节点连接。

4.根据权利要求3所述的移位寄存单元，其特征在于，

所述输入子电路包括第一薄膜晶体管，所述第一薄膜晶体管的栅极和第一电极均与所述输入端连接，所述第一薄膜晶体管的第二电极与所述第一上拉节点连接。

5.根据权利要3所述的移位寄存单元，其特征在于，所述第一复位子电路包括第二薄膜晶体管，所述第二薄膜晶体管的栅极与所述第一复位端连接，所述第二薄膜晶体管的第一电极与所述第一上拉节点连接，所述第二薄膜晶体管的第二电极与所述电源低压端连接。

6.根据权利要求3所述的移位寄存单元，其特征在于，所述输出子电路包括第三薄膜晶体管和存储电容；

所述第三薄膜晶体管的栅极与所述第二上拉节点连接，所述第三薄膜晶体管的第一电极与所述第一时钟信号端连接，所述第三薄膜晶体管的第二电极与所述输出端连接；

所述存储电容的第一极与所述第二上拉节点连接，所述存储电容的第二极与所述第三薄膜晶体管的第二电极连接。

7.根据权利要求6所述的移位寄存单元，其特征在于，所述下拉子电路包括第四薄膜晶体管和第五薄膜晶体管；

所述第四薄膜晶体管的栅极与所述下拉节点连接，所述第四薄膜晶体管的第一电极与所述输出端连接，所述第四薄膜晶体管的第二电极与所述电源低压端连接；

所述第五薄膜晶体管的栅极与所述下拉节点连接，所述第五薄膜晶体管的第一电极与所述第一上拉节点连接，所述第五薄膜晶体管的第二电极与所述电源低压端连接。

8.根据权利要求7所述的移位寄存单元，其特征在于，

所述第一下拉控制子电路包括第六薄膜晶体管，所述第六薄膜晶体管的栅极和第一电极均与所述第二时钟信号端连接，所述第六薄膜晶体管的第二电极与所述下拉节点连接；

所述第二下拉控制子电路包括第七薄膜晶体管，所述第七薄膜晶体管的栅极与所述第一上拉节点连接，所述第七薄膜晶体管的第一电极与所述下拉节点连接，所述第七薄膜晶体管的第二电极与所述电源低压端连接。。

9.根据权利要求8所述的移位寄存单元，其特征在于，所述输出端包括第一输出端和第二输出端，所述第一输出端与栅极信号线连接，所述第二输出端与下一级移位寄存单元的输入端连接，其中，所述第三薄膜晶体管的第二电极与所述第一输出端连接；

所述输出子电路还包括第八薄膜晶体管，所述第八薄膜晶体管的栅极与所述第二上拉节点连接，所述第八薄膜晶体管的第一电极与第一时钟信号端连接，所述第八薄膜晶体管的第二电极与所述第二输出端连接；

所述下拉子电路还包括第九薄膜晶体管，所述第九薄膜晶体管的栅极与所述下拉节点连接，所述第九薄膜晶体管的第一电极与所述第二上拉节点连接，所述第九薄膜晶体管的第二电极与所述电源低压端连接。

10.根据权利要求9所述的移位寄存单元，其特征在于，

所述第一下拉控制子电路还包括第十薄膜晶体管，所述第十薄膜晶体管的栅极和第一电极均与所述第二时钟信号端连接，所述第十薄膜晶体管的第二电极与所述第六薄膜晶体管的栅极连接；

所述第二下拉控制子电路还包括第十一薄膜晶体管，所述第十一薄膜晶体管的栅极与所述第一上拉节点连接，所述第十一薄膜晶体管的第一电极与所述第十薄膜晶体管的第二电极连接，所述第十一薄膜晶体管的第二电极与所述电源低压端连接。

11.根据权利要求2所述的移位寄存单元，其特征在于，所述第二复位子电路包括第十二薄膜晶体管，所述第十二薄膜晶体管的栅极与所述第二复位端连接，所述第十二薄膜晶体管的第一电极与所述第一上拉节点连接，第十二薄膜晶体管的第二电极与所述电源低压端连接。

12.一种栅极驱动电路，包括多个级联的移位寄存单元，其特征在于，所述移位寄存单元为权利要求1-11中任一项所述的移位寄存单元；

所述多个级联的移位寄存单元包括第(n-k)级移位寄存单元、第n级移位寄存单元和第(n+k)级移位寄存单元，其中，所述第n级移位寄存单元的输入端与所述第(n-k)级的输出端连接，所述第n级移位寄存单元的输出端与所述第(n+k)级的输入端连接，其中，k为大于或等于1的整数，n为大于或等于2的整数。

13.一种阵列基板，其特征在于，包括权利要求12所述的栅极驱动电路。

14.一种显示装置，包括供电电源和驱动芯片，其特征在于，还包括权利要求13所述的阵列基板。

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