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CN1645583A - 在有源元件之上具有连接焊盘的半导体集成电路 - Google Patents

在有源元件之上具有连接焊盘的半导体集成电路 Download PDF

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CN1645583A
CN1645583A CNA2005100046947A CN200510004694A CN1645583A CN 1645583 A CN1645583 A CN 1645583A CN A2005100046947 A CNA2005100046947 A CN A2005100046947A CN 200510004694 A CN200510004694 A CN 200510004694A CN 1645583 A CN1645583 A CN 1645583A
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Abstract

本发明公开了一种在有源元件之上设置有连接焊盘的半导体集成电路。连接焊盘分成检测区和键合区，且分别在各个区域下面形成加强结构。使用比用于形成键合区下面的加强结构的布线层数少的布线层数来形成检测区下面的加强结构。结果，有效地利用检测区下面的布线层来形成用于实现集成电路的逻辑功能的引线。

Description

在有源元件之上具有连接焊盘的半导体集成电路
技术领域
本发明涉及在有源元件之上设置有连接焊盘(用于外部连接的焊盘)的半导体集成电路。
背景技术
在测试半导体集成电路时，连接焊盘用于检测。在组装半导体集成电路时，连接焊盘也用于引线键合。以前，连接焊盘未设置在形成有源元件例如晶体管的有源元件形成区之上，以便防止有源元件被用于键合和/或检测的机械压力损伤。
但是，元件的小型化增加了在半导体集成电路中实现的功能数量，并且增加了待设置在半导体集成电路上所需的连接焊盘数量。因此，非常期望通过在有源元件之上设置连接焊盘来减小半导体集成电路的芯片面积。
例如，专利文献1(美国专利No.6,232,662)提出通过在键合焊盘下面提供包括栅形金属引线图形的导电增强结构，在有源集成电路区之上设置键合焊盘。
另一方面，如前面所述，连接焊盘在用于引线键合之前，它们通过检测针也用于检测。在检测过程中检测针损伤焊盘的表面，并且焊盘的表面上的损伤可能引起键合失败。
例如，专利文献2(日本特许公开专利No.2000-164620)对这个问题提出了对策。即，专利文献2提出形成矩形的焊盘，并将它分成两部分，各用于键合和检测。
发明内容
[要解决的问题]
可以在如专利文献1提出的有源元件之上设置连接焊盘，如专利文献2提出的将连接焊盘分成键合区和检测区。因此，就有可能防止键合失败和减小芯片面积。
但是，如果加强结构使用许多布线层，既使先进制造工艺允许利用大量布线层，可能也会明显降低布线层的利用率，或由布线层提供的布线资源的利用率。结果，难以在连接焊盘下设置许多实现集成电路的逻辑功能所需的引线。事实上，不是设计成设置在连接焊盘下的传统I/O电路可以利用非常多的布线层。这种传统设计的I/O电路可以不设置在连接焊盘下。
本发明的目的是要解决上述问题。即，本发明的目的是提供允许在有源元件之上设置键合焊盘而不损伤有源元件的半导体集成电路，同时，提高在连接焊盘下的布线资源的利用效率。
[解决问题的手段]
为了解决上述问题，根据本发明的一个方面，在半导体衬底的表面上设置具有逻辑功能的示例性半导体集成电路。示例性半导体集成电路包括：在半导体衬底的表面上的有源元件形成区，用于形成多个有源元件；在半导体衬底的表面之上的多层布线层；和连接焊盘，形成在多层布线层之上并至少部分地设置在有源元件形成区之上。连接焊盘分成用于检测的检测区和用于引线键合的键合区。半导体集成电路还包括：在检测区和有源元件形成区之间的第一加强结构，通过使用多层布线层的至少一层来形成，使得多层布线层的另外一层或多层能够用于形成第一加强结构下面的用于实现半导体集成电路的逻辑功能的电路线；和在键合区和有源元件形成区之间的第二加强结构，通过使用多层布线层的所述至少一层和多层布线层的所述至少一层下面的多层布线层的附加一层来形成。
在示例性半导体集成电路中，优选地，多层布线层的所述至少一层包括多层布线层的最上一层。
还优选地，连接焊盘包括与键合区和检测区分开的层间连接区；和连接焊盘形成在层间绝缘膜上，其中接触连接焊盘的层间触点设置在层间连接区下面。仍优选地，层间绝缘膜在连接焊盘的检测区和键合区下面是连续的。
为了解决上述问题，根据本发明的另一方面，示例性半导体集成电路包括：在半导体衬底的表面上的有源元件形成区，用于形成多个有源元件；在半导体衬底的表面之上的多层布线层；和连接焊盘，形成在多层布线层之上并至少部分地设置在有源元件形成区之上。连接焊盘分成用于检测的检测区和用于引线键合的键合区。示例性半导体集成电路还包括：电路线，用于实现半导体集成电路的逻辑功能；在检测区和有源元件形成区之间的第一加强结构；和在键合区和有源元件形成区之间的第二加强结构。电路线形成在键合区和检测区下面的多层布线层的至少一层，并且还形成在检测区下面的多层布线层的所述至少一层之上的多层布线层的所述附加一层中；第一加强结构形成在多层布线层的附加一层之上；和第二加强结构形成在多层布线层的所述至少一层之上。
在示例性半导体集成电路中，优选地，在键合区下面的多层布线层的所述附加一层中没有形成电路线。
为了解决上述问题，根据本发明的又一方面，示例性半导体集成电路包括：半导体衬底的表面上的有源元件形成区，用于形成多个有源元件；在半导体衬底的表面之上的多层布线层，用于提供布线资源；和连接焊盘，形成在多层布线层之上并至少部分地设置在有源元件形成区之上。连接焊盘分成用于检测的检测区和用于引线键合的键合区。示例性半导体集成电路还包括：在检测区和有源元件形成区之间的第一加强结构，通过消耗由多层布线层的至少一层提供的在检测区下面的第一部分布线资源来形成，使得由多层布线层的另外一层或多层提供的另一部分布线资源能够用于形成第一加强结构下面的用于实现半导体集成电路的逻辑功能的电路线；和在键合区和有源元件形成区之间的第二加强结构，通过消耗由多层布线层的所述至少一层和多层布线层的所述至少一层下面的多层布线层的附加一层所提供的在键合区下面的第二部分布线资源来形成。
在示例性半导体集成电路中，优选地，在第一加强结构下面的多层布线层的所述附加一层中形成至少一条电路线。
为了解决上述问题，根据本发明的一个方面，提供一种用于在半导体衬底的表面上制造具有逻辑功能的半导体集成电路的示例性方法。该示例性方法包括：在半导体衬底的表面上的有源元件形成区中形成多个有源元件；在半导体衬底的表面之上形成多层布线层；在多层布线层之上形成连接焊盘。连接焊盘至少部分地设置在有源元件形成区之上并分成检测区和键合区。示例性方法还包括：通过将检测针接触到连接焊盘的检测区上，检测半导体集成电路；和将键合引线键合到连接焊盘的键合区。形成多层布线层的步骤包括：通过使用多层布线层的至少一层，在检测区和有源元件形成区之间形成第一加强结构，使得第一加强结构在检测过程中防止有源元件受损伤，并使得多层布线层的另外一层或多层能够用于形成第一加强结构下面的用于实现半导体集成电路的逻辑功能的电路线；和通过使用多层布线层的所述至少一层和多层布线层的所述至少一层下面的多层布线层的附加一层，在键合区和有源元件形成区之间形成第二加强结构，使得第二加强结构在键合过程中防止有源元件受损伤。
在示例性方法中，优选地，形成多层布线层的步骤还包括利用第一加强结构下面的多层布线层的所述附加一层来形成至少一条电路线。
为了解决上述问题，根据本发明的另一方面，用于制造半导体集成电路的示例性方法包括：在半导体衬底的表面上的有源元件形成区中形成多个有源元件；在半导体衬底的表面之上形成多层布线层；和在多层布线层之上形成连接焊盘。连接焊盘至少部分地设置在有源元件形成区之上并分成检测区和键合区。该示例性方法还包括：通过将检测针接触到连接焊盘的检测区上，检测半导体集成电路；和将键合引线键合到连接焊盘的键合区。形成多层布线层的步骤包括：利用在键合区和检测区下面的多层布线层的至少一层以及利用在检测区下面的多层布线层的所述至少一层之上的多层布线层的所述附加一层来形成电路线，用于实现半导体集成电路的逻辑功能；在多层布线层的附加一层之上形成第一加强结构，使得第一加强结构位于检测区和有源元件形成区之间，并使得第一加强结构在检测过程中防止有源元件受损伤；和在多层布线层的所述至少一层之上形成第二加强结构，使得第二加强结构位于键合区和有源元件形成区之间，并使得第二加强结构在键合过程中防止有源元件受损伤。
在示例性方法中，优选地，没有利用键合区下面的多层布线层的所述附加一层来形成电路线。
为了解决上述问题，根据本发明的又一方面，用于制造半导体集成电路的示例性方法包括：在半导体衬底的表面上的有源元件形成区中形成多个有源元件；在半导体衬底的表面之上形成多层布线层，以提供布线资源；和在多层布线层之上形成连接焊盘。连接焊盘至少部分地设置在有源元件形成区之上并分成检测区和键合区。该示例性方法还包括：通过将检测针接触到连接焊盘的检测区上，检测半导体集成电路；和将键合引线键合到连接焊盘的键合区。形成多层布线层的步骤包括：通过消耗由多层布线层的至少一层提供的在检测区下面的第一部分布线资源，在检测区和有源元件形成区之间形成第一加强结构，使得第一加强结构在检测过程中防止有源元件受损伤，并使得在检测区下面的另一部分布线资源能够用于形成用于实现半导体集成电路的逻辑功能的电路线，其中所述的另一部分布线资源由多层布线层的所述至少一层下面的多层布线层的另外一层或多层提供；和通过消耗由多层布线层的所述至少一层和多层布线层的所述至少一层下面的多层布线层的附加一层提供的在键合区下面的第二部分布线资源，在键合区和有源元件形成区之间形成第二加强结构，使得第二加强结构在键合过程中防止有源元件受损伤。
在示例性方法中，优选地，形成多层布线层的步骤还包括在第一加强结构下面的多层布线层的所述附加一层中形成至少一条电路线。
[发明效果]
在根据本发明的各种示例性半导体集成电路中，通过优化用于形成加强结构的布线层的数量，变得可以有效地利用在检测区下的布线层，以形成用于实现半导体集成电路的逻辑功能的引线，同时防止损伤连接焊盘下面的有源元件。结果，能够减小芯片面积。
附图说明
图1示出根据本发明的示例性半导体集成电路的部分横截面图。
图2示出图1所示的示例性半导体集成电路的部分平面图。
图3示出图1所示的示例性半导体集成电路在检测过程中的横截面图。
图4示出图1所示的示例性半导体集成电路在键合过程中的横截面图。
具体实施方式
现在，参照附图来详细描述根据本发明的优选实施例的示例性半导体集成电路。
图1示出根据本发明的示例性半导体集成电路的布局的部分横截面图。在该图中示出的示例性半导体集成电路10利用六层布线层。在硅衬底12的表面之上形成第一至第六层间绝缘膜14(14a-14f)和第一至第六布线层16(16a-16f)。
如图1所示，除了最左部分的外侧区21，硅衬底12的整个表面区域是用于形成有源元件的有源元件形成区20。有源元件形成区20由场隔离区22分成多个有源区25。并且在各个有源区中形成多个有源元件23。
在如图1所示的示例性半导体集成电路中，在各个有源区中形成CMOS(互补金属-氧化物-硅)晶体管。每个晶体管具有栅电极24和源/漏区26。栅电极24形成在硅衬底12的表面上的有源区之上。而且在栅电极24的两侧形成侧壁隔片28。
在如图1所示的示例性半导体集成电路中，硅衬底12用作半导体衬底的示例。也可以使用诸如SOI(绝缘体上硅)衬底的其它半导体衬底和具有其它半导体材料的衬底。而且，有源元件不限于CMOS晶体管。在有源元件形成区20中也可以形成其它的有源元件，例如双极型晶体管、二极管、半导体闸流管等。
设置第一至第六层间绝缘膜14(14a-14f)和第一至第六布线层16(16a-16f)，用于形成引线(电路线)38，其例如用于有源元件之间的连接和用于将连接焊盘30连接至有源元件。在其上具有有源元件23的硅衬底12的表面上形成第一层间绝缘膜14a。在第一层间绝缘膜14a上，第一至第六布线层(16a-16f)和第二至第六层间绝缘膜(14b-14f)逐层地交替层叠。
在这些布线层16中，最上层(第六)布线层16f用于形成连接焊盘30。在连接焊盘30下面，其余布线层，即第一至第五布线层16a-16e能够用于其它目的。一般而言，用于形成连接焊盘30的最上层布线层由铝合金(主要含有铝的合金)制成。其余布线层也可以由铝合金制成。另外，其余布线层也可以由铜或铜合金(主要含有铜的合金)制成。
连接焊盘30至少部分地设置在有源元件形成区20之上，并分成键合区34(在图中的焊盘30的右侧)和检测区(在图中的焊盘30的左侧)。通过将连接焊盘30分成检测区32和键合区34，能够防止在检测过程中形成的损伤引起的键合中的缺陷。
而且，形成钝化膜18以覆盖半导体集成电路的整个上表面，即，在第六层间绝缘膜14f的表面和连接焊盘30的外围之上，使得检测区32和键合区34暴露出来。
在连接焊盘的检测区32下面和键合区34下面，形成各个加强结构36A和36B。在检测区32下面形成加强结构36A是为了防止检测区32下面的有源元件在检测过程中受损伤。在键合区34下面形成加强结构36B是为了防止键合区下面的有源元件在键合过程中受损伤。加强结构36A和36B包括在布线层的至少一层中形成的虚设图形，其对半导体集成电路10的逻辑功能没有贡献。
在图1所示的示例性半导体集成电路中，第四和第五布线层(16d和16e)用于形成检测区32下面的加强结构36A。另一方面，第三至第五布线层(16c-16e)用于形成键合区34下面的加强结构36B。即，通过使用比用于形成键合区34下面的加强结构36B的层数少(至少少一层)的布线层数来形成检测区32下面的加强结构36A。
换句话说，使用一层或多层布线层来形成检测区32下面的加强结构36A，而使用相同的一层或多层布线层和至少附加一层布线层来形成键合区34下面的加强结构36B。具体地说，在图1所示的示例性半导体集成电路中，加强结构36A利用直接在用于形成连接焊盘30的布线层(第六布线层16f)下面的第五布线层16e和下面更低的布线层，即第四布线层16d。而加强结构36B使用相同的两层布线层并且还利用面更低的布线层，即第三布线层16c。
应注意，如前面所述，最上一层布线层(第六布线层16f)用于形成连接焊盘30，并且，在连接焊盘30下面，只有其余布线层能够用于其它目的。因此，使用布线层16的可用层的最上一层和一层或两层下面更低的布线层来形成加强结构36A和36B。
而且，在加强结构36A和36B下面形成引线(电路线)38。引线38用于形成半导体集成电路10的电路，例如，通过相互连接有源元件23。
例如，当在连接焊盘30下面的有源元件形成区20中形成用于形成I/O电路的有源元件23时，加强结构36A和36B下面的引线38相互连接有源元件并将电源电压供给晶体管。由此构成I/O电路。引线38还将I/O电路连接至连接焊盘30以及半导体集成电路10的内部电路。因此，引线38与有源元件23一起实现半导体集成电路的逻辑功能。
更具体地说，在图1所示的示例性半导体集成电路10中，在检测区32下面的加强结构36A下面，在第一至第三布线层(16a-16c)中形成的引线38和在第一至第三层间绝缘膜(14a-14c)中形成的层间触点40将有源元件23相互连接。另一方面，在键合区34下面的加强结构36B下面，在第一和第二布线层16a和16b中形成的引线38和在第一和第二层间绝缘膜14a和14b中形成的层间触点40将有源元件23相互连接。
即，在图1所示的示例性半导体集成电路10中，至少利用最低层布线层16a并可选地一层或多层上面更高的布线层(16b、16c等)来形成检测区32和键合区34下面的引线38。根据本发明，并非总是需要(但优选)使用至少一层布线层来在检测区32和键合区34下面形成引线38。
而且，在示例性半导体集成电路10中，用于在检测区32下面形成引线38的布线层数多于用于在键合区34下面形成引线38的布线层数，至少多一层。换句话说，在检测区下面，利用至少一层用于形成键合区下面的引线38的布线层和至少附加一层布线层来形成用于实现半导体集成电路的逻辑功能的引线38。
因此，在多层布线层或由多层布线层提供的布线资源中，一层或多层较上面的布线层或一层或多层较上面的布线层提供的布线资源用于或消耗于形成加强结构36A和36B。另一方面，一层或多层较下面的布线层或由一层或多层较下面的布线层提供的资源用于形成用于实现集成电路10的逻辑功能的引线38。而且，检测区32下面的加强结构36A使用的布线层数少于键合区34下面的加强结构36B使用的布线层数。即，加强结构36A比加强结构36B消耗更少的布线资源量。因此，与在键合区34下面能利用的布线层数或布线资源量相比，在检测区32下面，能够利用更多的布线层数或通过更多的布线层数提供的更大量的布线资源来形成用于实现逻辑功能的引线38。
图1所示的示例性半导体集成电路10中的连接焊盘30还具有与检测区32和键合区34分开的层间连接区35。层间连接区35位于图中的连接焊盘30的最左部分，并用钝化膜18覆盖。层间连接区35位于半导体衬底12的表面的外区21之上，外区21在有源元件形成区20的外侧。
图1所示的示例性半导体集成电路10还包括设置在连接焊盘的层间连接区35下面(即，在有源元件形成区20外侧的外区21之上)的引线38和层间触点40。这些引线38和层间触点40用于将连接焊盘30与有源元件23连接。具体地说，设置在有源元件形成区20外侧的在第一至第五布线层16a-16e中形成的引线38和在第一至第六层间绝缘膜14a-14f中形成的层间触点将连接焊盘30与有源元件23连接。
在根据本发明的半导体集成电路中，并非总是需要将用于将连接焊盘30与有源元件23连接的引线38和层间触点40设置在有源元件形成区20外面。但是，将引线38和层间触点40设置有源元件形成区20外面能够在部分有源元件形成区20上面的整个区域中形成加强结构36A和36B，有源元件形成区20位于连接焊盘30的检测区32和键合区34下面。因此，能够确保防止对有源元件23的损伤。
而且，在图1所示的示例性半导体集成电路10中，在直接在连接焊盘30下面的第六层间绝缘膜14f中的层间触点40仅设置在层间连接区35的下面。换句话说，没有直接接触连接焊盘30的层间触点40设置在检测区32和键合区34下面。并且连接焊盘30的检测区32和键合区34在连续的第六层间绝缘膜14f上形成，并通过连续的第六层间绝缘膜14f与加强结构36A和36B分开。
尽管对于本发明并非总是需要，层间触点40的这种设置有效防止由于检测和键合造成的连接焊盘30和有源元件23之间的连接变弱。
为了能够层叠多层布线层16，在图1所示的示例性半导体集成电路10中，各个层间绝缘膜14的上表面基本上做成平坦的。结果，连接焊盘30的上表面在检测区32、键合区34和层间键合区35上基本上是平坦的。
接下来，参照图2来解释示例性半导体集成电路10中的连接焊盘30的设置。图2示出根据本发明的部分示例性半导体集成电路10的平面图。
如图2所示，示例性半导体集成电路10具有多个连接焊盘30。一般这些焊盘沿切割成单个半导体集成电路芯片的硅衬底12的侧面设置。
具体地说，图2示出在图中的垂直方向沿切割的硅衬底12的左侧13设置的三个连接焊盘30。图2所示的半导体衬底12的右边部分是有源元件形成区20，并且半导体衬底12的左边部分是外区21。各个焊盘30一般为矩形，并且在图中从左到右包括层间连接区35、检测区32和键合区34。
在检测区32和键合区34下面形成加强结构36A和36B。在层间连接区35下面设置层间触点40。
接下来，考虑在检测和键合过程中施加到连接焊盘30上的机械压力。
图3示出根据本发明的示例性半导体集成电路10在检测过程中的横截面图。如图3所示，具有多个检测针(在图中只示出一个)的检测卡压到半导体集成电路10上，使得每个检测针42电接触对应的一个连接焊盘30。因此，在检测过程中向焊盘30只施加向下的机械压力。
另一方面，图4示出根据本发明的示例性半导体集成电路10在键合过程中的横截面图。
在键合引线44的引线末端处形成的球45压到焊盘30上。并且通过施加热量和超声能在球45和连接焊盘30之间的界面上形成共晶合金。因此，焊线44和连接焊盘30的键合区34电连接和机械连接。此后，引线44的另一末端被拽到并键合到引线架(未示出)。此时，通过引线44拽连接焊盘30。
因此，在键合过程中对连接焊盘30施加向下和向上的机械压力。而且，在键合过程中也对焊盘30施加热量和超声能。
因此，能够推断在键合过程中对连接焊盘施加的压力明显高于在检测过程中施加的压力。基于这种考虑，在示例性半导体集成电路10中，在检测区和键合区下面不同地形成加强结构36A和36B。具体地说，使用比用于形成键合区34下面的加强结构36B的层数少的布线层数来形成检测区32下面的加强结构36A。
如果不分开地形成检测区32和键合区34下面的加强结构36A和36B，为了防止被键合过程中更高的压力损伤需要许多布线层16用于形成在整个检测区32和键合区34下面的加强结构。
相反，在根据本发明的示例性半导体集成电路10中，用于形成检测区32和键合区34下面的加强结构36A和36B的布线层数量分开地优化为足以防止分别在检测和键合过程中的损伤的范围内。结果，能够有效地利用检测区32下面的布线层16来形成用于形成半导体集成电路10的电路或逻辑功能的引线38。
即，在检测区32下面的不用于形成加强结构36A的其它布线层16或其余布线层能够用于形成用于实现半导体集成电路10的逻辑功能的引线38。换句话说，在检测区32下面的由其它布线层16提供的布线资源能够用于形成用于实现逻辑功能的引线38。
在检测区32下面的加强结构36A下面能够利用的未使用布线层或未消耗布线资源使得能够形成用于形成连接焊盘30下面的电路所需的引线38的数量。因此，能够减小半导体集成电路10的芯片面积。
虽然图1所示的半导体集成电路10的示例性实施例利用六层布线层16a-16f，但本发明可适用于具有多层布线层的任何半导体集成电路。连接焊盘30可以在有源元件形成区20之上整个地设置或部分地设置。在图2所示的示例性实施例中，连接焊盘30的检测区32和键合区34并排靠近地设置，使得连接焊盘30作为一个整体一般为矩形。但是，相同连接焊盘30的检测区32和键合区34可以彼此远离设置，并经过相同或不同布线层的引线互相电连接。
而且，加强结构36A和36B不限于图1所示的那些，并可以包括各种其它图形。
例如，美国专利5,751,065公开了直接在键合焊盘219下面的金属层215，用于压力消除。金属层215可以或可以不在键合焊盘219下面构图。美国专利6,489,228公开了在键合焊盘28下面的金属层中的作为保护结构的环形区21。环形区可以浮置(floating)或形成将焊盘与电子元件连接的部分路径。
而且，K.J.Hell等人在2003年电子元件和技术会议(ElectronicComponents and Technology Conference)上的“关于0.13μm COMS技术的有源焊盘结构上键合工艺的可靠性(Reliability of Bond ActivePad Structures for 0.13μm COMS Technology)”的第1344-1349页公开了叫作BOA型A的结构，其中金属引线和通孔仅设置在最低水平上的引线键合焊盘下面。即，为了保护位于引线键合焊盘下面的有源元件，没有金属布线和通孔设置在除了最低水平之外的引线键合焊盘下面。
即使在这种情形中，考虑没有设置金属布线和通孔的布线层用于形成加强结构。换句话说，由没有设置布线和通孔的布线层提供的布线资源消耗于形成加强结构，因为不能利用这些层来形成用于实现集成电路的逻辑功能的引线。
虽然结合本发明的具体实施例描述了本发明，显然，许多替换、改型和变换对本领域的技术人员来说是显而易见的。因此，在此阐述的本发明的优选实施例是解释性的，而不是限制性的。不脱离本发明的精神和范围可以作出变化。

Claims (18)

1.一种在半导体衬底的表面上形成的具有逻辑功能的半导体集成电路，包括：
在半导体衬底的表面上的有源元件形成区，用于形成多个有源元件；
在半导体衬底的表面之上的多层布线层；
连接焊盘，形成在多层布线层之上并至少部分地设置在有源元件形成区之上，连接焊盘分成用于检测的检测区和用于引线键合的键合区；
在检测区和有源元件形成区之间的第一加强结构，通过使用多层布线层的至少一层来形成，使得多层布线层的另外一层或多层能够用于形成第一加强结构下面的用于实现半导体集成电路的逻辑功能的电路线；和
在键合区和有源元件形成区之间的第二加强结构，通过使用多层布线层的所述至少一层和多层布线层的所述至少一层下面的多层布线层的附加一层来形成。
2.如权利要求1所述的半导体集成电路，其中多层布线层的所述附加一层用于形成第一加强结构下面的至少一条电路线。
3.如权利要求1或2所述的半导体集成电路，其中多层布线层的所述至少一层包括多层布线层的最上一层。
4.一种在半导体衬底的表面上形成的具有逻辑功能的半导体集成电路，包括：
在半导体衬底的表面上的有源元件形成区，用于形成多个有源元件；
在半导体衬底的表面之上的多层布线层；
连接焊盘，形成在多层布线层之上并至少部分地设置在有源元件形成区之上，连接焊盘分成用于检测的检测区和用于引线键合的键合区；
电路线，用于实现半导体集成电路的逻辑功能；
在检测区和有源元件形成区之间的第一加强结构；和
在键合区和有源元件形成区之间的第二加强结构，
其中：
电路线形成在键合区和检测区下面的多层布线层的至少一层中，并且还形成在检测区下面的多层布线层的所述至少一层之上的多层布线层的附加一层中；
第一加强结构形成在多层布线层的所述附加一层之上；和
第二加强结构形成在多层布线层的所述至少一层之上。
5.如权利要求4所述的半导体集成电路，其中在键合区下面的多层布线层的所述附加一层中没有形成电路线。
6.一种在半导体衬底的表面上形成的具有逻辑功能的半导体集成电路，包括：
在半导体衬底的表面上的有源元件形成区，用于形成多个有源元件；
在半导体衬底的表面之上的多层布线层，用于提供布线资源；
连接焊盘，形成在多层布线层之上并至少部分地设置在有源元件形成区之上，连接焊盘分成用于检测的检测区和用于引线键合的键合区；
在检测区和有源元件形成区之间的第一加强结构，通过消耗由多层布线层的至少一层提供的在检测区下面的第一部分布线资源来形成，使得由多层布线层的另外一层或多层提供的另一部分布线资源能够用于形成第一加强结构下面的用于实现半导体集成电路的逻辑功能的电路线；和
在键合区和有源元件形成区之间的第二加强结构，通过消耗由多层布线层的所述至少一层和多层布线层的所述至少一层下面的多层布线层的附加一层所提供的、在键合区下面的第二部分布线资源来形成。
7.如权利要求6所述的半导体集成电路，其中在第一加强结构下面的多层布线层的所述附加一层中形成至少一条电路线。
8.如权利要求1-7中的任一项所述的半导体集成电路，其中：
连接焊盘包括与键合区和检测区分开的层间连接区；和
连接焊盘形成在层间绝缘膜上，其中接触连接焊盘的层间触点设置在层间连接区下面。
9.如权利要求8所述的半导体集成电路，其中层间绝缘膜在连接焊盘的检测区和键合区下面是连续的。
10.如权利要求8或9所述的半导体集成电路，其中半导体衬底的表面包括与有源元件形成区分开的外侧区，且连接焊盘通过设置在外侧区之上的层间触点与对应的一个有源元件连接。
11.一种用于在半导体衬底的表面上制造具有逻辑功能的半导体集成电路的方法，包括：
在半导体衬底的表面上的有源元件形成区中形成多个有源元件；
在半导体衬底的表面之上形成多层布线层；
在多层布线层之上形成连接焊盘，连接焊盘至少部分地设置在有源元件形成区之上并分成检测区和键合区；
通过将检测针接触到连接焊盘的检测区上，检测半导体集成电路；和
将键合引线键合到连接焊盘的键合区；
其中所述的形成多层布线层的步骤包括：
通过使用多层布线层的至少一层，在检测区和有源元件形成区之间形成第一加强结构，使得第一加强结构在检测过程中防止有源元件损伤，并使得多层布线层的另外一层或多层能够用于形成第一加强结构下面的用于实现半导体集成电路的逻辑功能的电路线；和
通过使用多层布线层的所述至少一层和多层布线层的所述至少一层下面的多层布线层的附加一层，在键合区和有源元件形成区之间形成第二加强结构，使得第二加强结构在键合过程中防止有源元件受损伤。
12.如权利要求11所述的方法，其中所述的形成多层布线层的步骤还包括利用第一加强结构下面的多层布线层的所述附加一层来形成至少一条电路线。
13.一种用于在半导体衬底的表面上制造具有逻辑功能的半导体集成电路的方法，包括：
在半导体衬底的表面上的有源元件形成区中形成多个有源元件；
在半导体衬底的表面之上形成多层布线层；
在多层布线层之上形成连接焊盘，连接焊盘至少部分地设置在有源元件形成区之上并分成检测区和键合区；
通过将检测针接触到连接焊盘的检测区上，检测半导体集成电路；和
将键合引线键合到连接焊盘的键合区；
其中所述的形成多层布线层的步骤包括：
利用在键合区和检测区下面的多层布线层的至少一层以及利用在检测区下面的多层布线层的所述至少一层之上的多层布线层的附加一层来形成电路线，用于实现半导体集成电路的逻辑功能；
在多层布线层的所述附加一层之上形成第一加强结构，使得第一加强结构位于检测区和有源元件形成区之间，并使得第一加强结构在检测过程中防止有源元件受损伤；和
在多层布线层的所述至少一层之上形成第二加强结构，使得第二加强结构位于键合区和有源元件形成区之间，并使得第二加强结构在键合过程中防止有源元件受损伤。
14.如权利要求13所述的方法，其中没有利用键合区下面的多层布线层的所述附加一层来形成电路线。
15.一种用于在半导体衬底的表面上制造具有逻辑功能的半导体集成电路的方法，包括：
在半导体衬底的表面上的有源元件形成区中形成多个有源元件；
在半导体衬底的表面之上形成多层布线层，以提供布线资源；
在多层布线层之上形成连接焊盘，连接焊盘至少部分地设置在有源元件形成区之上并分成检测区和键合区；
通过将检测针接触到连接焊盘的检测区上，检测半导体集成电路；和
将键合引线键合到连接焊盘的键合区；
其中所述的形成多层布线层的步骤包括：
通过消耗由多层布线层的至少一层提供的在检测区下面的第一部分布线资源，在检测区和有源元件形成区之间形成第一加强结构，使得第一加强结构在检测过程中防止有源元件受损伤，并使得在检测区下面的另一部分布线资源能够用于形成用于实现半导体集成电路的逻辑功能的电路线，其中所述另一部分布线资源由多层布线层的所述至少一层下面的多层布线层的另外一层或多层提供；和
通过消耗由多层布线层的所述至少一层和多层布线层的所述至少一层下面的多层布线层的附加一层提供的在键合区下面的第二部分布线资源，在键合区和有源元件形成区之间形成第二加强结构，使得第二加强结构在键合过程中防止有源元件受损伤。
16.如权利要求15所述的方法，其中所述的形成多层布线层的步骤还包括在第一加强结构下面的多层布线层的所述附加一层中形成至少一条电路线。
17.如权利要求11-16中的任一项所述的方法，其中连接焊盘形成为包括与键合区和检测区分开的层间连接区并形成在层间绝缘膜上，其中接触连接焊盘的层间触点设置在层间连接区下面。
18.如权利要求17所述的方法，其中连接焊盘形成在层间绝缘膜上，层间绝缘膜在连接焊盘的检测区和键合区下面是连续的。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104465576A (zh) * 2013-09-17 2015-03-25 南亚科技股份有限公司 半导体元件及其制造方法
CN111446216A (zh) * 2019-01-16 2020-07-24 矽品精密工业股份有限公司 电子封装件及其制法与封装用基板

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7692315B2 (en) * 2002-08-30 2010-04-06 Fujitsu Microelectronics Limited Semiconductor device and method for manufacturing the same
US7443020B2 (en) * 2005-02-28 2008-10-28 Texas Instruments Incorporated Minimizing number of masks to be changed when changing existing connectivity in an integrated circuit
US20060244156A1 (en) * 2005-04-18 2006-11-02 Tao Cheng Bond pad structures and semiconductor devices using the same
US20070210453A1 (en) * 2006-03-13 2007-09-13 Texas Instruments Inc. Dummy-fill-structure placement for improved device feature location and access for integrated circuit failure analysis
JP2008047192A (ja) * 2006-08-11 2008-02-28 Fujitsu Ltd 微細パターンの評価方法、微細パターンを有する素子の製造方法
US20080079159A1 (en) * 2006-10-02 2008-04-03 Texas Instruments Incorporated Focused stress relief using reinforcing elements
US20080132053A1 (en) * 2006-12-01 2008-06-05 Promos Technologies Inc. Method for Preparing an Intergrated Circuits Device Having a Reinforcement Structure
JP4333733B2 (ja) * 2006-12-08 2009-09-16 セイコーエプソン株式会社 半導体装置のレイアウト設計方法及びこれを用いたレイアウト設計装置
JP4522435B2 (ja) * 2007-06-05 2010-08-11 富士通テン株式会社 高周波回路装置、及びレーダ装置
KR101361828B1 (ko) * 2007-09-03 2014-02-12 삼성전자주식회사 반도체 디바이스, 반도체 패키지, 스택 모듈, 카드, 시스템및 반도체 디바이스의 제조 방법
JP4953132B2 (ja) * 2007-09-13 2012-06-13 日本電気株式会社 半導体装置
JP5027605B2 (ja) * 2007-09-25 2012-09-19 パナソニック株式会社 半導体装置
US8241953B2 (en) * 2008-06-30 2012-08-14 Sandisk Technologies Inc. Method of fabricating stacked wire bonded semiconductor package with low profile bond line
US8432043B2 (en) * 2008-06-30 2013-04-30 Sandisk Technologies Inc. Stacked wire bonded semiconductor package with low profile bond line
DE102011107349B4 (de) * 2010-06-30 2016-05-12 Micronas Gmbh Bondkontaktstelle auf einem Halbleitersubstrat
FR2974665A1 (fr) * 2011-04-27 2012-11-02 St Microelectronics Crolles 2 Puce microelectronique, composant incluant une telle puce et procede de fabrication
US8532156B2 (en) 2011-09-13 2013-09-10 Seagate Technology Llc Semiconductor laser with test pads
US8923357B2 (en) 2011-09-13 2014-12-30 Seagate Technology Llc Semiconductor laser with cathode metal layer disposed in trench region
US9064707B2 (en) 2011-09-14 2015-06-23 Micronas Gmbh Bonding contact area on a semiconductor substrate
JP6044260B2 (ja) * 2012-10-22 2016-12-14 富士通セミコンダクター株式会社 半導体ウェハ及び半導体装置の製造方法
JP6215755B2 (ja) * 2014-04-14 2017-10-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2016139711A (ja) * 2015-01-28 2016-08-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10094873B2 (en) 2015-08-28 2018-10-09 Nxp Usa, Inc. High capacity I/O (input/output) cells
US9929114B1 (en) * 2016-11-02 2018-03-27 Vanguard International Semiconductor Corporation Bonding pad structure having island portions and method for manufacturing the same
US10313157B2 (en) * 2017-04-25 2019-06-04 Realtek Semiconductor Corp. Apparatus and method for multiplexing multi-lane multi-mode data transport
US11119962B2 (en) 2017-04-25 2021-09-14 Realtek Semiconductor Corp. Apparatus and method for multiplexing data transport by switching different data protocols through a common bond pad
US11735541B2 (en) 2018-06-28 2023-08-22 Murata Manufacturing Co., Ltd. Semiconductor device with protective protrusion
JP2022170906A (ja) * 2021-04-30 2022-11-11 セイコーエプソン株式会社 集積回路装置及び発振器
CN115602609A (zh) * 2021-07-09 2023-01-13 长鑫存储技术有限公司（Cn） 一种半导体测试结构及其形成方法
EP4138126A4 (en) 2021-07-09 2023-07-19 Changxin Memory Technologies, Inc. SEMICONDUCTOR TEST STRUCTURE AND METHOD FOR FORMING IT

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04196552A (ja) * 1990-11-28 1992-07-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3101077B2 (ja) * 1992-06-11 2000-10-23 株式会社日立製作所 半導体集積回路装置
EP0637840A1 (en) * 1993-08-05 1995-02-08 AT&T Corp. Integrated circuit with active devices under bond pads
JP3482779B2 (ja) * 1996-08-20 2004-01-06 セイコーエプソン株式会社 半導体装置およびその製造方法
US6143396A (en) * 1997-05-01 2000-11-07 Texas Instruments Incorporated System and method for reinforcing a bond pad
JP3022819B2 (ja) * 1997-08-27 2000-03-21 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置
US6731007B1 (en) * 1997-08-29 2004-05-04 Hitachi, Ltd. Semiconductor integrated circuit device with vertically stacked conductor interconnections
US6022791A (en) * 1997-10-15 2000-02-08 International Business Machines Corporation Chip crack stop
EP0923126A1 (en) * 1997-12-05 1999-06-16 STMicroelectronics S.r.l. Integrated electronic device comprising a mechanical stress protection structure
JP3948822B2 (ja) 1998-04-21 2007-07-25 ローム株式会社 半導体集積回路
US5986343A (en) * 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits
US6448650B1 (en) * 1998-05-18 2002-09-10 Texas Instruments Incorporated Fine pitch system and method for reinforcing bond pads in semiconductor devices
JP3121311B2 (ja) * 1998-05-26 2000-12-25 日本電気株式会社 多層配線構造及びそれを有する半導体装置並びにそれらの製造方法
US6232662B1 (en) * 1998-07-14 2001-05-15 Texas Instruments Incorporated System and method for bonding over active integrated circuits
JP2974022B1 (ja) * 1998-10-01 1999-11-08 ヤマハ株式会社 半導体装置のボンディングパッド構造
JP3843624B2 (ja) 1998-11-27 2006-11-08 松下電器産業株式会社 半導体集積回路装置及び半導体集積回路装置の組立方法
TW445616B (en) * 1998-12-04 2001-07-11 Koninkl Philips Electronics Nv An integrated circuit device
TW444252B (en) * 1999-03-19 2001-07-01 Toshiba Corp Semiconductor apparatus and its fabricating method
JP3645450B2 (ja) 1999-06-24 2005-05-11 株式会社東芝 半導体装置
US6803302B2 (en) * 1999-11-22 2004-10-12 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a mechanically robust pad interface
US6495917B1 (en) * 2000-03-17 2002-12-17 International Business Machines Corporation Method and structure of column interconnect
JP2002016069A (ja) 2000-06-29 2002-01-18 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002076075A (ja) 2000-08-24 2002-03-15 Nec Corp 半導体集積回路
US6586839B2 (en) * 2000-08-31 2003-07-01 Texas Instruments Incorporated Approach to structurally reinforcing the mechanical performance of silicon level interconnect layers
JP2002217258A (ja) * 2001-01-22 2002-08-02 Hitachi Ltd 半導体装置およびその測定方法、ならびに半導体装置の製造方法
JP2002319587A (ja) 2001-04-23 2002-10-31 Seiko Instruments Inc 半導体装置
JP2002329742A (ja) 2001-05-07 2002-11-15 Mitsubishi Electric Corp 半導体装置
FR2824954A1 (fr) * 2001-05-18 2002-11-22 St Microelectronics Sa Plot de connexion d'un circuit integre
JP2003209134A (ja) * 2002-01-11 2003-07-25 Hitachi Ltd 半導体装置及びその製造方法
JP2003264256A (ja) * 2002-03-08 2003-09-19 Hitachi Ltd 半導体装置
US6614091B1 (en) * 2002-03-13 2003-09-02 Motorola, Inc. Semiconductor device having a wire bond pad and method therefor
US6921979B2 (en) * 2002-03-13 2005-07-26 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
JP3967199B2 (ja) * 2002-06-04 2007-08-29 シャープ株式会社 半導体装置及びその製造方法
JP2004063540A (ja) * 2002-07-25 2004-02-26 Nec Electronics Corp 半導体装置
JP4258205B2 (ja) * 2002-11-11 2009-04-30 パナソニック株式会社 半導体装置
JP4170103B2 (ja) * 2003-01-30 2008-10-22 Ｎｅｃエレクトロニクス株式会社 半導体装置、および半導体装置の製造方法
US6890828B2 (en) * 2003-06-05 2005-05-10 International Business Machines Corporation Method for supporting a bond pad in a multilevel interconnect structure and support structure formed thereby
US7038280B2 (en) * 2003-10-28 2006-05-02 Analog Devices, Inc. Integrated circuit bond pad structures and methods of making
US7091613B1 (en) * 2003-10-31 2006-08-15 Altera Corporation Elongated bonding pad for wire bonding and sort probing
JP4619705B2 (ja) * 2004-01-15 2011-01-26 株式会社東芝 半導体装置
US7115985B2 (en) * 2004-09-30 2006-10-03 Agere Systems, Inc. Reinforced bond pad for a semiconductor device
US7071575B2 (en) * 2004-11-10 2006-07-04 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
US7157734B2 (en) * 2005-05-27 2007-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor bond pad structures and methods of manufacturing thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104465576A (zh) * 2013-09-17 2015-03-25 南亚科技股份有限公司 半导体元件及其制造方法
US9659886B2 (en) 2013-09-17 2017-05-23 Nanya Technology Corporation Method of fabricating semiconductor device having voids between top metal layers of metal interconnects
CN104465576B (zh) * 2013-09-17 2017-10-13 南亚科技股份有限公司 半导体元件及其制造方法
CN111446216A (zh) * 2019-01-16 2020-07-24 矽品精密工业股份有限公司 电子封装件及其制法与封装用基板

Also Published As

Publication number Publication date
CN100433281C (zh) 2008-11-12
US7629689B2 (en) 2009-12-08
US20050161835A1 (en) 2005-07-28

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