[go: up one dir, main page]

CN1624889A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1624889A
CN1624889A CNA2004100562221A CN200410056222A CN1624889A CN 1624889 A CN1624889 A CN 1624889A CN A2004100562221 A CNA2004100562221 A CN A2004100562221A CN 200410056222 A CN200410056222 A CN 200410056222A CN 1624889 A CN1624889 A CN 1624889A
Authority
CN
China
Prior art keywords
lead
leads
semiconductor chip
branch
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2004100562221A
Other languages
English (en)
Inventor
增田正规
和田环
杉山道昭
西泽裕孝
管野利夫
高桥康
川村昌靖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ireland Ace Love System Ltd By Share Ltd
Hitachi Ltd
Original Assignee
Hitachi Ireland Ace Love System Ltd By Share Ltd
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ireland Ace Love System Ltd By Share Ltd, Hitachi Ltd filed Critical Hitachi Ireland Ace Love System Ltd By Share Ltd
Publication of CN1624889A publication Critical patent/CN1624889A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49121—Beam lead frame or beam lead device

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Dram (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

一种半导体器件，包括：树脂模，配置在所述树脂模中并具有形成其前表面和后表面以外的前表面上的外部端子的两半导体芯片，和从树脂模内部延伸到外边的引线，其中，每个所述引线在至少树脂模中分支为两个，一个分支引线固定到一个半导体芯片表面上并通过导线与其表面上的外部端子电连接，另一分支引线固定到另一半导体芯片的表面上并通过导线与其表面上的外部端子电连接，两半导体芯片以它们的后表面彼此相对的状态一个叠置在另一个上。

Description

半导体器件及其制造方法
本申请是中国发明专利申请号为98119592.X、申请日为1998年9月25日、发明名称为“半导体器件及其制造方法”的分案申请。
本发明涉及一种半导体器件，特别涉及能有效地适用于两半导体芯片一个叠置于一个上面并用树脂模制的半导体器件的技术。
在构成DRAM(动态随机存取存储器)的半导体芯片用树脂模制的半导体器件中，采用了能适于消除引线框架的管芯焊盘(也可称为薄片)的大尺寸的半导体芯片的LOC(芯片上引线)结构。采用LOC结构的半导体器件已经在例如日本专利特许公开No.2-246125/1990(于1990年10月1日特许公开)中公开了。
为了实现大容量，已经研制了采用LOC结构的半导体器件，即构成相同容量的DRAM的两半导体芯片一个叠置在另一个上面并用相同树脂模制。
上述半导体器件的构成如下：树脂模(resin mould)；位于树脂模内并在电路形成表面上具有外部端子的两半导体芯片，其中电路形成表面是前表面和后表面以外的前表面；从树脂模的内部延伸到外部的引线。两半导体芯片以电路形成表面彼此相对的状态，一个叠置在另一个上面。每个引线具有在树脂模中在上和下方向上分支的两分支引线。一个分支引线经过绝缘膜被粘接并固定到一个半导体芯片的电路形成表面，并经过电线电连接到电路形成表面的外部端子上。另一分支引线经过绝缘膜被粘接并固定到另一半导体芯片的电路形成表面上，并经过电线电连接到电路形成表面的外部端子上。
两分支引线由分离部件构成。一个分支引线引到树脂模的外面并与以预定形状形成的外部引线成一体，另一分支引线与该一个分支引线在树脂模中连接并与之电气和机械连接。也即，从树脂模的内部延伸到外部的引线由引到树脂模外面的外部引线、与外部引线成一体的所述一个分支引线、和连接到所述一个分支引线的另一个分支引线构成。
上述半导体器件已经在例如日本专利特许公开7-58281/1995(于1995年3月3日特许公开)中公开了。
在上述半导体器件中，两半导体芯片以电路形成表面彼此相对的状态一个叠置在另一个上面。因此，在上和下方向上分支的两分支引线在树脂模中位于两半导体芯片之间。两分支引线通过电线连到彼此相对的表面(键合表面)，因此彼此隔开一段距离。所以两半导体芯片之间间隙增加了对应于两分支引线之间的间隙(距离)的量，结果树脂模的厚度增加了，并且半导体器件的厚度也增加了。
再者，两分支引线位于两半导体芯片之间。因此，相对于一个半导体芯片产生的寄生电容  (芯片-引线电容)和相对于另一个半导体芯片产生的寄生电容(芯片-引线电容)被加到两分支引线上。因而，增加的寄生电容被加到从树脂模内部延伸到外部的引线上，结果通过引线的信号传播速度降低了，半导体器件的电特性降低了。
本发明的目的是提供能减少半导体器件厚度的技术。
本发明另一目的是提供能提高半导体器件电特性的技术。
通过对说明书和附图的描述使本发明上述及其它目的、新的特点更明显。
下面简要说明本申请中公开的本发明的方案。
(1)一种半导体器件包括：
树脂模；
两半导体芯片，位于所述树脂模内部并具有形成在其前表面和后表面以外的前表面(电路形成表面)上的外部端子；和
从所述树脂模内部延伸到外部的引线；其中，每个所述引线在至少所述树脂模中被分支成两条引线；
所述一个分支引线固定到所述一个半导体芯片的表面上，并电连接到其表面上的外部端子上；
所述另一分支引线固定到所述另一半导体芯片的表面上并电连接到其表面上的外部端子上；
所述两半导体芯片以它们的后表面彼此相对的方式一个叠置在另一个上面。
一个分支引线通过导线电连接到所述一个半导体芯片的表面上的外部端子上，另一分支引线通过导线电连接到所述另一半导体芯片的表面上的外部端子上。
而且，一个分支引线经过绝缘膜或绝缘粘合剂被粘接并固定到所述一个半导体芯片的表面上，另一分支引线经过绝缘膜或绝缘粘合剂被粘接并固定到所述另一半导体芯片的表面上。
(2)在上面(1)中所述半导体器件中，两半导体芯片的后表面彼此接触。
(3)在上面(1)中所述半导体器件中，一个分支引线的与所述一个半导体芯片的表面相对的一部分厚度比另一部分小，另一分支引线的与所述另一半导体芯片的表面相对的一部分厚度比另一部分小。
(4)一种半导体器件包括：
树脂模，
两半导体芯片，位于所述树脂模内部并具有形成在其前表面和后表面以外的前表面上的多个外部端子；和
第一引线和第二引线，从所述树脂模内部延伸到外部；其中，
所述两半导体芯片以它们的后表面彼此相对的状态，一个叠置在另一个上面；
所述第一引线电连接到所述两半导体芯片的外部端子上；
所述第二引线电连接到所述两半导体芯片之一的外部端子上；
每个所述第一引线在所述树脂模中分支成两条引线；
所述一个分支引线固定到所述两个半导体芯片以外的所述一个半导体芯片的表面上，并通过导线电连接到形成在其表面上的外部端子上；
所述另一分支引线固定到所述两半导体芯片以外的所述另一半导体芯片的表面上，并通过导线电连接到形成在其表面上的外部端子上；
所述第二引线固定到所述两半导体芯片之一的表面上并通过所述树脂模内的导线电连接到形成在其表面上的外部端子上。
一个分支引线经过绝缘膜或绝缘粘合剂粘接并固定到所述一个半导体芯片的表面上，另一分支引线经过绝缘膜或绝缘粘合剂粘接并固定到所述另一半导体芯片的表面上，第二引线经过绝缘膜或绝缘粘合剂粘接并固定到所述两半导体芯片之一的表面上。
通过上述方案(1)，两半导体芯片以它们的背面彼此相对的状态一个叠置在另一个上。因此没有分支引线存在于两半导体芯片之间，两半导体芯片之间的内隙减小了，树脂模的厚度也相应减小了。这就使减小半导体器件的厚度成为可能。
除此之外，两分支引线不存在于两半导体芯片之间。因此，相对于另一半导体芯片产生的寄生电容能基本上从加到一个分支引线上的寄生电容(芯片-引线电容)被消除，相对于一个半导体芯片产生的寄生电容能基本上从加到另一分支引线上的寄生电容(芯片-引线电容)被消除。因而，加到从树脂模内部延伸到外部的引线上的寄生电容量减小了。这就使增加通过引线的信号传播速度和提供半导体器件的电特性成为可能。
通过上述方案(2)，两半导体芯片在它们的背面彼此接触，两半导体芯片之间没有空隙。因此，树脂模厚度减小了，从而使进一步减小半导体器件厚度成为可能。
通过上述方案(3)，可以减少一个半导体芯片表面上的树脂模的树脂厚度，并可以减少另一半导体芯片表面上树脂模的树脂厚度。因此，树脂模厚度相应减小，半导体器件的厚度也进一步减小了。
通过上述方案(4)，第二引线固定到两半导体芯片之一的表面上并通过树脂模中的导线电连接到形成在其表面上的外部端子上。因此，加到第二引线的寄生电容(芯片-引线电容)小于加到第一引线的寄生电容(芯片-引线电容)。因而，第二引线的信号传播速度提高了，结果提高了半导体器件的电特性。
图1是表示上部分从本发明实施例1的半导体器件的树脂模去掉的状态的平面图；
图2是表示下部分从半导体器件的树脂模中去掉的状态的俯视图；
图3是沿着图1中线A-A截取的剖面图；
图4是用在制造半导体器件工艺中的引线框架的平面图；
图5是用在制造半导体器件工艺中的引线框架的平面图；
图6是表明制造半导体器件的方法的截面图；
图7是主要部分的截面图，用于表示制造半导体器件的方法；
图8是主要部分的透视图，用于表示制造半导体器件的方法；
图9是安装有半导体器件的电子装置的平面图；
图10是本发明实施例1的修改的实施例的半导体器件的截面图；
图11是表示上部分从本发明实施例2的半导体器件树脂模去掉状态的平面图；
图12是表示下部分从半导体器件树脂模去掉的状态的俯视图；
图13是沿着图11中线B-B截取的截面图；
图14是用在制造半导体器件工艺中的引线框架的平面图；
图15是用在制造半导体器件工艺中的引线框架的平面图；
图16是本发明实施例3的半导体器件截面图；
图17是表示半导体器件主要部分的透视图；
图18是表示在用制造半导体器件工艺中的引线框架的主要部分的平面图；
图19是表示用在制造半导体器件工艺中的引线框架的主要部分的平面图；
图20是表示上部分从本发明实施例4半导体器件的树脂模中去掉状态的平面图；
图21是表示下部分从半导体器件树脂模中去掉的状态的俯视图；
图22是沿图20中线C-C截取的截面图；
图23是沿图20中线D-D截取的截面图；
图24是半导体器件的方框图；
图25是本发明实施例4修改的实施例的半导体器件的方框图；
图26是本发明实施例4修改的实施例的半导体器件的截面图；
图27是本发明实施例5电子装置的平面图；
图28是上述电子装置的截面图。
下面参照附图详细说明本发明的实施例。在表示本发明实施例的附图中，具有相同功能的部分用相同参考标记表示，并且它们的说明不再重复。
实施例1
在本例中，本发明适用于具有双向引线排列结构的TSOP(薄型小外廓封装)型的半导体器件。
图1是表示上部分从本发明实施例1半导体器件的树脂模中去掉状态的平面图，图2是表示下部分从半导体器件的树脂模中去掉的状态的俯视图，图3是沿图1中线A-A截取的截面图。
如图1，2，3所示，本例的半导体器件10具有用树脂8模制的且一个叠置在另一个上的两半导体芯片1。两半导体芯片1以它们的后表面彼此相对的方式一个叠置在另一个上。
两半导体芯片1具有相同的外部尺寸。两半导体芯片1具有例如矩形平面形状，但它们不限于此。
两半导体芯片1每个主要由单晶硅的半导体衬底和形成在前和后表面以外的前表面上的多层布线层构成。构成例如64兆位的DRAM(动态随机存取存储器)作为两半导体芯片1的每个中的存储器电路系统。
在电路形成表面1A1的中心部分形成多个外部端子BP(键合焊盘)，其中电路形成表面1A1是沿着其矩形的长边两半导体芯片1以外的一个半导体芯片1A的前表面(见图1)。在半导体芯片1A的多重布线层中最上层布线层上形成多个外部端子BP。最上层布线层用形成在其上表面上的表面保护膜(最后保护膜)覆盖。在表面保护膜中形成键合开口，以便暴露外部端子BP的表面。
多个外部端子BP形成在是沿着其矩形的长边两半导体芯片以外的另一半导体芯片1B的前表面的电路形成表面1B1的中心部分(见图2)。该多个外部端子BP形成在半导体芯片1B的多重布线层中最上层布线层上。最上层布线层用形成在其上表面上的表面保护膜(最后保护膜)覆盖。在表面保护膜中形成键合开口，以便暴露外部端子BP的表面。
形成在一个半导体芯片1A中的DRAM的电路图形与形成在另一半导体芯片1B中的DRAM的电路图形相同。而且，形成在一个半导体芯片1A的电路形成表面1A1上的外部端子BP排列图形与形成在另一半导体芯片1B的电路形成表面1B1上的外部端子BP排列图形相同。即，两半导体芯片结构相同。
虽然没有特别限制，但是树脂模8是例如矩形平面形状。沿着其长边在树脂模8的两相对长边的外边上设置多个引线2。多个引线2从树脂模8内部延伸到外部。图1中所示右侧一组引线对应于图2中所示左侧一组引线，图1中所示左侧一组引线对应图2中右侧一组引线。
端子名称给了多个引线2。端子Vcc是固定到电源电位(例如5V)的电源电位端。端子Vss是固定到参考电位(例如0V)的参考电位端。IO/0A端子、IO/0B端子、IO/1A端子、IO/1B端子、IO/2A端子、IO/2B端子、IO/3A端子和IO/3B端子是数据输入/输出端。端子Q0到端子A12是地址输入信号。端子RAS是行地址选通端。端子CAS是列地址选通端。端子WE是读/写允许端。端子OE是输出允许端。端子NC是自由端。
在上述多个引线2当中，作为地址输入端的引线2、作为行地址选通端的引线2、作为列地址选通端的引线2、作为读/写允许端的引线2和作为输出允许端的引线2在树脂模8中在上和下方向芯片被叠置的方向被分支，并弯曲以具有两分支引线(3A，4A)。一个分支引线3A经过绝缘膜6粘接并固定到一个半导体芯片1A的电路形成表面1A1上，并经过导线7电连接到电路形成表面1A1的外部端子BP上。另一分支引线4A经过绝缘膜6粘接并固定到另一半导体芯片1B的电路形成表面1B1上，并经过导线7电连接到电路形成表面1B1的外部端子BP上。
也就是，作为地址输入端的引线2、作为行地址选通端的引线2、作为列地址选通端的引线2、作为读/写允许端的引线2、和作为输出允许端的引线2电连接到两半导体芯片1的各个外部端子BP上。
在多个引线2中，作为电源电位端的引线2和作为参考电位端的引线2在树脂模8中在上和下方向(芯片叠置在其中)被分支并弯曲以具有两分支引线(3A，4A)。
一个分支引线3A在外部端子BP排列的方向上在半导体芯片1A的电路形成表面1A1上延伸，并与设置在另一分支引线3A的端部和外部端子BP之间的母线引线5结合在一起。母线引线5与经过绝缘膜6粘接并固定到半导体芯片1A的电路形成表面1A1的固定引线成一体，并且固定引线经过导线7电连接到半导体芯片1A的外部端子BP上。
另一分支引线4A在外部端子BP排列的方向在半导体芯片1B的电路形成表面1B1上延伸，并与设置在另一分支引线4A的端部和外部端子BP之间的母线引线5结合在一起。母线引线5与经过绝缘膜6粘接并固定到半导体芯片1B的电路形成表面1B1上的固定引线成一体，并且固定引线经过导线7电连接到半导体芯片1B的外部端子BP上。
也就是，作为电源电势端的引线2和作为参考电位端的引线2分别与两半导体芯片1的外部端子电连接。
另外，所构成的本例的半导体器件10具有具有LOC(芯片上引线)结构，在其中，分支引线3A和母线引线5设置在半导体芯片1A的电路形成表面1A1上，分支引线4A和母线引线5设置在半导体芯片1B的电路形成表面1B1上。
在作为数据输入/输出端的引线2中，作为端子IO/0A、IO/1A、IO/2A、IO/3A的引线2被弯曲以在树脂模8中具有分支引线3A。分支引线3A经过绝缘膜6粘接并固定到半导体芯片1A的电路形成表面1A1上，并经过电线7电连接到电路形成表面1A1的外部端子BP上。即，作为端子IO/0A，IO/1A，IO/2A和IO/3A的引线2没有与半导体芯片1B的外部端子BP电连接。
在作为数据输入/输出端的引线2中，作为端子IO/0B，IO/1B，IO/2B和IO/3B的引线2被弯曲以在树脂模8中具有分支引线4A。分支引线4A经过绝缘膜6粘接并固定到半导体芯片1B的电路形成表面1B1上，并经过导线7电连接到电路形成表面1B1的外部端子BP上。即，作为端子IO/0B，IO/1B，IO/2B和IO/3B的引线2没有与半导体芯片1A的外部端子电连接。
参照图3，一个分支引线3A由第一部分3A1、第二部分3A2和第三部分3A3构成，其中第一部分3A1横过一半导体芯片1A的电路形成表面1A1的一边并在一个半导体芯片1A的电路形成表面1A1上延伸，第二部分3A2从第一部分3A1弯向一个半导体芯片1A的后表面一边，第三部分3A3从第二部分3A2弯向一个半导体芯片1A的外侧。第一部分3A1经过绝缘膜6粘接并固定到半导体芯片1A的电路形成表面1A1上。第一部分3A1的端部设置在形成在半导体芯片1A的电路形成表面1A1的中心部分上的外部端子BP的附近。导线7与第一部分3A1的端部连接。
另一分支引线4A由第一部分4A1、第二部分4A2、和第三部分4A3构成，其中，第一部分4A1横过另一半导体芯片1B的电路形成表面1B1的一边并在另一半导体芯片1B的电路形成表面1B1上延伸，第二部分4A2从第一部分4A1弯向另一半导体芯片1B的后表面一边，第三部分4A3从第二部分4A2如此弯曲以便使一个分支引线3A的第三部分3A3叠在其上。第一部分4A1经过绝缘膜6粘接并固定到半导体芯片1B的电路形成表面1B1上。第一部分4A1的端部设置在形成在半导体芯片1B的电路形成表面1B1中心部分上的外部端子BP附近。导线7与第一部分4A1的端部连接。
分支引线3A的第三部分3A1与从树脂模8导入外边的外部引线3B结合。外部引线3B形成表面安装形状，即鸥翼形状。分支引线4A的第三部分4A3在其端部Y连接到外部引线3B的根部3B1，并与之电气和机械连接。即，两分支引线(3A，4A)由分离部件构成。
虽然没有特别限制，但分支引线4A的第三部分4A3的端部通过例如利用激光光束的接缝焊接连接到外部引线3B的根部3B1，这是为了增加接合强度。在本例中，接缝焊接是在已经形成树脂模8之后进行的。
外部引线3B如此弯曲以使与根部3B1连续的引线部分位于另一分支引线4A一侧上。
所使用的绝缘膜6是由例如通过在聚酰亚胺树脂的树脂衬底两表面(前表面和后表面)上形成聚酰亚胺树脂的粘合层得到的绝缘膜制成的。作为导线7，所使用的是由金(Au)导线制成的。而且，导线7通过，例如使用超声波振动的热压键合被键合。
支撑引线9A设置在半导体芯片1A的两相对短边的外侧上的树脂模8中。支撑引线9B设置在半导体芯片1B的两相对短边的外侧上的树脂模8中。在制造半导体器件10的工艺中，支撑引线9A和9B是用于通过引线框架支撑树脂模8的。
为减小应力，树脂模8是由例如其中加有酚(phenol)固化剂、硅橡胶和填加剂的联苯树脂(biphenyl resin)形成。树脂模8是通过适于大批生产的传送模制方法形成的。传送模制方法使用配备有容器(pot)、流道、浇口和模腔的金属模，并通过加压将树脂从容器经过流通和浇口注入模腔内而形成树脂模。
在半导体器件10中，一个分支引线3A通过绝缘膜6粘接和固定到一个半导体芯片1A的电路形成表面上，另一分支引线4A通过绝缘膜6粘接和固定到另一半导体芯片1B的电路形成表面1B1上。另外，一个半导体芯片1A和另一半导体芯片1B以它们的指向彼此相对的状态一个叠置在另一个上。因此，分支引线(3A，4A)不存在于两半导体芯片1之间，从而可以减小两半导体芯片1之间的间隙，并因此减小了树脂模8的厚度。
由于两分支引线(3A，4A)不存在于两半导体芯片1之间，则相对于另一半导体芯片1B产生的寄生电容基本上从加到另一分支引线3A的寄生电容(芯片-引线电容)中被消除了，相对于一个半导体芯片1A产生的寄生电容基本上从加到另一分支引线4A上的寄生电容(芯片-引线电容)中被消除了。因而，加到在树脂模8中分支的引线2、通过绝缘膜6粘接并固定到一个半导体芯片1A的电路形成表面1A1上的一个分支引线3A，和通过绝缘膜6粘接并固定到另一半导体芯片1B的电路形成表面1B1上的另一分支引线4A上的寄生电容减小了。
而且，一个半导体芯片1A和另一半导体芯片1B以它们的背面彼此接触的状态一个叠置在另一个上。因此，在两半导体芯片1之间无间隙，并且树脂模8的厚度也相应地进一步减小了。
下面说明在制造半导体器件10中使用的引线框架的结构。
半导体器件10是使用图4(平面图)中所示引线框架LF1和图5(平面图)中所示引线框架LF2制造的。
参照图4，引线框架LF1包括设置在由框架12确定的区域中的多个引线3，四个母线引线5和两支撑引线9A。多条引线3被分成两组引线。一组的引线3设置在与半导体芯片(1A)的一个长边相对的框架12的延伸的方向上，并与框架12成一体。另一组的引线3设置在与半导体芯片(1A)的另一长边相对的框架12的延伸的方向上，并与框架12成一体。四条母线引线5在半导体芯片(1A)的长边方向上延伸，并与设置在引线分布的第一级(stage)、中间级和最后级的引线3结合在一起。两支撑引线9A与对着半导体芯片(1A)的短边的框架12结合在一起。
多条引线3是由用树脂8模制的内部引线和导向树脂模(8)外边的外部引线构成的，并通过连杆(tie bars)11连接在一起。在多条引线3中，大部分引线3都是作为分支引线3A构成的。每个分支引线3A是以与图3中所示相同方法构成的，即由第一部分3A1、第二部分3A2，第三部分3A3构成。分支引线3A如此弯曲以使第一部分3A1横过半导体芯片1A的电路形成表面1A1，并位于半导体芯片1A的电路形成表面上，而且第三部分3A3的后表面如此设置，以便与半导体芯片1A的后表面齐平。
引线框架LF1是由以下方法形成的：通过处理，例如铁(Fe)-镍(Ni)合金或铜(Cu)或铜合金的平板，以腐蚀或冲压成形，以便形成预定引线图形，然后对引线3的内部引线部分进行冲压成形。
绝缘膜6粘附到分支引线3A的第一部分3A1的后表面上。另外，母线引线5与固定到半导体芯片1A的电路形成表面的固定引线结合起来，并且绝缘膜6粘附到固定引线的后表面上。
参见图5，引线框架LF2包括设置在由框架12确定的区域中的多条引线4、四母线引线5和两支撑引线9B。多条引线4被分成两组引线。一组引线4设置在与半导体芯片(1B)的一个长边相对的框架12延伸的方向上。另一组引线4设置在与半导体芯片(1B)的另一长边相对的框架12延伸的方向上。四条母线引线5在半导体芯片(1B)的长边的向上延伸，并与设置在引线布置的第一级、中间级和最后级上的引线4结合起来。两支撑引线9B与对着半导体芯片(1B)的短边的框架12结合起来。
多条引线4是由用树脂8模制的内部引线和导向树脂模8外边的外部引线构成的，并通过连杆11连接在一起。多条引线4通过连杆11与框架12结合起来。
多条引线4的外部引线以不具有超出连杆11以外的前端部分的形状形成，并且比上述引线3的外部引线3B短。在多条引线4中，大多数引线4是作为分支引线4A构成的。每个分支引线4A以与图3中所示的相同方式构成，即由第一部分4A1，第二部分4A2，第三部分4A3构成。分支引线4A弯曲得使第一部分4A1横过半导体芯片1B的电路形成表面1B1并位于半导体芯片1B的电路形成表面1B1上，第三部分3B3的后表面设置成与半导体芯片1B的后表面齐平。
引线框架LF2的形成如下：通过处理，例如铁(Fe)-镍(Ni)合金或铜(Cu)或铜合金的平板，以腐蚀或冲压成型，以便形成预定引线图形，然后对引线4的内部引线部分进行冲压成型。
绝缘膜6粘附到分支引线4A第一部分4A1的后表面上。另外，母线引线5与固定到半导体芯片1B的电路形成表面上的固定引线结合起来，并且绝缘膜6粘附到固定引线的后表面。
在半导体芯片的外部端子和引线通过导线连接在一起后，引线框架LF1和LF2以后表面彼此配合的状态使用，这将在后面详细描述。因此，图4中左边上的引线3设置得使连杆附近的部分(叠加部分)叠加在图5中右边引线4的连杆附近的部分(叠加部分)上，图4右边的引线3设置得使连杆附近的部分(叠加部分)叠加在图5中左边引线4的连杆附近的部分上。
下面将参照图6(截面图)、图7(主要部分的截面图)和图8(主要部分的透视图)说明制造半导体器件10的方法。
首先，制备相同结构的两半导体芯片(1A，1B)1，制备图4中所示的引线框架LF1和图5中所示的引线框架LF2。
接着，一个半导体芯片1A固定到引线框架LF1上，另一半导体芯片1B固定到引线框架LF2。半导体芯片1A通过用绝缘膜6将作为引线3的内部引线的分支引线3A和与母线引线5成一体的固定引线粘接和固定到电路形成表面1A1上而固定到引线框架LF1上，该表面是半导体芯片1A的前表面和后表面以外的前表面。半导体芯片1B通过用绝缘膜6将作为引线4的内部引线的分支引线4A第一部分4A1和与母线引线5成一体的固定引线粘接和固定到电路形成表面1B1上而固定到引线框架LF2上，其中电路形成表面1B1是半导体芯片1B的前表面和后表面以外的前表面。
在本步骤中，半导体芯片1A通过将分支引线3A的第一部分3A1和母线分支引线5的固定引线粘接和固定到半导体芯片1A的电路形成表面上而固定到引线框架LF1上。因此，半导体芯片1A由引线框架LF1稳固地固定。而且，半导体芯片1B通过将分支引线4A的第一部分4A1和母线引线5的固定引线粘接和固定到半导体芯片1B的电路形成表面1B1上而固定到引线框架LF2上。因此，半导体芯片1B由引线框架LF2稳固地固定。
接着，在引线框架LF1中，半导体芯片1A的外部端子BP通过导线7电连接到分支引线3A的第一部分3A1的端部和母线引线5的固定引线。在引线框架LF2中，半导体芯片1B的外部端子BP通过导线7电连接到分支引线4A第一部分4A1的端部和母线引线5的固定引线。作为导线7，使用的是由例如金(Au)导线制成。导线通过例如使用超声振动的热压键合被键合。
在本步骤中，引线框架LF1的引线3弯曲得使内部引线的分支引线3A的第一部分3A1设置在半导体芯片1A的电路形成表面上，并且内部引线的分支引线3A的第三部分3A3与半导体芯片1A的后表面齐平。如图6(A)所示，因此，半导体芯片1A的后表面和分支引线3A第三部分3A3的后表面能够通过加热阶段(heat stage)HS进行直接接触。因而，加热阶段HS的热量有效地传送到半导体芯片1A并到分支引线3A，使半导体芯片1A的外部端子BP通过导线7可靠地连接到引线框架LF1的引线3。
在本步骤中，引线框架LF2的引线4弯曲以使内部引线的分支引线4A的第一部分4A1位于半导体芯片1B的电路形成表面上并且内部引线的分支引线4A的第三部分4A3的后表面与半导体芯片1B的后表面齐平。因此，如图6(B)所示，半导体芯片1B的后表面和分支引线3B的第三部分的后表面能够通过加热阶段HS进行直接接触。因而，加热阶段HS的热量有效地传送到半导体芯片1B并到分支引线3B，使半导体芯片1B的外部端子BP通过导线7可靠地连接到引线4上。
另外，在本步骤中，分支引线3A的第一部分3A1的端部设置在半导体芯片1A的电路形成表面1A1中部的外部端子BP附近。因此，与在设置在半导体芯片外边的引线的端部通过导线7与形成在半导体芯片电路形成表面中部的外部端子相连接时的情况相比，导线7的长度缩短了。
另外，在本步骤中，分支引线4A第一部分4A1的端部设置在形成在半导体芯片1B的电路形成表面1B1中部的外部端子BP附近。因此，与在设置在半导体芯片外边上的引线端部通过导线与形成在半导体芯片的电路形成表面中部的外部端子相连接的情况相比，导线7的长度缩短了。
半导体芯片1A的外部端子BP通过跳过母线引线5的导线7连接到分支引线3A。
另外，半导体芯片1B的外部端子BP通过跳过母线引线5的导线7连接到分支引线4A上。
半导体芯片1A的外部端子BP通过导线7利用以导线7相对于半导体芯片1B的外部端子BP与分支引线4A的连接横向翻转(reversed)的方式的反向键合连接到分支引线3A上。
然后，引线框架LF1和LF2的后表面彼此配合，以使一个半导体芯片1A和另一半导体芯片1B的后表面彼此配合。在本例中，一个半导体芯片1A和另一半导体芯片1B的后表面彼此接触。由于分支引线4A(引线4)和分支引线3A(引线3)的有弹性的作用力，半导体芯片1A和半导体芯片1B的后表面保持彼此接触。另外，在本例中，引线4的外部引线3B比引线3的外部引线3B短。因此，外部引线3B的后表面(邻接表面)暴露在分支引线4A的第三部分4A3的端部Y以外。
参见图7，引线框架LF1和LF2以引线框架LF1和LF2一个叠在另一个上的状态，设置在模(mold)20的上模(top force)20A和下模20B之间。半导体芯片1A、半导体芯片1B、分支引线3A、分支引线4A、支撑引线9A、9B和导线7设置在由模20的上模20A和下模20B形成的腔21内。在本步骤中，分支引线4A第三部分4A3的端部Y设置在腔21的外边。
然后，树脂在压力下从模20的容器通过流道和浇口注入到腔21中，由此形成树脂模8。在本步骤中，与设置在半导体芯片外边上的引线的端部通过导线连接到在半导体芯片的电路形成表面中部形成的外部端子上时的情况相比，导线7的长度已经缩短了。因此，即使在压力下注入树脂，也能抑制引线变形。而且，半导体芯片1A由引线框架LF1稳固地固定，半导体芯片LF2由引线框架LF2稳固地固定。因此，即使在压力下将树脂注入腔21也能防止两半导体芯片1的位置偏离。
另外，在本步骤中，两引线框架(LF1，LF2)以它们的后表面彼此配合的状态由树脂8固定。
然后，从模20中取出引线框架LF1、LF2，如图8所示，由此暴露的分支引线4A第三部分4A3的端部Y和外部端子3B的根部连在一起。这种接合是通过，例如使用激光光束的接缝焊接进行的。
接着，切掉与引线4连接的连杆11和与引线3连接的连杆11。此时，引线4，即分支引线4A从引线框架LF2的框架12分离出来。
然后，进行镀敷，并从引线框架LF1的框架12切掉引线3。之后，引线3的外部引线3B形成表面安装形状，即形成鸥翼形状。外部端子3B弯曲以使与根部(3B1)连续的引线部分位于分支引线4A一侧上。
然后从引线框架LF1的框架12切掉支撑引线9A，从引线框架LF2的框架12切掉支撑引线9B。接着，形成具有在树脂模8中在上和下方向上分支且从树脂模8内部延伸到外部的两分支引线(3A，4A)。进一步形成了如图1，2和3中所示的半导体器件10。
在安装衬底16上安装多个如此构成的半导体器件，作为构成电路系统的电子装置15的元件，如图9所示(平面图)。
通过上述的实施例，得到如下效果。
(1)两半导体芯片以它们的后表面彼此相对的状态，一个叠置在另一个上，并且在两半导体芯片1之间不存在分支引线(3A，3B)。因此，两半导体芯片1之间的间隙减小了，树脂模8的厚度也相应减小了。因此可以减小半导体器件10的厚度。
而且，在两半导体芯片1之间不存在两分支引线(3A，4A)。因此，相对于另一半导体芯片1B产生的寄生电容基本上从加到一个分支引线3A上的寄生电容(芯片-引线电容)被消除了，而相对于一个半导体芯片1A产生的寄生电容基本上从加到另一引线4A的寄生电容(芯片-引线电容)被消除了。因此，加到在树脂模8中分支的引线、通过绝缘膜6粘接和固定到半导体芯片1A的表面上的一个分支引线3A和通过绝缘膜6粘接并固定到另一半导体芯片1B的表面上的另一分支引线3B上的寄生电容减小了。因而，引线2的信号传播速度增加了，半导体器件10的电特性提高了。在外部端子BP设置在其表面上的中部的半导体芯片1的情况下，分支引线或引线2的端部必须接近于半导体芯片1的中部延伸，结果引线2与半导体芯片1的表面相对的面积增加了。因此，在采用LOC结构的半导体器件10中，两半导体芯片1以两半导体芯片1的后表面彼此相对的状态一个叠置在另一个上是很重要的。
(2)用于一个半导体芯片1A和另一半导体芯片以其后表面彼此接触的状态一个叠置在另一个上，在两半导体芯片1之间不存在间隙，并且树脂模8的厚度也相应地进一步减小了。结果，半导体器件10的厚度也进一步减小了。
(3)引线2具有在树脂模8中在上和下方向分支的两分支引线(3A，4A)，一个分支引线3A是由第一部分3A1、第二部分3A2，和第三部分3A3构成的，其中，第一部分3A1在一个半导体芯片1A的电路形成表面上延伸横过其一个边并且导线7与之连接，第二部分3A2从第一部分3A1弯向一个半导体芯片1A的后表面，第三部分3A3从第二部分3A2弯向一个半导体芯片1A的外边，另一分支引线4A是由第一部分3B1、第二部分3B2和第三部分3B3构成的，其中，第一部分3B1在另一半导体芯片1B的电路形成表面上延伸横过其一个边并且导线7与之连接，第二部分3B2从第一部分3B1弯向另一半导体芯片1B的后表面上，第三部分3B3从第二部分3B2弯曲以便叠加在一个分支引线3A的第三部分3A3上。一个分支引线3A的第三部分3A3与导向树脂模8外边的外部引线3B结构起来，另一分支引线4A的第三部分4A3在其端部Y连接到外部引线3B的根部。因此可以将引线2电连接到以其后表面彼此相对的状态一个叠置在另一个上的两半导体芯片1的外部端子BP上。
(4)外部引线3B具有与根部3B1连续并弯向另一分支引线4A的引线部分，这就可以抑制分支引线4A第三部分4A3的端部Y与外部引线3B的根部3B1连接的接合部分变坏。
(5)一个分支引线3A的第一部分3A1的端部设置在形成在一个半导体芯片1A的电路形成表面中部的外部端子BP附近，另一分支引线4A的第一部分的端部设置在形成在另一半导体芯片1B的电路形成表面中部的外部端子附近。因此，与在设置在半导体芯片外边上的引线端部通过导线与形成在半导体芯片的电路形成表面中部的外部端子相连接时的情况相比，导线7的长度可以缩短了。在通过压力下将树脂注入模20的腔21中形成树脂模8的时候，虽然在压力下注入树脂但还是防止了导线的变形。这就防止了相互邻接的导线7短路，从而能以高生产率生产半导体器件10。
(6)在制造半导体器件10的工艺中，通过将分支引线3A的第一部分3A1和母线引线5的固定引线粘接和固定到半导体芯片1A的电路形成表面上，而将半导体芯片1A固定到引线框架LF1上。因此，半导体芯片1A由引线框架LF1稳定地固定。另外，通过将分支引线4A的第一部分4A1和母线引线5的固定引线粘接和固定到半导体芯片1B的电路形成表面上而将半导体芯片1B固定到引线框架LF2上。因此，半导体芯片1B由引线框架LF2稳固地固定。结果，可以在键合步骤中防止半导体芯片的位置偏离，并在引线框架运输时防止半导体芯片脱落，这就使以高生产率生产半导体器件10成为可能。
(7)通过将半导体器件10安装在电子装置15的安装衬底上，在不增加安装衬底16面积的情况下，可以使电子装置15的存储器容量增加一倍。
虽然上述实施例涉及分支引线4A的第三部分4A3连接到外部引线3B的根部3B1的例子，但是如图10中所示(截面图)，也可以将分支引线4A的第三部分4A3的端部Y在树脂模中连接到分支引线3A的第三部分3A3。在此情况下，在键合导线的步骤之后，分支引线3A的第三部分3A3和分支引线4A的第三部分4A3一个叠加在另一个上，切除连杆的边的部分以使分支引线4A的第三部分4A3比分支引线3A的第三部分3A3短，然后，在形成树脂模8的步骤之前，分支引线4A的第三部分4A3的端部连接到分支引线3A的第三部分3A3上。如上所述，在树脂模8中分支引线4A的第三部分4A3的端部连接到分支引线3A的第三部分3A3上。即，分支引线4A的第三部分4A3的端部存在于树脂模8中，这就可以减少树脂模8和从树脂模8导出的引线2之间的界面区域，并因此减小了湿度路径的面积。因而，增强了半导体器件20的抗湿性。
本实施例涉及的是分支引线3A和分支引线4A通过绝缘膜6粘接和固定到半导体芯片1A和半导体芯片1B的表面上的例子。但是，分支引线3A和4A可以使用绝缘粘合剂粘接和固定。在此情况下，半导体芯片1A表面和分支引线3A之间以及半导体芯片1B表面和分支引线4A之间的间隙减小了。因而树脂模8厚度相应减小了，半导体器件10的厚度也进一步减小了。
本实例涉及的是在形成树脂模8之后引线框架LF1的外部引线3B和引线框架LF2的分支引线4A连接在一起的情况的例子。但是，可以在键合导线的步骤之后进行连接。在此情况下，在键合导线的步骤之后很容易运输引线框架。
另外，本实例涉及两半导体芯片1的后表面彼此接触的例子。但是，两半导体芯片1的后表面可以用粘合剂粘接和固定在一起。此时，由于两半导体芯片彼此固定，所以在生产过程中很容易运输引线框架。
实施例2
图11是表示上部分从本发明实施例的半导体器件树脂模去掉的状态的平面图，图12是表示下部分从半导体器件的树脂模去掉的状态的俯视图，图13是沿着图11中线B-B截取的截面图。
如图11，12和13所示，本例的半导体器件30具有与上述实施例1的接近相同的结构。本例的结构与上述实施例不同的地方如下。即，分支引线3A的末端面对(tip facing portion)部分，面对半导体芯片1A的电路形成表面1A1，具有比其它部分小的厚度。除此之外，与分支引线3A集成的母线引线5具有类似于面对芯片的分支引线3A的末端面对部分的减小了的厚度。另外，面对半导体芯片1B的电路形成表面1B1的分支引线4B的末端面对部分具有比其它部分小的厚度。而且，与分支引线4A集成的母线引线5具有类似于分支引线4A的末端面对部分的减小了的厚度。
另外，本例不同于上述实施例1后的地方是母线引线5的位置偏移(offset)，从而使半导体芯片1A的电路形成表面1A1和母线引线与之间的间隙比半导体芯片1A的电路形成表面1A1和分支引线3A之间的间隙小了。而且，母线引线5的位置偏移，使半导体芯片1B的电路形成表面1B1和母线引线5之间的间隙比半导体芯片1B的电路形成表面1B1和分支引线4A之间的间隙小了。
面对芯片的分支引线3A的厚度和与分支引线3A集成的母线引线5的厚度通过将其后表面在引线框架阶段半腐蚀而减小了。图14是用在制造本例的半导体器件的工艺中的引线框架的平面图，其中进行半腐蚀的引线部分用点表示。
面对芯片的分支引线4A厚度和与分支引线4A集成的母线引线5厚度通过在引线框架阶段将其后表面半腐蚀而减小了。图15是用在制造本例半导体器件30的工艺中的引线框架的平面图，其中进行半腐蚀的引线部分用点表示。
通过弯曲分支引线3A和母线引线5结合在一起的部分和弯曲母线引线5和与其结合在一起的固定引线结合在一起的部分而将与分支引线3A结合的母线引线5偏离。另外，通过弯曲分支引线4A和母线引线5结合在一起的部分和弯曲母线引线5和与之结合的固定引线结合在一起的部分而将与分支线4A结合的母线引线5偏移。弯曲是在上述半腐蚀之后进行的。
为了防止半导体芯片1A的端部和分支引线3A之间短路和防止半导体芯片1B的端部和分支引线4A之间短路，分支引线3A和4A被半腐蚀，以使用半腐蚀形成的步骤可以位于半导体芯片1A和1B的端部外边。
在上述本例的半导体器件30中，分支引线3A和4A的后表面被半腐蚀，分支引线3A的末端面对部分，面对半导体芯片1A的电路形成表面1A1，其厚度与其它部分相比减小了，面对分支引线4A的部分，面对半导体芯片1B的电路形成表面1B1末端厚度与其它部分相比减小了，这是为了减小半导体芯片1A的电路形成表面1A1上的树脂模8的厚度和减小半导体芯片1B的电路形成表面1B1上的树脂模厚度。因此可以减小树脂模8的厚度。结果，半导体器件30的厚度进一步减小了。
另外，母线引线5的位置偏离了，从而使半导体芯片1A的电路形成表面1A1和母线引线5之间的间隙小于半导体芯片1A的电路形成表面1A1和分支引线3A之间的间隙，除此之外，母线引线5的位置偏离了，使半导体芯片1B的电路形成表面1B1和母线引线5之间的间隙小于半导体芯片1B的电路形成表面1B1和分支引线4A之间的间隙。因而，母线引线5的表面(上表面)位置降低了，因此跳过母线引线5的导线7的环路的高度降低了，从而使树脂模8的厚度减小了。结果，半导体器件的厚度也能进一步减小了。
与分支引线3A结合的母线引线5和与分支引线4A结合的母线引线5的后表面(下表面)被进行半腐蚀，以减小母线引线5的厚度，因此增加了母线引线5的偏离量。相应地，母线引线5的位置进一步下降了，跳过母线引线5的导线7的环路的高度下降了，因此半导体器件30的厚度进一步减小了。
虽然本实施例是分支引线(3A，4A)的后表面和母线引线5的后表面被进行了半腐蚀的例子，但是也将分支引线(3A，4A)的前表面和母线引线5的前表面进行半腐蚀。
此外，虽然本例是将分支引线(3A，4A)的后表面和母线引线的后表面半腐蚀的例子，但是腐蚀不仅限于半腐蚀。
实施例3
图16是本发明实施例3的半导体器件的截面图，图17是表示半导体器件主要部分的透视图。
参见图16和17，本例的半导体器件40是由树脂模8、位于树脂模8中并具有设置在是前表面的电路形成表面上的外部端子BP的两半导体芯片1、和从树脂模8内部延伸到外部的引线2。每个引线2在树脂模8中在上和下方向分支并具有弯曲的两分支引线(3A，4A)。一个分支引线3A通过绝缘膜6粘附和固定到是一个半导体芯片1A的前表面的电路形成表面1A1上，并与电路形成表面1A1上的外部端子BP电连接。另一分支引线4A通过绝缘膜6粘接和固定到另一个半导体芯片1B的电路形成表面1B1上并与电路形成表面1B1上的外部端子BP电连接。
一个分支引线3A和另一分支引线4A在树脂模中在上和下方向叠加在一起。
一个分支引线3A引到树脂模8的外边并与形成为表面安装形状，例如鸥翼状的外部引线3B成一体。另一分支引线4A引到树脂模8的外边并与形成为表面安装形状例如鸥翼状的外部引线4B成一体。外部引线3B和4B在它们以鸥翼形状弯曲的区域中在引线的宽度方向平行排列。这样，与分支引线3A成一体的外部引线3B和与分支引线4A成一体的外部引线4B在引线宽度的向平行排列，由此构成引线2的外部引线。因此，在将半导体器件40安装到安装衬底上时，外部引线3B和4B通过焊料连接。因此，在制造半导体器件40的工艺中，可以省去连接外部引线3B和4B的步骤，因而制造半导体器件40的步骤数量相应减少了。
半导体器件40是通过使用图18(主要部分的平面图)所示引线框架LF1和图19(主要部分的平面图)所示引线框架LF2的工艺制造的。引线框架LF1的外部引线3B和引线框架LF2的外部引线4B具有窄的宽度，从而在引线框架LF1和LF2的后表面彼此配合时它们不会彼此叠在一起。通过将引线框架LF1和LF2的后表面彼此叠在一起和通过用使它们在弯曲区域中在引线宽度方向平行排列的方法弯曲外部引线3B和4B，形成由在引线宽度方向平行排列的外部引线3B和4B构成的引线2。
在如上述实施例2的本例引线框架LF1中，母线引线5的位置偏离了，使半导体芯片1A的电路形成表面1A1和母线引线5之间的间隙可以小于半导体芯片1A1的电路形成表面1A1和分支引线3A之间的间隙。在如上述实施例2的本例引线框架LF2中，母线引线5位置偏离了，从而使半导体芯片1B的电路形成表面1B1和母线引线5之间的间隙可以小于半导体芯片1B的电路形成表面1B1和分支引线4A之间的间隙。
在如上述实施例1的本例中，分支引线3A和4A具有不变的厚度。但是象上述实施例2一样，分支引线3A和分支引线4A的后表面或前表面可以进行半腐蚀，以使分支引线3A的末端面对部分、面对半导体芯片1A的电路形成表面，将具有比其它部分小的厚度，分支引线4A的末端面对部分，面对半导体芯片1B的电路形成表面1B1，将具有比其它部分小的厚度。而且，母线引线5的后表面或前表面可以进行半腐蚀，使母线引线5将具有减小了的厚度，就象分支引线(3A，4A)的末端面对部分一样。
实施例4
下面描述本发明适于具有双向引线排列结构的TSOP型的半导体器件的例子。
图20是表示上部分从本发明实施例4的半导体器件的树脂模去掉的状态的平面图，图21是表示下部分从半导体器件的树脂模去掉的状态的俯视图，图22是沿着图20中线C-C截取的截面图，图23是沿着图19中的线D-D截取的截面图。为了更易理解附图，图20和21中省去了绝缘膜6。
如图20，21，22所示，本例的半导体器件50是由两半导体芯片1一个叠置在另一个上并用树脂模制而构成的。两半导体芯片1以它们的后表面彼此相对的状态叠在一起。
所形成的两半导体芯片具有相同的外部尺寸。虽然没有特别限制，两半导体芯片1是，例如矩形平面形状。
在两半导体芯片1的每个构成64兆位的同步DRAM(以后简单称为SDRAM)时，作为存储器电路系统，信号以与时钟信号同步的方式输入/输出到其中。
在两半导体芯片1以外，在是一个半导体芯片1A的前表面的电路形成表面1A1的中部沿着矩形的长边形成多个外部端子(键合焊盘)BP。另外，在两半导体芯片1以外，在是另一半导体芯片1B的前表面的电路形成表面1B1的中部沿着矩形长边形成多个外部端子BP。
在一个半导体芯片1A中构成的SDRAM的电路图形与在另一半导体芯片1B中构成的SDRAM的电路图形相同。而且，外部端子BP以与设置在另一半导体芯片1B的电路形成表面1B1上的外部端子BP一样的图形设置在一个半导体芯片1A的电路形成表面1A1上。即，两半导体芯片具有相同的结构。
虽然没有特别限制，但树脂模8具有，例如矩形平面形状。沿着长边，在树脂模8的两长的相对边的外边上设置多个引线51和多个引线52。多个引线51和多个引线52从树脂模8内部延伸到外部。图20中所示右边上的一组引线对应于图21中所示左边的一组引线，图20中所示左边上的一组引线对应于图21中所示右边一组引线。
给多个引线51和多个引线52起名为端子。端Vcc和端子VccQ是固定到电源电位(例如5V)的电源电位端子。端子Vss和端子VssQ是固定到参考电位(例如0V)的参考电位端子。
端子DQ0到端子DQ15是数据输入/输出端子。端子A0到端子A13是地址输入端子。端子RAS是行地址选通端。CAS是列地址选通端。端子WE是读/写允许端。端子DQMU和端子DQML是输入/输出遮蔽端。端子CLK是时钟输入端。瑞子CKE是时钟允许端。端子NC是自由端。
作为端子CLK的引线51和作为端子CAS的引线51在树脂模中在上和下方向(芯片叠置方向)分支，如图22所示，并分别具有弯曲的两分支引线(53A，54A)。
一个分支引线53A是由第一部分53A1、第二部分53A2、第三部分53A3构成，其中，第一部分53A1在一个半导体芯片1A的电路形成表面1A1上延伸并横过一个半导体芯片1A的电路形成表面1A1的一边，第二部分53A2从第一部分53A1弯向一个半导体芯片1A的后表面，第三部分53A3从第二部分53A2弯向一个半导体芯片1A的外边。第一部分53A1通过绝缘膜6粘接和固定到半导体芯片1A的电路形成表面1A1上。第一部分53A1的端部设置在形成在半导体芯片1A的电路形成表面1A1的中部的外部端子BP的附近，并通过导线7电连接到半导体芯片1A的外部端子BP上。
另一分支引线54A是由第一部分54A1、第二部分54A2和第三部分54A3构成，其中，第一部分54A1在另一半导体芯片1B的电路形成表面1B1上延伸并横过另一半导体芯片1B的电路形成表面1B1，第二部分54A2从第一部分54A1弯向另一半导体芯片1B的后表面，第三部分54A3从第二部分54A2弯曲以便叠加在一个分支引线53A的第三部分53A3上。第一部分54A1通过绝缘膜6粘接和固定到半导体芯片1B的电路形成表面1B1上。第一部分54A1的端部设置在形成在半导体芯片1B的电路形成表面中部的外部端子BP(见图21)附近，并通过导线7电连接到半导体芯片1B的外部端子BP上。
分支引线53A的第三部分53A1从树脂模8引到外边并与外部端子53B结合在一起。分支引线54A的第三部分54A3在其端部Y连接到外部端子53B的根部53Ba并与之电气和机械连接。即，作为端子CLK的引线51和作为端子CAS的引线51分别电连接到两半导体芯片1的外部端子BP。
作为端子Vcc的引线51、作为端子Vss的端子51、作为端子A0到A15的引线51、作为端子CS的引线51、作为端子RAS的引线51、作为端子WE的引线51、和作为端子CKE的引线51的构成与作为端子CLK的引线51的相同，并电连接到两半导体芯片1的外部端子BP。
参见图23，作为端子DQ11的引线52在树脂模8中在上和下方向(芯片叠置方向)分支，以便具有弯曲的两分支引线(55A，56A)。
一个分支引线55A由第一部分55A1、第二部分55A2、第三部分55A3构成，其中，第一部分55A1在一个半导体芯片1A的电路形成表面1A1上延伸并横过一个半导体芯片1A的电路形成表面1A1，第二部分55A2从第一部分55A1弯向半导体芯片1A的后表面，第三部分55A3从第二部分55A2弯向半导体芯片1A的外边。第一部分55A1通过绝缘膜6粘接和固定到半导体芯片1A的电路形成表面1A1。第一部分55A1的端部设置在形成在半导体芯片1A的电路形成表面1A1中部的外部端子BP(见图20)附近，并通过导线7电连接到半导体芯片1A的外部端子BP。
不象图22中所示引线51的另一分支引线54A，所形成的另一分支引线56A的形状为已经从中去掉了在半导体芯片1B的电路形成表面1B1上延伸的第一部分。即，分支引线56A主要由引线部分56A2和引线部分56A3构成，其中，引线部分56A2从另一半导体芯片1B的电路形成表面1B1一面向其后表面延伸，引线部分56A3从引线56A2弯曲以便叠加在一个分支引线55A的第三部分55A3上。
分支引线55A的第三部分55A3与从树脂模8引出到外边的外部引线55B成一体。分支引线56A的引线部分56A3在其端部连接到外部端子55B的根部55B1，并与之电气和机械连接。即，作为端子DQ11的引线52没有与另一半导体芯片1B的外部端子BP电连接。
作为端子DQ8-DQ10的引线52、作为端子DQ12-DQ15的引线52、和作为端子DQMU的引线52的构成与作为端子DQ11的引线52相似，但没有电连接到另一半导体芯片1B的外部端子BP。另外，在端子VccQ和VssQ中，在图20中左边的引线排列中作为端子VccQ的引线52和在图20中左边的引线排列中作为端子VssQ的引线52的构成与作为端子DQ11的引线52相似，但没有电连接到半导体芯片1B的外部端子BP上。
参见图23，作为端子DQ4的引线52在树脂模8中在上和下方向(芯片叠置方向)分支，以便具有两弯曲分支引线(57A，58A)。
不象图22中所示引线51的一个分支引线53A那样，一个分支引线57A形成为去掉在半导体芯片1A的电路形成表面1A1上延伸的第一部分的形状。即，分支引线57A主要由引线部分57A2和引线部分57A3构成，其中，引线部分57A2从一个半导体芯片1A的电路形成表面1A1的一边向其后表面一边延伸，引线部分57A3从引线57A2策一个半导体芯片1A的外边弯曲。
另一分支引线58A由第一部分58A1、第二部分58A2、和第三部分58A3构成，其中，第一部分58A1，在另一半导体芯片1B的电路形成表面1B1上延伸并横过另一半导体芯片1B的电路形成表面1B1的一边，第二部分58A2从第一部分58A1弯向另一半导体芯片1B的后表面一边，第三部分58A3从第二部分58A2弯曲以便叠加在一个分支引线57A的引线部分57A3上。第一部分58A1通过绝缘膜6粘接和固定到半导体芯片1B的电路形成表面1B1上。第一部分58A1的端部设置在形成在半导体芯片1B的电路形成表面1B1中部的外部端子BP附近，并通过导线7电连接到半导体芯片1B的外部端子BP(见图21)上。
分支引线57A的引线部分57A1与从树脂模8引到外边的外部引线57B结合在一起。分支引线58A的第三部分58A3在其端部连接到外部引线57B的根部57B1，并与之电气和机械连接。即，作为端子Q4的引线52没有与一个半导体芯片1B的外部端子BP电连接。
作为端子DQ0-DQ3的引线52、作为端子DQ5-DQ7的引线、和作为端子DQMU的引线52的构成与作为端子DQ4的引线52相似，但没有与半导体芯片1A的外部端子BP电连接。在端子VccQ和VssQ中，在图19中右边引线排列中作为端子VccQ的引线52和在图19中右边引线排列中作为端子VssQ的引线的构成与作为端子DQ4的引线52的相似，但没有与另一半导体芯片1B的外部端子BP电连接。
作为端子Vcc的引线51的一个分支引线53A和作为端子Vss的引线51的一个分支引线53A在外部端子BP排列的方向在半导体芯片1A的电路形成表面上延伸，并与设置在另一分支引线3A的端部和外部端子BP之间的母线引线5成一体。母线引线5与经过绝缘膜6粘接和固定到半导体芯片1A的电路形成表面1A1的固定引线成一体。固定引线通过导线7与半导体芯片1A的外部端子BP电连接。
作为端子Vcc的引线51的另一分支引线54A和作为端子Vss的引线51的另一分支引线54A在外部端子BP排列的方向在半导体芯片1B的电路形成表面1B1上延伸，并与设置在另一分支引线4A的端部和外部端子BP之间的母线引线5成一体。母线引线5与经过绝缘膜6粘接和固定到半导体芯片1B的电路形成表面1B1上的固定引线成一体。固定引线经过导线7与半导体芯片1B的外部端子BP电连接。
参见图24(方框图)，端子CK、CKE、CS、RAS、CAS、WE和A0-A13电连接到两半导体芯片(1A，1B)。端子DQMU和DQ8-DQ15电连接到一个半导体芯片1A，端子DQML和DQ0-DQ7电连接到另一半导体芯片1B。即，在本例的半导体器件50中，形成在两半导体芯片1中的SDRAM同时工作。
在半导体器件50中，与两半导体芯片1的外部端子BP电连接的引线(端子CLK、CKE、CS、RAS、CAS、WE和A0-A13)，其每个具有在树脂模8中在上和下方向分支且在两半导体芯片1的电路形成表面上延伸的两分支引线，并且粘接和固定到电路形成表面上。
同时，与两半导体芯片1之一的外部端子BP电连接的引线(端子DQMU、DQML、DQ0-DQ15)，在两半导体芯片1之一的电路形成表面上延伸，并粘接和固定到电路形成表面上。
因此，加到引线52上的寄生电容(芯片-引线电容)比加到引线51上的寄生电容(芯片-引线电容)小了。因而，引线52的信号传播速度增加了，半导体器件50表现为提高了的电特性。
在外部端子BP设置在电路形成表面的中部的半导体芯片1情况下，特别是，引线的端部必须接近于半导体芯片1的中部延伸，结果在引线与半导体芯片1的电路形成表面相对的区域增加了。因此，在采用LOC结构的半导体器件50中，形成使与两半导体芯片1之一的外部端子BP电连接的单个引线的引线是很重要的。
虽然本例是关于所构成的半导体器件50使形成在两半导体芯片1中的SDRAM同步工作的例子，如图25所示(方框图)，还可以共同形成端子CS、RAS、CAS、WE、DQM、A0-A13，DQ0-DQ15，并独立形成CLK和CLE端子。在此情况下，可以独立控制形成在两半导体芯片1中的SDRAM，从而使由半导体器件50产生的热量减少，并减少了由结合半导体器件50的整个系统消耗的电功率的量。
在如图23所示的本例中，一分支引线57A由在没有与二个半导体芯片1A的外部端子BP电连接的引线中的引线部分57A2和引线部分57A3构成，另一分支引线56A由在没有与另一半导体芯片1B的外部端子BP电连接的引线52中的引线部分56A2和引线56A3构成。但是，如图26所示，没有与一个半导体芯片1A的外部端子BP电连接的引线52可以由部分引到树脂模8外边的引线部件59A和由部分导入树脂模8的引线部件59B构成，没有与另一半导体芯片1B的外部端子BP电连接的引线52可以由在树脂模8内部延伸的单个引线构成。在此情况下，加到引线52上的寄生电容(芯片-引线电容)进一步减少了，半导体器件5的电特性提高了。
实施例5
图27是本发明实施例5的存储器模件(电子器件)的平面图，图28是该存储器模件的截面图。
如图27和28所示，存储器模件60是通过将两半导体器件63和一个半导体器件62安装在布线板的前表面和后表面以外的前表面上、并将两半导体器件62安装在布线板61的前表面和后表面以外的后表面上构成的。例如，SDRAM作为存储器电路系统安装在四个半导体器件63中。控制电路系统安装在一个半导体器件62上，以控制四个半导体器件63的存储器电路系统。
四个半导体器件63以每对半导体芯片1的后表面彼此相对的状态叠加在一起并用树脂8模制。基本上，四个半导体器件63的构成与上述实施例4的半导体器件50近似相同。
在四个半导体器件63中，一对半导体器件63A安装在布线板61的前表面上，另一对半导体器件63B安装在布线板61的后表面上。
参照图28，半导体器件63A具有作为端子DQ11的、从树脂模8的两相对面表面以外的一个侧表面8a引出的引线64A，并具有作为端子DQ4的、从另一侧表面8b引出的引线64A。另外，参见图28，半导体器件63B具有作为端子DQ11并从树脂模8的两相对面表面以外的一个侧表面8a引出的引线64B，并具有作为端子DQ4、并从另一侧表面8b引出的引线64B。作为半导体器件63B的端子DQ4的引线64B与作为半导体器件64A的端子DQ4的引线64A相对，并且，作为半导体器件63B的端子DQ11的引线64B与作为半导体器件64A的端子DQ11的引线64A相对。通常，当在布线板的两表面上安装相同结构的半导体器件时，具有不同功能的引线彼此相对。但是，通横向反接导线7，半导体器件63可以以具有相同功能的引线彼此相对的状态安装在布线板61的两表面上。
由于半导体器件63可以以具有相同结构的引线彼此相对的状态安装在布线板61的两表面上，所以可以减少布线板61上的布线层的数量，并因此可以减小存储器模件60的厚度。
通过叠加在其中构成相同容量的SDRAM的两半导体芯片1，和通过在布线板61上安装由树脂8模制两半导体芯片1形成的半导体器件63，还可以在不增加安装板61面积的情况下使存储器模件60的容量加倍。
当通过横向反接导线7而使具有相同功能的引线彼此相对时，使用具有沿着其一边在电路组成表面中部形成的多个外部端子是很有效的。
另外，为了使具有相同功能的引线彼此相对，可以通过反向形成引线而制造具有在不同方向弯曲的引线的两种半导体器件。
在前面已经利用实施例具体描述了由本发明人完成的本发明。但是，应该注意，本发明不仅限于上述实施例，在不脱离本发明的精神和范围情况下，可以以各种方式做修改。
例如，本发明可以适用于具有单向引线排列结构的SIP(单列直插式封装)型半导体器件、ZIP(曲折排线直插式封装)型半导体器件、和类似器件。
本发明还适用于具有双向引线排列结构的SOJ(小外廓J形引线封装)型半导体器件、SOP(小外廓封装)型半导体器件和类似器件。
本发明还适用于具有四向引线排列结构的QFP(四方扁平封装)型半导体器件、QFJ(四方扁平J形引线封装)型半导体器件和类似器件。

Claims (8)

1.一种制造半导体器件的方法，包括步骤：
(a)提供第一半导体芯片和第二半导体芯片，其各自具有一个主表面和一个与所述主表面相对的后表面，以及在所述主表面上分布的多个外部端子；
(b)提供第一引线框架和第二引线框架，其各自具有多个引线；
(c)分别把所述第一和第二引线框架的所述多个引线电耦合到所述第一和第二半导体芯片的所述多个外部端子；
(d)通过一个树脂模密封所述第一和第二半导体芯片以及所述第一和第二引线框架的所述多个引线中的每一个引线的第一部分，其中所述第一和第二引线框架的所述多个引线中的每一个引线的第二部分从所述树脂模向外伸出；以及
(e)在步骤(d)之后，通过焊接分别把所述第一引线框架的所述多个引线中的多个第二部分连接到所述第二引线框架的所述多个引线中的多个第二部分，从而相互地电连接所述第一和第二引线框架的所述多个引线的对应引线。
2.根据权利要求1的制造半导体器件的方法，
其中所述焊接是通过使用激光光束的缝焊操作进行的。
3.根据权利要求1的制造半导体器件的方法，
其中在步骤(d)之前，还包括通过在所述第一半导体芯片的主表面和所述第一引线框架的所述多个引线之间提供的一个粘接层把所述第一半导体芯片粘接到所述第一引线框架的所述多个引线的步骤，以及通过在所述第二半导体芯片的主表面和所述第二引线框架的所述多个引线之间提供的一个粘接层把所述第二半导体芯片粘接到所述第二引线框架的所述多个引线的步骤。
4.根据权利要求3的制造半导体器件的方法，
其中所述第一及第二半导体芯片和所述第一及第二引线框架之间的所述每个粘接层包括一个基绝缘模以及在所述基绝缘模的两侧提供的粘合剂。
5.根据权利要求1的制造半导体器件的方法，
其中步骤(c)包括通过多个连接线分别把所述第一和第二引线框架的所述多个引线电连接到所述第一和第二半导体芯片的所述多个外部端子的步骤。
6.根据权利要求1的制造半导体器件的方法，
其中所述第二引线框架的所述多个引线的每个第二部分的长度短于所述第一引线框架的所述多个引线的每个第二部分的长度。
7.根据权利要求6的制造半导体器件的方法，
在步骤(e)之后，还包括在所述第二引线框架的所述多个引线的第二部分的端子的附近弯曲所述第一引线框架的所述多个引线的步骤。
8.根据权利要求3的制造半导体器件的方法，
在步骤(d)之前，还包括层压所述所述第一和第二引线框架的步骤，以使所述第一和第二半导体芯片的所述后边面彼此相对。
CNA2004100562221A 1997-09-29 1998-09-25 半导体器件及其制造方法 Pending CN1624889A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP26343497 1997-09-29
JP263434/1997 1997-09-29
JP14087898A JP3937265B2 (ja) 1997-09-29 1998-05-22 半導体装置
JP140878/1998 1998-05-22

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CNB98119592XA Division CN1169215C (zh) 1997-09-29 1998-09-25 半导体器件及其制造方法

Publications (1)

Publication Number Publication Date
CN1624889A true CN1624889A (zh) 2005-06-08

Family

ID=26473259

Family Applications (2)

Application Number Title Priority Date Filing Date
CNA2004100562221A Pending CN1624889A (zh) 1997-09-29 1998-09-25 半导体器件及其制造方法
CNB98119592XA Expired - Fee Related CN1169215C (zh) 1997-09-29 1998-09-25 半导体器件及其制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CNB98119592XA Expired - Fee Related CN1169215C (zh) 1997-09-29 1998-09-25 半导体器件及其制造方法

Country Status (7)

Country Link
US (5) US6252299B1 (zh)
JP (1) JP3937265B2 (zh)
KR (3) KR100619208B1 (zh)
CN (2) CN1624889A (zh)
MY (1) MY115910A (zh)
SG (1) SG104307A1 (zh)
TW (1) TW473946B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101383334B (zh) * 2007-09-05 2012-05-23 瑞萨电子株式会社 引线框架、半导体器件和制造半导体器件的方法
CN102751254A (zh) * 2012-07-18 2012-10-24 日月光半导体制造股份有限公司 半导体封装件、应用其的堆迭封装件及其制造方法
CN104813467A (zh) * 2012-11-10 2015-07-29 威世通用半导体公司 轴向半导体封装

Families Citing this family (136)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6404662B1 (en) * 1998-03-23 2002-06-11 Staktek Group, L.P. Rambus stakpak
KR100285664B1 (ko) * 1998-05-15 2001-06-01 박종섭 스택패키지및그제조방법
SG75958A1 (en) 1998-06-01 2000-10-24 Hitachi Ulsi Sys Co Ltd Semiconductor device and a method of producing semiconductor device
US6008074A (en) * 1998-10-01 1999-12-28 Micron Technology, Inc. Method of forming a synchronous-link dynamic random access memory edge-mounted device
JP2000188366A (ja) 1998-12-24 2000-07-04 Hitachi Ltd 半導体装置
KR100319616B1 (ko) * 1999-04-17 2002-01-05 김영환 리드프레임 및 이를 이용한 버텀리드 반도체패키지
JP3804747B2 (ja) * 1999-08-24 2006-08-02 ローム株式会社 半導体装置の製造方法
US6448110B1 (en) * 1999-08-25 2002-09-10 Vanguard International Semiconductor Corporation Method for fabricating a dual-chip package and package formed
US6303981B1 (en) * 1999-09-01 2001-10-16 Micron Technology, Inc. Semiconductor package having stacked dice and leadframes and method of fabrication
JP3768744B2 (ja) * 1999-09-22 2006-04-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6683372B1 (en) 1999-11-18 2004-01-27 Sun Microsystems, Inc. Memory expansion module with stacked memory packages and a serial storage unit
KR100335717B1 (ko) * 2000-02-18 2002-05-08 윤종용 고용량 메모리 카드
JP3955712B2 (ja) 2000-03-03 2007-08-08 株式会社ルネサステクノロジ 半導体装置
US7298031B1 (en) * 2000-08-09 2007-11-20 Micron Technology, Inc. Multiple substrate microelectronic devices and methods of manufacture
US6607937B1 (en) * 2000-08-23 2003-08-19 Micron Technology, Inc. Stacked microelectronic dies and methods for stacking microelectronic dies
SG102591A1 (en) * 2000-09-01 2004-03-26 Micron Technology Inc Dual loc semiconductor assembly employing floating lead finger structure
JP2002093993A (ja) 2000-09-14 2002-03-29 Mitsubishi Electric Corp リードフレーム及びそれを用いた樹脂封止型半導体装置
JP2002124626A (ja) * 2000-10-16 2002-04-26 Hitachi Ltd 半導体装置
JP3418373B2 (ja) * 2000-10-24 2003-06-23 エヌ・アール・エス・テクノロジー株式会社 弾性表面波装置及びその製造方法
TW565925B (en) * 2000-12-14 2003-12-11 Vanguard Int Semiconduct Corp Multi-chip semiconductor package structure process
US6744121B2 (en) * 2001-04-19 2004-06-01 Walton Advanced Electronics Ltd Multi-chip package
JP2002343932A (ja) 2001-05-17 2002-11-29 Mitsubishi Electric Corp 半導体装置と半導体装置の製造方法
KR100445073B1 (ko) * 2001-08-21 2004-08-21 삼성전자주식회사 듀얼 다이 패키지
KR100429878B1 (ko) * 2001-09-10 2004-05-03 삼성전자주식회사 메모리 모듈과 그에 사용되는 인쇄회로기판
JP2005506690A (ja) * 2001-10-09 2005-03-03 テッセラ，インコーポレイテッド 積層パッケージ
US7335995B2 (en) * 2001-10-09 2008-02-26 Tessera, Inc. Microelectronic assembly having array including passive elements and interconnects
US6977440B2 (en) * 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages
KR100447869B1 (ko) * 2001-12-27 2004-09-08 삼성전자주식회사 다핀 적층 반도체 칩 패키지 및 이에 사용되는 리드 프레임
US6955941B2 (en) * 2002-03-07 2005-10-18 Micron Technology, Inc. Methods and apparatus for packaging semiconductor devices
JP2004063688A (ja) * 2002-07-26 2004-02-26 Mitsubishi Electric Corp 半導体装置及び半導体アセンブリモジュール
US7132311B2 (en) * 2002-07-26 2006-11-07 Intel Corporation Encapsulation of a stack of semiconductor dice
US6700206B2 (en) * 2002-08-02 2004-03-02 Micron Technology, Inc. Stacked semiconductor package and method producing same
US6784525B2 (en) * 2002-10-29 2004-08-31 Micron Technology, Inc. Semiconductor component having multi layered leadframe
US20040108583A1 (en) * 2002-12-05 2004-06-10 Roeters Glen E. Thin scale outline package stack
US7388294B2 (en) * 2003-01-27 2008-06-17 Micron Technology, Inc. Semiconductor components having stacked dice
US6870271B2 (en) * 2003-01-29 2005-03-22 Sun Microsystems, Inc. Integrated circuit assembly module that supports capacitive communication between semiconductor dies
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
US7307502B2 (en) * 2003-07-16 2007-12-11 Marvell World Trade Ltd. Power inductor with reduced DC current saturation
US7023313B2 (en) * 2003-07-16 2006-04-04 Marvell World Trade Ltd. Power inductor with reduced DC current saturation
US7489219B2 (en) * 2003-07-16 2009-02-10 Marvell World Trade Ltd. Power inductor with reduced DC current saturation
US7462936B2 (en) 2003-10-06 2008-12-09 Tessera, Inc. Formation of circuitry with modification of feature height
US7495179B2 (en) 2003-10-06 2009-02-24 Tessera, Inc. Components with posts and pads
US8641913B2 (en) * 2003-10-06 2014-02-04 Tessera, Inc. Fine pitch microcontacts and method for forming thereof
US7183643B2 (en) * 2003-11-04 2007-02-27 Tessera, Inc. Stacked packages and systems incorporating the same
US8207604B2 (en) * 2003-12-30 2012-06-26 Tessera, Inc. Microelectronic package comprising offset conductive posts on compliant layer
WO2005065207A2 (en) 2003-12-30 2005-07-21 Tessera, Inc. Microelectronic packages and methods therefor
US7709968B2 (en) 2003-12-30 2010-05-04 Tessera, Inc. Micro pin grid array with pin motion isolation
US8324872B2 (en) * 2004-03-26 2012-12-04 Marvell World Trade, Ltd. Voltage regulator with coupled inductors having high coefficient of coupling
WO2006052616A1 (en) 2004-11-03 2006-05-18 Tessera, Inc. Stacked packaging improvements
US7939934B2 (en) * 2005-03-16 2011-05-10 Tessera, Inc. Microelectronic packages and methods therefor
US20070029648A1 (en) * 2005-08-02 2007-02-08 Texas Instruments Incorporated Enhanced multi-die package
SG130055A1 (en) 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
KR100631959B1 (ko) * 2005-09-07 2006-10-04 주식회사 하이닉스반도체 적층형 반도체 패키지 및 그 제조방법
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US8067267B2 (en) * 2005-12-23 2011-11-29 Tessera, Inc. Microelectronic assemblies having very fine pitch stacking
US8629537B2 (en) * 2006-01-23 2014-01-14 Stats Chippac Ltd. Padless die support integrated circuit package system
US7449369B2 (en) * 2006-01-23 2008-11-11 Stats Chippac Ltd. Integrated circuit package system with multiple molding
US20070170558A1 (en) * 2006-01-24 2007-07-26 Camacho Zigmund R Stacked integrated circuit package system
US20080251901A1 (en) * 2006-01-24 2008-10-16 Zigmund Ramirez Camacho Stacked integrated circuit package system
US7400049B2 (en) * 2006-02-16 2008-07-15 Stats Chippac Ltd. Integrated circuit package system with heat sink
JP4805016B2 (ja) * 2006-05-19 2011-11-02 京セラ株式会社 通信システム、通信装置、及び通信レート変更方法
TWI301316B (en) * 2006-07-05 2008-09-21 Chipmos Technologies Inc Chip package and manufacturing method threrof
TWI302373B (en) * 2006-07-18 2008-10-21 Chipmos Technologies Shanghai Ltd Chip package structure
TWI352416B (en) * 2006-09-12 2011-11-11 Chipmos Technologies Inc Stacked chip package structure with unbalanced lea
JP2008071935A (ja) * 2006-09-14 2008-03-27 Toshiba Corp 半導体装置
US8106491B2 (en) 2007-05-16 2012-01-31 Micron Technology, Inc. Methods of forming stacked semiconductor devices with a leadframe and associated assemblies
JP4554644B2 (ja) * 2007-06-25 2010-09-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2009038142A (ja) 2007-07-31 2009-02-19 Elpida Memory Inc 半導体積層パッケージ
US7781877B2 (en) * 2007-08-07 2010-08-24 Micron Technology, Inc. Packaged integrated circuit devices with through-body conductive vias, and methods of making same
CN101874296B (zh) 2007-09-28 2015-08-26 泰塞拉公司 利用成对凸柱进行倒装芯片互连
US8053891B2 (en) * 2008-06-30 2011-11-08 Alpha And Omega Semiconductor Incorporated Standing chip scale package
US20100044860A1 (en) * 2008-08-21 2010-02-25 Tessera Interconnect Materials, Inc. Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer
JP2010129591A (ja) * 2008-11-25 2010-06-10 Mitsui High Tec Inc リードフレーム、このリードフレームを用いた半導体装置及びその中間製品、並びにこれらの製造方法
US8513784B2 (en) * 2010-03-18 2013-08-20 Alpha & Omega Semiconductor Incorporated Multi-layer lead frame package and method of fabrication
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US20120049334A1 (en) * 2010-08-27 2012-03-01 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Leadframe as Vertical Interconnect Structure Between Stacked Semiconductor Die
US20130015567A1 (en) 2010-10-21 2013-01-17 Panasonic Corporation Semiconductor device and production method for same
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US8853558B2 (en) 2010-12-10 2014-10-07 Tessera, Inc. Interconnect structure
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8872318B2 (en) 2011-08-24 2014-10-28 Tessera, Inc. Through interposer wire bond using low CTE interposer with coarse slot apertures
CN102403281A (zh) * 2011-10-11 2012-04-04 常熟市广大电器有限公司 一种高性能芯片封装结构
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
JP6133093B2 (ja) * 2013-03-25 2017-05-24 本田技研工業株式会社 電力変換装置
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
TWI529677B (zh) * 2014-10-02 2016-04-11 群創光電股份有限公司 顯示裝置
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
WO2016131693A1 (en) * 2015-02-17 2016-08-25 Koninklijke Philips N.V. Ceramic substrate and method for producing a ceramic substrate
US9888579B2 (en) * 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
JP6352876B2 (ja) * 2015-09-15 2018-07-04 東芝メモリ株式会社 半導体装置の製造方法
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
TW202414634A (zh) 2016-10-27 2024-04-01 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
CN110797820B (zh) * 2019-10-23 2021-06-11 山东达驰阿尔发电气有限公司 一种离相封闭母线导体抱瓦的制作方法
EP4272249A4 (en) 2020-12-30 2024-12-25 Adeia Semiconductor Bonding Technologies Inc. STRUCTURE WITH CONDUCTIVE CHARACTERISTIC AND ITS MANUFACTURING METHOD

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4028722A (en) * 1970-10-13 1977-06-07 Motorola, Inc. Contact bonded packaged integrated circuit
JPS58130553A (ja) * 1982-01-29 1983-08-04 Toshiba Corp 半導体装置
JP2702219B2 (ja) 1989-03-20 1998-01-21 株式会社日立製作所 半導体装置及びその製造方法
DE68905475T2 (de) * 1989-07-18 1993-09-16 Ibm Halbleiter-speichermodul hoeher dichte.
EP0473796A4 (en) * 1990-03-15 1994-05-25 Fujitsu Ltd Semiconductor device having a plurality of chips
US5530292A (en) * 1990-03-15 1996-06-25 Fujitsu Limited Semiconductor device having a plurality of chips
US5296737A (en) * 1990-09-06 1994-03-22 Hitachi, Ltd. Semiconductor device with a plurality of face to face chips
KR940003560B1 (ko) 1991-05-11 1994-04-23 금성일렉트론 주식회사 적층형 반도체 패키지 및 그 제조방법.
JP2917575B2 (ja) * 1991-05-23 1999-07-12 株式会社日立製作所 樹脂封止型半導体装置
US5331235A (en) * 1991-06-01 1994-07-19 Goldstar Electron Co., Ltd. Multi-chip semiconductor package
EP0608440A1 (en) * 1992-12-18 1994-08-03 Fujitsu Limited Semiconductor device having a plurality of chips having identical circuit arrangements sealed in package
JP2960283B2 (ja) * 1993-06-14 1999-10-06 株式会社東芝 樹脂封止型半導体装置の製造方法と、この製造方法に用いられる複数の半導体素子を載置するためのリードフレームと、この製造方法によって製造される樹脂封止型半導体装置
JPH0758281A (ja) * 1993-08-12 1995-03-03 Hitachi Ltd 半導体装置の形成方法
JPH0786526A (ja) 1993-09-14 1995-03-31 Toshiba Corp メモリ装置
US5483024A (en) * 1993-10-08 1996-01-09 Texas Instruments Incorporated High density semiconductor package
KR970011839B1 (ko) 1994-03-15 1997-07-16 엘지반도체 주식회사 근거리통신망의 데이타충돌 검출회로
KR0147259B1 (ko) * 1994-10-27 1998-08-01 김광호 적층형 패키지 및 그 제조방법
US5491612A (en) * 1995-02-21 1996-02-13 Fairchild Space And Defense Corporation Three-dimensional modular assembly of integrated circuits
JP3129928B2 (ja) * 1995-03-30 2001-01-31 シャープ株式会社 樹脂封止型半導体装置
KR970005719A (ko) * 1995-07-14 1997-02-19 주차용 프론트 윈드쉴드 선바이저
US5646446A (en) * 1995-12-22 1997-07-08 Fairchild Space And Defense Corporation Three-dimensional flexible assembly of integrated circuits
TW338180B (en) * 1996-03-29 1998-08-11 Mitsubishi Electric Corp Semiconductor and its manufacturing method
KR100186309B1 (ko) * 1996-05-17 1999-03-20 문정환 적층형 버텀 리드 패키지
US5917242A (en) * 1996-05-20 1999-06-29 Micron Technology, Inc. Combination of semiconductor interconnect
KR19980034119A (ko) * 1996-11-05 1998-08-05 김광호 반도체 칩 적층형 패키지
JP3266815B2 (ja) * 1996-11-26 2002-03-18 シャープ株式会社 半導体集積回路装置の製造方法
US5814881A (en) * 1996-12-20 1998-09-29 Lsi Logic Corporation Stacked integrated chip package and method of making same
US6046504A (en) * 1997-02-17 2000-04-04 Nippon Steel Corporation Resin-encapsulated LOC semiconductor device having a thin inner lead
JPH11111910A (ja) * 1997-10-03 1999-04-23 Iwate Toshiba Electron Kk マルチチップマウント半導体装置及びその製造方法
US6118176A (en) * 1999-04-26 2000-09-12 Advanced Semiconductor Engineering, Inc. Stacked chip assembly utilizing a lead frame

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101383334B (zh) * 2007-09-05 2012-05-23 瑞萨电子株式会社 引线框架、半导体器件和制造半导体器件的方法
CN102751254A (zh) * 2012-07-18 2012-10-24 日月光半导体制造股份有限公司 半导体封装件、应用其的堆迭封装件及其制造方法
CN104813467A (zh) * 2012-11-10 2015-07-29 威世通用半导体公司 轴向半导体封装
CN104813467B (zh) * 2012-11-10 2019-03-08 威世通用半导体公司 轴向半导体封装

Also Published As

Publication number Publication date
CN1213175A (zh) 1999-04-07
US20030164542A1 (en) 2003-09-04
US20020102763A1 (en) 2002-08-01
SG104307A1 (en) 2004-06-21
KR19990030011A (ko) 1999-04-26
KR100616042B1 (ko) 2006-08-28
JP3937265B2 (ja) 2007-06-27
CN1169215C (zh) 2004-09-29
TW473946B (en) 2002-01-21
JPH11163255A (ja) 1999-06-18
KR20030081240A (ko) 2003-10-17
US7122883B2 (en) 2006-10-17
KR100614550B1 (ko) 2006-08-25
MY115910A (en) 2003-09-30
US6252299B1 (en) 2001-06-26
US7012321B2 (en) 2006-03-14
US6383845B2 (en) 2002-05-07
US20010023088A1 (en) 2001-09-20
US20050094433A1 (en) 2005-05-05
US6555918B2 (en) 2003-04-29
KR100619208B1 (ko) 2006-10-24
KR20030081241A (ko) 2003-10-17

Similar Documents

Publication Publication Date Title
CN1169215C (zh) 半导体器件及其制造方法
CN1132244C (zh) 树脂封装型半导体装置及其制造方法
CN1237785A (zh) 半导体器件和半导体器件的制作方法
CN1155084C (zh) 引线框架及其制造方法、半导体装置及其制造方法
CN1574347A (zh) 半导体装置
CN1248308C (zh) 一种半导体器件及其制造方法与一种半导体器件安装结构
CN1260814C (zh) 导线框、使用该导线框的半导体装置及其制造方法
US7514293B2 (en) Method of manufacturing a semiconductor device
US8829660B2 (en) Resin-encapsulated semiconductor device
US9385072B2 (en) Method of manufacturing semiconductor device and semiconductor device
KR101131353B1 (ko) 반도체 장치
CN1280884C (zh) 半导体装置及其制造方法、电路板以及电子机器
CN1214464C (zh) 半导体器件及其制造方法
CN1234909A (zh) 半导体器件及其制造方法
CN1641873A (zh) 多芯片封装、其中使用的半导体器件及其制造方法
CN1666338A (zh) 半导体器件及其制造方法
CN1574346A (zh) 一种制造半导体器件的方法
CN1320964A (zh) 半导体器件及其制造方法
CN1440062A (zh) 凸点的形成方法、带凸点的半导体元件及其制造方法、半导体装置及其制造方法、电路基板以及电子机器
CN1220773A (zh) 膜载带、半导体组装体、半导体装置及其制造方法、安装基板和电子装置
CN1495893A (zh) 半导体器件及其制造方法
CN1207585A (zh) 半导体装置及半导体装置的引线框架
CN1111906C (zh) 塑料封装的半导体器件及其制造方法
CN1469461A (zh) 半导体器件和制造半导体器件的方法
US20080169538A1 (en) Semiconductor Device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication