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KR100631959B1 - 적층형 반도체 패키지 및 그 제조방법 - Google Patents

적층형 반도체 패키지 및 그 제조방법 Download PDF

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KR100631959B1
KR100631959B1 KR1020050083238A KR20050083238A KR100631959B1 KR 100631959 B1 KR100631959 B1 KR 100631959B1 KR 1020050083238 A KR1020050083238 A KR 1020050083238A KR 20050083238 A KR20050083238 A KR 20050083238A KR 100631959 B1 KR100631959 B1 KR 100631959B1
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Abstract

개시된 적층형 반도체 패키지는, 메인 기판과, 메인 기판 일면에 실장되며, 와이어에 의하여 메인 기판과 전기적으로 연결되는 칩과, 와이어와 칩을 덮도록 메인 기판 일면에 마련된 EMC와, EMC 양 측단부 각각에 형성된 다수의 콘택 홀 및 메인 기판 타면에 마련된 다수의 솔더 볼을 포함하는 하부 반도체 패키지와, 타면 양 측단부에 마련된 다수의 돌기가 하부 반도체 패키지의 다수의 콘택 홀에 삽입 결합된 서브 기판 및 서브 기판 일면에 적층되며, 하부 반도체 패키지와 동일한 구조를 갖는 상부 반도체 패키지를 포함함으로써, 전체적으로 그 높이를 줄이며, 구조를 단순화 시킬 수 있는 효과를 제공한다.
적층, 패키지

Description

적층형 반도체 패키지 및 그 제조방법{Stack type semiconductor package and manufacture method thereof}
도 1은 종래의 적층형 반도체 패키지를 나타낸 단면도,
도 2는 본 발명의 일 실시예에 따른 적층형 반도체 패키지를 나타낸 단면도,
도 3은 도 2의 적층형 반도체 패키지를 나타낸 분해 사시도,
도 4a 내지 도 4f는 도 2의 적층형 반도체 패키지 제조방법을 순차적으로 나타낸 단면도.
<도면의 주요부분에 대한 부호의 설명>
100... 적층형 반도체 패키지 110... 하부 반도체 패키지
116... 콘택 홀 120... 상부 반도체 패키지
130... 서브 기판 131... 돌기
132... 솔더
본 발명은 적층형 반도체 패키지에 관한 것으로서, 특히 고집적화를 위하여 볼 레이어를 간소화한 적층형 반도체 패키지에 관한 것이다.
오늘날 반도체 산업은 저렴한 가격에 더욱 경량화, 소형화, 다기능화 및 고성능화가 요구되고 있다.
이와 같은 요구를 충족시키기 위하여 요구되는 중요한 기술 중의 하나가 바로 반도체 패키지 기술이며, 고집적화를 위해 도 1과 같이 다수의 반도체 패키지(20)를 적층시키는 적층형 반도체 패키지(10) 기술이 제시되었다.
그런데, 이와 같은 종래에 제시된 적층형 반도체 패키지(10)는 다수의 반도체 패키지(20)를 적층시킨 후, 적층된 반도체 패키지(20)를 볼 레이어(ball layer;30)에 접합하는 구조를 사용하기 때문에 높이의 제약을 가져오며, 구조적으로 복잡한 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위하여 창출된 것으로서, 높이를 줄이며, 구조의 단순화를 이룰 수 있도록 개선된 적층형 반도체 패키지 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 적층형 반도체 패키지는, 메인 기판과, 상기 메인 기판 일면에 실장되며, 와이어에 의하여 상기 메인 기판과 전기적으로 연결되는 칩과, 상기 와이어와 상기 칩을 덮도록 상기 메인 기판 일면에 마련된 EMC와, 상기 EMC 양 측단부 각각에 형성된 다수의 콘택 홀 및 상기 메인 기판 타면에 마련된 다수의 솔더 볼을 포함하는 하부 반도체 패키지; 타면 양 측단부에 마련된 다수의 돌기가 상기 하부 반도체 패키지의 다수의 콘택 홀에 삽입 결합된 서브 기판; 및 상기 서브 기판 일면에 적층되며, 상기 하부 반도체 패키지와 동일한 구조를 갖는 상부 반도체 패키지를 포함한다.
여기서, 상기 다수의 돌기 외주면에는 솔더가 코팅되며, 상기 솔더는 열에 의하여 녹아 상기 다수의 돌기와 상기 하부 반도체 패키지의 메인 기판 및 상기 콘택홀을 상호 접합시키는 것이 바람직하다.
또한, 상기 다수의 돌기는 전기 전도성 물질인 것이 바람직하다.
또한, 상기 전기 전도성 물질은 구리인 것이 바람직하다.
또한, 상기 서브 기판과 상기 상부 반도체 패키지 사이에는 액상 수지 물질에 의하여 언더필된 것이 바람직하다.
그리고 본 발명의 적층형 반도체 패키지 제조방법은, 일면에 칩이 실장된 메인 기판과, 상기 칩을 덮으며, 양 측단부에 다수의 콘택홀이 형성되도록 상기 메인 기판 일면에 마련된 EMC와, 상기 메인 기판 타면에 마련된 다수의 솔더 볼을 포함하는 하부 반도체 패키지를 준비하는 단계; 타면에 다수의 돌기가 마련되며, 상기 다수의 돌기 외주면에 솔더가 코팅된 서브 기판을 준비한 후, 상기 하부 반도체 패키지의 다수의 콘택 홀에 상기 다수의 돌기를 삽입하는 단계; 상기 하부 반도체 패키지에 삽입된 상기 서브 기판을 가열함으로써, 상기 코팅된 솔더를 녹여, 상기 다수의 돌기와 상기 하부 반도체 패키지의 메인 기판 및 상기 콘택홀을 상호 접합시키는 단계; 상기 하부 반도체 패키지에 접합된 상기 서브 기판 일면에, 상기 하부 반도체 패키지와 동일한 구조의 상부 반도체 패키지를 적층시키는 단계를 포함한다.
여기서, 상기 서브 기판과 상기 상부 반도체 패키지 사이에는 액상 수지 물질에 의한 언더필층을 더 형성하는 단계를 포함한 것이 바람직하다.
또한, 상기 솔더는 상기 다수의 콘택홀 상하 단부 측에서 4개의 히터에 의하여 녹여지는 것이 바람직하다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 적층형 반도체 패키지를 나타낸 단면도이고, 도 3은 도 2의 적층형 반도체 패키지의 분해 사시도이다.
도면을 참조하면, 적층형 반도체 패키지(100)는 하부 반도체 패키지(110)와, 상부 반도체 패키지(120) 및 하부 반도체 패키지(110)와 상부 반도체 패키지(120) 사이에 개재되는 서브 기판(130)을 포함한다.
하부 반도체 패키지(110)는 메인 기판(111)과, 메인 기판(111) 일면에 실장되는 칩(112)과, 메인 기판(111)과 칩(112)을 전기적으로 연결시키는 와이어(wire;113)와, 메인 기판(111) 상에 마련되며, 칩(112)과 와이어(113)를 덮어 외부로부터 보호하기 위한 EMC(epoxy molding compound;114) 및 메인 기판(111) 타면에 마련된 다수의 솔더 볼(solder ball;115)을 포함한다.
여기서, EMC(114) 양 측단부에는 서브 기판(130)과 결합하기 위한 다수의 콘택 홀(contact hall;116)이 형성된다.
상부 반도체 패키지(120)는 하부 반도체 패키지(110)의 구조와 동일하므로 그 설명은 생략하기로 한다.
서브 기판(130)은 타면, 즉 하부 반도체 패키지(110)를 마주보는 면에 다수의 돌기(131)가 마련된다. 이 다수의 돌기(131)는 전기 전도성 물질로서, 구리를 사용할 수 있다. 그리고 돌기(131) 외주면에는 열에 녹는 솔더(132)가 코팅된다.
이와 같은 구조를 가진 하부 반도체 패키지(110)와, 상부 반도체 패키지(120) 및 서브 기판(130)에 의하여 적층형 반도체 패키지(100)를 제조하는 방법은 도 4a 내지 도 4f에 도시되어 있다.
도면을 참조하면, 먼저 도 4a와 같이 하부 반도체 패키지(110)를 준비하고, 도 4b와 같이 하부 반도체 패키지(110)에 서브 기판(130)을 결합시키기 위하여 하부 반도체 패키지(110)의 다수의 콘택 홀(116)에 서브 기판(130)의 다수의 돌기(131)를 삽입시킨다.
그런 후, 도 4c와 같이 서브 기판(130) 상부와 하부 반도체 패키지(110) 하부에서 히터(150)에 의해 가열하여, 돌기(131)의 외주면에 코팅된 솔더(132)를 녹인다. 바람직하게는 다수의 콘택홀(116) 상하 단부를 기준으로 4개의 히터를 이용하여 솔더(132)를 녹인다. 여기서, 돌기(131)는 열 전달률이 높은 구리를 사용하므로써, 돌기 외주면에 코팅된 솔더를 더 용이하게 녹일 수 있다.
그러면, 도 4d와 같이 열에 의하여 녹은 솔더(132)는 콘택 홀(116) 하부로 흘러 내려 콘택 홀(116)의 바닥과 하부 벽면에 접촉한 상태로 굳게 되어 하부 반도체 패키지(110)와 서브 기판(130)을 접합시키게 된다.
다음으로, 상부 반도체 패키지(120)를 하부 반도체 패키지(110) 상에 적층시키기 위하여, 도 4e와 같이 서브 기판(130) 상에 상부 반도체 패키지(120)의 솔더 볼(125)이 접촉하도록 적층시킨다.
그런 후, 도 4f와 같이 상부 반도체 패키지(120)와 서브 기판(130) 사이의 공간을 액정 수지 물질로 언더필(underfill)하여 언더필층(140)을 형성시킴으로써, 적층형 반도체 패키지(100)를 완성한다.
상기의 설명 및 도면에서는 상하부 반도체 패키지(110,120)로 이루어진 2층 구조의 적층형 반도체 패키지(100)를 예시하고 있으나, 이에 한정되는 것은 아니고, 상기와 같은 방법에 의하여 더 많은 반도체 패키지를 적층시킬 수 있다.
이와 같은 구조 및 제조방법에 의하면, 구조적으로 단순하면서도 적층형 반도체 패키지의 전체 높이를 줄일 수 있게 된다.
상술한 바와 같이 본 발명의 적층형 반도체 패키지 및 그 제조방법에 의하면, 적층되는 반도체 패키지들 사이에 암수 결합되는 서브 기판을 개재시킴으로써, 전체적으로 그 높이를 줄이며, 구조를 단순화 시킬 수 있는 효과를 제공한다.
본 발명은 상기에 설명되고 도면에 예시된 것에 의해 한정되는 것은 아니며, 다음에 기재되는 청구의 범위 내에서 더 많은 변형 및 변용예가 가능한 것임은 물론이다.

Claims (8)

  1. 메인 기판과, 상기 메인 기판 일면에 실장되며, 와이어에 의하여 상기 메인 기판과 전기적으로 연결되는 칩과, 상기 와이어와 상기 칩을 덮도록 상기 메인 기판 일면에 마련된 EMC와, 상기 EMC 양 측단부 각각에 형성된 다수의 콘택 홀 및 상기 메인 기판 타면에 마련된 다수의 솔더 볼을 포함하는 하부 반도체 패키지;
    타면 양 측단부에 마련된 다수의 돌기가 상기 하부 반도체 패키지의 다수의 콘택 홀에 삽입 결합된 서브 기판; 및
    상기 서브 기판 일면에 적층되며, 상기 하부 반도체 패키지와 동일한 구조를 갖는 상부 반도체 패키지를 포함한 것을 특징으로 하는 적층형 반도체 패키지.
  2. 제1항에 있어서,
    상기 다수의 돌기 외주면에는 솔더가 코팅되며, 상기 솔더는 열에 의하여 녹아 상기 다수의 돌기와 상기 하부 반도체 패키지의 메인 기판 및 상기 콘택홀을 상호 접합시키는 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제1항에 있어서,
    상기 다수의 돌기는 전기 전도성 물질인 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제3항에 있어서,
    상기 전기 전도성 물질은 구리인 것을 특징으로 하는 적층형 반도체 패키지.
  5. 제1항에 있어서,
    상기 서브 기판과 상기 상부 반도체 패키지 사이에는 액상 수지 물질에 의하여 언더필된 것을 특징으로 하는 적층형 반도체 패키지.
  6. 일면에 칩이 실장된 메인 기판과, 상기 칩을 덮으며, 양 측단부에 다수의 콘택홀이 형성되도록 상기 메인 기판 일면에 마련된 EMC와, 상기 메인 기판 타면에 마련된 다수의 솔더 볼을 포함하는 하부 반도체 패키지를 준비하는 단계;
    타면에 다수의 돌기가 마련되며, 상기 다수의 돌기 외주면에 솔더가 코팅된 서브 기판을 준비한 후, 상기 하부 반도체 패키지의 다수의 콘택 홀에 상기 다수의 돌기를 삽입하는 단계;
    상기 하부 반도체 패키지에 삽입된 상기 서브 기판을 가열함으로써, 상기 코팅된 솔더를 녹여, 상기 다수의 돌기와 상기 하부 반도체 패키지의 메인 기판 및 상기 콘택홀을 상호 접합시키는 단계;
    상기 하부 반도체 패키지에 접합된 상기 서브 기판 일면에, 상기 하부 반도체 패키지와 동일한 구조의 상부 반도체 패키지를 적층시키는 단계를 포함한 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  7. 제6항에 있어서,
    상기 서브 기판과 상기 상부 반도체 패키지 사이에는 액상 수지 물질에 의한 언더필층을 더 형성하는 단계를 포함한 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  8. 제6항에 있어서,
    상기 솔더는 상기 다수의 콘택홀 상하 단부 측에서 4개의 히터에 의하여 녹여지는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
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