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KR940003560B1 - 적층형 반도체 패키지 및 그 제조방법. - Google Patents

적층형 반도체 패키지 및 그 제조방법. Download PDF

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KR940003560B1
KR940003560B1 KR1019910007632A KR910007632A KR940003560B1 KR 940003560 B1 KR940003560 B1 KR 940003560B1 KR 1019910007632 A KR1019910007632 A KR 1019910007632A KR 910007632 A KR910007632 A KR 910007632A KR 940003560 B1 KR940003560 B1 KR 940003560B1
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semiconductor
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semiconductor chip
package
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전흥섭
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금성일렉트론 주식회사
문정환
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Abstract

내용 없음.

Description

적층형 반도체 패키지 및 그 제조방법
제1도는 종래 기술에 의한 반도체 패키지의 구조를 보인 단면도.
제2도는 종래 기술에 의한 적층형 반도체 패키지의 구조를 보인 단면도.
제3도는 본 발명에 의한 적층형 반도체 패키지의 구조를 보인 단면도.
제4도는 본 발명에 의한 적층형 반도체 패키지 제조방법의 일실시예를 설명하기 위한 공정도.
제5a도는 제4도의 A-A선 단면도, 5b도는 제4도의 B-B선 단면도.
제6도는 제4도의 다른 실시예를 설명하기 위한 공정도.
제7a도는 제6도의 C-C선 단면도, 7b도는 제6도의 D-D선 단면도.
제8도는 본 발명에 의한 적층형 반도체 패키지의 패드 위치를 보인 평면도.
제9a, b도는 제8도의 다른 실시예를 보인 것으로, 9a도는 평면도, 9b도는 단면도.
제10도는 제8도의 또 다른 실시예를 보인 평면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 하부 반도체 칩 11' : 상부 반도체 칩
12,12' : 폴리이미드 13,13' : 패드
14,14' : 솔더 15,15' : 인너리드
16 : 에폭시 수지
본 발명은 적층형 반도체 패키지(semiconductor package) 및 그 제조방법에 관한 것으로, 특히 패들(paddle)이 없는 리드프레임(lead frame)을 사용하여, 인너 리드(inner lead)의 상, 하부에 별도의 와이어 본딩(wire bonding) 없이 반도체 칩을 솔더링(soldering)고정함으로써 소자의 집적도 향상으로 소자의 박형(thin)화에 기여함과 아울러 제조공정을 보다 간편 용이하게 하고, 제조원가를 절감시킬 수 있게 한 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.
최근들어 반도체 기술의 급격한 발전으로 주어진 면적내에 보다 많은 갯수의 칩(chip)을 내장하기 위한 노력을 기울이고 있는 바, 그 일 예로서 메모리 모듈(memory module)에 서로 다른 메모리 칩을 피기-백(piggy-bag)형태로 적층한 적층형 반도체 패키지가 쓰여지고 있다.
상기한 적층형 반도체 패키지에 적용되는 각 칩들은 형태에 따라 SOP(Small Outline Package) 또는 SOJ(Small Outline J-Lead Package) 또는 TSOP(Thin Small Outline Package)의 방법으로 메모리 모듈이나 보드 레벨(board level)에서 RAS(Row Address Strobe), CAS(Column Address Strobe)를 대신하여 Z방향으로 어드레스(address)를 할 수 있도록 되어 있다.
상기한 바와 같은 피기-백 형태의 적층형 반도체 패키지의 전형적인 실시형태를 첨부된 도면에 의하여 설명하면 다음과 같다.
제1도는 LOC(Lead ON Chip)-SOJ(Small Outline J-Lead Package)의 구조를 보인 단면도로서, 이에 도시한 바와 같이, LOC-SOJ 형태의 반도체 패키지는 반도체 칩(1)의 상면 양측에 절연물질인 폴리이미드(polyimide)(2)가 일정두께로 각각 도포되고, 상기 반도체 칩(1)의 각 패드(3)와 프레임의 각 인너 리드(Inner lead)(4)는 와이어(5)에 의하여 전기적으로 각각 접속되며, 상기 반도체 칩(1)과 인너리드(4)를 포함하는 일정면적이 에폭시(epoxy) 수지(6)로 몰딩(molding)된 구조로 되어 있다.
이에 따라, 제2도에 도시한 바와 같이, 상기한 바와 같은 구조를 가지는 반도체 패키지(p')의 아웃리드(4')에 상부 반도체 패키지(p″)의 아웃리드(4″)를 접속시켜 피기-백 형태의 적층형 반도체 패키지(p)를 얻을 수 있는 것이며, 이와 같은 적층형 반도체 패키지(p)는 집적도를 높이는 효과를 가지며, 통상적인 방법에 의하여 메모리 모듈이나 보드 레벨에 실장된다.
그러나, 상기한 바와 같은 종래 기술에 의한 적층형 반도체 패키지는 별도로 각각 형성된 반도체 패키지(p')(p″)를 적층시킨 구조로서, 각각의 반도체 패키지(p')(p″)마다 와이어 본딩 공장에 의한 와이어 루프높이(wire loop height) 및 에폭시수지(6)의 두께 만큼 적층형 반도체 패키지(p)의 두께가 두꺼워지게 됨으로써 적층형 반도체 패키지(p)의 박형화에 기여할 수 없는 단점이 있었으며, 또한 하나의 적층형 반도체 패키지(p)에 2개의 리드 프레임 및 2배에 해당되는 갯수의 와이어(5)가 사용됨으로써 부품수의 증가로 제조원가가 상승될 뿐만 아니라 독립된 반도체 패키지를 각각 제조한 후, 다시 적층시켜야 하는 등 제조공정이 용이하지 못한 문제점이 있었다.
또한, 와이어(5)의 사용으로 노이즈(noise)가 발생되고, 부팅 속도가 늦어지게 되는 문제점이 있었다.
한편, 일본 특허공개공보 소60-74659(60.4.26)에는 하나의 패키지에 2개의 반도체 소자가 내장된 반도체장치가 알려지고 있으나, 그 반도체 장치는 실장 밀도를 향상시키는 잇점이 있는 반면에, 와이어 본딩 공정을 실시함으로서 와이어 루푸 높이 만큼 반도체 장치의 전체 높이가 높아지는 현상을 방지하지 못할 뿐만아니라, 제조공정의 어려움, 노이즈의 발생, 그리고 부팅 속도의 감소 등과 같은 와이어 본딩 공정에 따른 여러 문제점을 해소하지 못한 것이었다.
본 발명의 주목적은 상기한 바와 같은 여러 문제점을 갖지 않은 반도체 패키지 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 프레임의 인너리드 상, 하면에 상, 하부 반도체 칩을 솔더링으로 고정하여 집적도를 향상시킴으로써 소자의 박형(thin)화에 기여할 수 있도록 한 적층형 반도체 패키지 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 기존의 와이어 본딩 및 몰딩 공정을 배제하여 노이즈(noise)의 발생을 방지하고, 부팅속도(boosting speed)를 향상시키며 또한, 제조원가를 절감시킬 뿐만 아니라 제조공정을 보다 용이하게 할 수 있도록 한 적층형 패키지 및 그 제조방법을 제공함에 있다.
상기한 본 발명의 목적을 달성하기 위한 적층형 패키지의 실시예로서, 제1 및 제2반도체 칩과, 상기 제1 및 제2반도체 칩의 내측면 중간부에 서로 겹치지 않도록 형성되는 다수개의 패드와, 상기 제1반도체 칩의 인너리드와 제2반도체 칩의 인너리드 방향이 서로 반대로 상기 패드의 위까지 연장된 수개의 인너리드와, 상기 인너리드와 상기 패드를 전기적으로 연결시키기 위한 각각의 솔더와, 상기 제1 및 제2반도체 칩을 본딩하는 에폭시수지로 이루어진 것을 특징으로 하는 적측형 패키지가 제공된다.
상기 솔도는 Pb-Sn 합금으로 형성된 것임을 특징으로 한다.
상기 솔더는 볼형(ball type)인 것을 특징으로 한다.
상기 반도체 칩의 패드는 칩이 겹쳐진 상태에서 길이방향으로 1열로 형성되고, 그 패드에 솔더가 각각 형성된 것임을 특징으로 한다.
상기 반도체 칩의 패드는 순서에 의하여 교호로 형성된 것임을 특징으로 한다.
상기 반도체 칩의 패드는 겹쳐진 상태에서 2열로 형성되고 그 패드에 솔더가 각각 형성된 것임을 특징으로 한다.
상기 패드는 서로 엇갈리게 교호로 형성되고, 그 패드에 솔더가 각각 형성된 것임을 특징으로 한다.
상기 패드는 평행하게 2열로 형성되고, 그 패드에 솔더가 각각 형성된 것임을 특징으로 한다.
상기 패드에 적어도 2개 이상의 공유패드가 형성된 것임을 특징으로 한다.
또한, 상기한 본 발명의 목적을 달성하기 위한 적층형 패키지 제조방법의 일실시예로서, 일측면 양측에 폴리이미드를 각각 형성시킨 반도체 칩의 패드에 솔더를 각각 형성한 다음, 그 솔더에 인너리드를 일방향으로 각각 위치시킨 후, 리플로우 노를 이용하여 인너리드를 각각 접합시키고, 하나의 반도체 칩을 뒤집어 하부 반도체 칩에 올려놓은 다음, 인캡슐레이팅 에폭시를 실시하여 상, 하부 반도체 칩을 접합시킴을 특징으로 하는 적층형 반도체 패키지 제조방법이 제공된다.
상기 솔더는 칩 패드 금속화 공정중에 Cr/Cu/Au 층을 얹은 다음, Pb-Sn 합금을 코딩한 후, 온도를 상승시켜 각 패드에 형성시키도록 함을 특징으로 한다.
상기한 본 발명의 목적을 달성하기 위한 적층형 패키지 제조방법의 다른 실시예로서, 일측면 양측에 폴리이미드를 각각 형성시킨 반도체 칩의 패드에 솔더를 형성한 다음, 하부 반도체 칩의 솔더에 인너리드를 양방향으로 정렬시키고, 상기 인너리드의 상면에 상부 반도체 칩을 뒤집어 얹은 후, 리플로우 노에서 인너리드 및 상부 반도체 칩을 접합시킨 다음, 인캡슐레이팅 에폭시를 실시함을 특징으로 하는 적층형 반도체 패키지 제조방법이 제공된다.
상기 상부 반도체 칩은 인너리드가 없는 것이 사용됨을 특징으로 한다.
상기 인캡슐레이팅 에폭시는 인젝션 몰딩방법으로 행하여짐을 특징으로 한다.
이하, 본 발명에 의한 적층형 패키지 및 그 제조방법을 첨부도면에 도시한 실시예에 따라서 설명하면 다음과 같다.
제3도는 본 발명에 의한 LOC-COL(Lead On Chip-Chip On Lead)-SOJ 형태의 반도체 패키지의 구조를 보인 단면도로서, 이에 도시한 바와 같이, 본 발명에 의한 반도체 패키지는, 하부 반도체 칩(제1반도체 칩)(11)의 상면 양측에 졀연물질인 폴리이미드(12)가 일정두께로 각각 도포되고, 상기 하부 반도체 칩(11)의 각 패드(13)에 하부 솔더(solder)(「범프(bump)」라고도 함)(14)가 각각 형성되며, 상기 하부 솔더(14)에 프레임의 각 인너리드(15)가 각각 솔더링(soldering)되어 하부 반도체 칩(11)과 인너리드(15)가 전기적으로 접속되는 한편, 상기 인너리드(15)의 상면에는 하면 양측에 폴리이미드(12')가 형성됨과 아울러 각 패드(13')에 상부 솔더(14')가 각각 형성된 상부 반도체 칩(제2반도체 칩)(11')이 뒤집혀 얹혀지고, 상기 상부 솔더(14')에 프레임의 각 인너리드(15)가 각각 솔더링되어 상부 반도체 칩(11')과 인너리드(15)가 전기적으로 접속되며, 상기 상, 하부 반도체 칩(11')(11)과 인너리드(15)를 포함하는 일정 면적이 에폭시 수지(16)로 몰딩된 구로조 되어 있다.
상기의 본 발명에 의한 적층형 반도체 패키지는, 상, 하부 반도체 칩(11')(11)에 프레임의 인너리드(15)를 각각 솔더링하여 전기적 접속을 가능하게 함으로써 집적도를 향상시키고, 와이어 본딩(wire bonding)을 적용하지 않으므로 기존의 적층형 반도체 패키지보다 더욱 박형화시킬 뿐만 아니라 노이즈 및 부팅속도를 감소시키며, 그 제조공정을 간편 용이하도록 한 것이다.
상기한 바와 같이 본 발명에 의한 적층형 반도체 패키지를 제조함에 있어서는, 인쇄회로기판(printed circuit board)에 칩을 뒤집어 솔더링하는 플립-칩(filp-chip) 개념의 솔더링 방법을 적용한 것으로, 이를 보다 상세하게 설명하면 다음과 같다.
본 발명에 의한 적층형 반도체 패키지의 제조방법은 SIP(Single Inline Package)를 이용한 방법과, 2방향 리드를 이용한 방법으로 구분할 수 있는 바, 먼저, SIP를 이용한 적층형 반도체 패키지 제조방법을 반도체 칩(11)(11')의 패드(13)(13')가 길이방향으로 1열로 형성된 경우(제8도 참조)를 실시예로 하여 제4도 및 제5a도 및 b도의 도면을 참고로 설명하기로 한다.
제5도 및 제8도에서 ○표시는 상부 반도체 칩(11')의 패드(13')위치, ×표시는 하부 반도체 칩(11)의 패드(13)위치,표시는 공유패드(17)의 위치를 각각 도시한 것이다.
도면에 도시한 바와 같이, 반도체 칩(11)(11')의 일측면 양측에 폴리이미드(12)(12')를 각각 형성시킨 다음, 반도체 칩(11)(11')의 패드(13)(13')에 솔더(14)(14')를 각각 형성한다.
상기 솔더(14)(14')의 형성 과정을 설명하면, 칩 패드 금속화(chip pad metallization) 공정중에 Cr/Cu/Au층(layer)을 얹은 다음, Pb-Sn 합금(alloy)를 이베포레이션(evaporation) 또는 스퍼터링(sputtering)방법으로 코팅한 후, 온도를 솔더 용융온도(solder melting temperature) 이상으로 잠시 상승시키게 되면, 표면장력현상에 의하여 패드(13)(13')에 볼형(ball-type)의 솔더(14)(14')가 각각 형성되는 것이다.
이와 같이 하여 형성된 반도체 칩(11)(11')의 솔더(14)(14')에 인너리드(15)(15')의 일방향으로 단부를 각각 위치시킨 상태에서 리플로우 노(reflow furnace)를 이용하여 반도체 칩(11)(11')의 솔더(14)(14')에 인너리드(15)(15)를 각각 접합시키고, 하나의 반도체 칩(11')을 뒤집어(flip) 하부 반도체 칩(11)에 올려놓은후, 인캡슐레이팅 에폭시(encapsulating epoxy)를 실시하여 상, 하부 반도체 칩(11')(11)을 접합시킨 다음, 통상적인 트리밍/포오밍(trimming/forming) 공정을 실시함으로써 제3도에 도시한 바와 같은 적층형 반도체 패키지가 제조되는 것이다.
한편, 2방향리드를 이용한 적층형 반도체 패키지 제조방법을 설명하면, 제6도 및 제7a도 및 b도에 도시한 바와 같이, 상기한 동일 방법으로 반도체 칩(11)(11')의 패드(13)(13')에 솔더(14)(14')를 각각 형성한 다음, 하부 반도체 칩(11)의 솔더(14)에 인너리드(15)(15)를 양방향으로 정렬(align)한 후, 그 상면에 인너리드가 없는 방향 반도체 칩(11')을 뒤집어(flip) 얹고, 리플로우 노에서 한꺼번에 접합시킨 다음, 인젝션 몰딩방법(Injection molding type)으로 인캡슐레이팅 에폭시를 실시하며, 마지막으로 트리밍/포오밍 공정을 실시함으로서 제3도에 도시한 바와 같은 적층형 반도체 패키지가 제조되는 것이다.
제6도에 가상선으로 도시한 인너리드(15')는 있어도 무방하고 없어도 무방한 것으로서, 없는 것이 제조공정의 간소화 측면에서 볼때 바람직하다.
이때, 공유패드(17)를 필요로 하는 적층형 반도체 패키지에 있어서는표시의 공유패드(17)를 이용할 수도 있다.
또한, 상기한 바와 같은 본 발명은 실시함에 있어서는 솔더(14)(14')의 형성작업시 프레임의 인접한 인너리드(15) 사이의 간격등, 여러가지 원인에 의하여 솔더(14)(14')의 오버 플로우(over flow) 현상의 발생 염려가 있을 경우에는 제9도 및 제10도에 도시한 바와 같이, 반도체 칩(11)(11')의 패드(13)(13')를 2열로 형성하여 리드피치(lead pitch)를 크게함으로써 오버 플로우에 대한 염료를 배제할 수 있다.
즉, 제9a도 및 b도에 도시한 바와 같이, 상, 하부 반도체 칩(11)(11')이 겹쳐진 상태에서 패드(13)(13')를 2열로 형성하되, 서로 엇갈리게 교호(交互)로 형성하여, 그 패드(13)(13')에 솔더(14)(14')를 각각 형성할 수도 있으며, 제10도에 도시한 바와 같이, 패드(13)(13')를 2열로 평행하게 형성할 수도 있는 것이다.
상기한 바와 같이 본 발명은 SOJ 패키지를 그 실시예로 설명하였으나, 꼭 이에 한정하는 것은 아니며, SOP(Small Outline Package), MSP(Mini Square Package), QFP(Quad Flat Package) 등, 구조상 반도체 칩(11)(11')의 적층이 가능하고 솔더링이 가능한 어떠한 형태의 패키지에도 적용할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 적층형 패키지 및 그 제조방법은 프레임의 인너리드에 상, 하부 반도체 칩을 솔더링으로 접속시켜 소자의 집적도를 향상시킴으로써 적층형 반도체 패키지의 박형화에 기여하며, 또한, 와이어 본딩 공정의 생략으로 생산원가를 절감시키고, 제조공정을 보다 용이하게 하는 등의 잇점이 있다.
또한, 노이즈의 발생을 감소시키고, 부팅 속도를 향상시키는 등의 효과가 있다.

Claims (14)

  1. 제1 및 제2반도체 칩(11)(11')과, 상기 제1 및 제2반도체 칩(11)(11')의 내측면 중간부에 서로 겹치지 않도록 형성되는 다수개의 패드(13)(13')와, 상기 제1반도체 칩(11)의 인너리드와 제2반도체 칩(11')의 인너리드 방향이 서로 반대로 상기 패드(13)(13')의 위까지 연장된 수개의 인너리드(15)(15)와, 상기 인너리드(15)(15)와 상기 패드(13)(13')를 전기적으로 연결시키기 위한 각각의 솔더(14)(14')와, 상기 제1 및 제2반도체 칩(13)(13')을 본딩하는 에폭시 수지로 이루어진 것을 특징으로 하는 적층형 패키지.
  2. 제1항에 있어서, 상기 솔더(14)(14')는 Pb-Sn 합금으로 형성된 것임을 특징으로 하는 적층형 반도체 패키지.
  3. 제1항 또는 제2항에 있어서, 상기 솔더(14)(14')는 볼형(ball type)인 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제1항에 있어서, 상기 반도체 칩(11)(11')의 패드(13)(13')는 칩(11)(11')이 겹쳐진 상태에서 길이방향으로 1열로 형성되고, 그 패드(13)(13')에 솔더(14)(14')가 각각 형성된 것임을 특징으로 하는 적층형 반도체 패키지.
  5. 제4항에 있어서, 상기 반도체 칩(11)(11')의 패드(13)(13')는 순서에 의하여 교호로 형성된 것임을 특징으로 하는 적층형 반도체 패키지.
  6. 제1항에 있어서, 상기 반도체 칩(11)(11')의 패드(13)(13')는 겹쳐진 상태에서 2열로 형성되고 그 패드(13)(13')에 솔더(14)(14')가 각각 형성된 것임을 특징으로 하는 적층형 반도체 패키지.
  7. 제6항에 있어서, 상기 패드(13)(13')는 서로 엇갈리게 교호로 형성되고, 그 패드(13)(13')에 솔더(14)(14')가 각각 형성된 것임을 특징으로 하는 적층형 반도체 패키지.
  8. 제6항에 있어서, 상기 패드(13)(13')는 평행하게 2열로 형성되고, 그 패드(13)(13')에 솔더(14)(14')가 각각 형성된 것임을 특징으로 하는 적층형 반도체 패키지.
  9. 제4항 또는 제6항에 있어서, 상기 패드(14)(14')에 적어도 2개 이상의 공유패드(17)가 형성된 것임을 특징으로 하는 적층형 반도체 패키지.
  10. 일측면 양측에 폴리이미드(12)(12')를 각각 형성시킨 반도체 칩(11)(11')의 패드(13)(13')에 솔더(14)(14')를 각각 형성한 다음, 그 솔더(14)(14')에 인너리드(15)(15)를 일방향으로 각각 위치시킨 후, 리플로우 노를 이용하여 인너리드(15)(15)를 각각 접합시키고, 하나의 반도체 칩(11')을 뒤집어 하부 반도체 칩(11)에 올려놓은 다음, 인캡슐레이팅 에폭시를 실시하여 상, 하부 반도체 칩(11)(11')을 접합시킴을 특징으로 하는 적층형 반도체 패키지 제조방법.
  11. 제10항에 있어서, 상기 솔더(14)(14')는 칩 패드 금속화 공정중에 Cr/Cu/Au 층을 얹은 다음, Pb-Sn 합금을 코팅한 후, 온도를 상승시켜 각 패드(13)(13')에 형성시키도록 함을 특징으로 하는 적층형 반도체 패키지 제조방법.
  12. 일측면 양측에 폴리이미드(12)(12')를 각각 형성시킨 반도체 칩(11)(11')의 패드(13)(13')에 솔더(14)(14')를 형성한 다음, 하부 반도체 칩(11)의 솔더(14)의 인너리드(15)(15)를 양방향으로 정렬시키고, 상기 인너리드(15)의 상면에 상부 반도체 칩(11')을 뒤집어 얹은 후, 리플로우 노에서 인너리드(15) 및 상부 반도체 칩(11')을 접합시킨 다음, 인캡슐레이팅 에폭시를 실시함을 특징으로 하는 적층형 반도체 패키지 제조방법.
  13. 제12항에 있어서, 상기 상부 반도체 칩(11')은 인너리드가 없는 것이 사용됨을 특징으로 하는 적층형 패키지 제조방법.
  14. 제12항에 있어서, 상기 인캡슐레이팅 에폭시는 인젝션 몰딩방법으로 행하여짐을 특징으로 하는 적층형 반도체 패키지 제조방법.
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