CN1574366A - 半导体存储器件、半导体器件及其制造方法 - Google Patents

Abstract

一种包括存储单元的半导体存储器件，各个存储单元包括：形成在半导体衬底上的栅绝缘膜；形成在栅绝缘膜上的栅电极；位于栅电极下方的沟道区；分别排列在沟道区相对侧上的成对的源区和漏区，此源区和漏区具有与沟道区相反的导电类型；以及分别位于栅电极的相对侧上的存储功能单元，各个存储功能单元包括电荷保持部分和抗耗散绝缘体，此电荷保持部分由用来储存电荷的材料组成，抗耗散绝缘体用来通过使电荷保持部分分隔于栅电极和衬底二者而防止储存的电荷被损耗，其中，栅电极侧壁和与其彼此面对的电荷保持部分侧面之间的距离(T2)适应于和电荷保持部分底部与衬底表面之间的距离(T1)不同。

Description

半导体存储器件、半导体器件及其制造方法

技术领域

本发明涉及到半导体存储器件和半导体器件及其制造方法、便携式电子装置、以及IC卡。更确切地说，本发明非常适用于电可擦可编程半导体存储器件及其制造方法。

背景技术

例如，快速存储器是一种电可擦可编程存储器。图25示出了一般的快速存储器元件的结构剖面图。在此元件的结构中，由多晶硅组成的浮栅906经由第一氧化物膜904被排列在半导体衬底901上，由多晶硅组成的控制栅907经由第二氧化物膜905被排列在浮栅906上，且成对的源和漏扩散区902和903被排列在半导体衬底901的表面中和表面上。控制栅907用作快速存储器中场效应晶体管(FET)的栅电极。此外，第一氧化物膜904、浮栅906、以及第二氧化物膜905被插入在控制栅907与半导体衬底901之间。亦即，快速存储器是这样一种存储器，其中，存储膜(浮栅)被排列在FET的栅氧化物膜中，从而根据储存在存储膜中的电荷的数量而完成改变FET阈值电压的功能(例如参见Fujio Masuoka所编的《Handbook of Flash MemoryTechnology)》，Kabushiki Kaisha Science Forum 1993年8月15日出版，P55-58)。

在上述结构的快速存储器中涉及到所谓“过度擦除”的问题。更具体地说，快速存储器的擦除操作是为了借助于抽取储存在浮栅中的电子或将空穴注入到浮栅中而降低快速存储器中FET的阈值电压。但由于擦除操作被连续执行，FET在储存于栅电极(亦即控制栅)下方的浮栅中的电荷的影响下开通，而无须FET的栅电极施加任何电压，致使电流流过源和漏扩散区。此现象可归咎于快速存储器的结构特点，即作为FET栅电极的控制栅和作为存储器的存储膜的浮栅被垂直层叠，故FET仅仅由于浮栅的储存电荷而开通，而无须对控制栅施加任何电压。这导致来自未被选择的存储单元的泄漏电流。因此出现错误的读出，即由于泄漏电流而无法探测到来自被选择的存储单元的读出电流。

发明内容

考虑到这些情况，提出了本发明，且本发明包括提供一种半导体存储器件和一种半导体器件、及其制造方法、便携式电子装置、以及IC卡，其中涉及到的过度擦除和错误读出得到了改善。

本发明的实施例提供了一种包括存储单元的半导体存储器件，各个存储单元包含：形成在半导体衬底上的栅绝缘膜；形成在栅绝缘膜上的栅电极；位于栅电极下方的沟道区；分别排列在沟道区相对侧上的成对的源区和漏区，此源区和漏区具有与沟道区相反的导电类型；以及分别位于栅电极的相对侧上的存储功能单元，各个存储功能单元包括电荷保持部分和抗耗散绝缘体，此电荷保持部分由用来储存电荷的材料组成，抗耗散绝缘体用来通过使电荷保持部分分隔于栅电极和衬底二者而防止储存的电荷被损耗，其中，使栅电极侧壁和与其彼此面对的电荷保持部分侧面之间的距离(T2)不同于电荷保持部分底部与衬底表面之间的距离(T1)。

根据本发明的实施例的半导体存储器件，各个电荷保持部分分别位于栅电极的相对侧上，不在场效应晶体管的栅绝缘膜上，致使消除了其中涉及到的过度擦除和错误读出问题。

此外，存在着抗耗散绝缘膜，它能够抑制来自存储功能单元的电荷保持部分的电荷的耗散，致使延长了电荷的保持时间。

上述的距离(T2)被做得不同于上述距离(T1)，从而，举例来说，当距离T1被做得小于距离T2时，从半导体衬底注入的电荷能够渗透存储功能单元被限制到栅电极，相反，当距离T1被做得大于距离T2时，从栅电极注入的电荷能够渗透存储功能单元被限制到半导体衬底。因此，有可能得到高电荷注入效率和高写入/擦除速度的半导体存储器件。

附图说明

图1是示意剖面图，示出了根据本发明第一实施方案的半导体存储器件的结构示意图；

图2a-2d是示意剖面图，示出了根据本发明第二实施方案的半导体存储器件的生产工艺；

图3a-3b是示意剖面图，示出了根据本发明第三实施方案的半导体存储器件的结构示意图；

图4a-4d是示意剖面图，示出了根据本发明第四实施方案的半导体存储器件的结构示意图；

图5是示意剖面图，示出了根据本发明第五实施方案的半导体存储器件的结构示意图；

图6a-6b是示意剖面图，示出了根据本发明第六实施方案的半导体存储器件的结构示意图；

图7a-7d是示意剖面图，示出了根据本发明第七实施方案的半导体存储器件的结构示意图；

图8a-8c是示意剖面图，示出了根据本发明第八实施方案的半导体存储器件的生产工艺；

图9a-9e是示意剖面图，示出了根据本发明第八实施方案的半导体存储器件的后续生产工艺；

图10a-10i是示意剖面图，示出了根据本发明第九实施方案的半导体存储器件中的电荷存储区的结构示意图；

图11是示意剖面图，示出了根据本发明第十实施方案的半导体存储器件的结构示意图；

图12是另一示意剖面图，示出了根据本发明第十实施方案的半导体存储器件的结构示意图；

图13是另一示意剖面图，示出了根据本发明第十实施方案的半导体存储器件的结构示意图；

图14是另一示意剖面图，示出了根据本发明第十实施方案的半导体存储器件的结构示意图；

图15是示意剖面图，示出了根据本发明第十一实施方案的半导体存储器件的结构示意图；

图16是示意剖面图，示出了根据本发明第十二实施方案的半导体存储器件的结构示意图；

图17是示意剖面图，示出了根据本发明第十三实施方案的半导体存储器件的结构示意图；

图18是示意剖面图，示出了根据本发明第十四实施方案的半导体存储器件的结构示意图；

图19是示意剖面图，示出了根据本发明第十五实施方案的半导体存储器件的结构示意图；

图20是示意剖面图，示出了根据本发明第十六实施方案的半导体存储器件的结构示意图；

图21a-21b是水平剖面图，示出了根据本发明第十实施方案的被隔离的电荷存储区；

图22a-22b是配备有本发明的存储器件、外围电路、MPU、cash SRAM等的半导体存储器件的结构图；

图23a-23b是示意方框图，示出了本发明第十七实施方案的IC卡；

图24是示意方框图，示出了根据本发明第十八实施方案的便携式电子装置；

图25是示意剖面图，示出了常规半导体存储器件的结构示意图。

具体实施方式

本发明的半导体存储器件包含半导体存储元件，此半导体存储元件主要包括半导体衬底、形成在半导体衬底上的栅绝缘膜、形成在栅绝缘膜上的栅电极、排列在栅电极下方的沟道区、排列在沟道区相反侧上的导电类型与沟道区相反的成对的源和漏扩散区、以及排列在栅电极相反侧上且各包括由具有储存电荷的功能的材料组成的电荷保持部分和具有防止储存的电荷耗散的功能的抗耗散绝缘体的存储功能单元，其中，栅电极侧壁与相对此侧壁的电荷保持部分之间的距离(T2)不同于位于其半导体衬底侧上的电荷保持部分底部与半导体衬底正表面之间的距离(T1)。

如这里所述，术语“源和漏区”是指可用作或源区或漏区的扩散区。这些源和漏区有时可独立地称为或“源区”或“漏区”；但应理解根据电路的构造任一区可以是源或漏。

本发明一个实施例的半导体存储器件最好基本上采用MOS电路，且包括MOS电路的所有电路最好被安装在单个半导体衬底上。

在根据本发明一个实施例的半导体存储器件的半导体存储元件中，当离衬底更远测量时，距离T2可以增大。

在上述情况下，电荷保持部分被形成为其上部比其下部离栅电极更远，故电荷保持部分上部中的不必要的电荷注入被抑制，不必要的电荷耗散也被抑制。例如，如在擦除模式中出现的那样，有可能强烈地抑制电子从栅电极注入。而且，下部不如上部那样远，致使形成待要保持的电荷而无须不必要的分隔于沟道区。因此，能够抑制不必要电荷的注入和耗散，而不减小写入/擦除模式中各个读出电流之间的差别。

在此半导体存储元件中，距离T2可以大于距离T1。

在上述情况下，由于距离T1被做得小于距离T2，故能够在擦除模式中抑制电子从栅电极注入，从而能够提供抑制了错误擦除的半导体存储器件。

而且，在此半导体存储元件的一个实施例中，可以在电荷保持部分与栅电极之间形成氮氧化硅膜。

在上述情况下，能够更明显地抑制擦除模式中从栅电极的电子注入，致使能够提供抑制了错误擦除的半导体存储器件。

或者，在此半导体存储元件的一个实施例中，可以在电荷保持部分与栅电极之间形成淀积的绝缘膜。

在上述情况下，具有良好均匀性的厚的淀积绝缘体膜能够被形成在电荷保持部分与栅电极之间，从而也抑制了归咎于粗糙度亦即出现在栅电极上的不平整度的退化问题，致使能够更明显地抑制擦除模式中电子从栅电极的注入，从而能够提供抑制了错误擦除的半导体存储器件。

而且，在此半导体存储元件的一个实施例中，厚度为1-10nm包括1和10nm的绝热体可以被安排在淀积的绝缘体与半导体衬底之间。在上述情况下，是为已经用基本上均匀的热处理形成的绝缘膜且厚度为1-10nm包括1和10nm的绝热体，被排列在淀积的绝缘体与半导体衬底之间。因此，绝热体与半导体衬底之间的界面具有良好的形状，能够抑制电流流过界面的迁移率退化，得到更大的驱动电流，致使能够提供进一步提高了读出速度的半导体存储器件。此外，由于绝热体的膜厚度至少为1nm，故界面特性能够满意地提高，且由于膜厚度最大为10nm，故能够抑制发生归咎于粗糙度的退化。

在此半导体存储元件的一个实施例中，栅电极可以由不同于衬底的材料组分组成，且距离T2可以不同于T1。

当栅电极由不同于衬底的材料组分组成时，距离T2可以被做得非常不同于距离T1，亦即，形成在栅电极侧壁处和半导体衬底上的抗耗散绝缘膜的厚度，从而能够提供电荷注入效率更高的高写入/擦除速度的半导体存储器件。

在此半导体存储元件的一个实施例中，存储功能单元中的电荷保持部分也能够被抗耗散绝缘体分隔于栅电极和衬底二者，衬底和栅电极由硅组成，且其中，面对存储功能单元的衬底区的杂质浓度不同于面对存储功能单元的栅电极区的杂质浓度，距离T2从而不同于T1。

此处，术语“由硅组成”更详细地意味着“由其主要原材料是硅的物质组成”。具体地说，主要材料也可以是其中包含杂质的单晶硅、多晶硅、或非晶硅。

在上述情况下，半导体衬底和栅电极可以由目前常常被用作半导体器件材料的硅组成，致使能够构成与通常半导体制造工艺高度相似的半导体工艺，从而能够提供制造成本低的半导体存储器件。

而且，在此半导体存储元件的一个实施例中，栅电极可以具有每立方厘米1×10²⁰或以上的杂质浓度，且衬底的杂质浓度可以低于栅电极的杂质浓度。在上述情况下，相对于由硅组成的栅电极和半导体衬底之一，另一个具有较低的杂质浓度，且其上的抗耗散绝缘体变得更薄。而且，由于较高的杂质浓度至少为每立方厘米1×10²⁰，故杂质增强氧化的作用明显地出现，且相应区域上的膜增厚。因此，各个膜厚度的差别变得明显。因而有可能提供电荷注入效率非常良好且写入/擦除速度非常高的半导体存储器件。

但由于能够包含在硅中的杂质的浓度受到限制，故最高约为每立方厘米10²¹。此外，由于通常的半导体衬底的杂质浓度约为每立方厘米10¹⁵，故杂质浓度至少优选应该约为每立方厘米10¹⁵。

或者，在此半导体存储元件中，半导体存储元件的栅电极的杂质浓度也可以至少为每立方厘米1×10²⁰，且半导体衬底的杂质浓度可以低于栅电极的杂质浓度。

在上述情况下，由硅组成的栅电极的杂质浓度高于半导体衬底的杂质浓度，且栅电极侧壁处的绝缘膜变得更厚。而且，由于栅电极的杂质浓度至少为每立方厘米1×10²⁰，故杂质增强氧化的作用明显地出现，且栅电极上的膜增厚致使各个膜厚度的差别变得明显。因而有可能提供电荷注入效率非常良好且写入/擦除速度非常高的半导体存储器件。

但由于能够包含在硅中的杂质的浓度受到限制，故最高约为每立方厘米10²¹。此外，由于通常的半导体衬底的杂质浓度约为每立方厘米10¹⁵，故杂质浓度至少应该约为每立方厘米10¹⁵。

或者，在此半导体存储元件的一个实施例中，至少一部分栅绝缘膜和至少一部分存储功能单元可以各由氧化物膜组成，且栅绝缘膜的氧化物膜等效厚度可以小于从面对存储功能单元的栅电极侧壁延伸通过存储功能单元到位于存储功能单元下方的衬底表面的路径的氧化物膜等效厚度。此处，“氧化物膜等效厚度”是用绝缘膜的厚度乘以氧化物膜介电常数对绝缘膜介电常数的比率而得到的。当绝缘膜由几个介电层组成且一个层不由氧化物膜例如由氮化物膜组成时，氮化物膜的等效厚度被考虑来确定氧化物膜等效厚度。

上述的结构意味着，当电压被施加在栅电极与栅电极下方的衬底之间时，经由栅绝缘膜从栅电极延伸到衬底的路径中的电场强度小于从面对存储功能单元的栅电极的侧壁延伸通过存储功能单元到位于存储功能单元下方的衬底表面的路径中的电场强度。

在上述情况下，由于栅绝缘膜的氧化物膜等效厚度可以小于从面对存储功能单元的栅电极的侧壁延伸通过存储功能单元到半导体衬底的路径的氧化物膜等效厚度，故在例如栅绝缘膜被用作MOSFET的栅绝缘膜的情况下，阈值电压能够被设定得低，从而能够实现低读出电压的低电压驱动。因此能够提供低功耗的半导体存储器件。

而且，在此半导体存储元件的一个实施例中，分别位于栅电极相对侧上的电荷保持部分，可以被用来独立地储存电荷。

在上述情况下，电荷能够被彼此独立地保持在二个电荷保持部分中，致使每个存储单元能够储存4个数值的信息，从而能够提供容量扩大了的半导体存储器件。

在此半导体存储元件的一个实施例中，至少部分栅绝缘膜和至少部分存储功能单元可以各由氧化物膜组成，且栅绝缘膜的氧化物膜等效厚度可以大于从面对存储功能单元的栅电极侧壁延伸通过存储功能单元到位于存储功能单元下方的衬底表面的路径的氧化物膜等效厚度。

在上述情况下，举例来说，借助于将10V和0V的电位分别施加到栅电极以及源和漏扩散区上，信息能够被写入，借助于将-10V和0V的电位分别施加到栅电极以及源和漏扩散区上，信息能够被擦除，且由于源和漏扩散区之一的电位与另一个的相等，故漏电流不流动。而且，栅绝缘膜很厚，且通过栅绝缘膜的泄漏电流被抑制。因此，提供了功耗降低了的半导体存储器件。而且，不产生热载流子，且没有电荷被注入到栅绝缘膜中，致使归咎于栅绝缘膜中的电荷注入的阈值电压的分散被抑制，从而能够提供高可靠性的半导体存储器件。

而且，在此半导体存储元件中，至少部分源和漏区可以被安排在栅电极下方。

在上述情况的一个实施例中，由于至少部分源和漏区可以被安排在栅电极下方，故半导体存储元件具有与普通场效应晶体管相同的结构，致使其制造工艺能够是迄今已经有实际结果的普通的场效应晶体管工艺，从而能够提供制造成本低的半导体存储器件。

在此半导体存储元件的一个实施例中，电荷保持部分的最上部位置可以低于栅电极的最上部位置。

在上述情况下，电荷保持部分能够被仅仅安排在沟道附近。结果，由写入操作注入的电子被限制在沟道附近中，致使被擦除操作容易地清除。因而能够防止错误的擦除。而且，假设注入电子的数目不由于限制电荷保持部分而被改变，则电子密度提高，致使电子能够被有效地写入/擦除，从而能够形成写入/擦除速度高的半导体存储器件。

在此半导体存储元件的一个实施例中，电荷保持部分的最上部位置可以低于第一绝缘膜的最上部位置。

在上述情况下，由于电荷保持部分的最上部位置低于第一绝缘膜的最上部位置，故栅电极与电荷保持部分之间的最短距离变得更长。结果，在硅化、布线等步骤中，能够限制栅电极和由具有储存电荷功能的材料形成的区域发生短路，致使能够形成可用百分比高的半导体存储器件。

在此半导体存储元件的一个实施例中，电荷保持部分可以由具有电荷储存功能的多个晶粒组成。

在上述情况下，电荷保持部分能够被限制到更小的区域，致使能够更有效地防止错误擦除。而且，由于电荷保持部分被分成多个晶粒，故即使在出现泄漏的情况下，泄漏区也仅仅由附近的晶粒组成，从而增强了保持特性。而且，举例来说，由于由具有电荷保持功能的材料组成的区域能够被形成为纳米点的形状，故由于库仑阻塞效应而能够极大地提高存储效果，从而能够形成高长效可靠性的半导体存储元件。

在此半导体存储元件的一个实施例中，抗耗散绝缘体也可以由将电荷保持部分分隔于栅电极且将电荷保持部分分隔于半导体衬底的第一绝缘膜以及形成在与第一绝缘膜相反的侧上的电荷保持部分侧壁部分处的侧壁绝缘体组成，且电荷保持部分也可以被夹在第一绝缘膜与侧壁绝缘体之间。

在上述情况下，由写入操作注入的电子被限制在电荷保持部分中，致使被擦除操作容易地清除，从而能够防止错误的擦除。而且，电荷保持部分的体积减小而不改变注入电荷的数量，致使能够提高单位体积的电荷数量，能够有效地写入/擦除电子，从而能够提供写入/擦除速度高的半导体存储器件。

而且，在此半导体存储元件的一个实施例中，可以用第一绝缘膜和第二侧壁绝缘体来覆盖电荷保持部分。

在上述情况下，由于电荷保持部分被第二侧壁绝缘体覆盖，故能够防止电荷保持部分和接触在形成栅电极的接触的步骤中短路。因此，能够将接触部分尺寸的设计裕度做得更小，致使能够将半导体器件做得更精细。因此，能够提供成本更低的半导体存储器件。

或者，在此半导体存储元件的一个实施例中，存储功能单元中的抗耗散绝缘体也可以由氧化硅膜或氮氧化硅膜组成，且存储功能单元中的电荷保持部分由氮化硅膜组成。

在这方面，由于氮化硅膜中包括大量捕获电荷的能级，故能够获得大的滞后特性。而且，氮化硅膜具有长的电荷保持时间和较不容易发生归咎于泄漏路径的出现的电荷泄漏问题，致使得到了有利的保持特性。而且，此材料是LSI工艺中用得非常普遍的材料，致使能够将制造成本压低。

在此半导体存储元件的一个实施例中，电荷保持部分可以由具有电荷储存功能的多个晶粒以及位于多个晶粒与栅电极之间和多个晶粒与半导体衬底之间的半导体膜或导体膜组成。

在上述情况下，借助于插入半导体或导体，能够抑制晶粒位置和尺寸的分散施加到场效应晶体管阈值电压上的影响，致使能够提供更不容易发生读出错误的半导体存储器件。

或者，在此半导体存储元件的一个实施例中，存储功能单元中的至少部分电荷保持部分可以被排列在源或漏区上方。

在上述情况下，可以明显地增大半导体存储器件读出操作中的电流数值，还明显地提高了器件的读出速度，致使能够提供读出速度高的半导体存储器件。

而且，在此半导体存储元件的一个实施例中，存储功能单元中的电荷保持部分可以具有基本上平行于栅绝缘膜表面的表面。

在上述情况下，能够根据保持在电荷保持部分中的电荷的数量而有效地控制偏离区域中的反型层形成可能性，从而能够强化存储作用。此外，即使在偏离幅度分散的情况下，存储作用的改变也能够保持比较小，从而能够抑制存储作用的分散。

而且，在此半导体存储元件的一个实施例中，存储功能单元中的电荷保持部分可以包括基本上与栅电极侧表面平行延伸的部分。

在上述情况下，注入到电荷保持部分中的电荷在重新写入操作中增加，致使重新写入速度提高。

而且，在此半导体存储元件的一个实施例中，半导体存储器件也可以包含将存储功能单元中的电荷保持部分分隔于衬底的绝缘膜，且此绝缘膜比栅绝缘膜更薄，厚度为0.8nm或以上。

在上述情况下，可以使电荷方便注入到电荷保持部分，并允许降低写入和擦除操作的电压或提高它们的速度。此外，提高了电荷被保持在电荷保持部分中时在沟道区或阱区中感应的电荷的数量，致使能够强化存储作用。

而且，由于分隔电荷保持部分与半导体衬底的绝缘膜的厚度至少为0.8nm，故抑制了保持特性的急剧退化。

或者，根据本发明一个方面的半导体存储器件也可以包含将存储功能单元中的电荷保持部分分隔于衬底的绝缘膜，此绝缘膜比栅绝缘膜更厚，厚度为20nm或以下。

在上述情况下，由于分隔电荷保持部分与半导体衬底的绝缘膜的厚度大于栅绝缘膜的厚度且最大为20nm，故能够改善存储器的保持特性而不使其短沟道效应恶化。

而且，由于分隔电荷保持部分与半导体衬底的绝缘膜的厚度最大为20nm，故能够抑制重新写入速度的下降。

本发明的一个实施例还提供了一种半导体器件，它包括半导体存储单元和半导体元件，各个半导体存储单元和半导体元件包含：形成在半导体衬底上的栅绝缘膜；形成在栅绝缘膜上的栅电极；位于栅电极下方的沟道区；排列在沟道区相对侧上的成对的源和漏区，此源和漏区的导电类型与沟道区的相反；以及分别位于栅电极相对侧上的存储功能单元，各个存储功能单元包括电荷保持部分和抗耗散绝缘体，此电荷保持部分由用来储存电荷的材料组成，抗耗散绝缘体用来防止储存的电荷被耗散，其中，栅电极侧壁和与其彼此面对的电荷保持部分侧面之间的距离不同于第一电荷保持部分底部与衬底表面之间的距离，其中，存储单元中的源和漏区被排列在存储单元栅电极下方区域的外面，且半导体元件中的部分源和漏区被排列在半导体元件栅电极下方。

这样，其中源和漏扩散区相对于栅电极的端部不偏移的半导体元件，以及其中它们偏移的半导体存储元件，就共存于同一个衬底上，并在各个半导体元件和半导体存储元件中，具有电荷储存功能的存储功能单元都被排列在栅电极的侧壁处。但由于二种元件的制造工艺差别不大，故能够容易地实现例如由半导体存储元件组成的非易失存储器以及由半导体元件组成的逻辑电路的共存。而且，由于栅绝缘膜的厚度不受限制，故能够提供对其可容易地应用最先进的MOSFET制造工艺的半导体器件。

而且，在本发明的半导体器件的一个实施例中，非易失存储器部分可以包括半导体存储元件。

在上述情况下，非易失存储器部分由多个这种半导体存储元件构成，而逻辑电路由这种半导体元件构成。因此，有可能实现包括容易地共存安装在同一个衬底上的非易失存储器部分和逻辑电路部分的半导体器件。

而且，本发明一个实施例的半导体器件可以包括被低于馈送到非易失存储器部分的电源电压的电源电压驱动的逻辑电路部分。

在上述情况下，举例来说，高的电源电压能够被馈送到非易失存储器部分，致使能够明显地提高写入/擦除速度。而且，逻辑电路部分可以被馈以低的电源电压，致使能够抑制归咎于栅绝缘膜击穿等的晶体管特性退化，并能够获得降低了的功耗。因此有可能实现包括容易地共存安装在同一个衬底上的高可靠性逻辑电路部分和特别是高写入/擦除速度的非易失存储器部分的半导体器件。

而且，本发明一个实施例的半导体器件还包括其电路由这种半导体元件构成的静态随机存取存储器。

在上述情况下，逻辑电路部分和静态随机存取存储器由半导体元件构成，而非易失存储器部分由半导体存储元件构成。因此有可能实现包括容易地共存安装在同一个衬底上的逻辑电路部分、静态随机存取存储器、以及非易失存储器部分的半导体器件。而且，静态随机存取存储器被共存安装成高速运行存储器或暂存存储器，从而能够获得性能的更大提高。

根据本发明，本发明的IC卡包括上述的半导体存储器件或半导体器件。

于是，此IC卡可以包括半导体器件，其中，非易失存储器及其外围电路部分、逻辑电路部分、SRAM部分等，被容易地共存安装，并能够降低其成本，致使能够提供低成本的IC卡。

而且，本发明一个实施例的便携式电子装置包括上述的半导体存储器件或半导体器件。

于是，例如便携式电话能够包括半导体器件，其中，非易失存储器及其外围电路部分、逻辑电路部分、SRAM部分等，被容易地共存安装，并能够降低其成本，致使能够提供低成本的便携式电话。

在另一情况下，本发明提供了半导体存储器件的生产方法，它包含下列步骤：在半导体衬底上形成栅绝缘膜以及在栅绝缘膜上形成栅电极；在栅电极上和在半导体衬底上形成第一绝缘膜；局部清除第一绝缘膜，使第一绝缘膜至少留在栅电极的侧壁上；利用氧化或氮氧化工艺，在衬底上和在栅电极的侧壁上形成第二绝缘膜，使覆盖栅电极侧壁的部分第二绝缘膜比覆盖衬底的部分第二绝缘膜更厚；经由第二绝缘膜，在栅电极的侧壁上形成电荷储存区；以及借助于用栅电极、存在于栅电极侧壁上的第一和第二绝缘膜、以及电荷储存区作为注入掩模，将杂质注入到衬底中而形成源和漏区。

于是，与栅电极相接触的半导体存储元件的绝缘膜部分的厚度，能够被做得非常不同于其与半导体衬底相接触的部分的厚度，从而能够抑制擦除模式中的错误擦除，即实现了更高的写入/擦除速度。更具体地说，在与半导体衬底相接触部分处的绝缘膜被形成为相对于与栅电极相接触部分处的绝缘膜更薄的情况下，能够抑制擦除模式中的错误擦除，即从半导体衬底注入的电荷能够被限制渗透绝缘膜到栅电极，致使能够提供电荷注入效率良好且写入/擦除速度高的半导体存储器件。相反，在与半导体衬底相接触部分处的第一绝缘膜被形成为相对于与栅电极相接触部分处的第一绝缘膜更厚的情况下，从栅电极注入的电荷能够被限制渗透第一绝缘膜到半导体衬底，致使能够提供电荷注入效率良好且写入/擦除速度高的半导体存储器件。

而且，半导体存储元件的源和漏扩散区能够被形成为相对于栅电极偏移并被电荷储存区重叠，致使存储效应有利，且与源和漏扩散区不被电荷储存区重叠的情况相比，半导体存储器件读出操作中的电流数值被明显地提高得更多。结果，也明显地提高了读出速度，致使提供了读出速度高的半导体存储器件。

本发明还在另一方面中提供了一种半导体存储器件的生产方法，它包含下列步骤：在半导体衬底上形成栅绝缘膜以及在栅绝缘膜上形成栅电极，此栅电极由不同于衬底的材料组分组成；用热处理方法，在衬底上和在栅电极侧壁上形成绝缘膜，使覆盖衬底的部分绝缘膜和覆盖栅电极侧壁的部分绝缘膜的厚度不同；经由绝缘膜，在栅电极的侧壁上形成电荷储存区；以及借助于用栅电极、存在于栅电极侧壁上的绝缘膜、以及电荷储存区作为注入掩模，将杂质注入到衬底中而形成源和漏区。

于是，由于用不同组分的材料来形成半导体存储元件的半导体衬底和栅电极，与栅电极相接触的部分绝缘膜的厚度能够被做得非常不同于与半导体衬底相接触的部分绝缘膜的厚度，从而能够抑制擦除模式中的错擦除，即实现了写入/擦除速度的提高。

而且，仅仅利用普通的绝缘膜制作步骤而无须利用腐蚀步骤等，就能够执行形成第一半导体元件的绝缘膜的步骤，使与栅电极相接触的部分和与半导体衬底相接触的部分可以具有不同的膜厚度，致使能够提供不需要任何复杂步骤且其制造成本低的半导体存储器件。

而且，半导体存储元件的源和漏扩散区能够被形成为相对于栅电极偏移并被电荷储存区重叠，致使存储效应有利，且与源和漏扩散区不被电荷储存区重叠的情况相比，半导体存储器件读出操作中的电流数值被明显地提高得更多。结果，也明显地提高了读出速度，致使提供了读出速度高的半导体存储器件。

在另一方面中，本发明还提供了一种半导体存储器件的生产方法，它包含下列步骤：在由硅组成的半导体衬底上形成栅绝缘膜；形成由硅组成的栅电极，此栅电极比衬底的位于其表面附近的区域有更高的杂质浓度，杂质浓度为每立方厘米5×10¹⁹或以上；用热处理方法，在衬底上和在栅电极侧壁上形成绝缘膜，使覆盖衬底的部分绝缘膜的厚度不同于覆盖栅电极侧壁的部分绝缘膜的厚度；经由绝缘膜，在栅电极的侧壁上形成电荷储存区；以及借助于用栅电极、存在于栅电极侧壁上的绝缘膜、以及电荷储存区作为注入掩模，将杂质注入到衬底中而形成源和漏区。

于是，由于半导体存储元件的栅电极的杂质浓度至少为每立方厘米5×10¹⁹，故明显地出现杂质增强的氧化作用。此外，半导体衬底形成有其杂质浓度低于栅电极杂质浓度的区域，且基于热处理的绝缘膜被形成在半导体衬底和栅电极上，与栅电极相接触的部分第一绝缘膜的厚度从而能够被做得非常不同于与半导体衬底相接触的部分绝缘膜的厚度，致使能够提供不需要任何诸如腐蚀之类的复杂步骤且其制造成本低的半导体存储器件。

而且，在与半导体存储元件的半导体衬底相接触部分处的第一绝缘膜被形成为相对于与栅电极相接触部分处的第一绝缘膜更薄的情况下，从半导体衬底注入的电荷能够被限制渗透第一绝缘膜到栅电极，致使能够提供电荷注入效率良好且写入/擦除速度高的半导体存储器件。

在另一方面中，本发明还提供了一种半导体存储器件的生产方法，它包含下列步骤：在由硅组成的半导体衬底上形成栅绝缘膜，此衬底具有靠近衬底表面的杂质浓度为每立方厘米5×10¹⁹或以上的杂质区；形成由硅组成的栅电极，此栅电极的杂质浓度比衬底表面附近的杂质区的更低，杂质浓度为每立方厘米1×10²⁰或以下；用热处理方法，在衬底上和在栅电极侧壁上形成绝缘膜，使覆盖衬底的部分绝缘膜的厚度不同于覆盖栅电极侧壁的部分的厚度；经由绝缘膜，在栅电极的侧壁上形成电荷储存区；以及借助于用栅电极、存在于栅电极侧壁上的绝缘膜、以及电荷储存区作为注入掩模，将杂质注入到衬底中而形成源和漏区。

于是，由于半导体存储元件的栅电极的杂质浓度最多为每立方厘米1×10²⁰，低于半导体衬底的杂质浓度，故能够为栅电极设定这样一种条件，在此条件下不出现杂质增强氧化的效应，而当半导体衬底的杂质浓度高于栅电极的杂质浓度且至少为每立方厘米5×10¹⁹时，在半导体衬底中开始明显地出现杂质增强氧化的效应。因此，当基于热处理的绝缘膜被形成在半导体衬底和栅电极上时，与栅电极相接触的部分第一绝缘膜的厚度能够被做得非常不同于与半导体衬底相接触的部分第一绝缘膜的厚度，致使能够提供不需要任何复杂步骤且其制造成本低的半导体存储器件。与栅电极相接触的部分第一绝缘膜的厚度非常不同于与半导体衬底相接触的部分第一绝缘膜的厚度，致使能够提供写入/擦除速度明显高的半导体存储器件。

而且，在与半导体衬底相接触部分处的半导体存储元件的第一绝缘膜的厚度，比与栅电极相接触的部分处的更厚，因此，从栅电极注入的电荷能够被限制渗透第一绝缘膜到半导体衬底，致使能够提供电荷注入效率良好且写入/擦除速度高的半导体存储器件。

而且，在与半导体存储元件的半导体衬底相接触部分处的第一绝缘膜被形成为小于与元件的栅电极相接触部分处的第一绝缘膜的厚度的情况下，从半导体衬底注入的电荷能够被限制渗透第一绝缘膜到栅电极，致使能够提供电荷注入效率良好且写入/擦除速度高的半导体存储器件。

下面参照附图，利用其实施方案来详细描述本发明，顺便说一下，本发明不受这些实施方案的限制。

(第一实施方案)

如图1(a)所示，本实施例的半导体存储器件的特征在于主要包含通过栅绝缘膜2形成在半导体衬底1上的栅电极3、排列在栅电极3下方的沟道区19、分别排列在沟道区19二侧上且其导电类型与沟道区19相反的成对的源和漏扩散区13、以及分别形成在栅电极3二侧上且各具有电荷储存功能的存储功能单元30，其中，各个存储功能单元30包括能够保持电荷的电荷保持部分31和能够抑制电荷分散的抗耗散绝缘体32，电荷保持部分31被抗耗散绝缘体32分隔于栅电极3和半导体衬底1，半导体衬底1和栅电极3由不同组分的材料组成，且电荷保持部分31与栅电极3之间的距离T2不同于电荷保持部分31与半导体衬底1之间的距离T1。此处，在栅电极3与电荷保持部分31之间的距离T2不恒定的情况下，最靠近部分的电荷保持部分31的距离被设定为距离T2。

而且，本发明的一种情况相当于栅电极3和半导体衬底1由硅组成的情况，且其中二者的杂质浓度彼此不同。在此情况下，利用成膜速率受到待要形成在硅上的氧化物膜的杂质浓度的影响的事实(称之为“杂质增强的氧化”)，各个膜能够被容易地形成为提供不同的厚度T1和T2，而无须诸如腐蚀之类的任何特殊的步骤。

此处，存储功能单元的标志及其构造将定义如下。

如图1(a)所示，“存储功能单元30”指的是具有电荷储存功能且分别被形成在栅电极3侧壁上的区域。而且，各个存储功能单元30由是为能够保持电荷的部分的电荷保持部分31和是为用来抑制电荷分散的部分的抗耗散绝缘体32组成。

顺便说一下，图1(a)中的参考号8表示栅叠层，它包括栅绝缘膜2和栅电极3。参考号20表示偏移区。符号TG表示栅绝缘膜2的厚度。

此外，如图1(b)所示，各个存储功能单元30的一种情况相当于抗耗散绝缘体32被分成第一绝缘体32a和第二绝缘体32b的情况。此处，为了方便起见，存储功能单元30除了第一绝缘体32a之外的区域，亦即由电荷保持部分31和第二绝缘体32b组成的区域，将被称为“电荷储存区33”。但如下所述，此电荷储存区33有时仅仅由电荷保持部分31组成。

如图1(c)所示，各个存储功能单元30包括第一绝缘体32a和电荷保持部分31，而不包括第二绝缘体32b。在这种情况下，电荷储存区33仅仅由电荷保持部分31组成。

如图所示，电荷储存区不如现有技术所示那样被形成在场效应晶体管的栅绝缘膜部分中，而是被形成在栅电极的侧面，致使基本消除了现有技术中涉及到的过度擦除问题。

而且，利用非常简单的步骤而不需要例如腐蚀步骤来特殊地赋予膜不同的厚度，就能够形成不同的膜厚度。

此外，由于基于存储功能单元的可变电阻效应，半导体存储器件能够用作具有选择晶体管和存储晶体管的二种功能的存储单元。

此外，半导体衬底和栅电极优选应该由硅组成的材料组成。在此情况下，由于半导体衬底和栅电极由目前经常用作半导体器件材料的硅组成，故能够构成与现有技术半导体制造工艺高度相似的半导体工艺，因此，能够提供制造成本低的半导体存储器件。

此外，在本发明的半导体存储器件的实施方案中，当一个元件中储存2位或更多位信息时，也能够用作用来储存4位或更多数值的信息。

此外，图1所示的半导体存储器件的形状中，距离T2随离半导体衬底的距离而加宽。这样，电荷保持部分的上部被形成为比其下部离栅电极更远，致使能够抑制不必要的电荷注入到电荷保持部分的上部。举例来说，有可能急剧地抑制擦除模式中可能出现的电子从栅电极的注入。而且，由于下部不如上部那样远，故待要保持的电荷被形成而无需不必要地变得离沟道区远，因此，能够满意地维持电荷保持数量提供驱动电流数量的效应。因此，能够抑制不必要的电荷的注入和分散，而无须减小写入/擦除模式中的读出电流之间的差别。同时，在图1中，为了详细地解释距离T2，清晰地示出了不同距离的状态，但也在其它实施方案中，不言自明，即使当不特别说明时，也能够采用相同的情况，从而同样能够得到伴随的优点。

此外，本实施例的半导体存储器件完全可以如下所述来构成。

半导体存储元件用作用来以二个或更多个数值的信息被储存在一个存储功能单元中的方式在其中储存4个或更多个数值的信息的半导体存储元件。而且，由于基于存储功能单元的可变电阻效应，故半导体存储元件能够用作具有选择晶体管和存储晶体管二种功能的存储单元。但半导体存储元件不总是需要储存4个或更多个数值的功能，而是完全可以用作储存例如二个数值的信息。

本发明的半导体存储器件优选应该被形成在半导体衬底上，或形成在形成于半导体衬底中的与沟道区导电类型相同的阱区上。

半导体衬底不受特别的限制，只要用于半导体器件即可。作为例子，半导体衬底可以由诸如硅或锗之类的元素半导体组成，或由诸如硅锗、GaAs、InGaAs、ZnSe、或GaN之类的化合物半导体组成。也可以使用其正面表面处具有半导体层的半导体衬底，例如诸如SOI(绝缘体上硅)衬底或多层SOI衬底之类的各种衬底之一，或涂敷有半导体层的玻璃或塑料衬底。其中，硅衬底或其正面表面处形成有硅层的SOI衬底是最有利的。此半导体衬底或半导体层可以是单晶(例如基于外延生长的)、多晶、以及非晶物质中的任何一种，虽然其中流动的电流量稍许不同。当采用SOI衬底时，源和漏扩散区以及半导体衬底的电容能够被限制到最小，致使能够提供可高速工作的半导体器件。

元件隔离区优选应该被形成在半导体衬底或半导体层上。而且，借助于将半导体衬底或层组合于诸如晶体管、电容器、以及电阻器之类的元件、由各个元件组成的电路、其它半导体器件、以及层间绝缘膜，半导体器件完全可以由单层或多层结构组成。顺便说一下，元件隔离区能够由诸如LOCOS膜、沟槽氧化物膜、以及STI膜之类的各种元件隔离膜中的任何一种来组成。半导体衬底的导电类型可以是P型或N型，且第一导电类型(P型或N型)的至少一个阱区优选应该被形成在半导体衬底中。半导体衬底和阱区的杂质浓度可以在有关领域熟知的范围内。顺便说一下，在采用SOI衬底作为半导体衬底的情况下，阱区可以被形成在表面半导体层中，且本体区完全可以被保持在沟道区下方。以这种方式，形成在半导体衬底和表面半导体层中的阱区和本体区具有与源和漏扩散区的杂质的导电类型相反的导电类型，并被调节到适当的杂质浓度。更具体地说，借助于形成阱区和本体区，能够减小从源和漏扩散区中的一个泄漏到另一个的电流。于是，也有可能缓解在采用SOI衬底的情况下有问题的衬底浮置效应。

但对于栅电极的绝缘膜和半导体衬底上的绝缘膜可以被形成为具有不同的厚度，在形成绝缘膜的情况下，建议将绝缘膜形成区中的阱区的杂质浓度设定为不同于栅电极的杂质浓度。当杂质浓度被设定为较低时，最多为每立方厘米1×10²⁰，而当被设定为较高时，至少为每立方厘米5×10¹⁹。在此情况下，对于栅电极的绝缘膜和半导体衬底上的绝缘膜能够被有效地形成为具有不同的厚度。

在这方面，在形成衬底正面表面附近形成的以及例如借助于沟道注入等来调节阈值电压的杂质区的情况下，此杂质区的杂质浓度可以满足上述条件。

栅绝缘膜或绝缘膜不受特别的限制，只要通常用于半导体器件即可。例如，有可能采用单层膜或由诸如氧化硅膜和氮化硅膜之类的绝缘膜以及诸如氧化铝膜、氧化钛膜、氧化钽膜、以及氧化铪膜之类的高介电膜中的任何一种组成的叠层膜。其中氧化硅膜是最有利的。栅绝缘膜应该适当地形成为厚度例如约为1-20nm，最好约为1-6nm。此栅绝缘膜可以直接仅仅形成在栅电极下方，或完全可以被形成为大于(宽于)栅电极。依赖于结构和工艺，较宽的栅绝缘膜也能够用作电荷储存区下方的绝缘膜，致使能够简化半导体存储器件的制造工艺。

栅电极或电极以通常用于半导体器件的形状，或以在下端部具有凹陷的形状，被形成在栅绝缘膜上。顺便说一下，“单个栅电极”指的是以整体形状而不被单层或多层导电膜分隔开的形状形成的栅电极。此外，栅电极完全可以在侧壁上具有侧壁绝缘膜。而且，栅电极被形成在栅绝缘膜上。此外，用是为通常用于半导体器件的导电膜的材料，例如单层膜或由多晶硅、诸如铜或铝的金属、诸如钨、钛、或钽之类的难熔金属、以及具有难熔金属的硅化物中的任何一种组成的叠层膜，来形成栅电极。确切地说，栅电极的材料可以被选择成不同于半导体衬底的材料。通常，硅衬底被用作半导体衬底。因此，在此情况下，栅电极材料优选应该是单层膜或由诸如铜或铝的金属、诸如钨、钛、或钽之类的难熔金属、以及具有难熔金属的硅化物中的任何一种组成的叠层膜。在此情况下，对于栅电极的绝缘膜和半导体衬底上的绝缘膜能够被形成为具有非常不同的厚度。

栅电极应该被适当地形成为具有例如约为50-400nm的厚度。顺便说一下，沟道区被形成在栅电极下方。沟道区优选应该被形成在不仅包括栅电极而且还包括沿栅长度方向的栅端部的外侧的区域下方。在未被栅电极覆盖的沟道区的这些部分以这种方式存在的情况下，优选稍后要解释的应该用栅绝缘膜或用电荷储存区来覆盖它们。

而且，重要的是，在形成第一绝缘体32a的过程中的形成速率方面，栅电极不同于半导体衬底。更具体地说，栅电极的材料以及半导体衬底的材料被确定成当用来形成绝缘膜的工艺已经进行所希望的时间长度时，形成在半导体衬底上的绝缘膜的厚度T1可以不同于此绝缘膜形成在栅电极侧壁部分上的厚度T2。于是，各个膜厚度能够用简单的步骤以自对准的方式被做得不同，致使能够提供不需要复杂步骤且器制造成本低的半导体存储器件。

而且，绝缘体32a可以是与半导体衬底相接触的部分的厚度T1相对于与栅电极3相接触的部分的厚度T2更小。于是，从半导体衬底注入的电荷能够被限制渗透绝缘体到栅电极，致使能够提供电荷注入效率良好且写入/擦除速度高的半导体存储器件。

此外，在本发明的第一实施方案中，绝缘体32a和32b完全可以是与半导体衬底相接触的部分的厚度T1相对于与栅电极3相接触的部分的厚度T2更大。于是，从栅电极注入的电荷能够被限制渗透绝缘体到半导体衬底，致使能够提供电荷注入效率良好且写入/擦除速度高的半导体存储器件。

各个存储功能单元被构造成包括至少具有保持电荷或储存和保持电荷的功能的膜或区域，或具有捕获电荷或保持电荷极化状态的功能的膜或区域。作为完成这种功能的材料，有氮化硅；硅；包含诸如磷或硼之类的杂质的硅酸盐玻璃；碳化硅；氧化铝；诸如氧化铪、氧化锆、或氧化钽之类的高介电物质；氧化锌；铁电体；金属等。可以由例如单层或由包括氮化硅膜的绝缘膜；其中包括导电膜或半导体层的绝缘膜；包括至少一个导体或半导体点的绝缘膜；以及包括其中内部电荷被电场极化且其中极化状态被保持的铁电体膜的绝缘膜中的任何一种组成的叠层结构，来组成存储功能单元。其中，氮化硅膜由于存在大量捕获电荷的能级而能够获得大的滞后特性。而且，它表现出长的电荷保持时间，且不存在归咎于泄漏路径出现的电荷泄漏问题。致使具有良好的保持特性。而且，由于它是通常用于LSI工艺的材料，因而是最有利的。

当其中包括诸如氮化硅膜之类的绝缘膜的具有电荷保持功能的绝缘膜被用于存储功能单元时，能够提高有关储存保持的可靠性。其原因是，氮化硅膜是一种绝缘体，故即使当其部分处已经发生了电荷泄漏，整个氮化硅膜的电荷也不立即丧失。而且，在将多个半导体存储元件排成阵列的情况下，即使当各个半导体存储元件之间的距离缩短到使相邻的存储功能单元相接触时，储存在各个存储功能单元中的信息项目也像由导体组成的存储功能单元的情况那样不丧失。而且，接触栓塞可以被排列得更靠近存储功能单元，且有时能够被排列成重叠存储功能单元，致使方便了半导体存储器件的微细制造。

而且，为了提高储存保持的可靠性，不总是需要具有电荷保持功能的绝缘“膜”，而是具有电荷保持功能的绝缘体优选应该分散存在于绝缘膜中。具体地说，绝缘体优选应该以点的形式被分散在例如氧化硅的难以保持电荷的材料中。

此外，导体或半导体完全可以被用作电荷储存区的材料。于是，注入到导体或半导体中的电荷的数量能够被自由地控制，从而得到半导体存储器件能够像多值器件那样容易构成的优点。

而且，当其中包括至少一个导体或半导体点的绝缘膜被用作电荷储存区的材料时，借助于直接隧穿，电荷能够被容易地写入/擦除，从而得到降低功耗的优点。

此外，其极化方向由电场改变的诸如PZT或PLZT之类的铁电体膜，完全可以被用作电荷储存区的材料。在此情况下，实际上在铁电体膜的正面表面中由极化产生电荷，且此电荷状态被保持。因此，铁电体膜能够获得相似于具有记忆功能和从外部馈以电荷的膜的滞后特性以便捕获电荷。而且，铁电体膜保持电荷而不需要从其外部注入电荷，并能够仅仅由膜中电荷的极化来保持滞后特性，从而得到能够高速写入/擦除信息的优点。

此外，各个存储功能单元优选应该还包括使电荷难以逃逸的区域，即具有使电荷难以逃选的功能的膜。氧化硅膜等被指出为完成使电荷难以逃逸的功能的膜。

包括在存储功能单元中的电荷保持部分，被直接或通过绝缘膜形成在栅电极的二侧上，并通过栅绝缘膜或绝缘膜被直接安排在半导体衬底(阱区、本体区、或源和漏区即扩散区)上。栅电极二侧上的电荷保持部分优选应该直接或通过绝缘膜被形成为整个地或部分地覆盖栅电极的侧壁。作为应用的一个例子，在栅电极在其下端部处具有凹陷的情况下，电荷保持部分完全可以被形成为直接或通过绝缘膜完全或部分地填充此凹陷。栅电极仅仅被形成在存储功能单元的侧壁上，或不覆盖存储功能单元的上部，是有利的。由于这种安排，接触栓塞能够被定位成更靠近栅电极，致使方便了半导体存储器件的微细制造。而且，具有这种简单安排的半导体存储器件是容易制造的，从而能够提高可用百分比。

在使用导电膜作为各个电荷保持部分的情况下，电荷保持部分优选应该通过绝缘膜被排列，以便不直接与半导体衬底(阱区、本体区、或源和漏区即扩散区)或与栅电极相接触。例如，由导电膜和绝缘膜组成的叠层结构、其中导电膜以点之类的形式分散在绝缘膜中的结构、或其中导电膜被排列在形成于栅侧壁上的部分侧壁绝缘膜的结构，被指出作为电荷保持部分。

源和漏扩散区分别被排列在电荷储存区相对于栅电极的相对侧上，作为导电类型与半导体衬底或阱区相反的扩散区。各个源和漏扩散区与半导体衬底或阱区之间的结，优选应该具有突变的杂质梯度。其理由是，在低电压下有效地产生了热电子或热空穴，故用较低电压实现了高速运行。各个源和漏扩散区的结深度不受特别的限制，而是能够根据想要得到的半导体存储器件的性能等加以适当的调节。顺便说一下，在采用SOI衬底作为半导体衬底的情况下，各个源和漏扩散区完全可以具有小于SOI衬底表面半导体层厚度的结深度，但优选应该具有基本上等于表面半导体层厚度的结深度。

源和漏区完全可以被排列成重叠栅电极的端部，以便与栅电极端部对齐，或相对于栅电极端部偏移。特别是在偏移安排的情况下，当电压被施加到栅电极时，依赖于储存在存储功能单元中的电荷的数量，电荷保持部分下方的偏移区的反型可能性大幅度改变。因此，有利的是存储效应提高，且短沟道效应降低。但当源和漏区过度偏移时，源和漏之间的驱动电流变得明显地小。因此，偏移的幅度，亦即沿栅长度方向看的从栅电极末端到较近的一个源和漏区的距离优选应该短于电荷保持部分沿栅长度方向的厚度。特别重要的是，存储功能单元中的至少部分电荷保持部分重叠是为扩散区的源和漏区。这是因为构成本发明这一实施例的半导体存储器件的半导体存储元件的实质在于储存是被基于仅仅存在于存储功能单元侧壁部分处的栅电极与源和漏区之间的电压差的横跨存储功能单元的电场重新写入。

各个源和漏区完全可以部分地延伸到高于沟道区正面表面亦即栅绝缘膜的下表面的位置。在此情况下，与源和漏区成一整体的导电膜应该适当地被层叠和形成在形成于半导体衬底中的源和漏区上。作为导电膜材料，例如有诸如多晶硅或非晶硅之类的半导体、硅化物、或前述金属或难熔金属。其中，多晶硅最有利。其理由是，由于与半导体衬底相比，多晶硅的杂质扩散速率高得多，半导体衬底中源和漏区的结深度容易变浅，故容易抑制短沟道效应。顺便说一下，在此情况下，部分源和漏区优选应该被定位成将至少部分存储功能单元与栅电极一起夹在中间。

利用普通的半导体工艺，例如相似于在栅电极侧壁上形成单层或叠层结构的侧壁间隔的方法，能够制作本发明的半导体存储器件。具体地说是这样一种方法，其中，在已经形成了栅电极或电极之后，包括电荷保持部分的单层膜或诸如电荷保持部分/绝缘膜、绝缘膜/电荷保持部分、或绝缘膜/电荷保持部分/绝缘膜之类的包括电荷保持部分的叠层膜被形成，且此膜在适当的条件下被回腐蚀，以便以侧壁间隔的形状留下。还指出了一种方法，其中，绝缘膜或电荷保持部分被形成，并在适当的条件下被回腐蚀，以便以侧壁间隔的形状留下，且进一步形成绝缘膜或电荷保持部分，并被相似地回腐蚀，以便以侧壁间隔的形状留下。同样可用的一种方法是，颗粒状电荷保持材料被分散在其中的绝缘膜材料被涂敷或淀积在包括栅电极的半导体衬底上，并在适当的条件下被回腐蚀，以便以侧壁间隔的形状留下。同样可能的一种方法是，在已经形成了栅电极之后，单层膜或上述的叠层膜被形成，并用掩模进行图形化。另一具体方法是，在形成栅电极或电极之前，包括电荷保持部分的膜，或诸如电荷保持部分/绝缘膜、绝缘膜/电荷保持部分、或绝缘膜/电荷保持部分/绝缘膜之类的包括电荷保持部分的膜被形成，在膜的要成为沟道区的区域中形成窗口，在得到的结构的整个面积上形成栅电极材料膜，以及以包括窗口并大于窗口的形状对栅电极材料膜进行图形化。

举例来说，在借助于排列本发明的半导体存储元件而构成存储单元阵列的情况下，半导体存储器件的最佳模式满足下列要求：(1)多个半导体存储元件的栅电极成一整体，并具有字线的功能。(2)存储功能单元被形成在字线的二侧上。(3)保持存储功能单元中的电荷的是绝缘体，特别是氮化硅膜。(4)存储功能单元由ONO(氧化物/氮化物/氧化物)膜组成，且氮化硅膜的表面基本上平行于栅绝缘膜的表面。(5)存储功能单元中的氮化硅膜被氧化硅膜分隔于字线和沟道区。(6)存储功能单元中的氮化硅膜重叠扩散层。(7)分隔沟道区或半导体层与表面基本上平行于栅绝缘膜的表面的氮化硅膜的绝缘膜的厚度，不同于栅绝缘膜的厚度。(8)一个半导体存储元件的写入和擦除操作由单个字线执行。(9)在写入和擦除操作中具有协助功能的电极(字线)不存在于存储功能单元上。(10)导电类型与扩散区导电类型相反的高杂质浓度区域，存在于直接位于存储功能单元下方且与扩散区相接触的部分处。

虽然所有要求的满足提供了最佳的模式，但实际上当然不总是必须满足所有的要求。

在满足二个或更多个要求的情况下，存在着一些特别有利的组合。这些组合的一个例子对应于情况(3)保持存储功能单元中的电荷的是绝缘体，特别是氮化硅膜，(9)在写入和擦除操作中具有协助功能的电极(字线)不存在于存储功能单元上，以及(6)存储功能单元中的绝缘膜(氮化硅膜)重叠扩散层。在保持存储功能单元中的电荷的是绝缘体，以及在写入和擦除操作中具有协助功能的电极不存在于存储功能单元上的情况下，已经发现写入操作仅仅在存储功能单元中的绝缘膜(氮化硅膜)重叠扩散层的情况下才被有利地执行。亦即，在满足要求(3)和(9)的情况下，满足要求(6)是特别有利的。另一方面，在保持存储功能单元中的电荷的是导体，或在写入和擦除操作中具有协助功能的电极存在于存储功能单元上的情况下，即使在存储功能单元中的绝缘膜不重叠扩散层的情况下，也可以执行写入操作。但在保持存储功能单元中的电荷的是绝缘体而不是导体，或在写入和擦除操作中具有协助功能的电极不存在于存储功能单元上的情况下，如下所述能够得到非常大的优点。接触栓塞能够被定位成更靠近存储功能单元，或甚至当多个存储功能单元由于各个半导体存储元件之间缩短了的距离而干扰时，也能够保持储存的信息，致使方便了半导体存储器件的微细制造。而且，由于元件结构简单，故步骤数目减少，且可用百分比提高，致使半导体存储器件能够与构成逻辑电路或模拟电路的晶体管容易地共存。而且，已经证实写入和擦除操作在低达5V或以下的电压下被执行。根据以上所述，满足要求(3)、(9)、(6)是特别有利的。

本发明的半导体存储器件或与逻辑元件组合的半导体存储器件，可应用于电池驱动的便携式电子装置，特别是便携式信息终端。便携式信息终端、便携式电话、游戏机等被指出作为便携式电子装置。

下面详细地描述本发明的几个实施例。不言自明，本发明不局限于下述各个实施方案。

在下面的各个实施方案中，解释了N沟道型元件被用作存储器的情况，但P沟道型元件也完全可以被用作存储器。在此情况下，可以将所有的杂质导电类型反转。

此外，在本发明的附图说明中，相同的符号用于采用相同的材料和物质的部分，且这些部分不总是表示相似的形状。

此外，本发明的附图是示意性的，且要指出的是，各个厚度和平面尺度之间的关系、各个层或各个部分的厚度和尺寸的比率等，与实际情况是不同的。因此，要考虑下面的描述来判断可行的厚度或尺寸的范围。附图中包含尺度关系或比率不同的零件，也是当然的。

(第二实施方案)

参照图2(a)-图2(d)来描述本发明的第二实施方案。如图2(d)所示，构成本实施方案中的半导体存储器件的存储元件如下：栅电极3通过栅绝缘膜2被形成在半导体衬底1上，各具有至少二种膜厚度的第一绝缘体32a被形成在半导体衬底和由栅绝缘膜2和栅电极3组成的栅叠层8的侧表面上，且侧壁形状的电荷储存区33通过各具有至少二种膜厚度的第一绝缘体32a被分别形成在栅电极3的二侧上。此外，成对的源和漏扩散区13被形成在电荷储存区33下方。

借助于非常简单的步骤而无须例如额外的腐蚀步骤来形成二种或更多种膜厚度，就能够赋予各具有至少二种膜厚度的第一绝缘体32a二种或更多种膜厚度。

而且，源和漏扩散区13相对于栅电极3的端部被偏移。亦即，在半导体衬底1的正面表面中，源和漏扩散区13不位于栅电极3下方，而是各以相应的偏移区20的宽度分隔于栅电极3。换言之，源和漏扩散区13之间的沟道区19被排列在半导体衬底1正面表面中的电荷储存区33下方偏移区20宽度处。于是，电荷储存区33中的电子注入和空穴注入被有效地执行，致使能够制作写入和擦除速度高的存储元件。

此外，由于在存储元件中源和漏扩散区13偏离于栅电极3，故能够根据储存在电荷储存区33中的电荷的数量而在电压施加到栅电极3时大幅度改变电荷储存区33下方的偏移区20各部分的反型可能性，致使能够提高存储效应。而且，与普通结构的MOSFET相比，此存储元件能够极大地防止短沟道效应，从而能够进一步缩短栅长度。而且，由于此存储元件因其结构而适合于抑制短沟道效应，故能够采用比逻辑晶体管栅绝缘膜更厚的栅绝缘膜，从而能够提高其可靠性。

此外，存储晶体管的电荷储存区33独立于栅绝缘膜2被形成。因此，电荷储存区33所承担的存储功能以及栅绝缘膜2所承担的晶体管运行功能被彼此分隔开。而且，可以借助于选择适合于存储功能的材料来形成电荷储存区33。

可以通过相似于普通逻辑晶体管的步骤来形成存储元件。

现在依次参照图2(a)-图2(d)来描述制造工艺。

如图2(a)所示，栅绝缘膜2和栅电极3，亦即具有MOS(金属-氧化物-半导体)结构且已经经历MOS制作工艺的栅叠层8，被形成在P导电类型的半导体衬底1上。

典型的MOS制作工艺如下所述。

首先，用熟知的方法在由硅组成且具有P型半导体区的半导体衬底1中形成元件隔离区。此元件隔离区能够防止泄漏电流通过衬底在相邻元件之间流动。但在源和漏扩散区被相邻元件共用的器件中，不必形成这种元件隔离区。“形成元件隔离区的熟知方法”可以是采用LOCOS氧化物膜的熟知方法、采用沟槽隔离区的熟知方法、或任何其它的熟知方法，只要能够达到隔离各个元件的目的即可。此元件隔离区未被特意示出。

随后，虽然未特别示出，但在半导体衬底1裸露部分的正面表面附近形成杂质扩散区。此杂质扩散区用来调节阈值电压并提高沟道区的杂质浓度。此外，作为一个特别重要的理由，为了使对于栅电极的绝缘膜和半导体衬底1上的绝缘膜可以被形成为具有不同的厚度，在形成绝缘膜的情况下，绝缘膜形成区中半导体衬底表面的杂质浓度被设定为不同于栅电极3的杂质浓度。当杂质浓度被设定为较低时，最好最多可以为每立方厘米1×10²⁰，而当设定为较高时，最好至少可以为每立方厘米5×10¹⁹。在此情况下，对于栅电极3的绝缘膜和半导体衬底1上的绝缘膜能够被有效地形成为具有不同的厚度。

随后，绝缘膜被形成在半导体区的整个裸露表面上。由于绝缘膜可能能够抑制泄漏，故也可以采用氧化物膜、氮化物膜、由氧化物膜和氮化物膜组成的复合膜、诸如氧化铪膜或氧化锆膜之类的高介电绝缘膜、以及由高介电绝缘膜和氧化物膜组成的复合膜中的任何一种。而且，由于绝缘膜成为MOSFET的栅绝缘膜，故优选应该利用包括N₂O氧化、NO氧化、氧化之后的氮化等的步骤来形成提供良好性能的膜作为栅绝缘膜。“提供良好性能的膜作为栅绝缘膜”指的是这样一种绝缘膜，它能够抑制所有不利于促进MOSFET的微制造和性能提高的因素以及能够抑制例如MOSFET短沟道效应、是为不必要地流过栅绝缘膜的电流的泄漏电流、以及栅电极杂质扩散进入到MOSFET沟道区中，同时抑制栅电极的杂质耗尽。作为此膜及其厚度的典型例子，厚度为1-6nm的诸如热氧化物膜、N₂O氧化物膜、或NO氧化物膜之类的氧化物膜是合适的。

随后，掺杂的多晶硅被形成在栅绝缘膜上。加入杂质是为了提高电导率，以便多晶硅能够用作栅电极，且重要的是为了获得所谓的“杂质增强氧化”效应，即提高基于掺杂的硅氧化速率。更具体地说，利用半导体衬底1和栅电极3的杂质增强氧化效应之间的差别，待要形成在半导体衬底1和栅电极3上的第一绝缘体32a(见图2(b))被赋予不同的厚度。因此，还必须赋予多晶硅不同于半导体衬底1的杂质浓度。此处，栅电极3的杂质浓度可以高于半导体衬底1的杂质浓度。半导体衬底1的杂质浓度最好可以最多为为每立方厘米1×10²⁰，而栅电极3的杂质浓度最好至少可以为每立方厘米5×10¹⁹，取决于栅电极3的杂质浓度要高于半导体衬底1的杂质浓度的条件。于是，由于栅电极3的杂质浓度至少为每立方厘米5×10¹⁹，故杂质增强氧化效应开始明显地出现。此外，由于沟道区的杂质浓度最多为为每立方厘米1×10²⁰，故在某些氧化时间长度等的条件下，不出现杂质增强氧化。而且，由于栅电极3的杂质浓度高于半导体衬底1的杂质浓度，故与栅电极3相接触的上述绝缘膜部分的厚度T2及其与半导体衬底1相接触的部分的厚度T1，能够以自对准的方式被做得不同，且前者T2能够被做得大于后者T1。因此，从半导体衬底1注入的电荷能够被限制渗透绝缘膜到栅电极3，致使能够以低的成本而无须任何复杂的步骤，来提供电荷注入效率良好且写入/擦除速度高的半导体存储器件。

此处，多晶硅膜的厚度优选应该约为50-400nm。

此外，虽然此处仅仅掺杂的多晶硅被用作栅电极3的材料，但掺杂的多晶硅也完全可以与不掺杂的多晶硅组成的膜、诸如Al、Ti、W之类的金属组成的膜、或上述金属与硅的化合物组成的膜重叠。不掺杂的多晶硅完全可以被层叠形成在掺杂的多晶硅上。

随后，利用光刻步骤，将所需的光抗蚀剂图形形成在栅电极材料上，并用此光抗蚀剂图形作为掩模，执行栅腐蚀，以便腐蚀栅电极材料和栅绝缘膜，从而形成图2(a)所示的结构。亦即，栅绝缘膜2和栅电极3被形成，因此而形成由它们组成的栅叠层8。虽然没有提供说明，但在此情况下，栅绝缘膜不必被腐蚀。在栅绝缘膜被用作下一步骤离子注入时的注入保护膜而不被腐蚀的情况下，可以省略形成注入保护膜的步骤。

顺便说一下，如上所述，栅绝缘膜2和栅电极3的材料可以是用于与时间比例规则相符的逻辑处理中的材料，且本发明不局限于这些材料。

此外，完全可以用下述的方法来形成栅叠层8。与上面相似的栅绝缘膜被形成在具有P型半导体区的半导体衬底1的整个表面上。随后，与上述相似的栅电极材料被形成在栅绝缘膜上。随后，诸如氧化物膜、氮化物膜、或氮氧化物膜之类的掩模绝缘膜被形成在栅电极材料上。随后，与上述相似的光抗蚀剂图形被形成在掩模绝缘膜上，并对掩模绝缘膜进行腐蚀。随后，清除光抗蚀剂图形，并用掩模绝缘膜作为腐蚀掩模，对栅电极材料进行腐蚀。随后，掩模绝缘膜和栅绝缘膜的裸露部分被腐蚀，从而形成图3(a)所示的结构。在以这种方式形成栅叠层8的情况下，腐蚀的选择比亦即栅电极材料与栅绝缘膜材料之间的选择比，能够被设定得大，从而能够实现是为薄膜的栅绝缘膜的腐蚀而不腐蚀衬底1。虽然没有进行说明，但为了同一个目的，在此情况下无须腐蚀栅绝缘膜。

随后，如图2(b)所示，第一绝缘体32a组成的膜被形成在栅叠层8和半导体衬底1的裸露表面上。

此处，基于炉子的热步骤被用作成膜方法，从而形成第一绝缘体32a，致使在上述杂质浓度条件下，其形成在半导体衬底1上的部分的厚度T1与其形成在栅电极3上的部分的厚度T2可以不同，且厚度T1可以小于厚度T2。这些事实利用了这样一种效应，即采用热步骤来形成绝缘膜厚度的速率被杂质改变了，且借助于简单的步骤而无须诸如腐蚀之类的任何特殊步骤，各个膜厚度就能够被赋予差别。因此，能够执行本发明而无须增加制造成本。

此外，由于第一绝缘体32a可能能够抑制泄漏，故完全可以由氧化物膜、氮化物膜、由氧化物膜和氮化物膜组成的复合膜、诸如氧化铪膜或氧化锆膜之类的高介电绝缘膜组成。而且，由于第一绝缘体32a成为电子通过其中的绝缘膜，故优选应该是耐高电压的、泄漏电流小的、可靠性高的膜。举例来说，与栅绝缘膜2的材料相似，第一绝缘体32a由诸如热氧化物膜、N₂O氧化物膜、或NO氧化物膜之类的氧化物膜组成。在氧化物膜的情况下，建议其厚度约为1-20nm。而且，在注入/擦除电荷的部分亦即与半导体衬底1相接触的部分的厚度T1被做得小到隧道电流流过绝缘膜的程度的情况下，能够降低注入/擦除电荷所需的电压，从而能够降低功耗。在此情况下，典型的厚度优选应该约为1-6nm。此处，由于第一绝缘体32a的形成，各个存储功能单元包括不直接与半导体衬底1和栅电极3相接触的绝缘膜，致使保持的电荷的泄漏能够被绝缘膜抑制。结果，就形成了电荷保持特性良好的且长期可靠性高的存储元件。

随后，是为用来形成电荷储存区33的材料的多晶硅，被基本上均匀地淀积。此处，电荷储存区33的材料可以是能够保持或感生电荷的材料，例如诸如能够保持电子和空穴的氮化物膜或氮氧化物膜或具有电荷陷阱的氧化物膜之类的材料；诸如包括PZT或PLZT的铁电体之类的能够由极化等现象在电荷储存区表面中感生电荷的材料；或其结构具有诸如氧化物膜中的浮置多晶硅或硅点的能够保持电荷的物质的材料。在采用例如氮化物膜或多晶硅的情况下，用来形成电荷储存区33的材料的膜厚度可以约为2-100nm。对于形成相对于栅电极3偏移的源和漏扩散区13来说，此膜厚度是一个重要的参数。因此，此膜厚度可以根据偏移的幅度以及第一绝缘体32a的膜厚度而在上述范围内调整。

随后，如图2(c)所示，用来形成电荷储存区33的材料被各向异性地腐蚀，从而在栅叠层8的侧壁上形成电荷储存区33。此腐蚀可能能够选择性地腐蚀用来形成电荷储存区33的材料，并可以在相对于第一绝缘体32a提供大的腐蚀选择比的条件下进行。在此情况下，可以完成腐蚀，致使电荷储存区33的最上面部分可以成为与栅电极3的最上面部分齐平或比栅电极3的最上面部分更低。其理由在于，虽然担心栅电极3和电荷储存区33被稍后步骤中的腐蚀第一绝缘体32a引起短路，但栅电极3与电荷储存区33之间的最短距离被上述先前的腐蚀加大了，故能够抑制短路。此处的“短路”也包括栅电极3的硅化步骤和接触步骤中的短路。

此外，当执行各向异性腐蚀以便电荷储存区33的最上面部分可以变得低于栅电极3的最上面部分时，电荷储存区33可以仅仅被排列在沟道附近。完全可以进一步执行各向异性腐蚀，以致使电荷储存区33更小。由于这种情况，由写入操作注入的电子被限制到沟道附近，致使电子更容易被擦除操作清除。因而，能防止错误擦除。此外，假设注入电子的数目由于各个电荷保持部分的限制而不改变，则电荷保持部分中的电子密度提高，因此，能够有效地执行电子的写入/擦除，致使形成写入/擦除速度高的半导体存储器件。但栅电极3与源和漏扩散区13之间的偏移幅度由于上述安排而无法充分保持的情况下，就必须进一步执行侧壁间隔的形成步骤。

在这方面，在诸如导体或半导体或作为典型例子的多晶硅之类的具有导电性的物质被用作电荷储存区33的材料的情况下，右边和左边的储存区33在其形成之后需要被电隔离。因此，如图21(a)所示，用腐蚀方法将电荷储存区33的部分(清除区)清除。作为一种清除方法，用熟知的光刻步骤，对光抗蚀剂进行图形化，以便覆盖其清除区21之外的区域33的各个部分。然后，执行各向异性腐蚀，以便清除是为电荷储存区33裸露部分的各个清除区。此腐蚀不总是必须是各向异性腐蚀，而是也完全可以是湿法腐蚀，只要电荷储存区33能够被选择性地腐蚀并能够在对第一绝缘体32a提供大的腐蚀选择比的条件下被执行即可。但清除区21优选应该位于元件隔离区上，以便防止元件被腐蚀过程损伤。

随后，如图2(d)所示，第一绝缘体32a被各向异性腐蚀，从而仅仅选择性地腐蚀其裸露部分并完成第一绝缘体32a。此腐蚀可能能够选择性地腐蚀第一绝缘体32a，并可以在相对于用来形成电荷储存区33的材料提供栅电极3材料与半导体衬底1材料的大的腐蚀选择比的条件下执行。

此处在此步骤中，对应于不被电荷储存区33覆盖的部分的部分第一绝缘体32a(与半导体衬底1相接触的部分)，亦即前一步骤中电荷储存区33中的清除区21的对应部分，被腐蚀清除。相反，(与栅侧壁相接触的)部分以图21(b)所示的状态被留下。此处，部分第一绝缘体32a保留在图21(b)的状态并覆盖栅电极3的外围，致使能够抑制源和漏接触与栅电极3之间的短路。于是，方便了微细制造，并实现了存储器的高密度封装。

此外，完全可以由单一的步骤来进行电荷储存区33的形成步骤和第一绝缘体32a的形成步骤。更具体地说，能够选择性地腐蚀第一绝缘体32a和用来形成电荷储存区33的材料二者且采用相对于栅电极3的材料和半导体衬底1的材料提供大的腐蚀选择比的各向异性腐蚀被进行，从而原先要求的二个步骤能够由单一步骤来执行，因此，能够减少步骤的数目。但同样在此情况下，当包含诸如导体或半导体之类的导电物质的材料被用作电荷储存区33的材料时，右边和左边的电荷储存区33必须被电隔离。因此，如图21(b)所示，部分电荷储存区33(清除区)被腐蚀清除。清除的方法可以相似于上面所述。

随后，用由栅电极3、第一绝缘体32a、以及电荷储存区33组成的源和漏注入掩模区作为掩模，执行源和漏的杂质注入，并执行众所周知的热处理，从而形成源和漏扩散区13。当在离子注入的情况下未示出的注入投射膜被预先形成在半导体衬底1的裸露部分上时，优选地能限制半导体衬底表面的离子注入造成的粗糙化，从而能够抑制不必要的深注入。

根据这种半导体存储器件，第一绝缘体32a被形成为半导体衬底1上形成的部分的膜厚度T1不同于与栅电极3相接触形成的部分的膜厚度T2，且前者T1小于后者T2。而且，这些事实利用了这样一种效应，即采用热步骤来形成绝缘膜厚度的速率被杂质改变了，且借助于简单的步骤而无需诸如腐蚀之类的任何特殊步骤，各个膜厚度就能够被赋予差别。因此，能够执行本发明而无须增加制造成本。

而且，根据这种半导体存储器件，每个晶体管2位的储存能够被体现。此处，下面将解释用来体现每个晶体管2位储存的写入/擦除和读出方法的原理。此处将描述存储单元是N沟道型的情况。在存储单元是P沟道型的情况下，借助于反转电压的符号，同样可以应用此描述。顺便说一下，地电位可以被施加在对其没有特别规定外加电压的节点(源和漏、栅、以及衬底)上。

在将信息写入到存储单元中的情况下，正电压被施加到栅，且几乎等于或大于栅电压的正电压被施加到漏。这种情况下馈自源的电荷(电子)在漏端附近被加速，成为热电子，被注入到漏侧上的电荷储存区中。此时，没有电子被注入到存在于源侧上的电荷储存区中。以这种方式，信息能够被写入到指定侧上的电荷储存区中。此外，借助于用源代替漏，能够容易地执行2位的写入。

为了擦除写入在存储元件中的信息，利用了热空穴注入。正电压可以被施加到其上安有待要擦除的电荷储存区的一侧的扩散层区(源或漏)，而负电压可以被施加到栅。在这种情况下，由于半导体衬底与对其施加了正电压的扩散层区之间P-N结中的带间隧穿而产生空穴。这些空穴被拉向具有负电位的栅，并被注入到待要擦除的电荷储存区中。以这种方式，能够擦除指定侧上的信息。顺便说一下，为了擦除写入在相对侧上的电荷储存区中的信息，可以将正电压施加到相对侧上的电荷储存区。

接着，为了读出写入在存储单元中的信息，待要读出的电荷储存区侧上的扩散区被设定为源，而相对侧上的扩散区被设定为漏。亦即，正电压可以被施加到栅，而等于或大于栅电压的正电压可以被施加到漏(在写入模式中设定为源)。但此情况下的电压必须明显地小，以免信息被写入。漏电流依赖于储存在电荷储存区中的电荷数量而改变，从而能够探测到储存的信息。顺便说一下，为了读出写入在相对侧上的电荷储存区中的信息，源和漏可以彼此互换。

上述写入/擦除和读出方法是采用氮化硅膜作为各个电荷储存区的情况下的例子，其它的方法也能够被采用。而且，即使在任何其它材料的情况下，也能够采用上述的方法或不同的写入/擦除方法。由于以上原因，根据此半导体存储器件，每个晶体管2位储存能够被体现，致使能够减小每位存储元件的占据面积，从而形成大容量的非易失存储器。

此外，根据此半导体存储器件，电荷储存区被排列在栅电极的二侧上，不在栅电极下方。因此，栅绝缘膜不必用作电荷储存区，并可以分隔于电荷储存区而仅仅用于简单栅绝缘膜那样的功能，致使能够实现与LSI比例规则相符的设计。因此，不必像快速存储器中那样在沟道与控制栅之间插入浮栅，也不必采用具有存储功能的ONO膜作为栅绝缘膜，从而有可能采用根据微细制造的栅绝缘膜。同时，沟道上栅电极电场的影响增强，从而能够体现具有不受短沟道效应影响的存储功能的半导体存储器件。因此，能够由微细制造来提高集成度，从而能够提供廉价的半导体存储器件。

此外，在电荷被保持在电荷储存区中的情况下，沟道区部分受到电荷的强烈影响，漏电流数值因而改变。于是，形成了区分电荷是否存在的半导体存储器件。

此外，由于各个电荷储存区通过绝缘膜而与半导体衬底和栅电极相接触，故被保持的电荷的泄漏能够被绝缘膜抑制。于是，形成了电荷保持特性良好且长期可靠性高的半导体存储器件。

此外，根据形成半导体存储器件的方法，其中半导体衬底上的膜厚度(T1)小于栅电极侧壁部分处的膜厚度(T2)的第一绝缘体32a，可以用简单的步骤而无须采用诸如腐蚀或腐蚀及氧化之类的复杂步骤来形成。

(第三实施方案)

参照图3(a)和3(b)来描述本发明的第三实施方案。关于形成具有不同膜厚度的第一绝缘体32a的方法，本实施方案采用不同于第二实施方案的步骤。因此，至于其它的步骤，采用第二实施方案所述的步骤能够形成半导体存储器件。下面依次详细描述第三实施方案与第二实施方案的不同之处。

首先，如图3(a)所示，栅电极3通过栅绝缘膜2被形成在半导体衬底1上，亦即形成栅叠层8。然后，厚度基本上均匀的初始绝缘膜34被形成为覆盖半导体衬底1和栅叠层8的正面表面。形成各个组成部分的各种方法如下所述。

通过栅绝缘膜2在半导体衬底1上形成栅电极3亦即栅叠层8的方法，可以是与第二实施方案中的图2(a)相同的的形成方法。但在本实施方案中，即使当栅电极3中不包含任何杂质时，也能够得到与其中包含杂质的情况相同的效果，致使方法变得更简单。

此外，在半导体衬底1和栅叠层8的裸露表面上形成初始绝缘膜34的方法，可以是利用热氧化的普通氧化物膜形成方法。此处，在其中氧化物膜掺有氮的所谓氮氧化物膜被用作绝缘膜34的情况下，抑制膜中泄漏的效果被增强。而且，由于使用了热处理，与半导体衬底1的界面特性比采用CVD(化学气相淀积)等的膜的更好。因此，驱动电流变得更大。

或者，完全可以用CVD方法来形成基本上均匀的氧化物膜或氮化物膜。在这方面，初始绝缘膜34最终成为形成在栅电极3各个侧壁部分处的第一绝缘膜厚度的绝缘膜，并且必须抑制储存电荷的泄漏。因此，当与第二实施方案中栅绝缘膜的形成方法相同的形成方法被使用时，泄漏抑制效应被提高。此处，在例如N₂O氧化膜被形成为初始绝缘膜34的情况下，其厚度优选应该是在1-20nm范围内基本上均匀。就氧化物膜的等效厚度而言，任何其它材料的膜厚度可以被调节成约为1-20nm。

随后，如图3(b)所示，要成为第一绝缘体32a的膜，亦即其中半导体衬底1上的膜厚度(T1)被形成为小于栅电极3各个侧壁部分处的厚度(T2)的绝缘膜，被形成在半导体衬底1和栅叠层8的裸露表面上。如下所述来形成此绝缘膜。

利用各向异性腐蚀方法，对初始绝缘膜34进行腐蚀，从而使初始绝缘膜34在栅叠层8的侧壁部分处的膜厚度可以变成基本上等于或小于初始绝缘膜34的厚度，且半导体衬底1上的膜厚度可以变成小于初始绝缘膜34的厚度，或可以被完全清除。于是，就形成了第一绝缘体32a，其中半导体衬底1上的膜厚度(T1)小于栅电极3侧壁部分处的厚度(T2)。在这方面，此处再次完全可以增加形成绝缘膜的步骤。这样就能够减少半导体衬底1的归咎于上述腐蚀的损伤，并能够形成能减轻泄漏的第一绝缘体32a。在此情况下，利用与第二实施方案所述的栅绝缘膜的形成方法相同的方法，可以执行形成绝缘膜的额外步骤。

如上所述，已经形成了图3(b)所示的结构。此结构的外观与第二实施方案中图2(b)结构的外观相同，从而利用第二实施方案所示的各个步骤作为后续步骤就能够形成半导体存储器件。

由于半导体存储元件或其制造方法，能够得到与第二实施方案相同的优点。但关于形成第一绝缘膜的方法，得到了不同的优点。更具体地说，根据第三实施方案，不必预先在栅电极中包含任何杂质，在这方面，此方法成为更简单的步骤。而且，有可能使用常常用于普通CMOS制作工艺中的双栅CMOS步骤，亦即同时进行用来形成源和漏扩散区的杂质注入步骤和将杂质注入到栅电极中的步骤，因而能够应用常规的CMOS制作工艺，致使形成了高可靠性的半导体存储器件。而且，形成了容易与CMOS器件共存的半导体存储器件。

(第四实施方案)

下面参照图4(a)-4(d)来描述本发明的第四实施方案。此实施方案解释了新颖的结构的形成方法，它能够得到解决归咎于粗糙度的问题，涉及到前述各个实施方案所述的半导体存储器件中形成在栅电极侧壁部分处的绝缘膜的结构和形成方法。

图4(a)所示的是用第二实施方案所述的形成方法形成的半导体存储元件，且其中第一绝缘体32a已经由热处理特别形成。此外，图4(b)所示的是模型图，其中图4(a)中虚线圆所示的区域被放大了。从图4(b)可见，栅电极3的侧表面形成有粗糙度40。如图4(b)所示，在例如栅电极3由多晶硅组成且抗耗散绝缘体即第一绝缘体由热氧化步骤形成的情况下，“粗糙度”出现在多晶硅表面处。更具体地说，“粗糙度”被认为是由于多晶硅表面处氧化可能性不一致而已经出现在多晶硅表面处的粗糙性，此不一致由于多晶硅的晶粒边界在多晶硅的热氧化中经受增强的氧化而出现。

在图4(a)中，省略了粗糙度插图。虽然在图4(a)之外的图中未示出粗糙度，但这不表明没有形成粗糙度，而是省略了图4(a)那样的粗糙度。在粗糙度可能由于上述原因而出现的情况下，应该理解粗糙度是形成了，而不管是否示出了。

在粗糙度由于第二实施方案的形成方法而已经出现的情况下，电荷从栅电极3到电荷保持部分31的注入变得比粗糙度不出现的情况更容易。因此，半导体存储元件擦除模式中的不良擦除更容易发生。更具体地说，在擦除模式中施加电位的状态是将负电位施加到栅电极3而将正电位施加到源和漏扩散区13，从而保持在电荷保持部分31中的电子被发射到源和漏扩散区13侧上的情况下，容易出现泄漏，致使在电子从电荷保持部分31发射的同时，电子从栅电极3被注入到电荷保持部分31中。因此擦除效率变坏，易于发生不良擦除。

相反，当形成了图4(c)或图4(d)所示的结构时，能够解决出现有不良擦除倾向性的上述问题。下面将描述结构的细节。

图4(c)的结构如下：淀积的绝缘体41被形成在栅电极的各个侧表面上，第三绝缘体42被形成在淀积的绝缘体41外面的半导体衬底1的正面表面上，且电荷保持部分31和第二绝缘体32b被形成在淀积的绝缘体41和第三绝缘体42的表面上。于是，与栅电极3相接触的部分处的绝缘体是基于CVD淀积的绝缘体41，而不像图4(b)所示基于采用热处理的绝缘体形成方法的第一绝缘体32a。因此，图4(c)中的绝缘体41不存在归咎于图4(b)所示用热处理形成绝缘体的粗糙度。因此，抑制了粗糙度引起的泄漏，从而能够抑制不良擦除。但由于第三绝缘体42是用热处理形成的，故而出现一些粗糙度，但与图4(b)所示情况相比，能够更强得多地抑制粗糙度的出现。结果，能够抑制不良擦除。

图4(d)中的结构包括栅电极3各个侧表面处的图4(c)中形成的淀积的绝缘体41，但它主要不同于图4(c)结构之处在于，是为基于热处理的绝缘体的热绝缘体43被形成在淀积的绝缘体41与栅电极之间以及淀积的绝缘体41与半导体衬底1之间。此处，在热绝缘体43抑制归咎于沟道中迁移率由于半导体衬底1与淀积的绝缘体41之间的不良界面特性而降低的现象的驱动电流下降方面，图4(d)的结构比图4(c)的结构更有优点。为了缓解粗糙度的影响，热绝缘体43的膜厚度应该做得小。在形成热氧化物膜作为热绝缘体43的情况下，其厚度优选应该约为1-20nm，且最好特别应该约为10nm。这样，热绝缘体43与半导体衬底1之间的界面形状就有利，从而能够抑制流过界面的电流的迁移率退化，致使得到更大的驱动电流，从而能够提供读出速度更加提高的半导体存储器件。确切地说，由于热氧化物膜的厚度至少为1nm，故能够另人满意地提高界面特性，且当其厚度最多为10nm时，能够抑制归咎于粗糙度的退化的发生。

接着来描述图4(c)中的结构的形成方法。部分工艺采用与第二实施方案所述部分制造方法相同的制造方法。

首先，如图2(a)所示，用与第二实施方案相同的方法，在半导体衬底1上形成由栅绝缘膜2和栅电极3组成的栅叠层8。

随后，用CVD方法，基本上均匀地形成绝缘膜。就氧化物膜而言，此绝缘膜的厚度可以几乎等于第二实施方案中的第一绝缘体32a。此外，进行各向异性腐蚀，直至半导体衬底1被裸露，从而在栅侧壁处形成淀积的绝缘体41。关于此绝缘膜的材料，可以采用诸如氧化物膜或氮氧化物膜之类的通常用于栅电极3的侧壁的绝缘膜。

随后，形成热氧化物膜，以便形成第三绝缘体42。此时，由于淀积的绝缘体41已经被形成在栅电极3的侧表面上，故热氧化物膜在栅侧表面上不形成像裸露的半导体衬底表面上那样厚。因此，图中的热氧化物膜被示为形成在淀积的绝缘体41外面的部分半导体衬底1上，但在栅侧表面上被省略了。此外，由于热氧化步骤被用作形成绝缘体的步骤，故栅电极3对应于栅侧表面上绝缘膜厚度的增加而被热氧化。但由于热氧化的厚度比第二实施方案中的第一绝缘体32a的厚度小得多，故明显地抑制了粗糙度的形成。此处，第三绝缘体42的膜厚度可以几乎等于第一绝缘体32a的厚度，且其形成方法可以是CVD或热处理。在这方面，当用热处理来形成绝缘膜时，半导体衬底1与绝缘膜之间的界面特性变得有利，致使提高了迁移率，从而增大了驱动电流。

接着，形成图4(d)的结构的方法可以与图4(c)结构的形成方法相同，但其不同之处是热绝缘体43在形成淀积的绝缘体41之前形成。此差别导致绝缘膜与半导体衬底1之间的界面特性提高从而增大驱动电流的优点。因此，热绝缘体43可以基于氧化或采用热处理的氮氧化(氮氧化物膜)，特别是利用N₂O气体或NO气体的氮氧化由于还能够抑止泄漏而更为有利。就氧化物膜而言，热绝缘体43的厚度优选应该约为1-20nm，且特别优选应该约为10nm。这样，热绝缘体43与半导体衬底1之间的界面形状就有利，从而能够抑制流过界面的电流的迁移率退化，致使得到更大的驱动电流，从而能够提供读出速度更加提高的半导体存储器件。确切地说，由于热氧化物膜的厚度至少为1nm，故能够另人满意地提高界面特性，且当其厚度最多为10nm时，能够抑制归咎于粗糙度的退化的发生。

而且，除了上述的结构和方法之外，下面指出借助于抑制归咎于粗糙度的泄漏而抑制不良擦除的一种方法。利用N₂O气体或NO气体作为氧化气体，第二实施方案中的第一绝缘体32a被形成为热氧化物膜。于是就形成了是为含氮的氧化物膜的氮氧化物膜，从而抑制了绝缘膜的泄漏电流。

(第五实施方案)

下面参照图5来描述本发明的第五实施方案。此实施方案采用基本上与第二实施方案相同的步骤。主要不同之处是下列二点：第一点是在形成电荷储存区33的步骤中，各个电荷储存区可以被做得比第二实施方案的更高。第二点是在腐蚀第一绝缘体32a以便形成L形的第一绝缘体部件32a的步骤中，取消了腐蚀第一绝缘体32a一直进行到半导体衬底1或栅电极3被裸露的步骤。考虑到上述各点二执行第二实施方案所述的各个步骤，从而形成图5所示的结构。

如图5所示，各个电荷储存区33的最上面位置可以被做得与第一绝缘体32a的最上面位置齐平或低于第一绝缘体32a的最上面位置。

此外，形成第一绝缘体32a的步骤完全可以是第三或第四实施方案所示的方法。在此情况下，不言自明，得到了相应实施方案所述的优点。

此外，第一绝缘体32a被稍后的接触步骤腐蚀，以便可以用布线线条连接栅电极3以及源和漏扩散区13。此处，为了使第一绝缘体32a容易腐蚀，可以采用其组分基本上与层间绝缘膜材料相同的材料。举例来说，氧化物膜常常被用作层间绝缘膜，致使氧化物膜可以被用作第一绝缘体32a的材料。可以在氧化物膜被腐蚀以及氧化物膜对衬底1的硅和栅电极3的多晶硅的选择比高的情况下进行接触腐蚀。此外，即使在第一绝缘体32a由例如氮化硅膜组成的情况下，它也在接触腐蚀步骤中起腐蚀停止层的作用，且避免了无意义地腐蚀形成有源和漏扩散区13的半导体衬底1，从而有利地防止了源和漏扩散区13与半导体衬底1发生短路。

此外，第一绝缘体32a在源和漏扩散区13的杂质注入时能够被用作注入保护膜，致使免除了形成注入保护膜的步骤。

而且，即使在由于不对准而将与源和漏扩散区13的接触部分地安排在栅电极3上的情况下，由于第一绝缘体32a的不同的膜厚度，也能够保持源和漏扩散区13与栅电极3之间的绝缘。更具体地说，栅电极3上的绝缘膜被形成为比源和漏扩散区13上的绝缘膜更厚。因此，虽然接触孔被形成在源和漏扩散区13上，但它们仍然有可能不被形成在栅电极3上，因而能够保持绝缘。因此，对准裕度能够被设计得小，致使微细制造和高密度封装成为可能。

(第六实施方案)

下面参照图6(a)和6(b)来描述本发明的第六实施方案。此实施方案中图6(a)所示的结构可以用基本上与第二实施方案相同的步骤来形成。此外，图6(b)所示的结构可以用基本上与第二实施方案相同的步骤来形成。

主要不同之处如下：就氧化物膜等效厚度而言，栅氧化物膜2的厚度TG被做得大于与半导体衬底1相接触的第一绝缘体32a部分的厚度T1和其与栅电极3相接触的部分的厚度T2之和。而且，源和漏扩散区13的杂质注入在形成栅电极3之后执行。

由于上述各个步骤，本实施方案的半导体存储元件就能够借助于下述的隧穿工作方案而被驱动。

此外，形成第一绝缘体32a的步骤完全可以是第三或第四实施方案所述的方法。在此情况下，不言自明，得到了相应实施方案所述的优点。

但当第二实施方案所述的第一绝缘体32a形成方法被用于此步骤时，由于与第二实施方案所述相同的理由，利用简单的步骤而无需诸如腐蚀之类的任何特殊的步骤，图6(a)所示的第一绝缘体32a或图6(b)所示的第一绝缘体32a就能够被赋予不同的膜厚度。因此，用比较少量的制造步骤就能够制造半导体存储元件，致使能够提供成本低的半导体存储元件。

而且，与半导体衬底1相接触的第一绝缘体32a部分的膜厚度T1和其与栅电极3相接触的部分的膜厚度T2可以不同，且任何一个都可以更厚。此处将解释在厚度T1小于厚度T2情况下的驱动方法，但在相反的情况下，待要施加到栅电极3以及源和漏扩散区13的电压条件可以被反转，以便将电荷从较薄的一侧注入/清除。这样就导致了下述优点。在与半导体衬底1相接触部分处的绝缘膜的厚度被做得小于与栅电极3相接触的部分处的绝缘膜的厚度的情况下，从半导体衬底1注入的电荷能够被限制渗透第一绝缘体32a到栅电极3，致使能够提供电荷注入效率良好且写入/擦除速度高的半导体存储器件。相反，在在与半导体衬底1相接触部分处的绝缘膜的厚度被做得大于与栅电极3相接触的部分处的绝缘膜的厚度的情况下，从栅电极3注入的电荷能够被限制渗透第一绝缘体32a到半导体衬底1，致使能够提供电荷注入效率良好且写入/擦除速度高的半导体存储器件。

而且，源和漏扩散区13能够被部分地排列在栅电极3下方，致使能够制作半导体存储器件而无需用来形成偏移区的步骤。而且，由于此结构与普通场效应晶体管的结构相同，故能够采用造今已经给出了实际结果的常规场效应晶体管工艺，从而能够提供制造成本低的半导体存储器件。而且，在源和漏扩散区13被形成为相对于栅电极3偏移的情况下，能够得到与第二实施方案所述相同的优点。

特定结构的半导体存储元件采用了不同于第一到第五实施方案所述元件的写入/擦除条件。亦即采用了隧穿驱动方法，其中，利用源和漏扩散区13与栅电极3之间的电位差，以电荷通过与半导体衬底1相接触的第一绝缘体32a较薄部分隧穿的方式，来执行写入/擦除。下面将描述特定结构的半导体存储元件的写入/擦除/读出的例子。

首先来解释写入操作。10V和0V的电位被分别施加到栅电极3以及源和漏扩散区13。然后，栅电极3相对于源和漏扩散区13的电位升高到10V。电荷储存区33的电位由于其与栅电极3的电容性耦合而提高到产生隧穿电流所需的电平。更具体地说，当栅电极3的电位在例如大约1-2毫微秒的上升时间内从0V被提高到10V时，电荷储存区33的电位被“过冲”暂时提高到大约15V。结果，源和漏扩散区13中的电子分别通过与半导体衬底1相接触的第一绝缘体32a的较薄部分隧穿，并被注入到位于栅电极3二侧上的电荷储存区33中。即使当在电子注入到电荷储存区33中之后，栅电极3的电位成为低于10V时，由于各个电荷储存区33被绝缘膜环绕着，故注入的电子也被保持在各个电荷储存区33中。

根据此写入方法，源和漏扩散区13之一与其另一个的电位相等，致使漏电流不流动。因此，提供了功耗降低了的半导体存储元件。而且，不产生热载流子，电荷从而不被注入到栅绝缘膜2中，致使能够抑制归咎于栅绝缘膜2中的电荷注入的阈值电压分散，从而提供了可靠性高的半导体存储元件。

10V的电位被选择性地施加在多个存储单元中的任何指定存储单元的栅电极3上，且0V的电位被施加在未被选择的存储单元的栅电极3上。于是，电子能够仅仅被储存在被选择的存储单元的电荷储存区33中。

接着来解释读出操作。5V、0V、1V的电位被分别施加在栅电极3、源和漏扩散区13之一(为方便起见，假设是源区)、以及源和漏扩散区13中的另一个(为方便起见，假设是漏区)。在本实施方案中，半导体存储元件的阈值电压被设定为低于5V的数值(例如1V)，因此，导电沟道被形成在源区与漏区之间。结果，电子从源区迁移到漏区中，从而得到一定幅度的漏电流。

在本实施方案中，电荷储存区33被置于沟道区19外面，致使在电荷储存区33不储存电子的情况下，半导体存储元件的阈值电压基本上等于在电荷储存区33储存电子的情况下的阈值电压。因此，在二种情况下，都在源区与漏区之间形成相似的导电沟道，且电子从源区迁移到漏区中，致使得到漏电流。但在电荷储存区33储存电子的情况下，被储存的电子的存在提高了源和漏扩散区13的扩散层电阻(寄生电阻)。结果，在电荷储存区33储存电子的情况下，漏电流变得低于在电荷储存区33不储存电子的情况下的漏电流。

如上所述，在根据本发明的侧壁储存型非易失存储单元中，1位的信息不根据半导体存储元件的阈值电压幅度被储存。在本发明中，1位的信息根据直接位于各个存储功能单元下方的源和漏扩散区13的寄生电阻的幅度而被储存。当电荷储存区储存大量电子时，认为电荷储存区33附近的源和漏扩散区13中的电子会在电子建立的电场的影响下减少，从而增大此区域的电阻。由于漏电流的幅度依赖于源和漏扩散区的寄生电阻的幅度而改变，故数据能够被漏电流的幅度识别。

为了在实际应用中执行数据的读出，在数据被写入的状态下，漏电流的幅度最多必须是数据不被写入状态下的漏电流的80％。此外，为了执行没有任何错误的数据读出，在数据被写入的状态下，漏电流的幅度优选应该最多是数据不被写入状态下的漏电流的70％。

为了根据电荷储存区33中的电荷的积累/不积累而加大漏电流的改变，建议例如增大电荷储存区33的宽度并减小与半导体衬底1相接触的第一绝缘体32a部分的膜厚度T1。

接着来解释擦除操作。-10V和0V的电位被分别施加在栅电极3以及源和漏扩散区13上。然后，由于其与栅电极3的电容性耦合，电荷储存区33的电位降低到足够低的电平。结果，储存在电荷储存区33中的电子从这一区域33迁移(被发射)到源和漏扩散区13中。

根据这一擦除方法，源和漏扩散区13之一与另一个的电位相等，致使漏电流不流动。因此，提供了功耗降低了的半导体存储元件。而且，不产生热载流子，电荷从而不被注入到栅绝缘膜2中，致使能够抑制归咎于栅绝缘膜2中的电荷注入的阈值电压分散，从而提供了可靠性高的半导体存储元件。

由于上述原因，根据本实施方案的半导体存储元件，提供了功耗降低了的且可靠性高的半导体存储元件。与利用腐蚀工艺等来制作元件的情况相比，能够用数目更少的制造步骤来制造此半导体存储元件，致使能够提供成本更低的半导体存储元件。

(第七实施方案)

下面参照图7(a)-7(d)来描述本发明的第七实施方案。本实施方案中图7(a)和7(d)所示的各个结构可以用基本上相似于第二实施方案的步骤来形成，并具有相同的优点。此外，图7(c)和7(d)所示的结构可以分别用基本上相似于图6(a)和6(b)所示的结构的步骤来形成，并具有相同的优点。

此外，形成第一绝缘体32a的步骤完全可以是第三或第四实施方案所述的方法。在此情况下，不言自明，得到了相应实施方案所述的优点。

具体的不同之处是，在用来形成源和漏扩散区13的杂质离子注入之后，电荷储存区33被进一步腐蚀，从而其中能够保持电荷的范围被更严格地限制到半导体衬底1侧上。

亦即，如图7所示，电荷储存区33被进一步腐蚀，从而使电荷储存区33非常小。更优选的是，在图7(a)或7(b)中，电荷储存区33可以重叠偏移区20，致使能够借助于根据源和漏注入区13的横向扩散宽度而横向腐蚀电荷储存区33来减小结构的尺寸。

由于上述原因，写入操作所注入的电子被限制到沟道附近，致使电子被擦除操作容易地清除，从而能够防止错误擦除。而且，能够保持电荷的各个电荷储存区的体积减小，而不改变注入电荷的数量，因此能够提高单位体积的电荷数量，致使能够有效地写入/擦除电子，从而形成了写入/擦除速度高的半导体存储器件。

(第八实施方案)

图22(a)示出了是为本发明半导体器件的一个实施方案的存储单元200的平面布局。在此存储单元200中，包括半导体存储元件的存储单元阵列201以及包括半导体开关元件的外围电路202，被排列在同一个半导体衬底1上。在存储单元阵列201中，稍后要描述的各个半导体存储元件被排列成阵列形式。外围电路202由各能够由普通MOSFET(场效应晶体管)构成的诸如译码器203和207之类的外围电路、写入/擦除电路209、读出电路208、模拟电路206、控制电路205、以及一些I/O电路204组成。

而且，为了可以由图22(b)所示的单个芯片构成诸如个人计算机或便携式电话之类的信息处理系统的存储器件300，除了存储单元200之外，还需要在同一个半导体衬底1上安排MPU(微处理单元)的逻辑电路区301、超高速缓冲存储器SRAM(静态RAM)302、逻辑电路303、模拟电路(未示出)等。

迄今，为了存储单元阵列201、外围电路202等的共存，制造成本已经比制作标准CMOS的情况大为提高。在这方面，如从下面的描述可见，利用本发明能够抑制制造成本的上升。

如根据第二实施方案所述各个步骤的工序所理解的那样，用来形成本发明半导体存储元件的步骤工序非常相似于熟知的普通MOSFET制作工艺。如从图2可见，存储元件的构造接近熟知的普通MOSFET。为了将普通MOSFET改变成存储元件，例如将普通MOSFET的侧壁间隔用作存储功能单元以及不形成LDD区就足够了。即使当构成存储器外围电路部分、逻辑电路部分、SRAM部分等的普通MOSFET的侧壁间隔具有存储功能单元的功能时，只要侧壁间隔宽度合适且MOSFET工作于不出现重新写入操作的电压范围内，晶体管的性能也不变坏。因此，普通MOSFET和存储元件可以使用公共的侧壁间隔。此外，借助于仅仅在存储器外围电路部分、逻辑电路部分、SRAM部分等中进一步形成LDD结构，存储元件就能够与构成存储器外围电路部分、逻辑电路部分、SRAM部分的普通MOSFET共存。为了形成LDD结构，可以在形成栅电极之后和淀积用来构成电荷储存区的材料之前，执行用来形成LDD区的杂质注入。因此，在执行用来形成LDD的杂质注入的情况下，仅仅借助于用光抗蚀剂掩蔽存储器区域，就能够容易地使存储元件与构成存储器外围电路部分、逻辑电路部分、SRAM部分的普通结构的MOSFET共存。而且，当SRAM由存储元件以及构成存储器外围电路部分、逻辑电路部分、SRAM部分等的普通结构的MOSFET构成时。就能够容易地使半导体存储器件、逻辑电路、以及SRAM共存。

同时，在需要在存储元件中使用高于逻辑电路部分、SRAM部分等可允许的电压的情况下，可以仅仅将耐高电压阱的形成掩模和耐高电压栅绝缘膜的形成掩模加入到标准MOSFET的形成掩模。迄今，EEPROM(电可擦可编程ROM)和逻辑电路部分在单个芯片上的共存工艺已经非常不同于标准MOSFET工艺，且已经明显地增加了所需掩模的数目和工艺步骤的数目。因此，与其中EEPROM以及存储器外围电路部分、逻辑电路部分、SRAM部分的电路共存的现有技术的情况相比，允许大幅度地减少掩模的数目和工艺步骤的数目。因而有可能削减其上半导体存储器件与存储器外围电路部分、逻辑电路部分、SRAM部分等的普通MOSFET共存的芯片的成本。而且，由于存储元件能够被馈以高电源电压，故能够明显地提高写入/擦除速度。而且，由于逻辑电路部分和SRAM部分等能够被馈以低电源电压，故能够抑制归咎于栅绝缘膜的击穿等的晶体管特性退化，且还可获得较低的功耗。因而有可能实现可靠性高的逻辑电路部分以及具有写入/擦除速度特别高的存储元件的半导体器件，逻辑电路部分、和半导体器件容易地共存于同一个衬底上。

下面参照图8(a)-图9(e)来详细描述本发明的第八实施方案。

在本实施方案中，要指出的是，外围电路等中的普通MOSFET以及半导体存储器件能够容易地同时各自形成在同一个衬底上而无需任何复杂的工艺。更详细地说，要指出的是，光刻步骤被加入到形成第二实施方案所述半导体存储器件的步骤，以便分隔其中形成LDD扩散区的区域和其中不形成LDD扩散区的区域，从而普通MOSFET与半导体存储元件能够被自动地制造在同一个衬底上。

现在结合附图来依次描述各个制造步骤。

各个图的左边和右边示出了分隔的器件，且左边示出了外围电路区4中的普通MOSFET，而右边示出了储存区5中的存储元件。

形成LDD区步骤之前的工艺可以采用与第二实施方案相同的步骤。亦即，如图8(a)所示，图2(a)所示的结构被形成在各个外围电路区4和储存区5中。

随后，如图8(b)所示，LDD区6仅仅被形成在外围电路区4中。此时，光抗蚀剂7被形成在储存区5中，而LDD区不形成。此处，LDD区6已经被成功地形成在用来形成普通结构的普通晶体管的外围电路区4中，而不在储存区5中形成LDD区6。光抗蚀剂用来防止注入，并可以是任何可选择性地清除例如诸如氮化物膜的绝缘膜的光抗蚀剂。仅仅此步骤是不同于第二实施方案步骤的特殊步骤，且其后可以使用与第二实施方案相同的各个步骤。

随后，如图8(c)所示，用与第二实施方案图2(b)相同的步骤来形成第一绝缘体32a。

而且，如图9(d)所示，用与第二实施方案图2(c)相同的步骤来形成电荷储存区33。

而且，如图9(e)所示，用与第二实施方案图2(d)相同的步骤来形成源和漏扩散区13。

由于上述原因，光刻步骤被加入到第二实施方案所述的形成半导体存储器件的步骤，且其中形成LDD扩散区6的区域被分隔于其中不形成LDD扩散区6的区域，普通MOSFET和半导体存储元件从而已经容易地被成功地自动制造在同一个衬底1上而无需任何复杂的工艺。

(第九实施方案)

下面参照图10(a)-10(i)来描述本发明的第九实施方案。此实施方案指出了所有上述各个实施方案中任何一个的各个电荷储存区33的构造情况。除了相应实施方案的优点之外，还有下面所述的优点。

在图10(a)所示的电荷储存区中，一层硅点10被包含在第二绝缘体32b中。

作为一种制造方法，硅点10在形成第一绝缘体32a之后被形成，随后形成淀积的绝缘膜，并对其进行回腐蚀步骤以及残留物清除步骤，从而制造了所示的结构。下面来解释各个步骤的细节。

形成硅点10的方法如下所述。用CVD方法，用二硅烷作为原材料气体，在1乇的压力和700℃的衬底温度下，硅点10被生长2分钟。各个硅点的尺寸约为5nm。在这方面，此时各个硅点的尺寸优选应该约为1-50nm。约为1-15nm更优选，这是适合于演示诸如库仑阻塞之类的量子效应的尺寸。此处，CVD中的原材料气体、压力、衬底温度、生长时间长度等各个条件被适当地改变并调整，硅点10从而能够借助于优化尺寸和密度等而被形成。

此外，考虑到硅点的直径由于下一步骤的氧化而变得更小的事实，硅点10被预先形成为适当地较大的尺寸，从而能够形成最佳形状的硅点10。

而且，虽然没有说明，但形成的硅点10的表面优选应该被氧化。此氧化步骤可以是热氧化。在此情况下，随着各个硅点的尺寸变小，氧化速率变低，致使抑制了硅点10尺寸的分散。此外，由于硅点表面的氧化物膜用作电子通过其中的绝缘膜，故可以是耐高电压的、泄漏电流低的、且可靠性高的膜。此氧化物膜完全可以是例如N₂O氧化物膜或NO氧化物膜。在氧化物膜的情况下，就包括第一绝缘体32a的等效氧化物膜厚度而言，建议此膜在其最终形状中的厚度约为1-20nm。更确切地说，在各个硅点的尺寸约为1-15nm的情况下，膜厚度优选应该约为1-10nm。在硅点10以这种方式被氧化到更小尺寸的情况下，不言自明，硅点10需要根据形成过程中各个硅点尺寸的减小而预先被形成得较大。而且，在绝缘膜被形成为薄得使隧道电流流过其中，且电荷被根据双重隧道结的库仑阻塞效应保持的情况下，能够使注入/擦除电荷所需的电压变低，致使能够降低功耗。此时的典型氧化物膜厚度可以约为1-3nm。此外，如图所示，硅点10完全可以被不均匀地淀积，无须提供均匀的高度。

接着，用CVD形成淀积的绝缘膜的方法要采用利用HTO(高温氧化物)或LPCVD(低压化学气相淀积)的台阶覆盖良好的膜。在采用HTO膜的情况下，厚度可以约为20-100nm。顺便说一下，淀积的绝缘膜15在随后的步骤中被回腐蚀成侧壁间隔的形状，并在用来形成源和漏扩散区的杂质注入的情况下用作注入掩模。亦即，淀积的绝缘膜成为确定各个源和漏扩散区的形状特别是其相对于栅电极末端的偏移宽度的重要因素。因此，以淀积的绝缘膜的厚度被适当地调整和改变的方式，从而将各个源和漏扩散区形成为最佳形状，能够得到最佳的偏移宽度。

随后，淀积的绝缘膜和硅点10被各向异性腐蚀，包含硅点10并处于侧壁间隔形状的电荷储存区被形成在栅叠层8的侧壁处。此时，不同的材料被选择作为第一绝缘体32a和淀积的绝缘膜的材料，从而能够提高这些膜之间的选择比，并能够有效而容易地执行此步骤。举例来说，可以采用氮化物膜作为第一绝缘体32a的材料，并采用氧化物膜作为淀积的绝缘膜的材料。

但通常采用硅衬底作为半导体衬底1，并采用硅作为此情况下的点材料，致使硅点有时无法被腐蚀而产生腐蚀残留物。在此情况下，可以用这样一种方法来剥离硅残留物，即在上述各向异性腐蚀之后，用氢氟酸等的湿法腐蚀方法对留下的绝缘膜进行各向异性腐蚀。而且，在残留物留下的情况下，可以执行氧化，以便氧化残留物的表面或整体，随后用氢氟酸等的湿法腐蚀方法来清除残留物。

以这种方式而利用了能够由硅点保持电荷的结构，致使即使当已经出现了使存储器保持特性退化的绝缘膜的泄漏时，所有保持的电荷也不泄漏，而仅仅是保持在绝缘膜泄漏部分附近的硅点中的电荷才泄漏。因此，提供了保持特性良好的半导体存储器件。

而且，由于硅点表面的氧化，故能够抑制硅点尺寸的分散，从而提供了电学特性分散小的半导体存储器件。

接着，图10(b)所示的电荷储存区具有这样的结构，即二层硅点10被包含在第二绝缘体32b中。作为一种制造方法，在形成第一绝缘体32a之后，用图10(a)所示的方法形成了硅点10，且硅点10的表面被氧化。然后，用相同的方法进一步形成硅点10。随后，形成淀积的绝缘膜，并对其执行回腐蚀步骤和残留物清除步骤。然后，制造所示的结构。各个步骤可以是参照图10(a)解释的方法。

由于此结构，硅点10沿垂直方向就构成二个或更多个复式点，致使与单层点的情况相比大幅度提高了存储保持性能。而且，由于存储功能膜中硅点10的数目变得比单层点的情况更大，故增大了被保持电荷的数目。因此，增大了写入和擦除操作中阈值电压的差别和驱动电流的差别，致使能够形成电压裕度大且可靠性提高了的半导体存储元件。

接着，图10(c)所示的电荷储存区具有这样的结构，即三层硅点10被包含在第二绝缘体32b中。作为一种制造方法，在形成第一绝缘体32a之后，用图10(a)所示的方法形成了硅点10，且硅点10的表面被氧化。硅点10再次被形成，且其表面被氧化。然后，进一步形成硅点10。随后，形成淀积的绝缘膜，并对其执行回腐蚀步骤和残留物清除步骤。然后，制造所示的结构。各个步骤可以是参照图10(a)解释的方法。

由于此结构，硅点10沿垂直方向就构成三个或更多个复式点，致使与单层或二层点的情况相比大幅度提高了存储保持性能。而且，由于存储功能膜中硅点10的数目变得比单层或二层点的情况更大，故增大了被保持电荷的数目。因此，增大了写入和擦除操作中阈值电压的差别和驱动电流的差别，致使能够形成电压裕度大且可靠性提高了的半导体存储元件。

图10(d)所示的是在硅点10被层叠到存储功能膜基本上被填充的厚度。作为一种制造方法，可以适当地多次重复图10(a)-10(c)的形成和氧化硅点10的步骤。与单层、二层、或三层点的情况相比，存储保持性能被大幅度提高了。而且，由于存储功能膜中硅点10的数目变得比单层、二层、或三层点的情况更大，故增大了被保持电荷的数目。因此，增大了写入和擦除操作中阈值电压的差别和驱动电流的差别，致使能够形成电压裕度大且可靠性提高了的非易失存储器。

图10(e)所示的是这样一种结构，即淀积成侧壁非常小的形状的绝缘膜15被包含在第二绝缘体32b中的电荷注入部分附近。如图所示，作为一种制造方法，在形成第一绝缘体32a之后，用诸如LPCVD之类的台阶覆盖性良好的方法淀积了多晶硅，并对其进行回腐蚀，从而仅仅在其中注入电荷的电荷储存区的角落部分处形成淀积的绝缘膜15。然后，淀积的绝缘膜被形成，并对其执行回腐蚀步骤。于是制造了所示的结构。

由于此结构，写入操作注入的电子被限制到沟道附近，致使电子容易被擦除操作清除，从而能够防止错误擦除。而且，减小了能够保持电荷的电荷保持部分的体积而不改变注入电荷的数量，因而能够增大单位体积电荷的数量，致使电子能够被有效地写入/擦除，从而提供写入/擦除速度高的半导体存储器件。这一优点与第五实施方案的相同。但利用上述的结构，第二绝缘体32b还覆盖了淀积的绝缘膜15，致使能够在栅电极与源和漏扩散区的接触步骤中防止淀积的绝缘膜15和各个接触发生短路。此处重要的是，层间绝缘膜和侧壁绝缘体由不同的材料组成，例如分别由氧化物膜和氮化物膜组成。因此，设计的接触裕度小而有利，致使器件精细。因此，提供了成本低的半导体存储器件。

图10(f)所示的是这样一种结构，即窄侧壁形状的淀积的绝缘膜15被包含在第二绝缘体32b中的电荷注入部分附近。形成方法可以与图10(e)中的相同，且此结构可借助于调整淀积膜厚度和多晶硅的腐蚀量而形成。同样，优点与图10(e)中的相同。

图10(g)所示的是这样一种结构，即电荷储存区由第二绝缘体32b和L形淀积绝缘膜15组成。作为一种形成方法，在形成第一绝缘体32a之后，用诸如LPCVD之类的台阶覆盖性良好的方法来淀积多晶硅，且随后形成淀积绝缘膜。然后，对多晶硅和淀积的绝缘膜进行腐蚀。然后，形成所示的结构。由于此结构，能够得到与10(e)相同的优点。

此外，在具有图10(g)所示结构的电荷储存区的半导体存储器件中，在第一绝缘体32a由氧化硅膜或氮氧化硅膜组成且淀积的绝缘膜15被改变成氮化硅膜的图10(i)所示的情况下，由于下述的情况而得到了更好的半导体存储器件。

由于存在捕获电荷的大量能级，故能够得到大的滞后特性。此外，电荷保持时间长，从而不发生归咎于出现泄漏路径的电荷泄漏问题，致使保持特性有利。而且，由于这些材料在LSI工艺中被非常普遍地使用，故降低了制造成本。

形成各个膜的方法可以与第二实施方案或此实施方案所述的形成方法一致。但氮化硅膜优选应该用诸如LPCVD之类的台阶覆盖性良好的方法来淀积。

图10(h)所示的是这样一种结构，即电荷储存区由第二绝缘体32b、L形淀积绝缘膜15、以及硅点10组成。作为一种形成方法，在形成第一绝缘体32a之后，用诸如LPCVD之类的台阶覆盖性良好的方法来淀积多晶硅，并对其表面进行氧化，然后形成硅点，并随后形成淀积的绝缘膜。可以用图10(a)和图10(h)的步骤来形成此结构。由于此结构，半导体或导体膜存在于半导体衬底与多个晶粒之间，从而能够抑制晶粒位置或尺寸的分散带给场效应晶体管阈值电压的影响。因此，能够提供抑制了错误读出的半导体存储器件。

此外，可以采用如下所述的步骤。在形成第一绝缘体32a之后，用诸如LPCVD之类的台阶覆盖性良好的方法来淀积多晶硅，并对其表面进行氧化。然后，执行在与淀积多晶硅相同条件下的工艺。由于下方氧化物膜的粗糙度在第一多晶硅淀积步骤中与此时的步骤中的差别，硅点在此时的步骤中被形成。在执行这种硅点形成的情况下，当硅点太小时，库仑阻塞效应太强，从而使电荷的注入发生困难，而当硅点太大时，它们变成膜状。因此，多晶硅膜的最佳厚度约为1-20nm。作为典型例子，与前述多晶硅膜相似，用620℃下SiH₄气氛中的低压化学气相淀积(LPCVD)方法，能够形成5nm的多晶硅膜和硅点。

为了防止右边电荷储存区和左边电荷储存区之间的短路，图10(e)-图10(h)所示的电荷储存区要求清除图21(a)和21(b)所示的栅的周边部分(清除区21)。

此外，关于图10(e)-图10(h)所示的电荷储存区的多晶硅，只要具有保持电荷的功能，多晶硅之外的任何其它物质也能够得到相同的优点的。例如完全可以是氮化硅膜、导体、或诸如PZT或PLZT之类的铁电体。

(第十实施方案)

本实施方案中的半导体存储器件是这样一种半导体存储器件，即各个存储功能单元161和162包括能够保持电荷的区域(储存电荷的区域，且完全可以是具有保持电荷的功能的膜)以及使电荷难以逃逸的区域(完全可以是具有使电荷难以逃逸的功能的膜)。举例来说，此器件具有图11所示的ONO结构。更具体地说，氮化硅膜142被插入在氧化硅膜141与氧化硅膜143之间，从而构成存储功能单元161或162。此处，氮化硅膜142完成保持电荷的功能。此外，氧化硅膜141和143起具有使储存在氮化硅膜142中的电荷难以逃逸的功能的膜的作用。

此外，在存储功能单元161和162中，能够保持电荷的区域(氮化硅膜142)分别重叠源和漏扩散区112和113。此处，“重叠”指的是能够保持电荷的至少部分区域(氮化硅膜142)存在于至少部分相应的源和漏扩散区112或113上。顺便说一下，参考号111表示半导体衬底，参考号114表示栅绝缘膜，参考号117表示栅电极，而参考号171表示各个偏移区(在栅电极117与扩散区112或113之间)虽然没有说明，但栅绝缘膜114下方的半导体衬底111的最上面的正面表面部分成为了沟道区。

下面来解释基于存储功能单元161和162中能够保持电荷的区域142分别重叠源和漏扩散区112或113的事实的各个优点。

图12是图11中右边存储功能单元162及其附近的放大图。符号W1表示栅电极117与扩散区113之间的偏移幅度。此外，符号W2表示栅电极117剖面中沿其沟道长度方向看的存储功能单元162的宽度。在存储功能单元162中，远离栅电极117的氮化硅膜142的端部，与远离栅电极117的存储功能单元162的端部重合，致使存储功能单元162的宽度被确定为W2。存储功能单元162与扩散区113之间的重叠幅度被表示为(W2-W1)。特别重要的是，在存储功能单元162中，氮化硅膜142重叠扩散区113，换言之，满足W2＞W1的关系。

顺便说一下，在图13所示的情况下，其中在存储功能单元162a中，远离栅电极117a的氮化硅膜142a的端部不与远离栅电极117a的存储功能单元162a重合，宽度W2可以被确定为从栅电极端部到远离栅电极117a的氮化硅膜142a端部的范围。

在氮化硅膜142重叠扩散区113的结构中，得到了足够的电流数值作为图12所示结构中的擦除状态(其中空穴被储存)下的漏电流。但在氮化硅膜142不重叠扩散区113的结构中，漏电流随氮化硅膜142与扩散区113之间的距离急剧地减小，在距离约为30nm时，减小大约3个数量级。

由于漏电流数值基本上正比于读出操作的速度，故随着氮化硅膜142与扩散区113之间距离的增大，存储器的性能急剧地降低。相反，在氮化硅膜142重叠扩散区113的范围内，漏电流的减小缓慢。因此，至少部分是为具有保持电荷的功能的膜的氮化硅膜142重叠源和漏区，是有利的。

考虑到上述结果，借助于将宽度W2固定为100nm，并将宽度W1设定为60nm和100nm作为设计数值，制造了存储单元阵列。在宽度W1为60nm的情况下，作为设计数值，氮化硅膜142和相应的源和漏扩散区112或113重叠40nm，而在W1为100nm的情况下，作为设计数值，它们不重叠。对存储单元阵列的读出时间进行了测量。结果，在考虑分散的最差情况下，读出存取时间在宽度W1被设定为60nm作为设计数值的情况下短了100倍。在实际使用中，读出存取时间优选应该是每位100毫微秒或以下，且已经发现这一要求在W1＝W2的条件下绝对无法达到。还已经表明，即使当考虑制造分散时，条件W2-W1＞10nm也更为优选。

在储存于存储功能单元161(区域181)中的信息的读出中，采用源和漏扩散区112作为源电极和扩散区113作为漏区，夹断点形成在靠近漏区113的沟道区侧上，是有利的。亦即，在储存于二个存储功能单元之一中的信息的读出中，夹断点优选应该被形成在靠近另一个存储功能单元的沟道区的区域中。这样，不管存储功能单元162的储存状态如何，存储功能单元161的储存信息都能够以高灵敏度被探测到，这形成了用来实现二位操作的一个重要因素。

同时，在信息仅仅被储存在二个存储功能单元之一中或借助于使二个存储功能单元进入完全相同的储存状态来使用存储器的情况下，在读出模式中不总是必需形成夹断点。

顺便说一下，虽然图11中未示出，但阱区(N沟道元件情况下的P型阱)优选应该被形成在半导体衬底111的正面表面中。由于阱区的形成，当沟道区的杂质浓度为了存储器操作(重新写入操作和读出操作)而被优化时，就便于控制其它的电学特性(承受电压、结电容、以及短沟道效应)。

从提高存储器的保持特性的观点看，各个存储功能单元优选应该包括功能上能够保持电荷的电荷保持部分以及绝缘膜。在本实施方案中，具有捕获电荷的能级的氮化硅膜142被用作电荷保持部分，而用来防止储存在电荷保持部分中的电荷分散的氧化硅膜141和143被用作绝缘膜。由于存储功能单元包括电荷保持部分和绝缘膜，故借助于防止电荷的分散而能够提高保持特性。而且，电荷保持部分的体积能够被做得适当地小于存储功能单元仅仅由电荷保持部分构成的情况。当电荷保持部分的体积被做得适当地小时，电荷在电荷保持部分内的迁移受到限制，从而能够抑制归咎于电荷保持状态中发生电荷迁移的任何特性改变。

此外，各个存储功能单元包括基本上平行于栅绝缘膜正面表面排列的电荷保持部分，换言之，存储功能单元中的电荷保持部分的上表面被排列成位于离栅绝缘膜上表面相等距离处，是有利的。具体地说，如图14所示，存储功能单元162的电荷保持部分142a具有基本上平行于栅绝缘膜114表面的平面。换言之，电荷保持部分142a优选应该被形成在离对应于栅绝缘膜114的正面表面的层面的均匀高度处。

由于电荷保持部分142a基本上平行于存在于存储功能单元162中的栅绝缘膜114的正面表面，故根据储存在电荷保持部分142a中的电荷的数量能够有效地控制偏移区171中反型层形成的可能性，且又能够增强存储效应。此外，由于电荷保持部分142a被做得基本上平行于栅绝缘膜114的正面表面，故即使当偏移幅度(W1)已经分散时，存储效应的改变也能够被保持得比较小，致使能够抑制存储效应的分散。而且，电荷向电荷保持部分142a上方的迁移被抑制，从而能够抑制归咎于电荷保持状态中发生电荷迁移的任何特性改变。

而且，存储功能单元162优选应该包括将基本上平行于栅绝缘膜114的正面表面的电荷保持部分142a分隔于沟道区(或阱区)的绝缘膜(例如位于偏移区171上的部分氧化硅膜141)。由于此绝缘膜，就抑制了储存在电荷保持部分142a中的电荷的分散，从而能够得到保持特性更好的半导体存储器件。

顺便说一下，从半导体衬底111的正面表面到储存在电荷保持部分142a中的电荷的距离，能够以电荷保持部分142a的膜厚度被控制且电荷保持部分142a(位于偏移区171上的部分氧化硅膜141)下方的绝缘膜的厚度被控制为恒定的方式，被保持大致恒定。亦即，从半导体衬底表面到储存在电荷保持部分142a中的电荷的距离，能够被控制在电荷保持部分142a下方的绝缘膜的最小厚度数值与电荷保持部分142a下方的绝缘膜的最大厚度数值和电荷保持部分142a的最大膜厚度之和之间。于是，可以大致控制由储存在电荷保持部分142a中的电荷所产生的电力线密度，并可以使存储元件的存储效应强度的分散非常小。

(第十一实施方案)

在本实施方案中，如图15所示，存储功能单元162的电荷保持部分142具有基本上均匀的膜厚度，并具有基本上平行于栅绝缘膜114正面表面而排列(如箭头181所示)以及基本上平行于栅电极117侧表面而排列(如箭头182所示)的构造。

在正电压被施加到栅电极117的情况下，存储功能单元162中的电力线亦即电场如箭头183所示二次通过氮化硅膜142(箭头182和181所示部分)。顺便说一下，当负电压被施加到栅电极117时，电力线的走向变成相反。此处，氮化硅膜142的相对介电常数约为6，而氧化硅膜141和143的相对介电常数约为4。因此，存储功能单元162沿电力线的方向(箭头183)的有效相对介电常数变大，从而能够使电力线二端之间的电位差小于仅仅存在箭头181所示的电荷保持部分的情况。亦即，施加到栅电极117的较大部分电压被用于增强偏移区171中的电场。

电荷在重新写入操作中被注入到氮化硅膜142中的原因是，产生的电荷被偏移区171中的电场拉动。由于包含箭头182所示的电荷保持部分，因此，在重新写入操作中被注入到存储功能单元162中的电荷增加，从而提高了重新写入速度。

顺便说一下，在部分氧化硅膜143也被氮化硅膜代替，亦即电荷保持部分相对于对应于栅绝缘膜114正面表面的层面不均匀的情况下，电荷向氮化硅膜上方的迁移变得明显，保持特性从而恶化。

由于同样理由而更为有利的是，电荷保持部分由诸如氧化铪之类的具有非常大的相对介电常数的高介电物质而不是由氮化硅膜组成。

此外，存储功能单元优选应该还包括将基本上平行于栅绝缘膜正面表面的电荷保持部分分隔于沟道区(或阱区)的绝缘膜(位于偏移区171上的部分氧化硅膜141)。由于此绝缘膜，就抑制了储存在电荷保持部分中的电荷的分散，从而能够进一步提高保持特性。

而且，存储功能单元优选应该还包括将栅电极分隔于基本上平行于栅电极侧表面延伸的电荷保持部分的绝缘膜(与栅电极117相接触的部分氧化硅膜141)。由于此绝缘膜，就防止了电学特性由于电荷从栅电极注入到电荷保持部分中而改变，从而能够提高半导体存储器件的可靠性。

而且，电荷保持部分142下方的绝缘膜(位于偏移区171上的部分氧化硅膜141)的厚度被控制为恒定，以及排列在栅电极侧壁上的绝缘膜(与栅电极117相接触的氧化硅膜部分141)的厚度被控制为恒定，是有利的。这样就能够防止储存在电荷保持部分142中的电荷泄漏。

根据本发明的情况，至少部分栅绝缘膜和至少部分存储功能单元可以由氧化物膜组成，且栅绝缘膜的氧化物膜等效厚度可以小于从面对存储功能单元的栅电极侧壁延伸通过存储功能单元到位于存储功能单元下方的衬底表面的路径的氧化物膜等效厚度。此处，“氧化物膜等效厚度”是绝缘膜的厚度乘以氧化物膜介电常数对绝缘膜的介电常数的比率而得到的厚度。当绝缘膜由某些介电层组成且其中一个层不由氧化物膜例如由氮化物膜组成时，氮化物膜层的等效厚度被考虑来确定氧化物膜等效厚度。

上述的结构意味着当电压被施加在栅电极与栅电极下方的衬底之间时，经由栅绝缘膜从栅电极延伸到衬底的路径中的电场强度小于经由存储功能单元从面对存储功能单元的栅电极侧壁延伸到位于存储功能单元下方的衬底表面的路径中的电场强度。亦即，在图15所示结构的情况下，栅绝缘膜114的氧化物膜等效厚度可以小于箭头183所示的从面对氮化硅膜142的栅电极117侧壁延伸到半导体衬底111表面的路径的氧化物膜等效厚度。此路径通过氧化硅膜141、氮化硅膜142、以及氧化硅膜141延伸，或通过氧化硅膜141、氮化硅膜142、氧化硅膜143、氮化硅膜142、以及氧化硅膜141延伸。

在上述情况下，由于栅绝缘膜的氧化硅膜等效厚度可以小于通过存储功能单元从面对存储功能单元的栅电极侧壁延伸到半导体衬底的路径的氧化物膜等效厚度，故在例如栅绝缘膜被用作MOSFET的栅绝缘膜的情况下，阈值电压能够被设定得低，从而能够实现低读出电压的低电压驱动。因此，能够提供功耗低的半导体存储器件。

而且，至少部分栅绝缘膜和至少部分存储功能单元可以各由氧化物膜组成，且栅绝缘膜的氧化物膜等效厚度可以大于通过存储功能单元从与存储功能单元相对的栅电极侧壁延伸到位于存储功能单元下方的衬底表面的路径的氧化物膜等效厚度。亦即，在图15所示结构的情况下，栅绝缘膜114的氧化物膜等效厚度可以大于箭头183所示的路径的氧化物膜等效厚度。

在上述情况下，举例来说，借助于将10V和0V的电位分别施加在栅电极以及源和漏扩散区上，能够写入信息，借助于将-10V和0V的电位分别施加在栅电极以及源和漏扩散区上，能够擦除信息，且由于源和漏扩散区的电位彼此相等，故漏电流不流动。而且，栅绝缘膜厚，从而抑制了通过栅绝缘膜的泄漏电流。因此，提供了功耗被降低了的半导体存储器件。而且，不产生热载流子，从而没有任何电荷被注入到栅绝缘膜中，致使抑制了归咎于栅绝缘膜中的电荷注入的阈值电压偏离，从而能够提供可靠性高的半导体存储器件。

(第十二实施方案)

本实施方案涉及到栅电极、存储功能单元、以及源和漏扩散区之间距离的优化。如图16所示，参考号A表示剖面中沿沟道长度方向看的栅电极长度，B表示源和漏区之间的距离(沟道长度)，C表示从一个存储功能单元的端部到另一个存储功能单元端部的距离，亦即在剖面中一个存储功能单元中沿沟道长度方向从具有保持电荷功能的膜的端部(远离栅电极)到另一个存储功能单元中具有保持电荷功能的膜的端部(远离栅电极)的距离。

首先，保持B＜C是有利的。在沟道区中，偏移区171存在于栅电极117下方部分与源和漏扩散区112或113之间。由于关系B＜C，故反型可能性在整个偏移区171中根据储存在存储功能单元161和162(氮化硅膜142)中的电荷而有效地变动。因此，存储效应提高，并实现了更高速度的读出操作。

此外，在源和漏扩散区112和113相对栅电极117偏移的情况下，亦即在保持A＜B的情况下，偏移区171在将电压施加到栅电极117的情况下的反型可能性根据储存在存储功能单元中的电荷的数量而大幅度改变，致使存储效应提高，并能够降低短沟道效应。但就存储效应提高而论，不总是必需存在偏移区171。即使不存在偏移区171，若源和漏扩散区112和113的杂质浓度足够低，则也能够提高存储功能单元161和162(氮化硅膜142)中的存储效应。

因此，保持A＜B＜C是最有利的。

(第十三实施方案)

如图17所示，除了半导体衬底被SOI衬底代替之外，本实施方案中的半导体存储器件基本上具有与第八实施方案相同的构造。此处，SOI衬底特有的衬底浮置效应变得容易出现，致使能够增强热载流子的产生效率，从而能够提高写入速度。

此半导体存储器件是这样的，即埋置的氧化物膜188被形成在半导体衬底186上，且还被SOI层重叠。源和漏扩散区112和113被形成在SOI层中，而其它区域构成本体区187。

在此半导体存储器件中，同样得到了与第八实施方案的半导体存储器件相同的工作和优点。而且，能够使源和漏扩散区112和113与本体区187之间的结电容明显地小，致使有可能提高元件的运行速度并降低其功耗

(第十四实施方案)

如图18所示，除了P型高浓度区191被加入到N型源和漏扩散区112和113的沟道侧附近之外，本实施方案中的半导体存储器件基本上具有与第十实施方案相同的构造。

更具体地说，在各个P型高浓度区191中提供P型的杂质(例如硼)的浓度，高于在P型区192中提供P型的杂质的浓度。P型高浓度区191中的P型杂质浓度应该例如约为每立方厘米5×10¹⁷-1×10¹⁹。此外，P型区192中的P型杂质浓度可以被设定为例如每立方厘米5×10¹⁶-1×10¹⁸。

当以这种方式来排列P型高浓度区191时，源和漏扩散区112和113与半导体衬底111之间的结在存储功能单元161和162紧邻下方变得陡峭。因此，在写入和擦除操作中容易产生热载流子，致使能够降低写入和擦除操作的电压，即能够提高其速度。而且，由于P型区192的杂质浓度比较低，故存储器擦除状态下的阈值电压低，漏电流从而变大。因此，提高了读出速度。因而有可能得到重新写入电压低或重新写入速度高且读出速度高的半导体存储器件。

此外，参照图18，P型高浓度区191被排列在源和漏区112和113附近的存储功能单元161和162下方(亦即不直接在栅电极117下方)，整个晶体管的阈值电压从而明显地上升。上升的程度比P型高浓度区191直接位于栅电极117下方的情况高得多。在写入电荷(在N沟道型晶体管的情况下是电子)已经被储存在存储功能单元中的情况下，阈值电压的差别变得更大。另一方面，在足够的擦除电荷(在N沟道型晶体管的情况下是空穴)已经被储存在存储功能单元中的情况下，整个晶体管的阈值电压降低到由栅电极117下方沟道区(P型区192)的杂质浓度所确定的数值。亦即，擦除模式中的阈值电压不依赖于P型高浓度区191的杂质浓度，而写入模式中的阈值电压受到杂质浓度的很大影响。因此，当P型高浓度区191被排列在存储功能单元161和162下方以及源和漏扩散区112和113附近时，仅仅写入模式中的阈值电压变动非常大，从而能够明显地增强存储效应(写入模式与擦除模式中的阈值电压之间的差别)。

(第十五实施方案)

如图19所示，除了将电荷保持部分(氮化硅膜142)分隔于沟道区或阱区的绝缘膜141的厚度(T1)小于栅绝缘膜114的厚度(TG)之外，本实施方案的半导体存储器件具有基本上与第十实施方案相同的构造。

考虑到存储器重新写入操作中的承受电压要求，绝缘膜114的厚度TG有一下限。但绝缘膜114的厚度T1可以做得小于厚度TG，而不管承受电压的要求。当厚度T1被做得小时，便于电荷注入到存储功能单元161或162中，这可以降低写入和擦除操作的电压，即提高其速度。而且，当电荷已经被储存在氮化硅膜142中时，提高了沟道区或阱区中感生的电荷的数量，致使能够增强存储功能。

因此，当保持T1＜TG时，可以降低写入和擦除操作的电压，即提高其速度，还可以增强存储效应，而存储器的耐压性能不退化。

顺便说一下，绝缘膜141的厚度T1更优选地说应该至少为0.8nm，这是基于制造工艺的均匀性和膜性质能够保持一定标准且保持特性不大幅度退化的一个限度。

(第十六实施方案)

如图20所示，除了将电荷保持部分(氮化硅膜142)分隔于沟道区或阱区的绝缘膜141的厚度(T1)大于栅绝缘膜114的厚度(TG)之外，本实施方案的半导体存储器件具有基本上与第十实施方案相同的构造。

考虑到防止元件短沟道效应的要求，绝缘膜114的厚度TG有一上限。但绝缘膜114的厚度T1可以做得大于厚度TG，而不管防止短沟道效应的要求。当厚度T1被做得大时，能够防止储存在电荷储存区142中的电荷发生分散，从而能够改善存储器的保持特性。

因此，当保持T1＞TG时，可以改善存储器的保持特性，而不使其短沟道效应恶化。

顺便说一下，考虑到重新写入速度的降低，绝缘膜141的厚度T1优选应该最多为20nm。

(第十七实施方案)

下面参照图23来描述本发明的第十七实施方案。图23(a)和23(b)各示出了一种IC卡的构造。如图23(a)所示，MPU(微处理单元)部分401和接插件部分408被建立在IC卡400A中。MPU部分401中包括形成在单个芯片上的数据存储器部分404、运算部分402、控制部分403、ROM(只读存储器)405、以及RAM(随机存取存储器)406。本发明的半导体器件被组合在MPU部分401中。各种组成部分被布线线条407(包括数据总线、电源线等)互连。此外，当IC卡400A被安装在外部读出器/写入器409上时，接插件部分408和读出器/写入器409被连接，从而电功率被馈送到卡400A，数据被交换。

本发明的特点在于，MPU部分401和数据存储器部分404被形成在单个芯片上，从而构成具有共存数据存储器部分404的MPU部分401。本发明所公开的能够削减制造成本的半导体存储元件，被用作数据存储器部分404。

由于此半导体存储元件容易制造并能够二位操作，故其中排列这种元件的存储单元阵列的面积也容易被减小。因此，能够削减存储单元阵列的成本。当此存储单元阵列被用作IC卡400A的数据存储器部分404时，IC卡400A的成本就被削减了。

此外，由于数据存储器部分404被包括在MPU部分401中，并被形成在单个芯片上，故能够大幅度削减IC卡400A的成本。

而且，本发明的半导体存储元件被用于数据存储器部分404，且本发明的半导体元件被用于逻辑电路部分，亦即，MPU部分401由本发明的半导体器件组成。因此，构成MPU部分401的逻辑电路部分(运算部分402和控制部分403)的元件及其制作工艺非常相似于采用例如快速存储器的情况，且数据存储器部分404和逻辑电路部分能够非常容易地共存，致使明显地简化了共存安装工艺。因此，基于在单个芯片上形成MPU部分401和数据存储器部分404的成本削减的优点变得非常明显。

顺便说一下，ROM 405完全可以由半导体存储元件构成。以这种方式，其中储存了用来驱动MPU部分401的程序的ROM 405能够从外部被重新写入，从而能够显著地提高IC卡400A的性能。由于此存储元件容易微细制造且能够二位操作，故即使当掩模ROM被存储元件代替时，也不容易引起芯片面积的增大。而且，由于用来形成半导体存储元件的工艺很少不同于普通CMOS制作工艺，故容易与逻辑电路部分共存。

接着，如图23(b)所示，MPU部分401、RF接口部分410、以及天线部分411被建立在IC卡400B中。MPU部分401中包括形成在单个芯片上的数据存储器部分404、运算部分402、控制部分403、ROM405、以及RAM 406。各种组成部分由布线线条407(包括数据总线和电源线等)互连。

图23(b)中的IC卡400B与图23(a)中的IC卡400A的不同之处在于前者是非接触型的。因此，接触部分403与RF接口部分410连接，不与接插件部分408连接。RF接口部分410被进一步连接到天线部分411。天线部分411具有与外部设备通信和收集电功率的功能。RF接口部分410具有对从天线部分411传送的射频信号进行整流以便馈送电功率的功能以及对信号进行调制和解调的功能。顺便说一下，RF接口部分410和天线部分411完全可以与MPU部分401共存安装在单个芯片上。

由于本实施方案中的IC卡400B是非接触型的，故能够防止可能通过接插件部分出现的静电击穿。此外，由于不必总是与外部设备保持紧密接触，故其使用情况变得更加万能。而且，构成数据存储器部分404的半导体存储元件以低于现有技术快速存储器的电压(约为12V的电源电压)的电源电压(例如约为9V)工作，致使RF接口部分410的电路尺寸能够减小，从而削减成本。

(第十八实施方案)

下面参照图24来描述本发明的第十八实施方案。前述各个实施方案中任何一个所述的半导体存储器件或半导体器件，能够被应用于电池驱动的便携式电子装置，特别是便携式信息终端。便携式信息终端、便携式电话、游戏机等被认为是这种便携式电子装置。图24示出了便携式电话的例子。本发明的半导体器件被组合在MPU部分501中。

当本发明的半导体器件被应用于便携式电子装置时，能够削减控制电路的制造成本，致使能够削减便携式电子装置本身的成本。或者，包括在控制电路中的非易失存储器的容量被增大，从而能够提高便携式电子装置的性能。

如图24所示，便携式电话500中包括MPU部分501、人机接口部分508、RF(射频)电路部分510、以及天线部分511。MPU部分501中包括形成在单个芯片上的数据存储器部分504、运算部分502、控制部分503、ROM 505、以及RAM 506。各种组成部分由布线线条507(包括数据总线和电源线等)互连。

本实施方案的特点在于，MPU部分501和数据存储器部分504被形成在单个半导体芯片上，从而构成具有共存数据存储器部分504的MPU部分501。本发明公开的能够削减制造成本的半导体存储元件，被用作数据存储器部分504。

由于此半导体存储元件容易制造且能够二位运行，故其中排列了这种元件的存储单元阵列的面积也容易减小。因此能够削减存储单元阵列的成本。当此存储单元阵列被用作便携式电话500的数据存储器部分504时，就削减了便携式电话500的成本。

此外，由于数据存储器部分504被包括在MPU部分501中，并被形成在单个芯片上，故能够大幅度削减便携式电话的成本。

而且，本发明的半导体存储元件被用于数据存储器部分504，且本发明的半导体元件被用于逻辑电路部分，亦即，MPU部分501由本发明的半导体器件组成。因此，构成MPU部分501的逻辑电路部分(运算部分502和控制部分503)的元件及其制作工艺非常相似于采用例如快速存储器的情况，且数据存储器部分504和逻辑电路部分能够非常容易地共存，致使明显地简化了共存安装工艺。因此，基于在单个芯片上形成MPU部分501和数据存储器部分504的成本削减的优点变得非常明显。

顺便说一下，ROM 505完全可以由半导体存储元件构成。以这种方式，其中储存了用来驱动MPU部分501的程序的ROM 505能够从外部被重新写入，从而能够显著地提高便携式电话500的性能。由于此存储元件容易微细制造且能够二位操作，故即使当掩模ROM被存储元件代替时，也不容易引起芯片面积的增大。而且，由于用来形成半导体存储元件的工艺很少不同于普通CMOS制作工艺，故容易与逻辑电路部分共存。

本发明提供了大量显著的优点。

根据本发明一个实施例的半导体存储器件，各个存储功能单元的电荷保持部分被形成在栅电极的侧面，不被形成在场效应晶体管的栅绝缘膜部分中，致使基本消除了涉及到的过度擦除和错误读出问题。

此外，存在着抗耗散绝缘膜，它能够抑制电荷从存储功能单元的电荷保持部分的分散，致使提高了电荷的保持时间。

栅电极侧壁与面对此侧壁的电荷保持部分之间的距离(T2)被做得不同于半导体衬底表面与位于其半导体衬底侧上的电荷保持部分的底部之间的距离(T1)。于是，举例来说，当距离T1被做得小于距离T2时，从半导体衬底注入的电荷能够被限制渗透存储功能单元到栅电极，相反，当距离T1被做得大于距离T2时，从栅电极注入的电荷能够被限制渗透存储功能单元到半导体衬底。因此，有可能得到电荷注入效率高且写入/擦除速度高的半导体存储器件。

此外，根据本发明一个实施例的半导体器件，其中源和漏扩散区相对于栅电极端部不偏移的半导体元件以及其中源和漏扩散区偏移的半导体存储元件，被共存安装在同一个衬底上，且具有储存电荷的功能的存储功能单元被排列在各个半导体元件和半导体存储元件中栅电极的侧壁处。但由于二种元件的制造工艺差别不大，故非常容易实现例如包括半导体存储元件的非易失存储器与包括半导体元件的逻辑电路的共存。而且，由于栅电极膜的厚度不受限制，故能够提供对其可容易地使用最先进的MOSFET制造工艺的半导体器件。

此外，根据本发明的一个实施例IC卡，能够包括其中非易失存储器及其外围电路部分、逻辑电路部分、SRAM部分等被容易地共存安装且其成本能够降低的半导体器件，致使能够提供削减了成本的IC卡。

此外，根据本发明的便携式电子装置，例如便携式电话，能够包括其中非易失存储器及其外围电路部分、逻辑电路部分、SRAM部分等被容易地共存安装且其成本能够降低的半导体器件，致使能够提供削减了成本的便携式电话。

此外，根据本发明一个实施例的半导体存储器件的制造方法，与元件的栅电极相接触的那部分半导体存储元件的绝缘膜的厚度能够被做得非常不同于与元件的半导体衬底相接触的那部分的厚度，从而可以抑制擦除模式中的错误擦除或提高写入/擦除速度。更具体地说，在与半导体衬底相接触的部分处的绝缘膜的厚度被做得小于与栅电极相接触部分处的绝缘膜的厚度的情况下，能够抑制擦除模式中的错误擦除，或从半导体衬底注入的电荷能够被限制渗透绝缘膜到栅电极，致使能够提供电荷注入效率良好且写入/擦除速度高的半导体存储器件。相反，在与半导体衬底相接触的部分处的第一绝缘膜的厚度被做得大于与栅电极相接触部分处的第一绝缘膜的厚度的情况下，从栅电极注入的电荷能够被限制渗透第一绝缘膜到半导体衬底，致使能够提供电荷注入效率良好且写入/擦除速度高的半导体存储器件。

而且，半导体存储元件的源和漏扩散区能够被形成为相对于元件的栅电极偏移以便被元件的电荷储存区重叠，致使存储效应有利，且与源和漏扩散区不被重叠的情况相比，半导体存储器件的读出操作中的电流数值被提高得多得多。于是，读出速度也提高得多得多，致使提供了读出速度高的半导体存储器件。

此外，根据本发明一个实施例的半导体存储器件的另一制造方法，半导体衬底和半导体存储元件的栅电极用不同组分的材料形成，致使与栅电极相接触的元件的那部分绝缘膜的厚度能够被做得非常不同于其与半导体衬底相接触的那部分的厚度，从而可以抑制擦除模式中的错误擦除，或提高写入/擦除速度。

而且，仅仅利用形成绝缘膜的普通步骤而无须采用腐蚀步骤等，就能够执行将半导体存储元件的第一绝缘膜形成为与栅电极相接触的部分和与半导体衬底相接触的部分的厚度不同的步骤，致使能够提供不需要任何复杂步骤且其制造成本低的半导体存储器件。

而且，半导体存储元件的源和漏扩散区能够被形成为相对于元件的栅电极偏移以便被元件的电荷储存区重叠，致使存储效应有利，且与源和漏扩散区不被重叠的情况相比，半导体存储器件的读出操作中的电流数值被提高得多得多。于是，读出速度也提高得多得多，致使提供了读出速度高的半导体存储器件。

此外，根据本发明一个实施例的半导体存储器件的另一制造方法，半导体存储元件的栅电极的杂质浓度至少为每立方厘米5×10¹⁹，因而显著地出现杂质增强的氧化效应。而且，杂质浓度低于栅电极杂质浓度的各个杂质区被形成在半导体衬底中，且基于热处理的绝缘膜被形成在半导体衬底和栅电极上。于是，与栅电极相接触的那部分第一绝缘膜的厚度能够被做得非常不同于其与半导体衬底相接触的那部分的厚度，致使能够提供不需要诸如腐蚀之类的任何复杂步骤且其制造成本降低了的半导体存储器件。

而且，在与半导体存储元件的半导体衬底相接触的部分处的第一绝缘膜的厚度被做得小于与元件的栅电极相接触的部分处的第一绝缘膜的厚度的情况下，从半导体衬底注入的电荷能够被限制渗透第一绝缘膜到栅电极，致使能够提供电荷注入效率良好且写入/擦除速度高的半导体存储器件。

此外，根据本发明一个实施例的半导体存储器件的另一制造方法，半导体存储元件的栅电极的杂质浓度最多为每立方厘米1×10²⁰且小于元件的半导体衬底的杂质浓度，致使能够为栅电极设定不出现杂质增强氧化效应的条件，而当半导体衬底的杂质浓度高于栅电极的杂质浓度且至少为每立方厘米5×10¹⁹时，在半导体衬底中开始明显地出现杂质增强的氧化效应。因此，当基于热处理的绝缘膜被形成在半导体衬底和栅电极上时，与栅电极相接触的那部分第一绝缘膜的厚度就能够被做得非常不同于其与半导体衬底相接触的那部分的厚度，致使能够提供不需要任何复杂步骤且其制造成本低的半导体存储器件。此外，与栅电极相接触的部分第一绝缘膜的厚度非常不同于其与半导体衬底相接触的部分的厚度，致使能够提供写入/擦除速度明显地高的半导体存储器件。

而且，半导体存储元件的第一绝缘膜在与半导体衬底相接触的部分处比在与栅电极相接触的部分处更厚，从栅电极注入的电荷从而能够被限制渗透第一绝缘膜到半导体衬底，致使能够提供电荷注入效率良好且写入/擦除速度高的半导体存储器件。

而且，在与半导体存储元件的半导体衬底相接触的部分处的第一绝缘膜的厚度被做得小于与元件的栅电极相接触的部分处的第一绝缘膜的厚度的情况下，从半导体衬底注入的电荷能够被限制渗透第一绝缘膜到栅电极，致使能够提供电荷注入效率良好且写入/擦除速度高的半导体存储器件。

Claims (34)

1.一种包括存储单元的半导体存储器件，各个存储单元包含：

形成在半导体衬底上的栅绝缘膜；

形成在栅绝缘膜上的栅电极；

位于栅电极下方的沟道区；

排列在沟道区相对侧上的一对源区和漏区，此源区和漏区具有与沟道区相反的导电类型；以及

分别位于栅电极的相对侧上的存储功能单元，各个存储功能单元包括电荷保持部分和抗耗散绝缘体，此电荷保持部分由用来储存电荷的材料组成，抗耗散绝缘体用来通过将电荷保持部分分隔于栅电极和衬底二者而防止储存的电荷被损耗，

其中，栅电极侧壁和与其彼此面对的电荷保持部分侧面之间的距离(T2)适应于和电荷保持部分底部与衬底表面之间的距离(T1)不同。

2.根据权利要求1的半导体存储器件，其中，当离衬底越来越远测量时，距离T2增大。

3.根据权利要求1的半导体存储器件，其中，距离T2大于T1。

4.根据权利要求1的半导体存储器件，其中，氮氧化物膜被形成在电荷保持部分与栅电极之间。

5.根据权利要求1的半导体存储器件，其中，淀积的绝缘膜被形成在电荷保持部分与栅电极之间。

6.根据权利要求5的半导体存储器件，其中，厚度为1-10nm，包括1和10nm，的热绝缘体被排列在淀积的绝缘体与半导体衬底之间。

7.根据权利要求1的半导体存储器件，其中，栅电极由与衬底不同的材料组分组成，且距离T2不同于T1。

8.根据权利要求1的半导体存储器件，其中，存储功能单元中的电荷保持部分被抗耗散绝缘体分隔于栅电极和衬底二者，

衬底和栅电极由硅组成，

且其中，面对存储功能单元的衬底区域的杂质浓度不同于面对存储功能单元的栅电极区域的杂质浓度，且距离T2不同于T1。

9.根据权利要求8的半导体存储器件，其中，栅电极的杂质浓度为每立方厘米1×10²⁰或以上，且衬底的杂质浓度低于栅电极的杂质浓度。

10.根据权利要求1的半导体存储器件，其中，至少部分栅绝缘膜和至少部分存储功能单元各由氧化物膜组成，且栅绝缘膜的氧化物膜等效厚度小于通过存储功能单元从与存储功能单元相对的栅电极侧壁延伸到位于存储功能单元下方的衬底表面的路径的氧化物膜等效厚度。

11.根据权利要求1的半导体存储器件，其中，分别位于栅电极相对各侧上的各个电荷保持部分，被用来独立地储存电荷。

12.根据权利要求1的半导体存储器件，其中，至少部分栅绝缘膜和至少部分存储功能单元各由氧化物膜组成，且栅绝缘膜的氧化物膜等效厚度大于通过存储功能单元从与存储功能单元相对的栅电极侧壁延伸到位于存储功能单元下方的衬底表面的路径的氧化物膜等效厚度。

13.根据权利要求12的半导体存储器件，其中，至少部分源区和至少部分漏区被排列在栅电极下方。

14.根据权利要求1的半导体存储器件，其中，存储功能单元中的抗耗散绝缘体由氧化硅膜或氮氧化硅膜组成，且存储功能单元中的电荷保持部分由氮化硅膜组成。

15.根据权利要求1的半导体存储器件，其中，存储功能单元中的至少部分电荷保持部分被排列在源或漏区上方。

16.根据权利要求15的半导体存储器件，其中，存储功能单元中的电荷保持部分的一个表面基本上平行于栅绝缘膜的表面。

17.根据权利要求16的半导体存储器件，其中，存储功能单元中的电荷保持部分包括基本上平行于栅电极侧表面延伸的部分。

18.根据权利要求16的半导体存储器件，其中，半导体存储器件包含将存储功能单元中的电荷保持部分分隔于衬底的绝缘膜，且此绝缘膜比栅绝缘膜更薄，厚度为0.8nm或以上。

19.根据权利要求16的半导体存储器件，其中，半导体存储器件包含将存储功能单元中的电荷保持部分分隔于衬底的绝缘膜，此绝缘膜比栅绝缘膜更厚，且厚度为20nm或以下。

20.一种半导体器件，它包括半导体存储单元和半导体元件，各个半导体存储单元和半导体元件包含：

形成在半导体衬底上的栅绝缘膜；

形成在栅绝缘膜上的栅电极；

位于栅电极下方的沟道区；

排列在沟道区相对侧上的一对源区和漏区，此源区和漏区具有与沟道区相反的导电类型；以及

分别位于栅电极的相对侧上的存储功能单元，各个存储功能单元包括电荷保持部分和抗耗散绝缘体，此电荷保持部分由用来储存电荷的材料组成，抗耗散绝缘体用来防止储存的电荷被损耗，

其中，栅电极侧壁和与其彼此面对的电荷保持部分侧面之间的距离适应于和第一电荷保持部分底部与衬底表面之间的距离不同，

其中，存储单元中的源区和漏区被排列在存储单元的栅电极下方区域的外面，且

半导体元件中的部分源和漏区被排列在半导体元件的栅电极下方。

21.一种IC卡，它包含权利要求1所述的半导体存储器件。

22.便携式电子装置，它包含权利要求1所述的半导体存储器件。

23.一种半导体存储器件的生产方法，它包含下列步骤：

形成半导体衬底上的栅绝缘膜和栅绝缘膜上具有侧壁的栅电极；

在栅电极上和半导体衬底上形成第一绝缘膜；

部分地清除第一绝缘膜，使第一绝缘膜被留在至少栅电极的侧壁上；

用氧化或氮氧化工艺，在衬底上和栅电极的侧壁上形成第二绝缘膜，使覆盖栅电极侧壁的部分第二绝缘膜比覆盖衬底的部分第二绝缘膜更厚；

经由第二绝缘膜，在栅电极的侧壁上形成电荷储存区；以及

利用栅电极、存在于栅电极侧壁上的第一和第二绝缘膜、以及电荷储存区作为注入掩模，借助于将杂质注入到衬底中而形成源区和漏区。

24.一种半导体存储器件的生产方法，它包含下列步骤：

形成半导体衬底上的栅绝缘膜和栅绝缘膜上具有侧壁的栅电极，此栅电极由不同于衬底的材料组分组成；

用热处理方法，在衬底上和栅电极侧壁上形成绝缘膜，使覆盖衬底的部分绝缘膜的厚度不同于覆盖栅电极侧壁的部分绝缘膜的厚度；

经由绝缘膜，在栅电极的侧壁上形成电荷储存区；以及

利用栅电极、存在于栅电极侧壁上的绝缘膜、以及电荷储存区作为注入掩模，借助于将杂质注入到衬底中而形成源区和漏区。

25.一种半导体存储器件的生产方法，它包含下列步骤：

在硅组成的半导体衬底上形成栅绝缘膜；

形成由硅组成并具有侧壁的栅电极，此栅电极的杂质浓度大于衬底的位于栅电极表面附近的区域的杂质浓度，且栅电极的杂质浓度为每立方厘米5×10¹⁹或以上；

用热处理方法，在衬底上和栅电极侧壁上形成绝缘膜，使覆盖衬底的部分绝缘膜的厚度不同于覆盖栅电极侧壁的部分绝缘膜的厚度；

经由绝缘膜，在栅电极的侧壁上形成电荷储存区；以及

利用栅电极、存在于栅电极侧壁上的绝缘膜、以及电荷储存区作为注入掩模，借助于将杂质注入到衬底中而形成源区和漏区。

26.一种半导体存储器件的生产方法，它包含下列步骤：

在硅组成的半导体衬底上形成栅绝缘膜，此衬底在衬底表面附近具有杂质浓度为每立方厘米5×10¹⁹或以上的杂质区；

形成由硅组成并具有侧壁的栅电极，此栅电极的杂质浓度小于衬底表面附近的杂质区的杂质浓度，且此栅电极的杂质浓度为每立方厘米1×10²⁰或以下；

用热处理方法，在衬底上和栅电极侧壁上形成绝缘膜，使覆盖衬底的部分绝缘膜的厚度不同于覆盖栅电极侧壁的部分绝缘膜的厚度；

经由绝缘膜，在栅电极的侧壁上形成电荷储存区；以及

利用栅电极、存在于栅电极侧壁上的绝缘膜、以及电荷储存区作为注入掩模，借助于将杂质注入到衬底中而形成源区和漏区。

27.一种IC卡，它包含权利要求20所述的半导体器件。

28.便携式电子装置，它包含权利要求20所述的半导体器件。

29.一种包括半导体存储单元的半导体存储器件，每个存储单元包括：

半导体衬底；

形成在所述衬底上并由沟道区分开的一对源区和漏区；

形成在所述沟道区上的栅绝缘膜；

形成在所述栅绝缘膜上方的栅电极；以及

位于栅电极的相对侧上的存储功能单元，各个存储功能单元包括电荷保持部分和抗耗散绝缘体，

其中此电荷保持部分与衬底分开第一距离(T1)，并与栅电极分开不等于所述第一距离(T1)的第二距离(T2)。

30.根据权利要求29的半导体存储器件，其中，当离衬底越来越远测量时，所述第二距离T2增大。

31.根据权利要求29的半导体存储器件，其中，所述第二距离T2大于所述第一距离T1。

32.根据权利要求29的半导体存储器件，其中，栅电极由与衬底不同的材料组分组成。

33.根据权利要求29的半导体存储器件，其中，栅电极的杂质浓度大于或等于每立方厘米1×10²⁰，且衬底的杂质浓度低于所述栅的杂质浓度。

34.根据权利要求29的半导体存储器件，其中，所述抗耗散绝缘体包括氧化硅膜或氮氧化硅膜，且所述电荷保持部分包括氮化硅膜。

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