JP2003133540A - ドット体の形成方法および半導体装置の製造方法 - Google Patents
ドット体の形成方法および半導体装置の製造方法Info
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 工程の簡略化が可能であり、デバイスの品質
の特性の劣化防止が可能である，Ｇｅを主成分とするド
ット体の形成方法を提供する。 【解決手段】 Ｓｉ基板１の上に、下部酸化膜２を形成
し、その上にＳｉＧｅ半導体薄膜３を形成する。そし
て、８００℃で基板の熱酸化を行なうことにより、Ｓｉ
Ｇｅ半導体薄膜３から上部酸化膜４を形成する。同時
に、上部酸化膜４と下部酸化膜２との間の界面付近に
は、ＳｉＧｅ半導体薄膜３に含まれていたＧｅが偏析・
凝集することにより、Ｇｅを主成分とするドット体５が
形成される。
の特性の劣化防止が可能である，Ｇｅを主成分とするド
ット体の形成方法を提供する。 【解決手段】 Ｓｉ基板１の上に、下部酸化膜２を形成
し、その上にＳｉＧｅ半導体薄膜３を形成する。そし
て、８００℃で基板の熱酸化を行なうことにより、Ｓｉ
Ｇｅ半導体薄膜３から上部酸化膜４を形成する。同時
に、上部酸化膜４と下部酸化膜２との間の界面付近に
は、ＳｉＧｅ半導体薄膜３に含まれていたＧｅが偏析・
凝集することにより、Ｇｅを主成分とするドット体５が
形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ドット体の形成方
法と、このドット体を用いた半導体装置の製造方法に関
するものである。
法と、このドット体を用いた半導体装置の製造方法に関
するものである。
【０００２】
【従来の技術】２１世紀の高度情報社会では、携帯型情
報機器においても膨大な画像，音声データが扱われるよ
うになるため、低消費電力で高容量・高速な不揮発性メ
モリのニーズがますます高くなってきている。
報機器においても膨大な画像，音声データが扱われるよ
うになるため、低消費電力で高容量・高速な不揮発性メ
モリのニーズがますます高くなってきている。
【０００３】カリフォルニア大学バークレイ校のYa-Chi
n らは、不揮発性メモリの１つとして、金属-酸化膜-半
導体型電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Ox
ideSemiconductor Field Effect Transistor ）のゲー
ト絶縁膜中にＧｅ量子ドットを埋め込んだいわゆる「Ｇ
ｅ量子ドットメモリ」を文献１（ International Elect
ron Devices Meeting 1998 Technical Digest, pp.115
（ インターナショナル・エレクトロン・デバイセズ・
ミーティング テクニカルダイジェスト １１５頁））
において報告している。Ｇｅ量子ドットメモリはＤＲＡ
Ｍの高速性とフラッシュメモリの不揮発性との特徴を併
せ持ったメモリ素子である。Ｇｅ量子ドットメモリにお
いては、高速かつ低電圧での書き込み・消去動作が可能
であり、また１０9 回を越える書き込みが可能な書き込
み耐性が備えられている。現段階では、Ｇｅ量子ドット
メモリにおいては、フラッシュメモリのデータ保持時間
である１０年には届かないものの、１０万秒以上の保持
時間が報告されている。
n らは、不揮発性メモリの１つとして、金属-酸化膜-半
導体型電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Ox
ideSemiconductor Field Effect Transistor ）のゲー
ト絶縁膜中にＧｅ量子ドットを埋め込んだいわゆる「Ｇ
ｅ量子ドットメモリ」を文献１（ International Elect
ron Devices Meeting 1998 Technical Digest, pp.115
（ インターナショナル・エレクトロン・デバイセズ・
ミーティング テクニカルダイジェスト １１５頁））
において報告している。Ｇｅ量子ドットメモリはＤＲＡ
Ｍの高速性とフラッシュメモリの不揮発性との特徴を併
せ持ったメモリ素子である。Ｇｅ量子ドットメモリにお
いては、高速かつ低電圧での書き込み・消去動作が可能
であり、また１０9 回を越える書き込みが可能な書き込
み耐性が備えられている。現段階では、Ｇｅ量子ドット
メモリにおいては、フラッシュメモリのデータ保持時間
である１０年には届かないものの、１０万秒以上の保持
時間が報告されている。
【０００４】ここで、上記の文献１に記載されている従
来のＧｅ量子ドットメモリの製造方法について、図５
（ａ）〜（ｇ）を参照しながら説明する。図５（ａ）〜
（ｇ）は、従来のＧｅ量子ドットメモリの製造工程のう
ちゲート絶縁膜中にＧｅドットを形成するまでの工程を
示した断面図である。
来のＧｅ量子ドットメモリの製造方法について、図５
（ａ）〜（ｇ）を参照しながら説明する。図５（ａ）〜
（ｇ）は、従来のＧｅ量子ドットメモリの製造工程のう
ちゲート絶縁膜中にＧｅドットを形成するまでの工程を
示した断面図である。
【０００５】まず、図５（ａ）に示す工程で、Ｓｉ基板
１０１にＧｅをイオン注入する。そして、図５（ｂ）に
示す工程で、基板を９００℃以上の温度に加熱してウェ
ット酸化を行うことにより、基板上に酸化膜１０３を形
成する。このとき、酸化膜１０３とＳｉ基板１０１との
界面にＧｅが偏析したＧｅ偏析層１０２が形成される。
１０１にＧｅをイオン注入する。そして、図５（ｂ）に
示す工程で、基板を９００℃以上の温度に加熱してウェ
ット酸化を行うことにより、基板上に酸化膜１０３を形
成する。このとき、酸化膜１０３とＳｉ基板１０１との
界面にＧｅが偏析したＧｅ偏析層１０２が形成される。
【０００６】次に、図５（ｃ）に示す工程で、酸化膜１
０３を除去し、その後、基板上を８００℃の温度でドラ
イ酸化する。これにより、Ｓｉ基板１０１の上のＧｅ偏
析層１０２はＳｉＧｅ混晶層１０２ａとなり、ＳｉＧｅ
混晶層１０２ａの上には上部酸化膜１０４が形成され
る。上部酸化膜１０４を形成するときには、ＧｅはＳｉ
Ｇｅ混晶層１０２ａとＳｉ基板１０１との間の界面に偏
析しやすくなっているため、Ｇｅ混晶層１０２ａ中のＧ
ｅは上部酸化膜１０４内へ拡散しにくい。
０３を除去し、その後、基板上を８００℃の温度でドラ
イ酸化する。これにより、Ｓｉ基板１０１の上のＧｅ偏
析層１０２はＳｉＧｅ混晶層１０２ａとなり、ＳｉＧｅ
混晶層１０２ａの上には上部酸化膜１０４が形成され
る。上部酸化膜１０４を形成するときには、ＧｅはＳｉ
Ｇｅ混晶層１０２ａとＳｉ基板１０１との間の界面に偏
析しやすくなっているため、Ｇｅ混晶層１０２ａ中のＧ
ｅは上部酸化膜１０４内へ拡散しにくい。
【０００７】その後、図５（ｄ）に示す工程で、基板上
を６５０℃程度の低温に保ってウェット酸化すると、酸
化の進行に伴いＧｅがＳｉＧｅ混晶層１０２ａから上部
酸化膜１０４中に拡散することによりＳｉ1-xＧｅxＯ2
層１０５が形成される。
を６５０℃程度の低温に保ってウェット酸化すると、酸
化の進行に伴いＧｅがＳｉＧｅ混晶層１０２ａから上部
酸化膜１０４中に拡散することによりＳｉ1-xＧｅxＯ2
層１０５が形成される。
【０００８】次に、図５（ｅ）に示す工程で、基板上を
酸化することにより、ＳｉＧｅ混晶層１０２ａとＳｉ
1-xＧｅxＯ2層１０５との間に下部酸化膜１０６を形成
する。これにより、Ｓｉ1-xＧｅxＯ2層１０５は、上部
酸化膜１０４と下部酸化膜１０６との間に介在すること
になる。
酸化することにより、ＳｉＧｅ混晶層１０２ａとＳｉ
1-xＧｅxＯ2層１０５との間に下部酸化膜１０６を形成
する。これにより、Ｓｉ1-xＧｅxＯ2層１０５は、上部
酸化膜１０４と下部酸化膜１０６との間に介在すること
になる。
【０００９】次に、図５（ｆ）に示す工程で、基板に窒
素雰囲気中，９００℃の条件で熱処理を行うと、Ｓｉ
1-xＧｅxＯ2 層１０５中のＧｅ原子が凝集して、上部酸
化膜１０４と下部酸化膜１０６とからなる酸化膜中にＧ
ｅドット１０７が形成される。
素雰囲気中，９００℃の条件で熱処理を行うと、Ｓｉ
1-xＧｅxＯ2 層１０５中のＧｅ原子が凝集して、上部酸
化膜１０４と下部酸化膜１０６とからなる酸化膜中にＧ
ｅドット１０７が形成される。
【００１０】次に、図５（ｇ）に示す工程で、基板に窒
素をイオン注入して熱処理を行うことにより、下部酸化
膜１０６とＳｉ基板１０１との界面に残存するＳｉＧｅ
混晶層１０２ａを電気的に不活性化する。
素をイオン注入して熱処理を行うことにより、下部酸化
膜１０６とＳｉ基板１０１との界面に残存するＳｉＧｅ
混晶層１０２ａを電気的に不活性化する。
【００１１】以上の工程により、文献１に開示されたＧ
ｅドット体が形成される。
ｅドット体が形成される。
【００１２】
【発明が解決しようとする課題】しかしながら、文献１
に示された従来のＧｅ量子ドットメモリの製造方法に
は、以下に示すような不具合が生じていた。
に示された従来のＧｅ量子ドットメモリの製造方法に
は、以下に示すような不具合が生じていた。
【００１３】まず、従来のＧｅ量子ドットメモリの製造
工程は、条件の異なる酸化工程を何回も繰り返すなどの
プロセスが非常に複雑であった。
工程は、条件の異なる酸化工程を何回も繰り返すなどの
プロセスが非常に複雑であった。
【００１４】さらに、Ｇｅドットメモリが完成した後に
も、Ｓｉ基板１０１と下部酸化膜１０６との間にＳｉＧ
ｅ混晶層１０２ａが残ってしまう。このＳｉＧｅ混晶層
１０２ａには格子欠陥が多く存在するため、チャネルを
走行するキャリアの錯乱やキャリア捕獲が発生し、素子
特性が劣化してしまうという不具合が生じてしまう。
も、Ｓｉ基板１０１と下部酸化膜１０６との間にＳｉＧ
ｅ混晶層１０２ａが残ってしまう。このＳｉＧｅ混晶層
１０２ａには格子欠陥が多く存在するため、チャネルを
走行するキャリアの錯乱やキャリア捕獲が発生し、素子
特性が劣化してしまうという不具合が生じてしまう。
【００１５】本発明の目的は、形成工程が簡略化され，
かつ性能の劣化が抑制されるドット体とその製造方法と
を提供することにある。
かつ性能の劣化が抑制されるドット体とその製造方法と
を提供することにある。
【００１６】
【課題を解決する手段】本発明のドット体の形成方法
は、導体層の少なくとも一部に接する絶縁層を形成する
工程（ａ）と、上記絶縁層の上にゲルマニウムを含む化
合物半導体からなる半導体層を堆積する工程（ｂ）と、
上記半導体層を熱酸化することにより、上記半導体層か
らＧｅを主成分とする複数のドット体と上記ドット体を
覆う酸化層とを形成する工程（ｃ）とを含む。
は、導体層の少なくとも一部に接する絶縁層を形成する
工程（ａ）と、上記絶縁層の上にゲルマニウムを含む化
合物半導体からなる半導体層を堆積する工程（ｂ）と、
上記半導体層を熱酸化することにより、上記半導体層か
らＧｅを主成分とする複数のドット体と上記ドット体を
覆う酸化層とを形成する工程（ｃ）とを含む。
【００１７】これにより、従来のドット体の形成方法に
よる場合よりも容易にドット体を形成することができ
る。さらに、工程（ｂ）では、導体層の上に絶縁層を挟
んで半導体層を形成するため、工程（ｃ）で半導体層を
熱酸化するときに導体層の方にＧｅが拡散して偏析する
ことを阻止することができる。そのため、周囲を絶縁体
によって囲まれたドット体を得ることができる。
よる場合よりも容易にドット体を形成することができ
る。さらに、工程（ｂ）では、導体層の上に絶縁層を挟
んで半導体層を形成するため、工程（ｃ）で半導体層を
熱酸化するときに導体層の方にＧｅが拡散して偏析する
ことを阻止することができる。そのため、周囲を絶縁体
によって囲まれたドット体を得ることができる。
【００１８】上記半導体層はＳｉＧｅ多結晶層，ＳｉＧ
ｅ非晶質層，ＳｉＧｅＣ多結晶層，またはＳｉＧｅＣ非
晶質層であることが好ましい。
ｅ非晶質層，ＳｉＧｅＣ多結晶層，またはＳｉＧｅＣ非
晶質層であることが好ましい。
【００１９】上記工程（ｂ）の後に、上記半導体層の上
にシリコンを主成分とするキャップ層を形成することを
特徴とすることにより、基板表面に高濃度にＧｅを含ん
だ半導体層が露出しないため、製造ラインのＧｅ汚染を
防止することが可能となる。
にシリコンを主成分とするキャップ層を形成することを
特徴とすることにより、基板表面に高濃度にＧｅを含ん
だ半導体層が露出しないため、製造ラインのＧｅ汚染を
防止することが可能となる。
【００２０】本発明の半導体装置の製造方法は、浮遊ゲ
ート電極として機能し，Ｇｅを主成分とするドット体
と、制御ゲート電極と、ソース・ドレインとして機能す
る不純物拡散層とを有する半導体装置の製造方法であっ
て、半導体基板上に絶縁層を形成する工程（ａ）と、上
記絶縁層の少なくとも一部の上にＧｅを含有する化合物
半導体からなる半導体層を形成する工程（ｂ）と、上記
半導体層を熱酸化することにより上記半導体層からＧｅ
を主成分とする複数のドット体と上記ドット体を覆う酸
化膜とを形成する工程（ｃ）とを含む。
ート電極として機能し，Ｇｅを主成分とするドット体
と、制御ゲート電極と、ソース・ドレインとして機能す
る不純物拡散層とを有する半導体装置の製造方法であっ
て、半導体基板上に絶縁層を形成する工程（ａ）と、上
記絶縁層の少なくとも一部の上にＧｅを含有する化合物
半導体からなる半導体層を形成する工程（ｂ）と、上記
半導体層を熱酸化することにより上記半導体層からＧｅ
を主成分とする複数のドット体と上記ドット体を覆う酸
化膜とを形成する工程（ｃ）とを含む。
【００２１】これにより、従来の製造方法による場合よ
りも容易にドット体を有する半導体装置を製造すること
ができる。さらに、工程（ｂ）では、半導体基板の上に
絶縁層を挟んで半導体層を形成するため、工程（ｃ）で
半導体層を熱酸化するときに、導体層の方にＧｅが拡散
して偏析することを阻止することができる。よって、半
導体層と絶縁層との間の界面の劣化が起こりにくい半導
体装置を製造することができる。
りも容易にドット体を有する半導体装置を製造すること
ができる。さらに、工程（ｂ）では、半導体基板の上に
絶縁層を挟んで半導体層を形成するため、工程（ｃ）で
半導体層を熱酸化するときに、導体層の方にＧｅが拡散
して偏析することを阻止することができる。よって、半
導体層と絶縁層との間の界面の劣化が起こりにくい半導
体装置を製造することができる。
【００２２】上記工程（ｃ）の後、上記酸化膜の上に上
記制御ゲート電極を形成する工程をさらに含むことによ
り、半導体基板の上に絶縁層，ドット体およびドット体
を囲む酸化膜を挟んでゲート電極を形成することができ
る。
記制御ゲート電極を形成する工程をさらに含むことによ
り、半導体基板の上に絶縁層，ドット体およびドット体
を囲む酸化膜を挟んでゲート電極を形成することができ
る。
【００２３】上記工程（ａ）の前に、上記半導体基板上
に上記制御ゲート電極を形成する工程をさらに含み、上
記工程（ａ）では、上記制御ゲート電極の側面上から上
記半導体層の一部の上に延びる上記絶縁層を形成し、上
記工程（ｂ）では、上記制御ゲート電極の側面上から上
記半導体層の一部の上に延びる領域に、上記絶縁層を挟
んで上記半導体層を形成することにより、上記工程
（ｃ）では、制御ゲート電極の側面上から上記半導体層
の一部の上に延びる領域に、絶縁層を挟んでドット体と
ドット体を覆う酸化膜とを形成することができる。これ
により、半導体基板に形成されたソース領域とチャネル
領域との接合部付近の上方にドット体を形成することが
できるので、効率の良いドット体への書き込みが可能と
なる。
に上記制御ゲート電極を形成する工程をさらに含み、上
記工程（ａ）では、上記制御ゲート電極の側面上から上
記半導体層の一部の上に延びる上記絶縁層を形成し、上
記工程（ｂ）では、上記制御ゲート電極の側面上から上
記半導体層の一部の上に延びる領域に、上記絶縁層を挟
んで上記半導体層を形成することにより、上記工程
（ｃ）では、制御ゲート電極の側面上から上記半導体層
の一部の上に延びる領域に、絶縁層を挟んでドット体と
ドット体を覆う酸化膜とを形成することができる。これ
により、半導体基板に形成されたソース領域とチャネル
領域との接合部付近の上方にドット体を形成することが
できるので、効率の良いドット体への書き込みが可能と
なる。
【００２４】上記絶縁層は、シリコン酸化膜，シリコン
酸窒化膜，シリコン窒化膜のうちのいずれか１つからな
るか、または、シリコン酸化膜，シリコン酸窒化膜，シ
リコン窒化膜のいずれかから構成される積層膜からなる
ことができる。
酸窒化膜，シリコン窒化膜のうちのいずれか１つからな
るか、または、シリコン酸化膜，シリコン酸窒化膜，シ
リコン窒化膜のいずれかから構成される積層膜からなる
ことができる。
【００２５】上記半導体層は、ＳｉＧｅ多結晶層，Ｓｉ
Ｇｅ非晶質層，ＳｉＧｅＣ多結晶層，またはＳｉＧｅＣ
非晶質層であることが好ましい。
Ｇｅ非晶質層，ＳｉＧｅＣ多結晶層，またはＳｉＧｅＣ
非晶質層であることが好ましい。
【００２６】上記工程（ｂ）の後に、上記半導体層の上
にシリコンを主成分とするキャップ層を形成することに
より、工程（ｃ）で半導体層の熱酸化を行うときに、基
板表面に高濃度にＧｅを含んだ半導体層が露出しないた
め、製造ラインのＧｅ汚染を防止することが可能とな
る。
にシリコンを主成分とするキャップ層を形成することに
より、工程（ｃ）で半導体層の熱酸化を行うときに、基
板表面に高濃度にＧｅを含んだ半導体層が露出しないた
め、製造ラインのＧｅ汚染を防止することが可能とな
る。
【００２７】
【発明の実施の形態】（第１の実施形態）本実施形態で
は、Ｇｅ量子ドット体の形成方法およびＧｅドットメモ
リの製造方法について説明する。
は、Ｇｅ量子ドット体の形成方法およびＧｅドットメモ
リの製造方法について説明する。
【００２８】まず、本実施形態におけるＧｅ量子ドット
体の形成方法について、図１（ａ）〜（ｅ）および図２
を参照しながら説明する。図１（ａ）〜（ｅ）は本実施
形態のＧｅ量子ドット体の形成工程を示した断面図であ
り、図２は、本実施形態の量子ドット体の形成方法によ
り形成されたドット体の写真図である。
体の形成方法について、図１（ａ）〜（ｅ）および図２
を参照しながら説明する。図１（ａ）〜（ｅ）は本実施
形態のＧｅ量子ドット体の形成工程を示した断面図であ
り、図２は、本実施形態の量子ドット体の形成方法によ
り形成されたドット体の写真図である。
【００２９】まず、図１（ａ）に示す工程で、Ｓｉ基板
１の上面を７００℃，５分間の条件でパイロ酸化するこ
とにより、Ｓｉ基板上に厚さ約２ｎｍの下部酸化膜２を
形成する。
１の上面を７００℃，５分間の条件でパイロ酸化するこ
とにより、Ｓｉ基板上に厚さ約２ｎｍの下部酸化膜２を
形成する。
【００３０】その後、図１（ｂ）に示す工程で、下部酸
化膜２の上に、Ｇｅを％オーダーで含有した，厚さ約１
０ｎｍのＳｉＧｅ半導体薄膜３を形成する。具体的に
は、到達真空度約１０-8Ｐａの超高真空チャンバーにＳ
ｉ基板１を導入した後、ある条件（ジシラン（Ｓｉ
2Ｈ6）ガス分圧：９．３×１０-3Ｐａ，ゲルマン（Ｇｅ
Ｈ4）ガス分圧：４．０×１０-2Ｐａ，基板表面温度５
５０℃，堆積時間：３分間）で化学気相堆積を行うこと
によりＳｉＧｅ半導体薄膜３を形成する。
化膜２の上に、Ｇｅを％オーダーで含有した，厚さ約１
０ｎｍのＳｉＧｅ半導体薄膜３を形成する。具体的に
は、到達真空度約１０-8Ｐａの超高真空チャンバーにＳ
ｉ基板１を導入した後、ある条件（ジシラン（Ｓｉ
2Ｈ6）ガス分圧：９．３×１０-3Ｐａ，ゲルマン（Ｇｅ
Ｈ4）ガス分圧：４．０×１０-2Ｐａ，基板表面温度５
５０℃，堆積時間：３分間）で化学気相堆積を行うこと
によりＳｉＧｅ半導体薄膜３を形成する。
【００３１】続いて、図１（ｃ）に示す工程で、ＳｉＧ
ｅ半導体薄膜３が形成されている基板上を８００℃で熱
酸化する。すると、ＳｉＧｅ半導体薄膜３を構成する元
素のうちＳｉは酸化されて酸化シリコンからなる上部酸
化膜４を形成し、Ｇｅは成長している上部酸化膜４中か
ら追い出されて下部酸化膜２と上部酸化膜４との間の界
面６付近に偏析、凝集する。そして、基板上の酸化の進
行に伴ってＧｅの偏析、凝集が進むとＧｅを主成分とす
るドット体５が形成される。なお、以下では、下部酸化
膜２と上部酸化膜４とからなる酸化膜を第１の酸化膜７
と呼ぶ。
ｅ半導体薄膜３が形成されている基板上を８００℃で熱
酸化する。すると、ＳｉＧｅ半導体薄膜３を構成する元
素のうちＳｉは酸化されて酸化シリコンからなる上部酸
化膜４を形成し、Ｇｅは成長している上部酸化膜４中か
ら追い出されて下部酸化膜２と上部酸化膜４との間の界
面６付近に偏析、凝集する。そして、基板上の酸化の進
行に伴ってＧｅの偏析、凝集が進むとＧｅを主成分とす
るドット体５が形成される。なお、以下では、下部酸化
膜２と上部酸化膜４とからなる酸化膜を第１の酸化膜７
と呼ぶ。
【００３２】ところで、上記のようにドット体５が形成
される原因として以下のことが考えられる。Ｇｅはシリ
コン酸化膜中に拡散しにくいので、基板上を熱酸化する
と、ＳｉＧｅ半導体薄膜３に含まれていたＧｅは成長す
る上部酸化膜４から追い出されて上部酸化膜４の下方に
移動する。しかし、上部酸化膜４の下方には下部酸化膜
２があり、Ｇｅは下部酸化膜２内には拡散しにくいため
Ｇｅは上部酸化膜４と下部酸化膜２との界面６付近にと
どまる。このようなＧｅが界面６付近にある程度以上集
まることによって、Ｇｅが凝集されてＧｅドット体５に
なると考えられる。
される原因として以下のことが考えられる。Ｇｅはシリ
コン酸化膜中に拡散しにくいので、基板上を熱酸化する
と、ＳｉＧｅ半導体薄膜３に含まれていたＧｅは成長す
る上部酸化膜４から追い出されて上部酸化膜４の下方に
移動する。しかし、上部酸化膜４の下方には下部酸化膜
２があり、Ｇｅは下部酸化膜２内には拡散しにくいため
Ｇｅは上部酸化膜４と下部酸化膜２との界面６付近にと
どまる。このようなＧｅが界面６付近にある程度以上集
まることによって、Ｇｅが凝集されてＧｅドット体５に
なると考えられる。
【００３３】次に、図１（ｄ）に示す工程で、減圧化学
気相堆積法により基板の上部酸化膜４の上にシランガス
（ＳｉＨ4）と亜酸化窒素ガス（Ｎ2Ｏ）とを原料ガスと
して供給し、厚さ１０ｎｍ程度の，酸化シリコンからな
る第２の酸化膜８を形成する。第２の酸化膜８の膜厚を
調整することにより、第１の酸化膜７と第２の酸化膜８
とからなる酸化膜の厚さを調整することができる。
気相堆積法により基板の上部酸化膜４の上にシランガス
（ＳｉＨ4）と亜酸化窒素ガス（Ｎ2Ｏ）とを原料ガスと
して供給し、厚さ１０ｎｍ程度の，酸化シリコンからな
る第２の酸化膜８を形成する。第２の酸化膜８の膜厚を
調整することにより、第１の酸化膜７と第２の酸化膜８
とからなる酸化膜の厚さを調整することができる。
【００３４】さらに、図１（ｅ）に示す工程で、第２の
酸化膜８の上に、減圧化学気相堆積法によりシランガス
とホスフィンガスとをある条件（シランガス（Ｓｉ
Ｈ4 ）流量：０．４ｌ／ｍｉｎ，ホスフィンガス（ＰＨ
3 ）流量：０．４ｍｌ／ｍｉｎ，圧力：５０Ｐａ，基板
温度：６００℃）で供給する。これにより、Ｐを高濃度
にドープしたポリシリコン膜９を形成する。
酸化膜８の上に、減圧化学気相堆積法によりシランガス
とホスフィンガスとをある条件（シランガス（Ｓｉ
Ｈ4 ）流量：０．４ｌ／ｍｉｎ，ホスフィンガス（ＰＨ
3 ）流量：０．４ｍｌ／ｍｉｎ，圧力：５０Ｐａ，基板
温度：６００℃）で供給する。これにより、Ｐを高濃度
にドープしたポリシリコン膜９を形成する。
【００３５】以上の工程により、本実施形態におけるＧ
ｅドット体が形成される。本実施形態では、図２に示す
写真図から、確かにＧｅドット体が形成されていること
が確認できた。
ｅドット体が形成される。本実施形態では、図２に示す
写真図から、確かにＧｅドット体が形成されていること
が確認できた。
【００３６】次に、上述のＧｅドット体を用いる半導体
記憶装置の製造方法について、図３（ａ）〜（ｅ）を参
照しながら説明する。図３（ａ）〜（ｅ）は、図１
（ａ）〜（ｅ）に示す工程で形成したＧｅドット体を有
する酸化膜をゲート絶縁膜として用いる半導体記憶装置
の製造工程を示した断面図である。
記憶装置の製造方法について、図３（ａ）〜（ｅ）を参
照しながら説明する。図３（ａ）〜（ｅ）は、図１
（ａ）〜（ｅ）に示す工程で形成したＧｅドット体を有
する酸化膜をゲート絶縁膜として用いる半導体記憶装置
の製造工程を示した断面図である。
【００３７】まず、図３（ａ）に示す工程で、図１
（ｅ）に示す基板上に、フォトリソグラフィー法により
ゲート電極のレジストパターンを形成する。そして、レ
ジストパターンをマスクとしてドライエッチングを行う
ことにより、ポリシリコン膜９からゲート電極９ａを形
成し、第２の酸化膜８からは第２の酸化層８ａを形成
し、第１の酸化膜７からは第１の酸化層７ａを形成す
る。その後、レジストパターンを除去する。なお、第１
の酸化層７ａのうち下部酸化膜２からなる部分はトンネ
ル酸化膜として機能し、第１の酸化層７ａのうち上部酸
化膜４からなる部分と第２の酸化層８ａとは、制御酸化
膜として機能する。そして、ドット体５がフローティン
グゲートとなる。
（ｅ）に示す基板上に、フォトリソグラフィー法により
ゲート電極のレジストパターンを形成する。そして、レ
ジストパターンをマスクとしてドライエッチングを行う
ことにより、ポリシリコン膜９からゲート電極９ａを形
成し、第２の酸化膜８からは第２の酸化層８ａを形成
し、第１の酸化膜７からは第１の酸化層７ａを形成す
る。その後、レジストパターンを除去する。なお、第１
の酸化層７ａのうち下部酸化膜２からなる部分はトンネ
ル酸化膜として機能し、第１の酸化層７ａのうち上部酸
化膜４からなる部分と第２の酸化層８ａとは、制御酸化
膜として機能する。そして、ドット体５がフローティン
グゲートとなる。
【００３８】次に、図３（ｂ）に示す工程で、基板上を
８００℃でドライ酸化することにより、Ｓｉ基板１およ
びゲート電極９ａの上に厚さ１０ｎｍの第３の酸化膜１
０を形成する。そして、Ｓｉ基板１に、ゲート電極９ａ
をマスクとしてＰをイオン注入して熱処理を行うことに
より第１不純物拡散層１１を形成する。なお、イオン注
入は、加速電圧が数１０ｋＶ、Ｐドーズ量が１０13ｃｍ
-2オーダーである条件で行なう。
８００℃でドライ酸化することにより、Ｓｉ基板１およ
びゲート電極９ａの上に厚さ１０ｎｍの第３の酸化膜１
０を形成する。そして、Ｓｉ基板１に、ゲート電極９ａ
をマスクとしてＰをイオン注入して熱処理を行うことに
より第１不純物拡散層１１を形成する。なお、イオン注
入は、加速電圧が数１０ｋＶ、Ｐドーズ量が１０13ｃｍ
-2オーダーである条件で行なう。
【００３９】その後、図３（ｃ）に示す工程で、化学気
相堆積法により基板上に厚さ２００ｎｍのシリコン酸化
膜を堆積した後、シリコン酸化膜のドライエッチングを
行う。これにより、ゲート電極９ａ，第２の酸化層８ａ
および第１の酸化層７ａの側面上に、酸化シリコンから
なるサイドウォール１２が形成される。なお、この工程
のドライエッチングの際には、第３の酸化膜１０のうち
ゲート電極９ａの側面上に位置する部分以外は除去され
て、保護酸化膜１０ａとなる。
相堆積法により基板上に厚さ２００ｎｍのシリコン酸化
膜を堆積した後、シリコン酸化膜のドライエッチングを
行う。これにより、ゲート電極９ａ，第２の酸化層８ａ
および第１の酸化層７ａの側面上に、酸化シリコンから
なるサイドウォール１２が形成される。なお、この工程
のドライエッチングの際には、第３の酸化膜１０のうち
ゲート電極９ａの側面上に位置する部分以外は除去され
て、保護酸化膜１０ａとなる。
【００４０】次に、図３（ｄ）に示す工程で、Ｓｉ基板
１に、ゲート電極９ａおよびその側面に形成されたサイ
ドウォール１２をマスクとして砒素をイオン注入して熱
処理を行なうことにより第２不純物拡散層１３を形成す
る。なお、イオン注入は、加速電圧が数１０ｋＶ、Ａｓ
ドーズ量が１０15ｃｍ-2オーダーである条件で行なう。
１に、ゲート電極９ａおよびその側面に形成されたサイ
ドウォール１２をマスクとして砒素をイオン注入して熱
処理を行なうことにより第２不純物拡散層１３を形成す
る。なお、イオン注入は、加速電圧が数１０ｋＶ、Ａｓ
ドーズ量が１０15ｃｍ-2オーダーである条件で行なう。
【００４１】次に、図３（ｅ）に示す工程で、基板上に
シランガス（ＳｉＨ4 ）と亜酸化窒素ガス（Ｎ2Ｏ ）を
供給し、減圧化学気相堆積法により厚さ４００ｎｍ程度
の層間絶縁膜１４を形成する。そして、層間絶縁膜１４
を貫通して第２不純物拡散層１３の上に到達するコンタ
クト窓を開口した後、スパッタ法によりアルミニウム合
金膜を堆積して，さらにアルミニウム合金膜をパターニ
ングすることにより金属配線１５を形成する。以上の工
程により、本実施形態の半導体記憶素子が形成される。
シランガス（ＳｉＨ4 ）と亜酸化窒素ガス（Ｎ2Ｏ ）を
供給し、減圧化学気相堆積法により厚さ４００ｎｍ程度
の層間絶縁膜１４を形成する。そして、層間絶縁膜１４
を貫通して第２不純物拡散層１３の上に到達するコンタ
クト窓を開口した後、スパッタ法によりアルミニウム合
金膜を堆積して，さらにアルミニウム合金膜をパターニ
ングすることにより金属配線１５を形成する。以上の工
程により、本実施形態の半導体記憶素子が形成される。
【００４２】以下に、本実施形態のＧｅドット体および
半導体記憶装置において得られる利点について述べる。
半導体記憶装置において得られる利点について述べる。
【００４３】まず、本実施形態においては、基板上に下
部酸化膜２およびＳｉＧｅ半導体薄膜３を形成した後、
熱酸化を行うことによりＧｅドット体５が形成可能とな
る。この工程は、従来の複雑なＧｅ量子ドットの製造方
法と比較して簡略化されている。
部酸化膜２およびＳｉＧｅ半導体薄膜３を形成した後、
熱酸化を行うことによりＧｅドット体５が形成可能とな
る。この工程は、従来の複雑なＧｅ量子ドットの製造方
法と比較して簡略化されている。
【００４４】また、ＳｉＧｅ半導体薄膜３のＧｅ濃度と
膜厚とを制御することにより、Ｇｅドット体５の密度と
粒径制御とが容易となる。
膜厚とを制御することにより、Ｇｅドット体５の密度と
粒径制御とが容易となる。
【００４５】さらに、図１（ｃ）に示す工程で熱酸化に
よりＧｅドット体５を形成するときに、下部酸化膜２に
よりＳｉ基板１側へのＧｅの拡散が防止されるため、Ｓ
ｉ基板１と下部酸化膜２との間における界面品質の劣化
を抑制できる。従って、従来技術のように、Ｇｅドット
体５の形成に起因する半導体記憶装置の特性劣化が起こ
りにくくなる。
よりＧｅドット体５を形成するときに、下部酸化膜２に
よりＳｉ基板１側へのＧｅの拡散が防止されるため、Ｓ
ｉ基板１と下部酸化膜２との間における界面品質の劣化
を抑制できる。従って、従来技術のように、Ｇｅドット
体５の形成に起因する半導体記憶装置の特性劣化が起こ
りにくくなる。
【００４６】加えて、従来技術と比較して、Ｇｅドット
体形成前後における下部酸化膜２の膜厚の変化が小さい
ため、高精度に膜厚制御を行うことが可能となる。
体形成前後における下部酸化膜２の膜厚の変化が小さい
ため、高精度に膜厚制御を行うことが可能となる。
【００４７】なお、本実施形態においては、ＬＤＤ構造
（Lightly Doped Drain）またはエクステンション構造
のｎチャネル型ＭＯＳＦＥＴのゲート絶縁膜中にＧｅド
ット体を形成する場合について述べたが、本発明のＧｅ
ドット体は、ＬＤＤ構造およびエクステンション構造以
外の構造に適応されてもよく、また、ｐチャネル型ＭＯ
ＳＦＥＴに適応されてもよい。その場合には、例えばｐ
チャネル型ＭＯＳＦＥＴやシングルドレイン構造ＭＯＳ
ＦＥＴ等などのデバイスにＧｅドット体を適応する。
（Lightly Doped Drain）またはエクステンション構造
のｎチャネル型ＭＯＳＦＥＴのゲート絶縁膜中にＧｅド
ット体を形成する場合について述べたが、本発明のＧｅ
ドット体は、ＬＤＤ構造およびエクステンション構造以
外の構造に適応されてもよく、また、ｐチャネル型ＭＯ
ＳＦＥＴに適応されてもよい。その場合には、例えばｐ
チャネル型ＭＯＳＦＥＴやシングルドレイン構造ＭＯＳ
ＦＥＴ等などのデバイスにＧｅドット体を適応する。
【００４８】本実施形態においては、下部酸化膜２とし
て、厚さ２ｎｍ程度の極薄シリコン酸化膜を用いたが、
シリコン酸窒化膜、シリコン窒化膜、もしくはこれらの
積層膜を用いても良い。また、下部酸化膜２として、厚
さ２ｎｍ以上のシリコン酸化膜を用いても良い。厚さ２
ｎｍ程度の極薄シリコン酸化膜を用いる場合には、ｎｓ
オーダーの高速動作が可能であるがデータ保持時間はや
や劣るメモリ特性が得られ、厚さ２ｎｍ以上の酸化膜を
用いた場合には動作速度は遅くなるものの１０年を越え
る良好なデータ保持時間が達成される。同じ素子構造で
あれば動作速度とデータ保持時間は一般的にトレードオ
フの関係にあり、メモリの用途に応じて使い分けが可能
である。
て、厚さ２ｎｍ程度の極薄シリコン酸化膜を用いたが、
シリコン酸窒化膜、シリコン窒化膜、もしくはこれらの
積層膜を用いても良い。また、下部酸化膜２として、厚
さ２ｎｍ以上のシリコン酸化膜を用いても良い。厚さ２
ｎｍ程度の極薄シリコン酸化膜を用いる場合には、ｎｓ
オーダーの高速動作が可能であるがデータ保持時間はや
や劣るメモリ特性が得られ、厚さ２ｎｍ以上の酸化膜を
用いた場合には動作速度は遅くなるものの１０年を越え
る良好なデータ保持時間が達成される。同じ素子構造で
あれば動作速度とデータ保持時間は一般的にトレードオ
フの関係にあり、メモリの用途に応じて使い分けが可能
である。
【００４９】本実施形態においては、ＳｉＧｅ半導体薄
膜３としてＳｉ中のＧｅ濃度が深さ方向で一定であるＳ
ｉＧｅ単層膜を用いたが、深さ方向にＧｅ濃度が変化す
る膜を用いてもよい。その場合には、深さ方向にＧｅ濃
度を変化させることによりＧｅ量子ドットの形状制御を
効果的に行うことが可能となる。
膜３としてＳｉ中のＧｅ濃度が深さ方向で一定であるＳ
ｉＧｅ単層膜を用いたが、深さ方向にＧｅ濃度が変化す
る膜を用いてもよい。その場合には、深さ方向にＧｅ濃
度を変化させることによりＧｅ量子ドットの形状制御を
効果的に行うことが可能となる。
【００５０】本実施形態におけるＳｉＧｅ半導体薄膜３
の上には、Ｇｅを含まないシリコンキャップ層を形成し
てもよい。その場合には、図１（ｃ）に示す工程で熱酸
化を行う際に、基板表面に高濃度にＧｅを含んだＳｉＧ
ｅ半導体薄膜３が露出しないため、製造ラインのＧｅ汚
染を抑制することが可能となる。
の上には、Ｇｅを含まないシリコンキャップ層を形成し
てもよい。その場合には、図１（ｃ）に示す工程で熱酸
化を行う際に、基板表面に高濃度にＧｅを含んだＳｉＧ
ｅ半導体薄膜３が露出しないため、製造ラインのＧｅ汚
染を抑制することが可能となる。
【００５１】本実施形態においては、第１の酸化膜７の
上に第２の酸化膜８が形成されているが、第１の酸化膜
７が十分な膜厚を有している場合には、第２酸化膜８を
形成しなくてもよい。
上に第２の酸化膜８が形成されているが、第１の酸化膜
７が十分な膜厚を有している場合には、第２酸化膜８を
形成しなくてもよい。
【００５２】（第２の実施形態）本実施形態では、第２
のＧｅドットメモリの製造方法について説明する。
のＧｅドットメモリの製造方法について説明する。
【００５３】まず、本実施形態におけるＧｅドットメモ
リの形成方法について、図４（ａ）〜（ｆ）を参照しな
がら説明する。図４（ａ）〜（ｆ）は、Ｇｅドット体を
有する酸化膜をゲート電極の側壁絶縁膜として用いる半
導体記憶装置の製造工程を示した断面図である。
リの形成方法について、図４（ａ）〜（ｆ）を参照しな
がら説明する。図４（ａ）〜（ｆ）は、Ｇｅドット体を
有する酸化膜をゲート電極の側壁絶縁膜として用いる半
導体記憶装置の製造工程を示した断面図である。
【００５４】まず、図４（ａ）に示す工程で、Ｓｉ基板
２１の上部を熱酸化して、厚さ約２ｎｍの第１の酸化膜
２２を形成する。第１の酸化膜２２の上に、シランガス
（ＳｉＨ4 ）流量が０．４ｌ／ｍｉｎ、ホスフィンガス
（ＰＨ3 ）流量が０．４ｍｌ／ｍｉｎ、圧力が５０Ｐ
ａ、基板温度が６００℃である条件で減圧化学気相堆積
法を行なうことにより、半導体膜２３を形成する。
２１の上部を熱酸化して、厚さ約２ｎｍの第１の酸化膜
２２を形成する。第１の酸化膜２２の上に、シランガス
（ＳｉＨ4 ）流量が０．４ｌ／ｍｉｎ、ホスフィンガス
（ＰＨ3 ）流量が０．４ｍｌ／ｍｉｎ、圧力が５０Ｐ
ａ、基板温度が６００℃である条件で減圧化学気相堆積
法を行なうことにより、半導体膜２３を形成する。
【００５５】次に、図４（ｂ）に示す工程で、窒素雰囲
気中において、９００℃、３０分の条件で基板の熱処理
を行う。そして、基板上にレジストパターンを形成し
て、レジストパターンをマスクとして半導体膜２３およ
び第１の酸化膜２２のドライエッチングを行なうことに
より、ゲート電極２４とゲート絶縁膜２５とを形成す
る。続いて、ゲート電極２４をマスクとして、Ｓｉ基板
２１の上部にリンイオンを注入した後不純物活性化のた
めの熱処理を行うことにより第１の不純物拡散層２６を
形成する。このとき、リンイオン注入は加速電圧が数１
０ＫｅＶ、ドーズ量が１０13ｃｍ-2の条件で行なう。
気中において、９００℃、３０分の条件で基板の熱処理
を行う。そして、基板上にレジストパターンを形成し
て、レジストパターンをマスクとして半導体膜２３およ
び第１の酸化膜２２のドライエッチングを行なうことに
より、ゲート電極２４とゲート絶縁膜２５とを形成す
る。続いて、ゲート電極２４をマスクとして、Ｓｉ基板
２１の上部にリンイオンを注入した後不純物活性化のた
めの熱処理を行うことにより第１の不純物拡散層２６を
形成する。このとき、リンイオン注入は加速電圧が数１
０ＫｅＶ、ドーズ量が１０13ｃｍ-2の条件で行なう。
【００５６】その後、基板上部を８５０℃で熱酸化する
ことにより、Ｓｉ基板２１，ゲート電極２４およびゲー
ト絶縁膜２５のうち露出している各部分の上に第２の酸
化膜２７を形成する。
ことにより、Ｓｉ基板２１，ゲート電極２４およびゲー
ト絶縁膜２５のうち露出している各部分の上に第２の酸
化膜２７を形成する。
【００５７】次に、図４（ｃ）に示す工程で、到達真空
度が１０-8Ｐａである超高真空チャンバーに基板を導入
した後、ジシラン（Ｓｉ2Ｈ6）ガス分圧が９．３×１０
-3Ｐａ、ゲルマン（ＧｅＨ4）ガス分圧が４．０×１０
-2 Ｐａ、基板温度が５５０℃、３分間の条件で化学気
相堆積を行うことにより、厚さ約１０ｎｍのＳｉＧｅ半
導体薄膜２８を形成する。
度が１０-8Ｐａである超高真空チャンバーに基板を導入
した後、ジシラン（Ｓｉ2Ｈ6）ガス分圧が９．３×１０
-3Ｐａ、ゲルマン（ＧｅＨ4）ガス分圧が４．０×１０
-2 Ｐａ、基板温度が５５０℃、３分間の条件で化学気
相堆積を行うことにより、厚さ約１０ｎｍのＳｉＧｅ半
導体薄膜２８を形成する。
【００５８】そして、図４（ｄ）に示す工程で、第２の
酸化膜２７およびＳｉＧｅ半導体薄膜２８の反応性イオ
ンエッチングを行うことにより、ゲート電極２４および
ゲート絶縁膜２５の側壁の上からＳｉ基板２１の上の一
部に延びる保護酸化膜２７ａと、その上のＳｉＧｅ半導
体層からなる側壁絶縁膜２８ａを形成する。
酸化膜２７およびＳｉＧｅ半導体薄膜２８の反応性イオ
ンエッチングを行うことにより、ゲート電極２４および
ゲート絶縁膜２５の側壁の上からＳｉ基板２１の上の一
部に延びる保護酸化膜２７ａと、その上のＳｉＧｅ半導
体層からなる側壁絶縁膜２８ａを形成する。
【００５９】続いて、図４（ｅ）に示す工程で、８００
℃で側壁絶縁膜２８ａの熱酸化を行うことにより、側壁
絶縁膜２８ａを、酸化シリコンからなる側壁酸化膜２８
ｂと、Ｇｅを主成分とするドット体２９とに分離する。
その工程を以下に詳しく述べる。
℃で側壁絶縁膜２８ａの熱酸化を行うことにより、側壁
絶縁膜２８ａを、酸化シリコンからなる側壁酸化膜２８
ｂと、Ｇｅを主成分とするドット体２９とに分離する。
その工程を以下に詳しく述べる。
【００６０】側壁絶縁膜２８ａに含まれるＳｉが酸化さ
れることにより酸化シリコンからなる側壁酸化膜２８ｂ
が成長する。一方、側壁絶縁膜２８ａに含まれるＧｅ
は、シリコン酸化膜中に拡散しにくい性質を有している
ため、成長している側壁酸化膜２８ｂ中から追い出され
る。そして、Ｇｅが側壁酸化膜２８ｂと保護酸化膜２７
ａとの間の界面に偏析、凝集することにより、ドット体
２９が形成される。そして、このドット体２９がフロー
ティングゲートとなり、保護酸化膜２７ａのうちゲート
電極２４とは接触せずにドット体２９とＳｉ基板２１と
の間に位置する部分がトンネル酸化膜として機能する。
れることにより酸化シリコンからなる側壁酸化膜２８ｂ
が成長する。一方、側壁絶縁膜２８ａに含まれるＧｅ
は、シリコン酸化膜中に拡散しにくい性質を有している
ため、成長している側壁酸化膜２８ｂ中から追い出され
る。そして、Ｇｅが側壁酸化膜２８ｂと保護酸化膜２７
ａとの間の界面に偏析、凝集することにより、ドット体
２９が形成される。そして、このドット体２９がフロー
ティングゲートとなり、保護酸化膜２７ａのうちゲート
電極２４とは接触せずにドット体２９とＳｉ基板２１と
の間に位置する部分がトンネル酸化膜として機能する。
【００６１】その後、基板上に、ゲート電極２４と側壁
酸化膜２８ｂとをマスクとしてＡｓイオンを注入して熱
処理を行うことにより、第２の不純物拡散層３０を形成
する。なお、Ａｓイオン注入は、加速電圧が数１０ｋｅ
Ｖ、ドーズ量が１０15ｃｍ-2の条件で行なう。
酸化膜２８ｂとをマスクとしてＡｓイオンを注入して熱
処理を行うことにより、第２の不純物拡散層３０を形成
する。なお、Ａｓイオン注入は、加速電圧が数１０ｋｅ
Ｖ、ドーズ量が１０15ｃｍ-2の条件で行なう。
【００６２】次に、図４（ｆ）に示す工程で、シランガ
ス（ＳｉＨ4）と亜酸化窒素ガス（Ｎ2Ｏ ）とを原料ガ
スに用いた減圧化学気相堆積法により、厚さ４００ｎｍ
程度の層間絶縁膜３１を形成する。そして、層間絶縁膜
３１に、第２の不純物拡散層３０に到達するコンタクト
ホールを開口する。そして、スパッタ法により基板上に
アルミニウム合金膜を堆積して、アルミニウム合金膜を
パターニングすることにより金属配線３２を形成する。
ス（ＳｉＨ4）と亜酸化窒素ガス（Ｎ2Ｏ ）とを原料ガ
スに用いた減圧化学気相堆積法により、厚さ４００ｎｍ
程度の層間絶縁膜３１を形成する。そして、層間絶縁膜
３１に、第２の不純物拡散層３０に到達するコンタクト
ホールを開口する。そして、スパッタ法により基板上に
アルミニウム合金膜を堆積して、アルミニウム合金膜を
パターニングすることにより金属配線３２を形成する。
【００６３】以下に、本実施形態の半導体記憶装置によ
り得られる利点について述べる。
り得られる利点について述べる。
【００６４】まず、本実施形態においては、ゲート電極
２４の側面に保護酸化膜２７ａを挟んで側壁絶縁膜２８
ａを形成した後、熱酸化を行うことによりドット体２９
が形成可能となる。この工程は、従来の複雑なＧｅ量子
ドットの製造方法と比較して簡略化されている。
２４の側面に保護酸化膜２７ａを挟んで側壁絶縁膜２８
ａを形成した後、熱酸化を行うことによりドット体２９
が形成可能となる。この工程は、従来の複雑なＧｅ量子
ドットの製造方法と比較して簡略化されている。
【００６５】また、側壁絶縁膜２８ａのＧｅ濃度と膜厚
とを制御することにより、Ｇｅドット体２９の密度と粒
径制御とが容易となる。
とを制御することにより、Ｇｅドット体２９の密度と粒
径制御とが容易となる。
【００６６】さらに、図４（ｅ）に示す工程で熱酸化に
よりドット体２９を形成するときに、保護酸化膜２７ａ
によりＳｉ基板２１側へのＧｅの拡散が防止されるた
め、Ｓｉ基板２１と側壁酸化膜２８ｂとの間における界
面品質の劣化を抑制できる。従って、従来技術のよう
に、ドット体２９の形成に起因する半導体記憶装置の特
性劣化が起こりにくくなる。
よりドット体２９を形成するときに、保護酸化膜２７ａ
によりＳｉ基板２１側へのＧｅの拡散が防止されるた
め、Ｓｉ基板２１と側壁酸化膜２８ｂとの間における界
面品質の劣化を抑制できる。従って、従来技術のよう
に、ドット体２９の形成に起因する半導体記憶装置の特
性劣化が起こりにくくなる。
【００６７】さらに、本実施形態では、上述のような本
発明の第１の実施形態で得られる利点に加えて、第１の
実施形態の場合より低消費電力化を図ることが可能とな
るという利点がある。その理由を以下に示す。一般に、
ＭＯＳＦＥＴのしきい値電圧は、チャネル領域のエネル
ギーバンドのうちソース部付近の領域のエネルギーバン
ドの曲がり方によって決まる。そこで、本実施形態のよ
うに、ゲート部の側壁上、つまりチャネル領域とソース
部との接合部付近の上にドット体２９が形成されている
場合には、ゲート部の下に平面的にドット体が形成され
ている場合よりも少ない個数のドットにより効果的にし
きい値電圧を制御することができる。その結果、ドット
への電子／ホールの書き込み電流を低減することがで
き、より低消費電力化を図ることが可能となる。
発明の第１の実施形態で得られる利点に加えて、第１の
実施形態の場合より低消費電力化を図ることが可能とな
るという利点がある。その理由を以下に示す。一般に、
ＭＯＳＦＥＴのしきい値電圧は、チャネル領域のエネル
ギーバンドのうちソース部付近の領域のエネルギーバン
ドの曲がり方によって決まる。そこで、本実施形態のよ
うに、ゲート部の側壁上、つまりチャネル領域とソース
部との接合部付近の上にドット体２９が形成されている
場合には、ゲート部の下に平面的にドット体が形成され
ている場合よりも少ない個数のドットにより効果的にし
きい値電圧を制御することができる。その結果、ドット
への電子／ホールの書き込み電流を低減することがで
き、より低消費電力化を図ることが可能となる。
【００６８】なお、本実施形態においては、ＬＤＤ構造
(Lightly Doped Drain）またはエクステンション構造の
ｎチャネル型ＭＯＳＦＥＴのゲート側壁酸化膜２８ｂ中
にＧｅドット体２９を形成する場合について述べたが、
本発明のＧｅドット体は、ＬＤＤ構造およびエクステン
ション構造以外の構造に適応されてもよく、また、ｐチ
ャネル型ＭＯＳＦＥＴに適用されてもよい。その場合に
は、例えばｐチャネル型ＭＯＳＦＥＴやシングルドレイ
ン構造ＭＯＳＦＥＴ等などのデバイスにＧｅドット体を
適応する。
(Lightly Doped Drain）またはエクステンション構造の
ｎチャネル型ＭＯＳＦＥＴのゲート側壁酸化膜２８ｂ中
にＧｅドット体２９を形成する場合について述べたが、
本発明のＧｅドット体は、ＬＤＤ構造およびエクステン
ション構造以外の構造に適応されてもよく、また、ｐチ
ャネル型ＭＯＳＦＥＴに適用されてもよい。その場合に
は、例えばｐチャネル型ＭＯＳＦＥＴやシングルドレイ
ン構造ＭＯＳＦＥＴ等などのデバイスにＧｅドット体を
適応する。
【００６９】また、本発明の第２の実施例によれば、ゲ
ート絶縁膜２５として電子の直接的なトンネル伝導が可
能である厚さ２ｎｍ程度の極薄シリコン酸化膜を用いた
が、本発明においては、厚さ２ｎｍ以上のシリコン酸化
膜を用いても良い。厚さ２ｎｍ程度の極薄シリコン酸化
膜を用いる場合には、ｎｓオーダーの高速動作が可能で
あるがデータ保持時間はやや劣るメモリ特性が得られ、
厚さ２ｎｍ以上の酸化膜を用いた場合には動作速度は遅
くなるものの１０年を越える良好なデータ保持時間が達
成される。同じ素子構造であれば動作速度とデータ保持
時間は一般的にトレードオフの関係にあり、いずれの機
能に重きを置くかはメモリの用途に応じて使い分けが可
能である。
ート絶縁膜２５として電子の直接的なトンネル伝導が可
能である厚さ２ｎｍ程度の極薄シリコン酸化膜を用いた
が、本発明においては、厚さ２ｎｍ以上のシリコン酸化
膜を用いても良い。厚さ２ｎｍ程度の極薄シリコン酸化
膜を用いる場合には、ｎｓオーダーの高速動作が可能で
あるがデータ保持時間はやや劣るメモリ特性が得られ、
厚さ２ｎｍ以上の酸化膜を用いた場合には動作速度は遅
くなるものの１０年を越える良好なデータ保持時間が達
成される。同じ素子構造であれば動作速度とデータ保持
時間は一般的にトレードオフの関係にあり、いずれの機
能に重きを置くかはメモリの用途に応じて使い分けが可
能である。
【００７０】本実施形態においては、第２の酸化膜２７
として、シリコン酸化膜を用いたが、この替わりに、シ
リコン酸窒化膜、シリコン窒化膜、もしくはこれらの積
層膜を用いても良い。
として、シリコン酸化膜を用いたが、この替わりに、シ
リコン酸窒化膜、シリコン窒化膜、もしくはこれらの積
層膜を用いても良い。
【００７１】本実施形態においては、ＳｉＧｅ半導体薄
膜２８としてＳｉ中のＧｅ濃度が深さ方向で一定である
ＳｉＧｅ単層膜を用いたが、深さ方向にＧｅ濃度が変化
する膜を用いてもよい。その場合には、深さ方向にＧｅ
濃度を変化させてＧｅの凝集，偏析の状態を変化させる
ことによって、Ｇｅ量子ドットの形状制御を効果的に行
うことが可能となる。
膜２８としてＳｉ中のＧｅ濃度が深さ方向で一定である
ＳｉＧｅ単層膜を用いたが、深さ方向にＧｅ濃度が変化
する膜を用いてもよい。その場合には、深さ方向にＧｅ
濃度を変化させてＧｅの凝集，偏析の状態を変化させる
ことによって、Ｇｅ量子ドットの形状制御を効果的に行
うことが可能となる。
【００７２】本実施形態における側壁絶縁膜２８ａの上
には、Ｇｅを含まないシリコンキャップ層を形成しても
よい。その場合には、図４（ｄ）に示す工程で熱酸化を
行う際に、基板表面に高濃度にＧｅを含んだ側壁酸化膜
２８ｂが露出しないため、製造ラインのＧｅ汚染を抑制
することが可能となる。
には、Ｇｅを含まないシリコンキャップ層を形成しても
よい。その場合には、図４（ｄ）に示す工程で熱酸化を
行う際に、基板表面に高濃度にＧｅを含んだ側壁酸化膜
２８ｂが露出しないため、製造ラインのＧｅ汚染を抑制
することが可能となる。
【００７３】
【発明の効果】本発明のドット体の形成方法および半導
体装置の製造方法によれば、工程の簡略化が可能とな
り、さらに、ドット体が形成された層とＳｉ基板との間
に酸化膜が介在することによってＧｅのＳｉ基板方向へ
の拡散を抑制できるため、界面品質低下を防止すること
が可能となる。
体装置の製造方法によれば、工程の簡略化が可能とな
り、さらに、ドット体が形成された層とＳｉ基板との間
に酸化膜が介在することによってＧｅのＳｉ基板方向へ
の拡散を抑制できるため、界面品質低下を防止すること
が可能となる。
【図１】（ａ）〜（ｅ）は第１実施形態のＧｅ量子ドッ
ト体の形成工程を示した断面図である。
ト体の形成工程を示した断面図である。
【図２】第１の実施形態の量子ドット体の形成方法によ
り形成されたドット体の写真図である。
り形成されたドット体の写真図である。
【図３】（ａ）〜（ｅ）は、図１（ａ）〜（ｅ）に示す
工程で形成したＧｅドット体を有する酸化膜をゲート絶
縁膜として用いる半導体記憶装置の製造工程を示した断
面図である。
工程で形成したＧｅドット体を有する酸化膜をゲート絶
縁膜として用いる半導体記憶装置の製造工程を示した断
面図である。
【図４】（ａ）〜（ｆ）は、Ｇｅドット体を有する酸化
膜をゲート電極の側壁絶縁膜として用いる半導体記憶装
置の製造工程を示した断面図である。
膜をゲート電極の側壁絶縁膜として用いる半導体記憶装
置の製造工程を示した断面図である。
【図５】（ａ）〜（ｇ）は、従来のＧｅ量子ドットメモ
リの製造工程のうちゲート絶縁膜中にＧｅドットを形成
するまでの工程を示した断面図である。
リの製造工程のうちゲート絶縁膜中にＧｅドットを形成
するまでの工程を示した断面図である。
１ Ｓｉ基板
２ 下部酸化膜
３ 半導体薄膜
４ 上部酸化膜
５ ドット体
６ 界面
７ 第１の酸化膜
８ 第２の酸化膜
８ａ 第２の酸化層
９ ポリシリコン膜
９ａ ゲート電極
１０ 第３の酸化膜
１０ａ 保護酸化膜
１１ 第１不純物拡散層
１２ サイドウォール
１３ 第２不純物拡散層
１４ 層間絶縁膜
１５ 金属配線
２１ Ｓｉ基板
２２ 第１の酸化膜
２３ 半導体膜
２４ ゲート電極
２５ ゲート絶縁膜
２６ 第１不純物拡散層
２７ 第２の酸化膜
２７ａ 保護酸化膜
２８ ＳｉＧｅ半導体層
２８ａ 側壁絶縁膜
２８ｂ 側壁酸化膜
２９ ドット体
３０ 第２不純物拡散層
３１ 層間絶縁膜
３２ 金属配線
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/792
(72)発明者 森田 清之
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 5F083 EP17 EP23 EP48 EP49 EP50
EP63 EP68 GA05 JA03 JA35
PR12 PR14 PR21 PR36
5F101 BA54 BD07 BH02 BH03 BH09
BH30
Claims (9)
- 【請求項１】 導体層の少なくとも一部に接する絶縁層
を形成する工程（ａ）と、 上記絶縁層の上にゲルマニウムを含む化合物半導体から
なる半導体層を堆積する工程（ｂ）と、 上記半導体層を熱酸化することにより、上記半導体層か
らＧｅを主成分とする複数のドット体と上記ドット体を
覆う酸化層とを形成する工程（ｃ）とを含むドット体の
形成方法。 - 【請求項２】 請求項１に記載のドット体の形成方法に
おいて、 上記半導体層はＳｉＧｅ多結晶層，ＳｉＧｅ非晶質層，
ＳｉＧｅＣ多結晶層，またはＳｉＧｅＣ非晶質層である
ことを特徴とするドット体の形成方法。 - 【請求項３】 請求項１または２に記載のドット体の形
成方法において、 上記工程（ｂ）の後に、上記半導体層の上にシリコンを
主成分とするキャップ層を形成することを特徴とするド
ット体の形成方法。 - 【請求項４】 浮遊ゲート電極として機能し，Ｇｅを主
成分とするドット体と、制御ゲート電極と、ソース・ド
レインとして機能する不純物拡散層とを有する半導体装
置の製造方法であって、 半導体基板上に絶縁層を形成する工程（ａ）と、 上記絶縁層の少なくとも一部の上にＧｅを含有する化合
物半導体からなる半導体層を形成する工程（ｂ）と、 上記半導体層を熱酸化することにより上記半導体層から
Ｇｅを主成分とする複数のドット体と上記ドット体を覆
う酸化膜とを形成する工程（ｃ）とを含む半導体装置の
製造方法。 - 【請求項５】 請求項４に記載の半導体装置の製造方法
において、 上記工程（ｃ）の後、上記酸化膜の上に上記制御ゲート
電極を形成する工程をさらに含むことを特徴とする半導
体装置の製造方法。 - 【請求項６】 請求項４に記載の半導体装置の製造方法
において、 上記工程（ａ）の前に、上記半導体基板上に上記制御ゲ
ート電極を形成する工程をさらに含み、 上記工程（ａ）では、上記制御ゲート電極の側面上から
上記半導体層の一部の上に延びる上記絶縁層を形成し、 上記工程（ｂ）では、上記制御ゲート電極の側面上から
上記半導体層の一部の上に延びる領域に、上記絶縁層を
挟んで上記半導体層を形成することを特徴とする半導体
装置の製造方法。 - 【請求項７】 請求項４〜６のうちいずれか１つに記載
の半導体装置の製造方法において、 上記絶縁層は、シリコン酸化膜，シリコン酸窒化膜，シ
リコン窒化膜のうちのいずれか１つからなるか、また
は、シリコン酸化膜，シリコン酸窒化膜，シリコン窒化
膜のいずれかから構成される積層膜からなることを特徴
とする半導体装置の製造方法。 - 【請求項８】 請求項４〜７のうちいずれか１つに記載
の半導体装置の製造方法において、 上記半導体層は、ＳｉＧｅ多結晶層，ＳｉＧｅ非晶質
層，ＳｉＧｅＣ多結晶層，またはＳｉＧｅＣ非晶質層で
あることを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項４〜８のうちいずれか１つに記載
の半導体装置の製造方法において、 上記工程（ｂ）の後に、上記半導体層の上にシリコンを
主成分とするキャップ層を形成することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001323202A JP2003133540A (ja) | 2001-10-22 | 2001-10-22 | ドット体の形成方法および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001323202A JP2003133540A (ja) | 2001-10-22 | 2001-10-22 | ドット体の形成方法および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003133540A true JP2003133540A (ja) | 2003-05-09 |
Family
ID=19140129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001323202A Pending JP2003133540A (ja) | 2001-10-22 | 2001-10-22 | ドット体の形成方法および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003133540A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004342881A (ja) * | 2003-05-16 | 2004-12-02 | Sharp Corp | 半導体記憶装置および半導体装置およびｉｃカードおよび携帯電子機器および半導体記憶装置の製造方法 |
| JP2004349330A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、半導体装置及びそれらの製造方法、携帯電子機器、並びにｉｃカード |
| WO2006059368A1 (ja) * | 2004-11-30 | 2006-06-08 | Fujitsu Limited | 半導体記憶装置及びその製造方法 |
| JP2008147390A (ja) * | 2006-12-08 | 2008-06-26 | Toshiba Corp | 不揮発性半導体メモリ装置およびその製造方法 |
-
2001
- 2001-10-22 JP JP2001323202A patent/JP2003133540A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004342881A (ja) * | 2003-05-16 | 2004-12-02 | Sharp Corp | 半導体記憶装置および半導体装置およびｉｃカードおよび携帯電子機器および半導体記憶装置の製造方法 |
| JP2004349330A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、半導体装置及びそれらの製造方法、携帯電子機器、並びにｉｃカード |
| JP4620334B2 (ja) * | 2003-05-20 | 2011-01-26 | シャープ株式会社 | 半導体記憶装置、半導体装置及びそれらを備える携帯電子機器、並びにｉｃカード |
| WO2006059368A1 (ja) * | 2004-11-30 | 2006-06-08 | Fujitsu Limited | 半導体記憶装置及びその製造方法 |
| US7602011B2 (en) | 2004-11-30 | 2009-10-13 | Fujitsu Microelectronics Limited | Semiconductor memory device having charge storage layer and method of manufacturing the same |
| JP2008147390A (ja) * | 2006-12-08 | 2008-06-26 | Toshiba Corp | 不揮発性半導体メモリ装置およびその製造方法 |
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