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KR100946120B1 - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents

반도체 메모리 소자 및 이의 제조 방법 Download PDF

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KR100946120B1
KR100946120B1 KR1020070122617A KR20070122617A KR100946120B1 KR 100946120 B1 KR100946120 B1 KR 100946120B1 KR 1020070122617 A KR1020070122617 A KR 1020070122617A KR 20070122617 A KR20070122617 A KR 20070122617A KR 100946120 B1 KR100946120 B1 KR 100946120B1
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Abstract

본 발명은 반도체 메모리 소자 및 이의 제조 방법에 관한 것으로, 반도체 기판 상에 터널 절연막, 제1 나노 그레인막, 플로팅 게이트용 도전막, 및 제2 나노 그레인막을 순차적으로 적층하여 형성하는 단계와, 상기 제2 나노 그레인막, 상기 플로팅 게이트용 도전막, 상기 제1 나노 그레인막, 상기 터널 절연막, 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 상기 터널 절연막의 높이까지 절연막을 채워 소자 분리막을 형성하는 단계, 및 상기 플로팅 게이트용 도전막의 측벽에 제3 나노 그레인막을 형성하는 단계를 포함하는 반도체 메모리 소자 및 이의 제조 방법을 개시한다.
나도 그레인, 플로팅 게이트, 셀 분포, 멀티 레벨 셀

Description

반도체 메모리 소자 및 이의 제조 방법{Semiconductor memory device and method for fabricatingthe same}
본 발명은 반도체 메모리 소자 및 이의 제조 방법에 관한 것으로, 특히 반도체 메모리 셀들의 문턱 전압 분포를 개선할 수 있는 반도체 메모리 소자 및 이의 제조 방법에 관한 것이다.
반도체 메모리 소자 중 플래시 메모리 셀은 반도체 기판상에 형성된 터널 산화막, 플로팅 게이트(floating gate)용 도전층, 유전체막, 컨트롤 게이트(control gate)용 도전층이 순차적으로 적층된 구조를 가지며, 플로팅 게이트용 도전층에 전자를 주입하거나 빼냄으로써 프로그램 및 소거 동작이 이루어진다.
도 1은 종래 기술에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 산화막(11) 및 플로팅 게이트용 폴리 실리콘막(12)을 형성하고, 이를 선택 식각하여 반도체 기판(10)의 소자 분 리 영역을 노출시킨 다음, 노출된 반도체 기판(10)을 식각함으로써 트렌치(13)를 형성한다. 이어 트렌치(13)를 절연막으로 채워 소자 분리막(14)을 형성한다.
이 후 도시 되지 않았지만 소자 분리막(14)을 포함한 전체 구조 상부에 유전체막 및 콘트롤 게이트용 도전막을 순차적으로 적층하여 반도체 메모리 소자를 형성한다.
상술한 종래 기술에 따른 반도체 메모리 소자의 프로그램 동작시 각 메모리 셀의 프로그램 문턱 전압이 차이가 나게 되어 일정 분포를 이루게 된다. 이는 플로팅 게이트 주변의 절연막들 내부에 포함된 트랩(trap)에 기인한다. 이러한 트랩은 다결정 실리콘으로 형성된 플로팅 게이트용 도전막과 절연막의 경계에서 다결정 실리콘의 그레인이 불균일하여 발생하며, 이는 플로팅 게이트용 도전막에 이온 주입된 인(P)이 그레인 크기가 큰 플로팅 게이트용 도전막과 절연막의 경계영역에 다량 분포되어 터널 산화막 등 플로팅 게이트용 도전막과 접촉되는 절연막의 특성에 영향을 주기 때문이다.
메모리 셀이 프로그램 문턱 전압 분포가 넓어지게 되면 소자의 특성과 균일도(uniformity)가 떨어지게 되며, MLC(Multi Level Cell)과 같이 셀 분포 마진이 좁은 소자의 마진 및 신뢰성을 크게 저하시킨다.
본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 소자의 플로팅 게이트의 표면을 나노 그레인막으로 감싸도록 형성함으로써, 반도체 메모리 소자의 문턱 전압 분포를 개선하여 소자의 수율 향상 및 신뢰성을 향상시킬 수 있는 반도체 메모리 소자 및 이의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 소자는 반도체 기판 상에 순차적으로 형성된 터널 절연막, 플로팅 게이트, 유전체막, 및 콘트롤 게이트, 및 상기 플로팅 게이트를 감싸고 있는 나노 그레인막을 포함한다.
상기 나노 그레인막은 10 내지 100Å의 두께이다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판 상에 터널 절연막, 제1 나노 그레인막, 플로팅 게이트용 도전막, 및 제2 나노 그레인막을 순차적으로 적층하여 형성하는 단계와, 상기 제2 나노 그레인막, 상기 플로팅 게이트용 도전막, 상기 제1 나노 그레인막, 상기 터널 절연막, 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 상기 터널 절연막의 높이까지 절연막을 채워 소자 분리막을 형성하는 단계, 및 상기 플로팅 게이트용 도전막의 측벽에 제3 나노 그레인막을 형성하는 단계를 포함한다.
상기 제1 내지 제3 나노 그레인막은 아몰포스막을 증착한 후, 이를 열처리 하여 결정화시켜 형성한다. 상기 열처리는 RTP 또는 레이저 열처리 방식을 이용하여 실시한다. 상기 제1 내지 제3 나노 그레인막은 10 내지 100Å의 두께로 형성한다.
본 발명의 일실시 예에 따르면, 반도체 메모리 소자의 플로팅 게이트의 표면을 나노 그레인막으로 감싸도록 형성함으로써, 반도체 메모리 소자의 문턱 전압 분포를 개선하여 소자의 수율 향상 및 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2 내지 도 7은 본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 제1 나노 그레인막(102), 플로팅 게이트용 도전막(103), 제2 나노 그레인막(104), 및 하드 마스 크막(105)을 순차적으로 형성한다. 터널 절연막(101)은 산화막으로 형성하는 것이 바람직하다. 제1 및 제2 나노 그레인막(102, 104)은 얇은 아몰퍼스 폴리실리콘을 증착한 후 RTP, 또는 레이저 열처리 공정을 진행하여 결정화시켜 형성하는 것이 바람직하다. 제1 및 제2 나노 그레인막(102, 104)은 10 내지 100Å의 두께로 형성하는 것이 바람직하다.
플로팅 게이트용 도전막은 다결정 폴리 실리콘막으로 형성하는 것이 바람직하다.
도 3을 참조하면, 하드 마스크막(105)을 선택적으로 식각하여 패터닝한 후, 이를 이용한 식각 공정으로, 제2 나노 그레인막(104), 플로팅 게이트용 도전막(103), 제1 나노 그레인막(102), 터널 절연막(101), 및 반도체 기판(100)을 순차적으로 식각하여 소자 분리용 트렌치(106)를 형성한다.
도 4를 참조하면, 소자 분리용 트렌치(106)를 포함한 전체 구조 상에 절연막을 형성하여 소자 분리용 트렌치(106)를 채운 후, 하드 마스크막(105)이 노출되도록 평탄화 공정을 실시하여 소자 분리막(107)을 형성한다.
이 후, 에치백 식각 공정을 실시하여 소자 분리막(107)의 상단부를 식각하여 플로팅 게이트용 도전막(103)의 측벽을 노출시킨다. 이때 식각 되는 상단부의 깊이는 유효 필드 산화막의 높이(EFH;Effective Field Height)를 충분히 낮출수 있도록 실시하는 것이 바람직하다.
도 5를 참조하면, 소자 분리막(107)을 포함한 전체 구조 상부에 제3 나노 그레인막(108)을 형성한다.
제3 나노 그레인막(108)은 얇은 아몰퍼스 폴리실리콘을 증착한 후 RTP, 또는 레이저 열처리 공정을 진행하여 결정화시켜 형성하는 것이 바람직하다. 제3 나노 그레인막(108)은 10 내지 100Å의 두께로 형성하는 것이 바람직하다.
도 6을 참조하면, 식각 공정을 실시하여 소자 분리막(107) 상단부와 하드 마스크막(105)의 상단부에 형성된 나노 그레인막(108)을 제거한다. 좀더 상세하게는 플로팅 게이트용 도전막(103)의 측벽에 제3 나노 그레인막(108)을 잔류시킨다.
도 7을 참조하면, 노출되는 하드 마스크막(105) 및 하드 마스크막(105) 측벽의 제3 나노 그레인막(108)을 제거한다.
이 후, 제2 나노 그레인막(104) 및 소자 분리막(107)을 포함한 전체 구조 상부에 유전체막(109) 및 콘트롤 게이트용 도전막(110)을 순차적으로 형성한다. 유전체막은 산화막-질화막-산화막이 순차적으로 적층된 ONO 구조로 형성하는 것이 바람직하며, 고유전율을 갖는 산화막, 예를 들어 Al2O3, HfO2, ZrO2 등을 이용하여 형성할 수 있다. 콘트롤 게이트용 도전막(110)은 폴리 실리콘막으로 형성하며, 콘트롤 게이트용 도전막(110) 상에 저저항층(금속 게이트층)을 더 형성할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2 내지 도 7은 본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 제1 나노 그레인막 103 : 플로팅 게이트용 도전막
104 : 제2 나노 그레인막 105 : 하드 마스크막
106 : 소자 분리용 트렌치 107 : 소자 분리막
108 : 제3 나노 그레인막 109 : 유전체막
110 : 콘트롤 게이트용 도전막

Claims (10)

  1. 반도체 기판 상에 순차적으로 형성된 터널 절연막, 플로팅 게이트, 유전체막, 및 콘트롤 게이트; 및
    상기 플로팅 게이트의 표면과 상기 터널 절연막 및 상기 유전체막의 접촉을 방지하기 위하여 상기 플로팅 게이트 전체 표면을 감싸고 있는 나노 그레인막을 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 나노 그레인막은 10 내지 100Å의 두께인 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 나노 그레인막은 아몰퍼스 폴리실리콘으로 형성된 반도체 메모리 소자.
  4. 반도체 기판 상에 순차적으로 형성된 터널 절연막, 제1 나노 그레인막, 플로팅 게이트, 및 제2 나노 그레인막;
    상기 플로팅 게이트의 측벽에 형성된 제3 나노 그레인막; 및
    상기 제3 나노 그레인막을 포함한 전체 구조 상에 형성된 유전체막을 포함하며,
    상기 제1 내지 제3 나노 그레인막은 상기 플로팅 게이트의 표면과 상기 터널 절연막 및 상기 유전체막의 접촉을 방지하는 반도체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 제1 내지 제3 나노 그레인막은 10 내지 100Å의 두께인 반도체 메모리 소자.
  6. 제 4 항에 있어서,
    상기 제1 내지 제3 나노 그레인막은 아몰퍼스 폴리실리콘으로 형성된 반도체 메모리 소자.
  7. 반도체 기판 상에 터널 절연막, 제1 나노 그레인막, 플로팅 게이트용 도전막, 및 제2 나노 그레인막을 순차적으로 적층하여 형성하는 단계;
    상기 제2 나노 그레인막, 상기 플로팅 게이트용 도전막, 상기 제1 나노 그레인막, 상기 터널 절연막, 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 절연막을 채워 소자 분리막을 형성하는 단계;
    상기 플로팅 게이트용 도전막의 측벽에 제3 나노 그레인막을 형성하는 단계; 및
    상기 제3 나노 그레인막을 포함한 전체 구조 상에 유전체막을 형성하는 단계를 포함하며,
    상기 플로팅 게이트용 도전막의 표면은 상기 제1 내지 제3 나노 그레인막으로 인하여 상기 터널 절연막 및 상기 유전체막과 접촉되지 않는 반도체 메모리 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제1 내지 제3 나노 그레인막은 아몰포스막을 증착한 후, 이를 열처리 하여 결정화시켜 형성하는 반도체 메모리 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 열처리는 RTP 또는 레이저 열처리 방식을 이용하여 실시하는 반도체 메모리 소자의 제조 방법.
  10. 제 7 항에 있어서,
    상기 제1 내지 제3 나노 그레인막은 10 내지 100Å의 두께로 형성하는 반도체 메모리 소자의 제조 방법.
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