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KR100446632B1 - 비휘발성 ｓｏｎｓｎｏｓ 메모리 - Google Patents

비휘발성 ｓｏｎｓｎｏｓ 메모리 Download PDF

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KR100446632B1
KR100446632B1 KR10-2002-0062482A KR20020062482A KR100446632B1 KR 100446632 B1 KR100446632 B1 KR 100446632B1 KR 20020062482 A KR20020062482 A KR 20020062482A KR 100446632 B1 KR100446632 B1 KR 100446632B1
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channel
substrate
electrons
insulating layer
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채수두
김주형
김정우
채희순
류원일
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삼성전자주식회사
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Publication date
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Priority to EP03252364A priority patent/EP1411555B1/en
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Abstract

비휘발성 SONSNOS 메모리가 개시된다. 개시된 SONSNOS 메모리는, 기판의 채널 상에 적층되는 제1 및 제2절연막과, 제1절연막의 상면과 제2절연막의 저면에 형성되는 제1 및 제2유전막 및, 제1 및 제2유전막 사이에 개재되는 Ⅳ족 반도체막, 실리콘 양자점, 또는 금속양자점을 포함한다. 고속 프로그래밍을 할 수 있으며 대용량의 메모리를 구현할 수 있다.

Description

비휘발성 ＳＯＮＳＮＯＳ 메모리{Nonvolatile Silicon/Oxide/Nitride/Silicon/ Nitride/Oxide/ Silicon memory}
본 발명은 비휘발성 메모리에 관한 것으로서, 더욱 상세하게는 용량을 확장시킨 SONSNOS 메모리에 관한 것이다.
도 1은 종래의 일반적인 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)의 단면을 보인 도면이다. 플래시 EEPROM은 전원을 OFF 상태로 하더라도 데이터를 보존하는 비휘발성 메모리이다.
도면을 참조하면, 소스(13) 및 드레인 전극(15)이 형성된 기판(11)상에 게이트 전극(17)이 위치하고 게이트 전극(17)과 기판(11) 사이에 게이트 옥사이드(21), 플로팅 게이트(23) 및, 절연층(25)이 순서대로 적층되어 있다.
일반적으로, 플래시 메모리는 기판(11)의 일부, 특히 소스 및 드레인 전극(15)사이에 형성되는 전자의 채널로부터 주입되는 열전자에 의해 프로그램된다. 전자는 플로팅 게이트(23)에 음전하를 수송하고 이와 같은 주입 메커니즘은 소스 전극(13) 및 기판(11)의 상당부를 접지시키고 게이트 전극(17)에 상대적으로 양의 고전압을 인가하여 전자를 끌어당기는 전기장을 유도하고 열전자를 형성하기 위해 드레인 전극(15)에 적절한 양의 전압을 인가함으로써 이루어진다. 플로팅 게이트(23)에 충분히 음전하가 축적된 후, 플로팅 게이트의 음전위는 전계효과 트랜지스터(FET)의 문턱전압까지 상승하고 채널에 전자가 흐르는 것을 방해한다. 읽기 전류의 양은 플래시 메모리가 프로그램되었는지를 결정하는데 사용된다. 플로팅 게이트의 방전은 소거로 불리운다. 소거기능은 일반적으로 플로팅 게이트와 기판 사이의 터널링 메커니즘에 의해 이루어진다. 데이터 소거 작업은 각 메모리 셀의 드레인을 플로우팅 시키는 동안에 소스 전극에 양의 고전압을 인가하고 게이트 전극과 기판을 접지시킴으로써 이루어진다.
하지만, 플래시 메모리는 정보 보유력이 떨어지는 문제점을 가지므로, 보유력을 향상시키고 정보용량을 확대하며 처리 능력을 향상시키기 위해 SONOS (Silicon Oxide Nitride Oxide Silicon) 형태의 메모리 장치가 도입되었다(Chan et al, IEEE Electron Device Letters, Vol. 8, No. 3, P93, 1987.참조)
도 2는 일반적인 SONOS 메모리의 단면도이다.
도면을 참조하면, 소스 전극(33)과 드레인 전극(35)이 형성된 기판(31)의 상부에 게이트 전극(37)이 위치하고 기판(31)과 게이트 전극(37) 사이에 절연막으로서 실리콘 옥사이드막(41, 45)이 형성되고, 실리콘 옥사이드층(41, 45) 사이에 전자를 트랩하는 비전도성 유전막(43)이 개재된다.
셀 당 투 비트(two-bit) SONOS 메모리의 동작을 살펴보면, 투 비트는 모두 종래의 열전자를 사용한 프로그램밍 방법을 사용하지만, 각 비트는 상대적으로 낮은 게이트 전압에서 상이한 방향으로 리딩한다. 예를 들어, 오른쪽 비트는 소스 전극을 접지시키거나 낮은 전압을 인가하는 동안 게이트 및 드레인 전극에 프로그래밍 전압을 인가하여 프로그램한다. 열전자는 충분히 가속되어 드레인 전극에 가까운 비전도성 유전막의 영역에 주입된다. 하지만, 리딩은 드레인 전극을 접지하거나 낮은 전압을 인가한 상태에서 게이트 전극 및 소스 전극에 리딩 전압을 반대 방향으로 인가함으로써 이루어진다. 왼쪽 비트는 소스 및 드레인 전극의 전압을 교환함으로써 유사하게 프로그램되고 리딩된다. 비트 중 하나를 프로그래밍하면 다른 비트의 정보는 그대로 유지된다.
SONOS 메모리는 상대적으로 낮은 게이트 전압을 사용하여 역방향으로 리딩을 함으로써 채널을 가로지르는 전위 강하가 현저히 감소된다. 이것은 국소적인 트래핑 영역에 트랩되는 전하의 영향을 증폭시켜 고속 프로그래밍을 가능하게 한다. 또한, SONOS 메모리는 오른쪽 비트의 게이트 및 드레인 전극과 왼쪽 비트의 소스 전극에 적절한 소거 전압을 인가함으로써 소거 메커니즘을 향상시킬 수 있다. 또한 사이클링에서의 마모를 감소시킴으로써 소자의 수명을 향상시킬 수 있다.
하지만, SONOS 메모리의 상술한 장점에도 불구하고 기존의 SONOS 메모리의 성능을 능가하는 대용량 및 고속 프로그래밍이 가능한 메모리에 대한 요구가 증대되고 있는 실정이다.
따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, SONOS의 장점을 이용한 고속 및 고용량의 메모리를 제공하는 것이다.
도 1은 종래의 플래시 메모리를 간략히 나타낸 단면도,
도 2는 종래의 SONOS 메모리를 간략히 나타낸 단면도,
도 3은 본 발명의 제1실시예에 따른 SONSNOS 메모리를 간략히 나타낸 단면도,
도 4는 본 발명의 제2실시예에 따른 SONSNOS 메모리를 간략히 나타낸 단면도,
도 5는 본 발명의 제3실시예에 따른 멀티 SONSNOS 메모리를 간략히 나타낸 단면도,
도 6은 본 발명의 제4실시예에 따른 멀티 SONSNOS 메모리를 간략히 나타낸 단면도,
도 7은 본 발명의 제1실시예에 따른 멀티 SONSNOS 메모리와 종래의 SONOS 메모리의 기록 및 소거를 위한 게이트 전압의 변화에 따른 플랫 밴드 전압의 변화를 보인 그래프.
<도면의 주요부분에 대한 부호설명>
101, 121, 201, 221 ; 기판 103, 123, 203, 223 ; 소스 전극
105, 125, 205, 225 ; 드레인 전극 107, 127, 207, 227 ; 게이트 전극
111a, 131a, 211a, 231a ; 제1옥사이드막
111b, 131b, 211b, 231b ; 제2옥사이드막
113a, 133a, 213a, 233a ; 제1나이트라이드막
113b, 133b, 213b, 233b ; 제2나이트라이드막
115 ; 실리콘막
125 ; 실리콘 양자점
215a ; 제1실리콘막 215b ; 제2실리콘막
235a ; 제1실리콘 양자점 235b ; 제2실리콘 양자점
상기 기술적 과제를 달성하기 위하여, 본 발명은
소정 간격 이격된 소스 및 드레인 전극과 상기 소스 및 드레인 전극 사이에 전자가 이동하는 채널을 포함하는 반도체 기판, 상기 반도체 기판의 상부에 상기 채널로부터 전자의 유입을 제어하는 게이트 전극을 구비하는 메모리에 있어서,
상기 기판의 채널 상에 적층되는 제1 및 제2절연막;
상기 제1절연막의 상면과 제2절연막의 저면에 형성되는 제1 및 제2유전막; 및
상기 제1 및 제2유전막 사이에 개재되는 Ⅳ족 반도체막;을 포함하는 것을 특징으로 하는 SONSNOS 메모리를 제공한다.
상기 기술적 과제를 달성하기 위하여 본 발명은 또한,
소정 간격 이격된 소스 및 드레인 전극과 상기 소스 및 드레인 전극 사이에 전자가 이동하는 채널을 포함하는 반도체 기판, 상기 반도체 기판의 상부에 상기 채널로부터 전자의 유입을 제어하는 게이트 전극을 구비하는 메모리에 있어서,
상기 기판의 채널 상에 적층되는 제1 및 제2절연막;
상기 제1절연막의 상면과 제2절연막의 저면에 형성되는 제1 및 제2유전막; 및
상기 제1 및 제2유전막 사이에 개재되는 Ⅳ족 반도체 물질 또는 금속으로 형성된 나노 양자점;을 포함하는 것을 특징으로 하는 SONSNOS 메모리를 제공한다.
여기서, 상기 제1 및 제2절연막은 SiO2, Al2O3, TaO2및 TiO2중 어느 하나의 물질로 형성된다.
상기 제1 및 제2유전막은 Si3N4또는 PZT 로 형성된다.
상기 Ⅳ족 반도체막은 Si 또는 Ge로 형성되고, 상기 Ⅳ족 반도체 물질은 Si 또는 Ge로 형성된다.
상기 금속은 Au 또는 Al 이다.
상기 나노 양자점은 LPCVD 또는 스퍼터링 방법을 이용하여 형성될 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 또한,
소정 간격 이격된 소스 및 드레인 전극과 상기 소스 및 드레인 전극 사이에 전자가 이동하는 채널을 포함하는 반도체 기판, 상기 반도체 기판의 상부에 상기 채널로부터 전자의 유입을 제어하는 게이트 전극을 구비하는 메모리에 있어서,
상기 기판의 채널 상에 적층되는 제1 및 제2절연막;
상기 제1절연막의 상부와 제2절연막의 하부에 형성되는 복수의 유전막;
상기 복수의 유전막 사이마다 개재되는 복수의 Ⅳ족 반도체막;을 포함하는 것을 특징으로 하는 멀티 SONSNOS 메모리를 제공한다.
상기 기술적 과제를 달성하기 위하여 본 발명은 또한,
소정 간격 이격된 소스 및 드레인 전극과 상기 소스 및 드레인 전극 사이에 전자가 이동하는 채널을 포함하는 반도체 기판, 상기 반도체 기판의 상부에 상기 채널로부터 전자의 유입을 제어하는 게이트 전극을 구비하는 메모리에 있어서,
상기 기판의 채널 상에 적층되는 제1 및 제2절연막;
상기 제1절연막의 상부와 제2절연막의 하부에 형성되는 복수의 유전막; 및
상기 복수의 유전막 사이마다 개재되는 Ⅳ반도체 물질 또는 금속으로 형성된 나노 양자점;을 포함하는 것을 특징으로 하는 멀티 SONSNOS 메모리를 제공한다.
여기서, 상기 제1 및 제2절연막은 SiO2, Al2O3, TaO2및 TiO2중 어느 하나의 물질로 형성된다.
상기 제1 및 제2유전막은 Si3N4또는 PZT 로 형성된다.
상기 Ⅳ족 반도체막은 Si 또는 Ge로 형성된다.
상기 Ⅳ족 반도체 물질은 Si 또는 Ge로 형성된다.
상기 금속은 Au 또는 Al 이다.
상기 나노 양자점은 LPCVD 또는 스퍼터링 방법을 이용하여 형성할 수 있다.
본 발명은 SONOS 메모리의 일반적인 구조에 실리콘막을 삽입하여 새로운 구조의 메모리를 제조함으로써 트랩 사이트를 증가시켜 고속 및 대용량의 새로운 메모리를 구현할 수 있다.
이하 본 발명의 실시예에 따른 SONSONS 메모리를 도면을 참조하여 상세히 설명한다. 도면에서 각 층의 두께와 폭은 설명을 위해 과장되게 도시되었음에 유의해야 한다.
도 3은 본 발명의 제1실시예에 따른 SONSNOS 메모리의 사시도이다.
도 3을 참조하면, 본 발명의 제1실시예에 따른 SONSNOS 메모리는, 소스 전극(103) 및 드레인 전극(105)이 형성되어 있는 기판(101)의 상부에 게이트 전극(107)이 위치하고 기판(101)과 게이트 전극(107) 사이에 전자를 트랩하도록 다층의 ONSNO(Oxide Nitride Silicon Nitride Oxide)막이 개재된다. 소스 및 드레인 전극(103, 105)사이에는 전자의 채널이 형성되고, 게이트 전극은 Si 등의 반도체 및 금속을 사용하여 형성할 수 있다.
ONSNO막은 기판(101)의 상면과 게이트 전극(107)의 저면에 위치하는 제1 및 제2옥사이드막(111a, 111b)과, 제1옥사이드막(111a)의 상면과 제2옥사이드막(111b)의 저면에 배열되는 제1 및 제2나이트라이드막(113a, 113b)과, 제1 및 제2나이트라이드막(113a, 113b)의 사이에 개재되는 실리콘막(115)을 포함한다.
제1 및 제2옥사이드막(111a, 111b)은 SiO2, Al2O3, TaO2, TiO2등의 절연물질로 형성되고, 제1 및 제2나이트라이드막(113a, 113b)은 Si3N4또는 PZT 등의 트랩사이트가 1012/cm2이상 존재하는 금속을 사용할 수 있다. 또한 실리콘막(115)은 Ge로 대체하여 게르마늄막으로 대체할 수 있다.
본 발명의 제1실시예에 따른 SONSNOS 메모리를 제조하기 위해서는 기판(101)에 저농도 이온 도핑을 하여 채널영역을 형성하고 ONSNO막을 형성하고 그 상부에게이트 전극(107)을 위한 반도체층을 증착한 다음 포토공정을 이용하여 패터닝하여 도시된 형태로 식각한다. 게이트 전극(107)을 위한 반도체층을 마스크로 하여 기판(101)과 게이트 전극(107)을 위한 반도체층을 다시 저농도 및 고농도 이온 도핑을 하여 소스 및 드레인 전극(103, 105)을 형성하고 게이트 전극(107)을 형성한다.
SONSNOS 메모리에 정보를 저장하기 위해서는 소스 전극(103)을 접지하거나 낮은 전압을 인가한 상태에서 드레인 전극(105)에 제1양전압을 인가하고 게이트 전극(107)에 제1양전압보다 높은 제2양전압을 인가한다. 이 상태에서 소스 전극(103)으로부터 드레인 전극(105)으로 전자의 채널이 형성되고 드레인 전극(105)으로 이동하는 전자는 게이트 전극(107)에서 형성된 전기장에 의해 제1옥사이드막(111a)을 터널링하여 제1나이트라이드막(113a)과 실리콘막(115)의 계면에 트랩되거나 실리콘막(115)의 디펙트에 트랩되거나 실리콘막(115)과 제2나이트라이드막(113b)에 트랩된다. 본 발명의 제1실시예에 따른 SONSNOS 메모리는 기존의 SONOS 메모리에 비해 전자가 트랩되는 사이트가 넓어짐으로써 고용량의 정보를 기록할 수 있다.
정보를 리딩하기 위해서는 드레인 전극(105)에 제1양전압보다 낮은 제3양전압을 선인가한 다음 게이트 전극(107)의 전압을 제3전압보다 낮은 제4전압으로 두고 메모리 셀의 문턱 전압이 양 또는 음인가에 따라 소스 및 드레인 전극(103, 105)간의 전류가 기준전류 이상 흐르면 "1" 이라 하고 기준 전류 미만으로 흐르면 "0"의 데이터를 리딩할 수 있다.
소거 동작을 하기 위해서는, 게이트 전극(107)의 전압을 0으로 두고 소스 영역(103)에 고전압을 인가하고 드레인 전극(105)을 개방하면 전자가 소스 영역(13)으로 빠져나가게 되어 메모리셀의 정보가 소거되게 된다.
도 4는 본 발명의 제2실시예에 따른 SONSNOS 메모리의 사시도이다.
참조부호 121은 기판, 123은 소스 전극, 125는 드레인 전극, 127은 게이트 전극, 131a는 제1옥사이드막, 131b은 제2옥사이드막, 133a는 제1나이트라이드막, 133b는 제2나이트라이드막, 135는 실리콘 양자점을 나타낸다. 본 발명의 제2실시예에 따른 SONSNOS 메모리는 본 발명의 제1실시예에 따른 SONSNOS 메모리와 유사한 구조를 가지나, 실리콘막(115) 대신 실리콘 양자점(135)을 구비하는 점이 상이하다. 여기서, 실리콘 양자점(135) 대신 Au 또는 Al 로 이루어지는 금속 양자점을 형성할 수 있다.
실리콘 양자점(135) 또는 금속 양자점은 물리적 또는 화학적 방법으로 제조된다.
실리콘 양자점(135) 또는 금속 양자점을 제조하는 물리적인 방법에는, 스퍼터링(sputtering), 진공 합성(vacuum synthesis), 가스위상 합성(gas-phase synthesis), 응축위상 합성(condensed phase synthesis), 이온화된 클러스터 빔에 의해 고속 증착, 결합(consolidation), 고속 제분(milling), 합금 처리(mixalloy processing), 증착법(deposition method) 및, 졸겔 방법등이 있다. 실리콘 양자점을 제조하는 화학적인 방법에는 LPCVD(Low Pressure Chemical Vapor Deposition)등의 방법을 이용할 수 있다.
본 발명의 제2실시예에 따른 SONSNOS 메모리를 제조하기 위해서는 기판(101)상에 저농도 이온도핑하여 채널영역을 형성하고 제1옥사이드막(131a)과 제1나이트라이드막(133a)을 적층한 다음 제1나이트라이드막(133a)의 상면에 물리적 또는 화학적 방법을 이용하여 실리콘 양자점(135)을 형성한다. 다시 그 상부에 제2나이트라이드막(133b), 제2옥사이트막(131b) 및 게이트 전극(127)을 위한 반도체층을 증착한 다음 도시된 형태로 패터닝하고 식각한다. 게이트 전극(127)을 위한 반도체층을 마스크로 하여 고농도 이온도핑을 실행하면 소스 및 드레인 전극(123, 125)이 형성되고 게이트 전극(127)이 형성된다.
본 발명의 제2실시예에 따른 SONSNOS 메모리의 리딩, 기록 및 소거 동작은 본 발명의 제1실시예에 따른 SONSNOS 메모리의 동작과 동일하다. 다만, 본 발명의 제2실시예에 따른 SONSNOS 메모리는 실리콘 양자점(135) 또는 금속 양자점을 형성함으로써 전자를 저장하는 트랩 사이트를 확장하여 용량을 더 증가시킨 특징을 가진다.
본 발명의 제3 및 제4실시예에 따른 SONSNOS 메모리는, 본 발명의 제1 및 제2실시예에 따른 SONSNOS 메모리에서 ONSNOS막을 다층으로 형성하여 용량을 더욱 증가시킨 구조를 가진다.
도 5는 본 발명의 제3실시예에 따른 multi-SONSNOS 메모리를 보인 단면도이다.
도 5를 참조하면, 기판(201)과 게이트 전극(207)의 사이에 ONSNSNO막이 개재되어 있다. 기판(201)에는 소스 및 드레인 전극(203, 205)이 형성되어 있다. ONSNSNO막에는, 기판(201)의 상면과 게이트 전극(207)의 저면에 각각 위치하는 제1옥사이드막(211a)과 제2옥사이드막(211b), 제1옥사이드막(211a)의 상면과 제2옥사이드막(211b)의 저면에 각각 배열된 제1나이트라이드막(213a)과 제2나이트라이드막(213b), 제1나이트라이드막(213a)의 상면과 제2나이트라이드막(213b)의 저면에 각각 형성된 제1실리콘막(215a)과 제2실리콘막(215b) 및, 제1 및 제2실리콘막(215a, 215b)의 사이에 개재된 제3나이트라이드막(213c)이 구비되어 있다.
도 6은 본 발명의 제4실시예에 따른 multi-SONSNOS 메모리를 보인 단면도이다.
도 6을 참조하면, 본 발명의 제4실시예에 따른 multi-SONSNOS 메모리는, 본 발명의 제3실시예에 따른 multi-SONSNOS 메모리와 유사한 구조를 가지며, 다만 제1 및 제2실리콘막(215a, 215b) 대신 제1 및 제2실리콘 양자점들(235a),(235b)로 형성된 차이점을 가진다. 여기서, 제1 및 제2실리콘 양자점들(235a),(235b) 대신 제 1 및 제2금속 양자점을 형성할 수 있다. 금속 양자점은 Au 또는 Al로 이루어진다.
도 5 및 도 6에 도시된 본 발명의 제3 및 제4실시예에 따른 multi-SONSNOS 메모리는 도 3 및 도 4에 도시된 본 발명의 제1 및 제2실시예에 따른 SONSNOS 메모리에 비해 전자를 저장하는 트랩사이트를 다층으로 형성하여 용량을 증가시킨 구조를 가진다.
도 7은 종래의 SONOS 메모리와 본 발명의 제1실시예에 따른 SONSNOS 메모리의 기록 및 소거를 위한 게이트 전압의 변화에 따른 플랫 밴드 전압의 변화를 보인 그래프이다.
도 7을 참조하면, 일반 SONOS 메모리의 기록을 위한 게이트 전압의 변화에 따른 플랫 밴드 전압(VFB)의 변화는 f1, 소거를 위한 게이트 전압의 변화에 따른 플랫 밴드(VFB)의 변화는 f2, SONSNOS 메모리의 기록을 위한 게이트 전압의 변화에 따른 플랫 밴드 전압의 변화는 g1, 소거를 위한 게이트 전압의 변화에 따른 플랫 밴드 전압(VFB)의 변화는 g2로 나타난다. 12V 이하의 게이트 전압(VG)에서 f1과 f2의 플랫 밴드 전압(VFB)의 차이는 g1과 g2의 플랫 밴드 전압(VFB)의 차이보다 작으므로 낮은 게이트 전압(VG)에서 본 발명의 제1실시예에 따른 SONSNOS 메모리의 성능이 더 우수함을 알 수 있다.
본 발명은 종래의 SONOS 메모리의 구조를 개선하여 나이트라이드막과 실리콘막을 다층으로 형성하거나 실리콘 양자점 또는 금속 양자점을 이용한 구조를 제안하여 전자를 저장할 수 있는 트랩사이트를 확장시킴으로써 고속 프로그래밍을 가능하게 하고 정보기록용량을 향상시킬 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다.
예를 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상에 의해 나노입자를 미리 다양한 방법으로 제조하여 단전자 트랜지스터에 이용할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명에 따른 SONSNOS 메모리의 장점은 전자를 저장할 수 있는 트랩 사이트를 증가시켜 프로그래밍 속도를 향상시키고 용량을 증가시킬 수 있다는 것이다.

Claims (18)

  1. 소정 간격 이격된 소스 및 드레인 전극과 상기 소스 및 드레인 전극 사이에 전자가 이동하는 채널을 포함하는 반도체 기판, 상기 반도체 기판의 상부에 상기 채널로부터 전자의 유입을 제어하는 게이트 전극을 구비하는 메모리에 있어서,
    상기 기판의 채널 상에 적층되는 제1 및 제2절연막;
    상기 제1절연막의 상면과 제2절연막의 저면에 형성되는 제1 및 제2유전막; 및
    상기 제1 및 제2유전막 사이에 개재되는 Ⅳ족 반도체막;을 포함하는 것을 특징으로 하는 SONSNOS 메모리.
  2. 소정 간격 이격된 소스 및 드레인 전극과 상기 소스 및 드레인 전극 사이에 전자가 이동하는 채널을 포함하는 반도체 기판, 상기 반도체 기판의 상부에 상기 채널로부터 전자의 유입을 제어하는 게이트 전극을 구비하는 메모리에 있어서,
    상기 기판의 채널 상에 적층되는 제1 및 제2절연막;
    상기 제1절연막의 상면과 제2절연막의 저면에 형성되는 제1 및 제2유전막;및
    상기 제1 및 제2유전막 사이에 개재되는 Ⅳ족 반도체 물질로 형성된 나노 양자점;을 포함하는 것을 특징으로 하는 SONSNOS 메모리.
  3. 소정 간격 이격된 소스 및 드레인 전극과 상기 소스 및 드레인 전극 사이에 전자가 이동하는 채널을 포함하는 반도체 기판, 상기 반도체 기판의 상부에 상기 채널로부터 전자의 유입을 제어하는 게이트 전극을 구비하는 메모리에 있어서,
    상기 기판의 채널 상에 적층되는 제1 및 제2절연막;
    상기 제1절연막의 상면과 제2절연막의 저면에 형성되는 제1 및 제2유전막; 및
    상기 제1 및 제2유전막 사이에 개재되는 금속으로 형성된 나노 양자점;을 포함하는 것을 특징으로 하는 SONSNOS 메모리.
  4. 제 1 항, 제 2 항 또는 제 3 항에 있어서,
    상기 제1 및 제2절연막은 SiO2, Al2O3, TaO2및 TiO2중 어느 하나의 물질로 형성되는 것을 특징으로 하는 SONSNOS 메모리.
  5. 제 1 항, 제 2 항 또는 제 3 항에 있어서,
    상기 제1 및 제2유전막은 Si3N4또는 PZT 로 형성되는 것을 특징으로 하는SONSNOS 메모리.
  6. 제 1 항에 있어서,
    상기 Ⅳ족 반도체막은 Si 또는 Ge로 형성되는 것을 특징으로 하는 SONSNOS 메모리.
  7. 제 2 항에 있어서,
    상기 Ⅳ족 반도체 물질은 Si 또는 Ge인 것을 특징으로 하는 SONSNOS 메모리.
  8. 제 3 항에 있어서,
    상기 금속은 Au 또는 Al인 것을 특징으로 하는 SONSNOS 메모리.
  9. 제 2 항 또는 제 3 항에 있어서,
    상기 나노 양자점은 LPCVD 또는 스퍼터링 방법을 이용하여 형성하는 것을 특징으로 하는 SONSNOS 메모리.
  10. 소정 간격 이격된 소스 및 드레인 전극과 상기 소스 및 드레인 전극 사이에 전자가 이동하는 채널을 포함하는 반도체 기판, 상기 반도체 기판의 상부에 상기 채널로부터 전자의 유입을 제어하는 게이트 전극을 구비하는 메모리에 있어서,
    상기 기판의 채널 상에 적층되는 제1 및 제2절연막;
    상기 제1절연막의 상부와 제2절연막의 하부에 형성되는 복수의 유전막;
    상기 복수의 유전막 사이마다 개재되는 복수의 Ⅳ족 반도체막;을 포함하는 것을 특징으로 하는 멀티 SONSNOS 메모리.
  11. 소정 간격 이격된 소스 및 드레인 전극과 상기 소스 및 드레인 전극 사이에 전자가 이동하는 채널을 포함하는 반도체 기판, 상기 반도체 기판의 상부에 상기 채널로부터 전자의 유입을 제어하는 게이트 전극을 구비하는 메모리에 있어서,
    상기 기판의 채널 상에 적층되는 제1 및 제2절연막;
    상기 제1절연막의 상부와 제2절연막의 하부에 형성되는 복수의 유전막; 및
    상기 복수의 유전막 사이마다 개재되는 Ⅳ반도체 물질로 형성된 나노 양자점;을 포함하는 것을 특징으로 하는 멀티 SONSNOS 메모리.
  12. 소정 간격 이격된 소스 및 드레인 전극과 상기 소스 및 드레인 전극 사이에 전자가 이동하는 채널을 포함하는 반도체 기판, 상기 반도체 기판의 상부에 상기 채널로부터 전자의 유입을 제어하는 게이트 전극을 구비하는 메모리에 있어서,
    상기 기판의 채널 상에 적층되는 제1 및 제2절연막;
    상기 제1절연막의 상부와 제2절연막의 하부에 형성되는 복수의 유전막; 및
    상기 복수의 유전막 사이마다 개재되는 금속으로 형성된 나노 양자점;을 포함하는 것을 특징으로 하는 멀티 SONSNOS 메모리.
  13. 제 10 항, 제 11 항 또는 제 12 항에 있어서,
    상기 제1 및 제2절연막은 SiO2, Al2O3, TaO2및 TiO2중 어느 하나의 물질로 형성되는 것을 특징으로 하는 멀티 SONSNOS 메모리.
  14. 제 10 항, 제 11 항 또는 제 12 항에 있어서,
    상기 제1 및 제2유전막은 Si3N4또는 PZT 로 형성되는 것을 특징으로 하는 멀티 SONSNOS 메모리.
  15. 제 10 항에 있어서,
    상기 Ⅳ족 반도체막은 Si 또는 Ge로 형성되는 것을 특징으로 하는 멀티 SONSNOS 메모리.
  16. 제 11 항에 있어서,
    상기 Ⅳ족 반도체 물질은 Si 또는 Ge인 것을 특징으로 하는 멀티 SONSNOS 메모리.
  17. 제 11 항에 있어서,
    상기 금속은 Au 또는 Al인 것을 특징으로 하는 멀티 SONSNOS 메모리.
  18. 제 11 항 또는 제 12 항에 있어서,
    상기 나노 양자점은 LPCVD 또는 스퍼터링 방법을 이용하여 형성하는 것을 특징으로 하는 멀티 SONSNOS 메모리.
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