JP2023042664A

JP2023042664A - 半導体装置

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Publication number: JP2023042664A
Application number: JP2021149911A
Authority: JP
Inventors: 泰伸林; Yasunobu Hayashi
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2021-09-15
Filing date: 2021-09-15
Publication date: 2023-03-28
Also published as: US20230085550A1

Abstract

【課題】本開示は、プレーナゲート構造の側方に隣接配置されたメモリ構造において、データの書き込みおよび消去を繰り返し行うことができる半導体装置を提供する。
【解決手段】本開示に係る半導体装置１は、第１主面３を有する半導体層２と、半導体層２の第１主面３の表面部に形成されたｎ型のウェル領域２１と、ウェル領域２１の表面部に形成されたｐ型のソース領域と、ソース領域から間隔を空けてウェル領域２１の表面部に形成されたｐ型のドレイン領域と、を含む。半導体装置１は、ソース領域と隣接する第１主面３の表面部に形成されたＮ－ＬＤＤ領域２５と、ソース領域とドレイン領域との間のｎ型のチャネル領域に対向するように半導体層２の第１主面３上に形成されたプレーナゲート構造３０と、ソース領域側のプレーナゲート構造３０の側方に隣接配置された電荷蓄積膜である窒化膜４２を含むメモリ構造とをさらに含む。
【選択図】図２

Description

本開示は、半導体装置に関する。

たとえば、不揮発性メモリを備える半導体装置を開示する文献として、下記特許文献１がある。特許文献１に開示された半導体装置に備えられたメモリセルでは、ｐウェル領域上に、ゲート絶縁膜を介して、ゲート電極が形成されている。ゲート電極の側方には、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜がｐウェル領域の表面部に形成された抵抗変化部上に順次積層されている。このメモリセルでは、ドレイン領域近傍で発生したホットエレクトロンをシリコン窒化膜に注入することで書き込みが行われる。このメモリセルは、ＯＴＰＲＯＭ（One Time Programmable Read Only Memory）として用いられるものであるため、良品確認テストを除いて消去動作が行われない。

特開２００５－０６４２９５号公報

本開示の１つの目的は、プレーナゲート構造の側方に隣接配置されたメモリ構造において、データの書き込みおよび消去を繰り返し行うことができる半導体装置を提供することである。

本開示の一実施形態は、主面を有する半導体層と、半導体層の主面の表面部に形成された第１導電型のウェル領域と、ウェル領域の表面部に形成された第２導電型の第１領域と、第１領域から間隔を空けてウェル領域の表面部に形成された第２導電型の第２領域と、第１領域と隣接する主面の表面部に形成された第１導電型の拡散層と、第１領域と第２領域との間の第１導電型のチャネル領域に対向するように半導体層の主面上に形成されたプレーナゲート構造と、第１領域側のプレーナゲート構造の側方に隣接配置された電荷蓄積膜を含むメモリ構造とを含む。

本開示によれば、プレーナゲート構造の側方に隣接配置されたメモリ構造において、データの書き込みおよび消去を繰り返し行うことができる半導体装置を提供することができる。

本開示の一実施形態に係る半導体装置の平面図である。図１に示すＩＩ－ＩＩ線に沿う断面図である。図１に示すＩＩＩ－ＩＩＩ線に沿う断面図である。本開示の一実施形態に係る半導体装置のメモリ構造に対する書き込み動作を説明するための図である。本開示の一実施形態に係る半導体装置のメモリ構造に対する消去動作を説明するための図である。本開示の一実施形態に係る半導体装置のメモリ構造に対する読み出し動作を説明するための図である。書き込み済みおよび未書き込みにおけるゲート電位とドレイン・ソース間電流との関係を示すグラフである。

以下、本開示の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

［実施の形態］
（半導体装置の構造）
図１は、本開示の一実施形態に係る半導体装置１の平面図である。図２は、図１に示すＩＩ－ＩＩ線に沿う断面図である。図３は、図１に示すＩＩＩ－ＩＩＩ線に沿う断面図である。なお、図１では、構成を分かりやすく説明するため、後述する絶縁スペーサ４３、被覆絶縁膜５１および層間絶縁膜６５を省略して図示している。

半導体装置１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いた不揮発性メモリである。半導体装置１は、Ｓｉ単結晶からなる半導体層２を含む。

本実施形態では、図２に示すように、半導体層２が直方体形状に形成されている。半導体層２は、一方側の第１主面３および他方側の第２主面４を有している。半導体装置１は、半導体層２に形成されたｎ型（第１導電型）のバックゲート領域２０を含む。バックゲート領域２０は、半導体層２の全体に形成されている。

半導体装置１は、ＭＯＳＦＥＴが形成されたデバイス領域を区画するためトレンチ絶縁構造を設けている。具体的に、図２に示す半導体装置１では、トレンチ絶縁構造としてトレンチ１１および絶縁埋設物１２を設けている。トレンチ１１は、第１主面３を第２主面４に向けて掘り下げることにより形成されている。トレンチ１１は、図１に示すように、第１主面３および第２主面４の法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角環状に形成され、四角形状のデバイス領域を区画している。なお、平面視におけるデバイス領域６の一辺が延びる方向を第１方向Ｘとする。第１方向Ｘおよび法線方向Ｚの両方と直交する方向を第２方向Ｙとする。図１～図３には、第１方向Ｘ、第２方向Ｙおよび法線方向Ｚがそれぞれ図示されている。

本実施形態では、トレンチ１１の底壁に向かって開口幅が狭まる先細り形状に形成されている。トレンチ１１のテーパ角は、９０°を超えて１２５°以下であってもよい。テーパ角は、９０°を超えて１００°以下であることが好ましい。トレンチ１１のテーパ角は、半導体層２内においてトレンチ１１の内側壁が第１主面３との間で成す角度である。むろん、トレンチ１１は、第１主面３に対して垂直に形成されていてもよい。

トレンチ１１の深さは、０．１μｍ以上１μｍ以下であってもよい。トレンチ１１の幅は、任意である。トレンチ１１の幅は、０．１μｍ以上１０μｍ以下であってもよい。トレンチ１１の幅は、平面視においてトレンチ１１が延びる方向に直交する方向の幅によって定義される。

絶縁埋設物１２は、トレンチ１１に埋設されている。当該絶縁埋設物１２を構成する絶縁体は任意である。絶縁埋設物１２は、酸化シリコン（ＳｉＯ_２）および窒化シリコン（ＳｉＮ）のうちの少なくとも１つを含んでいてもよい。本実施形態では、例えば、絶縁埋設物１２を酸化シリコンで形成する。絶縁埋設物１２は、半導体層２から突出している部分（突出部）を有していてもよい。

半導体装置１は、デバイス領域において第１主面３の表面部に形成されたｎ型（第１導電型）のウェル領域２１を含む。ウェル領域２１は、図２において第１主面３に沿う第１方向Ｘに延びている。ウェル領域２１のｎ型不純物濃度は、バックゲート領域２０のｎ型不純物濃度を超えている。ウェル領域２１のｎ型不純物濃度は、たとえば、１０×１０^１２ｃｍ^－３以上１０×１０^１６ｃｍ^－３以下である。

ウェル領域２１の底部は、バックゲート領域２０に電気的に接続されている。本実施形態では、ウェル領域２１がトレンチ１１よりも深く形成され、当該トレンチ１１の底壁を部分的に被覆している。もちろん、ウェル領域２１は、本実施形態とは異なり、ウェル領域２１とバックゲート領域２０との境界が、トレンチ１１の底壁と同じ位置にあってもよい。

半導体装置１は、ウェル領域２１の表面部に形成されたｐ型（第２導電型）のソース領域２２（第１領域）と、ソース領域２２から間隔を空けてウェル領域２１の表面部に形成されたｐ型（第２導電型）ドレイン領域２３（第２領域）とを含む。ソース領域２２およびドレイン領域２３のｎ型不純物濃度は、たとえば、１０×１０^１６ｃｍ^－３以上１０×１０^２０ｃｍ^－３以下である。

ドレイン領域２３とソース領域２２との間には、ＭＯＳＦＥＴのチャネル領域２４が形成されている。チャネル領域２４は、ソース領域２２とドレイン領域２３との間において、第２方向Ｙに沿う電流経路を形成する。なお、本実施形態では、第１領域がソース領域であり、第２領域がドレイン領域であると説明するが、第１領域がドレイン領域で、第２領域がソース領域であるとしてもよい。

さらに、ソース領域２２を含む側には、図１に示すようにソース領域２２よりも不純物濃度が低いｎ型（第１導電型）のＬＤＤ（Lightly Doped Drain）領域（Ｎ－ＬＤＤ領域２５）が重ねて設けられている。Ｎ－ＬＤＤ領域２５は、図２に示すようにソース領域２２と隣接する片側に設けられてｎ型の拡散層であり、ドレイン領域２３と隣接する片側には設けられていない。なお、Ｎ－ＬＤＤ領域２５とソース領域２２と隣接とは、Ｎ－ＬＤＤ領域２５とソース領域２２とが一部交差する領域があってもよく、また当該交差する領域がなくてもよい。また、半導体装置１は、ソース領域２２と隣接する片側にＮ－ＬＤＤ領域２５を設けるが、ドレイン領域２３と隣接する片側には設けないので、ソース領域２２と隣接する領域にある第１導電型の不純物の濃度勾配は、ドレイン領域２３と隣接する領域にある第１導電型の不純物の濃度勾配と比べて大きくなる。Ｎ－ＬＤＤ領域２５を設けることで、ソース領域２２の底部には、段差が形成される。つまり、図２に示すように、ソース領域２２とチャネル領域２４との間に、Ｎ－ＬＤＤ領域２５が設けられる。一方、Ｎ－ＬＤＤ領域２５が設けられないドレイン領域２３の底部は、段差なく平坦である。ドレイン領域２３とチャネル領域２４との間には、Ｎ－ＬＤＤ領域２５が設けられていない。また、ソース領域２２とチャネル領域２４との間、およびドレイン領域２３とチャネル領域２４との間には、ソース領域２２およびドレイン領域２３よりもｐ型の不純物濃度が低いｐ型のＬＤＤ領域も設けられていない。もちろん、半導体装置１は、ｐ型のＬＤＤ領域を設けた上で、ソース領域２２と隣接する片側にＮ－ＬＤＤ領域２５を設けてもよい。

半導体装置１は、チャネル領域２４に対向するように、第１主面３の上に形成されたプレーナゲート構造３０を含む。プレーナゲート構造３０は、第１主面３に沿って第１方向Ｘに延びている。第１方向Ｘにおけるプレーナゲート構造３０の端部は、トレンチ絶縁構造上の絶縁埋設物１２まで達している。本実施形態とは異なり、第１方向Ｘにおけるプレーナゲート構造３０の端部が、トレンチ絶縁構造の外側にまで延びていてもよい。プレーナゲート構造３０は、平面視において、ソース領域２２およびドレイン領域２３の間に位置している。

プレーナゲート構造３０は、半導体層２上に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１上に形成されたゲート電極３２とを含む。ゲート絶縁膜３１は、半導体層２の酸化物からなる。ゲート絶縁膜３１は、具体的には、第１主面３の表面部が酸化されることによって膜状に形成された酸化物からなる。つまり、ゲート絶縁膜３１は、第１主面３に沿って形成されたシリコン酸化膜（ＳｉＯ_２膜）からなる。ゲート絶縁膜３１は、さらに具体的には、半導体層２の第１主面３の表面部が熱酸化されることによって膜状に形成された半導体層２の熱酸化物からなる。つまり、ゲート絶縁膜３１は、第１主面３に沿って形成されたシリコン熱酸化膜（熱酸化膜）からなる。ゲート絶縁膜３１は、７ｎｍ以上１３ｎｍ以下の厚さを有していてもよい。

ゲート絶縁膜３１は、第１主面３に沿って第１方向Ｘに延びている。ゲート絶縁膜３１は、第１主面３に接する第１面と、第１主面３に対して半導体層２とは反対側の第２面とを有する。この第１面および第２面は互いに平行に延びており、ゲート絶縁膜３１がほぼ一定の厚みを有していてもよい。第１方向Ｘにおけるゲート絶縁膜３１の両端部は、絶縁埋設物１２と接続されている。

ゲート電極３２は、導電性ポリシリコンからなる。ゲート電極３２は、ゲート絶縁膜３１の上に形成されている。第２方向Ｙにおけるゲート電極３２の幅（ゲート長）は、０．１３μｍ以上０．３μｍ以下であってもよい。

図３を参照して、ゲート電極３２は、トレンチ１１の開口端を横切り、絶縁埋設物１２上に達している。詳しくは、ゲート電極３２は、ゲート絶縁膜３１を挟んで第１主面３と対向する本体部３５と、絶縁埋設物１２に対向する引き出し部３６とを含む。

本体部３５は、ゲート絶縁膜３１に沿ってゲート絶縁膜３１の上に形成されている。引き出し部３６は、本体部３５から絶縁埋設物１２の突出部１８の上に引き出されている。

半導体装置１は、プレーナゲート構造３０の側方に、窒化シリコン（ＳｉＮ）の窒化膜を含むサイドウォール構造４０が形成されている。サイドウォール構造４０は、ゲート電極３２の側壁を被覆するようにプレーナゲート構造３０の側方に隣接配置されている。具体的に、サイドウォール構造４０は、ゲート電極３２の本体部３５の側壁を被覆し、さらに引き出し部３６の側壁を被覆している。本実施形態では、後述するようにサイドウォール構造４０（特に、Ｎ－ＬＤＤ領域２５を設けた側）を利用してデータの書き込み、消去、および読み出しを行うことができる。そのため、サイドウォール構造４０は、不揮発性メモリである半導体装置１において電荷蓄積膜を含むメモリ構造として機能する。

サイドウォール構造４０は、平面視において、プレーナゲート構造３０を取り囲む四角環状である。具体的に、サイドウォール構造４０は、ソース領域２２とプレーナゲート構造３０との間に位置する部分、ドレイン領域２３とプレーナゲート構造３０との間に位置する部分、および絶縁埋設物１２上に位置する部分に形成される。

図２を参照して、サイドウォール構造４０は、プレーナゲート構造３０の側壁に沿う内側面４０ａと、プレーナゲート構造３０側とは反対側に向けて突出するように湾曲する外側面４０ｂとを有する。サイドウォール構造４０は、チャネル領域２４上に形成された絶縁膜４１と、絶縁膜４１を挟んでチャネル領域２４に対向する窒化膜４２と、窒化膜４２上に形成れた絶縁スペーサ４３とを含む。窒化膜４２は、チャネル領域２４の上と、プレーナゲート構造３０の側方に形成された絶縁膜４１の上とに形成され、メモリ構造において電荷蓄積膜として機能する。

絶縁膜４１は、半導体層２およびゲート電極３２の酸化物からなる。絶縁膜４１は、具体的には、半導体層２の表面部およびゲート電極３２の側壁が酸化されることによって膜状に形成された酸化物からなる。絶縁膜４１は、第１主面３およびゲート電極３２の側面に沿って形成されたシリコン酸化膜（ＳｉＯ_２膜）からなる。絶縁膜４１は、さらに具体的には、半導体層２の表面部およびゲート電極３２の側壁が熱酸化されることによって膜状に形成された熱酸化物からなる。つまり、絶縁膜４１は、第１主面３およびゲート電極３２の側面に沿って形成されたシリコン熱酸化膜からなる。

絶縁膜４１は、半導体層２およびゲート電極３２の酸化物からなるため、絶縁埋設物１２上には形成されていない（図３を参照）。

絶縁膜４１は、５ｎｍ以上１０ｎｍ以下の厚さを有していてもよい。絶縁膜４１は、ゲート絶縁膜３１よりも薄いことが好ましい。

絶縁膜４１は、半導体層２の第１主面３に沿って延びる部分と、プレーナゲート構造３０の側壁に沿って延びる部分とを含む。絶縁膜４１は、これらの部分が直交して連結されることによって、断面視Ｌ字状に形成されていてもよい。

絶縁膜４１は、第１主面３上に形成されており、ゲート絶縁膜３１に隣接している。第１主面３側の絶縁膜４１の面は、第１主面３側のゲート絶縁膜３１の面と面一に形成されている。なお、第１主面３側の絶縁膜４１の面は、第１主面３側のゲート絶縁膜３１の面よりも第２主面４（図２参照）側に位置していてもよい。

電荷蓄積膜である窒化膜４２は、絶縁膜４１とは異なる絶縁体からなり、たとえば、窒化シリコン膜（ＳｉＮ膜）からなる。窒化膜４２は、絶縁膜４１に沿って形成されている。窒化膜４２は、１０ｎｍ以上５０ｎｍ以下の厚さを有していてもよい。なお、電荷蓄積膜は、窒化膜４２であると以下説明するが、電荷を蓄積できる膜であればよく窒化膜に限定されない。

窒化膜４２は、平面視において、プレーナゲート構造３０を取り囲む四角環状である（図１を参照）。すなわち、窒化膜４２は、第１方向Ｘに延びており、第１方向Ｘにおける窒化膜４２の両端部が絶縁埋設物１２上に位置している（図３を参照）。

窒化膜４２は、第１主面３の面方向に沿って延びる部分と、プレーナゲート構造３０の側壁方向に沿って延びる部分とを含む。窒化膜４２は、これらの部分が直交して連結されることによって、断面視Ｌ字状に形成されていてもよい。

ソース領域２２およびドレイン領域２３は、サイドウォール構造４０に対して自己整合的に形成されている。そのため、ソース領域２２とチャネル領域２４との境界は、平面視において、サイドウォール構造４０の外側面４０ｂと第１主面３との境界とほぼ一致している。同様に、ドレイン領域２３とチャネル領域２４との境界も、平面視において、サイドウォール構造４０の外側面４０ｂと第１主面３との境界とほぼ一致している。

厳密には、ソース領域２２とチャネル領域２４との境界は、サイドウォール構造４０の外側面４０ｂと第１主面３との境界よりも僅かにプレーナゲート構造３０側に位置している。Ｎ－ＬＤＤ領域２５は、ソース領域２２からさらにプレーナゲート構造３０側に位置している。同様に、ドレイン領域２３とチャネル領域２４との境界も、サイドウォール構造４０の外側面４０ｂと第１主面３との境界よりも僅かにプレーナゲート構造３０側に位置している。

窒化膜４２は、第１主面３の面方向に沿って延びる部分と、プレーナゲート構造３０の側壁方向に沿って延びる部分とによって形成された凹部を有する。絶縁スペーサ４３は、凹部内で窒化膜４２に隣接配置されている。絶縁スペーサ４３は、たとえば、シリコン酸化物からなる。絶縁スペーサ４３は、窒化膜４２を挟んで絶縁膜４１に対向している。

半導体装置１は、プレーナゲート構造３０およびサイドウォール構造４０を被覆する被覆絶縁膜５１をさらに含む。第２方向Ｙにおける被覆絶縁膜５１の両端部は、サイドウォール構造４０の側方からプレーナゲート構造３０とは反対側に位置する。被覆絶縁膜５１は、第１方向Ｘに延び、第１方向Ｘにおける被覆絶縁膜５１の両端部は、絶縁埋設物１２上にまで達している（図３を参照）。そのため、被覆絶縁膜５１は、ソース領域２２およびドレイン領域２３を被覆し、さらに絶縁埋設物１２を被覆している。

詳しくは、被覆絶縁膜５１は、ゲート電極３２を被覆する部分と、サイドウォール構造４０の外側面４０ｂを被覆する部分と、ソース領域２２およびドレイン領域２３を被覆する部分と、絶縁埋設物１２の突出部を被覆する部分とを一体的に有する。

被覆絶縁膜５１は、ゲート電極３２を挟んでトレンチ絶縁構造１０と対向する領域に、貫通孔５２Ａが形成されている（図３を参照）。

図２および図３を参照して、半導体装置１は、ゲートシリサイド膜６０、ソースシリサイド膜６１およびドレインシリサイド膜６２を含む。図３を参照して、ゲートシリサイド膜６０は、ゲート電極３２の表面において貫通孔５２Ａの底部を構成する部分に形成されている。ゲートシリサイド膜６０は、当該ゲート電極３２と一体的に形成されたポリサイド膜からなる。

図２を参照して、ソースシリサイド膜６１およびドレインシリサイド膜６２は、半導体層２と一体的に形成されたシリサイド膜からなる。ソースシリサイド膜６１は、ソース領域２２の表面部において、被覆絶縁膜５１に対してサイドウォール構造４０側とは反対側に形成されている。ドレインシリサイド膜６２は、ドレイン領域２３の表面部において、被覆絶縁膜５１に対してサイドウォール構造４０側とは反対側に形成されている。

ゲートシリサイド膜６０、ソースシリサイド膜６１およびドレインシリサイド膜６２は、ＴｉＳｉ、ＴｉＳｉ_２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ_２、ＭｏＳｉ_２およびＷＳｉ_２のうちの少なくとも１つをそれぞれ含んでいてもよい。

半導体装置１は、第１主面３を被覆する層間絶縁膜６５を含む。層間絶縁膜６５は、酸化膜（ＳｉＯ_２膜）および窒化膜（ＳｉＮ膜）のうちの少なくとも１つを含む。層間絶縁膜６５は、酸化膜または窒化膜からなる単層構造を有していてもよい。層間絶縁膜６５は、１つまたは複数の酸化膜、および、１つまたは複数の窒化膜が任意の順序で積層された積層構造を有していてもよい。層間絶縁膜６５は、第１主面３の上においてトレンチ絶縁構造１０、ソース領域２２、ドレイン領域２３、プレーナゲート構造３０、およびサイドウォール構造４０を被覆している。

半導体装置１は、層間絶縁膜６５を貫通するゲートコンタクト電極６６、ソースコンタクト電極６７およびドレインコンタクト電極６８を含む。

ゲートコンタクト電極６６は、ゲートシリサイド膜６０を介してゲート電極３２に電気的に接続されている。ゲートコンタクト電極６６は、具体的には、ゲート電極３２に電気的に接続され、当該ゲート電極３２を挟んで絶縁埋設物１２に対向している。

この実施形態とは異なり、ゲート電極３２が絶縁埋設物１２よりも外側まで延びている場合、ゲートコンタクト電極６６が絶縁埋設物１２よりも外側で半導体層２に対向していてもよい。

ソースコンタクト電極６７は、ソースシリサイド膜６１を介してソース領域２２に電気的に接続されている。ドレインコンタクト電極６８は、ドレインシリサイド膜６２を介してドレイン領域２３に電気的に接続されている。

ゲートコンタクト電極６６、ソースコンタクト電極６７およびドレインコンタクト電極６８は、層間絶縁膜６５に形成されたコンタクトホール６９に埋設されている。各コンタクト電極（ゲートコンタクト電極６６、ソースコンタクト電極６７およびドレインコンタクト電極６８）は、銅およびタングステンの少なくともいずれかによって形成されている。

各コンタクト電極とコンタクトホール６９の内壁との間には、バリア電極膜が設けられていてもよい。バリア電極膜は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。バリア電極膜は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。

半導体装置１は、層間絶縁膜６５の上に形成されたゲート配線７０、ソース配線７１およびドレイン配線７２を含む。ゲート配線７０は、ゲートコンタクト電極６６に電気的に接続されている。ドレイン配線７２は、ドレインコンタクト電極６８に電気的に接続されている。ソース配線７１は、ソースコンタクト電極６７に電気的に接続されている。

各配線（ゲート配線７０、ソース配線７１およびドレイン配線７２）は、Ａｌ膜、ＡｌＳｉＣｕ合金膜、ＡｌＳｉ合金膜およびＡｌＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。

各配線と層間絶縁膜６５との間には、バリア配線膜が設けられていてもよい。バリア配線膜は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。バリア配線膜は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。バリア配線膜は、各配線上にも設けられていてもよい。

図１に示すデバイス領域６は、Ｐ＋のアクティブ領域であったが、その右隣にＮ－のアクティブ領域７が設けられている。アクティブ領域７には、電極７５，７６が設けてある。

（半導体装置の動作）
次に、図を用いて、半導体装置１の各動作（書き込み動作、消去動作、および読み出し動作）について具体的に説明する。いずれの動作においても、ウェル領域２１に接続されるバックゲート領域２０には、基準電位が印加されている。

図４は、本開示の一実施形態に係る半導体装置のメモリ構造に対する書き込み動作を説明するための図である。なお、ゲート電位Ｖｇは、ゲート電極３２に印加される電位である。ソース電位Ｖｓは、ソース領域２２に印加される電位である。ドレイン電位Ｖｄは、ドレイン領域２３に印加される電位である。

図４（ａ）の模式図に示すように、半導体装置１の書き込み動作は、ソース領域２２に流れる電子（ホットエレクトロンＨＥ）を電荷蓄積膜である窒化膜４２に注入することによって達成される。図４（ｂ）は、半導体装置１の書き込み動作時の回路図である。

詳しくは、書き込み動作の際、ゲート電極３２に正電位（たとえば、＋７Ｖ）が印加され、ソース領域２２に負電位（たとえば、－７Ｖ）が印加され（Ｖｇ＝＋７Ｖ、Ｖｓ＝－７Ｖ）、ドレイン領域２３に基準電位が印加される（Ｖｄ＝０Ｖ）。これにより、ソース領域２２とゲート電極３２との間にかかる電圧によってソース領域２２の端部においてバンド間トンネリング（ＢＴＢＴ：Band to Band Tunneling）現象で生成された電子が、ゲート電極３２とソース領域２２との間に印加されている高電圧によって加速されてホットエレクトロンＨＥとなる。なお、半導体装置１は、ソース領域２２と隣接する片側にＮ－ＬＤＤ領域２５が設けることで、ソース領域２２端での電界が大きくなり電子がより加速されるので、ホットエレクトロンＨＥがより発生されやすくしてある。そして、ホットエレクトロンＨＥの一部がゲート電極３２に印加された正電位に引き寄せられ、電荷蓄積膜である窒化膜４２中に注入される。半導体装置１では、ＢＴＢＴ現象を利用して窒化膜４２に電子を注入するので、書き込み動作の電流を小さくできる。

書き込み動作におけるゲート電位Ｖｇは＋７Ｖに、ソース電位Ｖｓは－７Ｖにそれぞれ限られず、たとえば、３Ｖ以上７Ｖ以下、－７Ｖ以上－３Ｖ以下の範囲から選択された任意の電位であってもよい。なお、電位量（絶対値）が大きいほど半導体装置１の書き込み動作は早くなる。

ソース領域２２とゲート電極３２との電位差をゲート・ソース間電圧Ｖｇｓという。たとえば、ゲート電位Ｖｇが＋７Ｖで、ソース電位Ｖｓが－７Ｖの場合、ゲート・ソース間電圧Ｖｇｓは、１４Ｖである（Ｖｇｓ＝１４Ｖ）。

書き込み動作によって電荷蓄積膜である窒化膜４２に注入された電子の負電荷により、チャネル領域２４にチャネルが形成されソース領域２２とドレイン領域２３との間に電流が流れることになる。つまり、窒化膜４２に注入された電子の負電荷により、ゲート閾値電圧Ｖｔｈが低下する。

次に、半導体装置１の消去動作について説明する。図５は、本開示の一実施形態に係る半導体装置のメモリ構造に対する消去動作を説明するための図である。図５（ａ）の模式図に示すように、消去動作は、バンド間トンネリング現象によって発生した正孔（ホットホールＨＨ）を窒化膜４２に注入することによって達成される。図５（ｂ）は、半導体装置１の消去動作時の回路図である。

詳しくは、消去動作の際、ゲート電極３２に負電位（たとえば、－７Ｖ）が印加され、ソース領域２２に負電位（たとえば、－７Ｖ）が印加され（Ｖｇ＝－７Ｖ、Ｖｓ＝－７Ｖ）、ドレイン領域２３に基準電位が印加される（Ｖｄ＝０Ｖ）。これにより、ソース領域２２とゲート電極３２との間にかかる電圧によってソース領域２２の端部においてバンド間トンネリング現象で生成された正孔が、ゲート電極３２とソース領域２２との間に印加されている高電圧によって加速されてホットホールＨＨとなる。そして、ホットホールＨＨの一部がゲート電極３２に印加された負電位に引き寄せられ、電荷蓄積膜である窒化膜４２中に注入され、書き込み動作時に注入された電子と結合する。

消去動作におけるゲート電位Ｖｇは－７Ｖに、ソース電位Ｖｓは－７Ｖにそれぞれ限られず、たとえば、－７Ｖ以上－３Ｖ以下、－７Ｖ以上－３Ｖ以下の範囲から選択された任意の電位であってもよい。なお、電位量（絶対値）が大きいほど半導体装置１の消去動作は早くなる。

消去動作によって電荷蓄積膜である窒化膜４２に注入された正孔の正電荷により、チャネル領域２４に形成されていたチャネルが消滅してソース領域２２とドレイン領域２３との間に電流が流れなくなる。つまり、窒化膜４２に注入された正孔の正電荷により、ゲート閾値電圧Ｖｔｈが上昇する。

次に、半導体装置１の読み出し動作について説明する。図６は、本開示の一実施形態に係る半導体装置のメモリ構造に対する読み出し動作を説明するための図である。

図６（ａ）の模式図に示すように、窒化膜４２に注入された電子の負電荷により、チャネル領域２４にチャネルが形成されソース領域２２とドレイン領域２３との間に電流が流れることになる。そのため、読み出し動作時には、ゲート電極３２に電位を印加しない状態で、ドレイン・ソース間電流Ｉｄｓの有無によってメモリ構造にデータが書き込まれているか否かを判別できる。図６（ｂ）は、半導体装置１の読み出し動作時の回路図である。

具体的には、書き込み済みおよび未書き込みのいずれにおいても、読み出し動作では、ゲート電極３２に正電位を印加せずに基準電位を印加（Ｖｇ＝０Ｖ）し、ドレイン領域２３に負電位（たとえば、－０．５Ｖ）が印加され、ソース領域２２に基準電位が印加される（Ｖｓ＝０Ｖ）。

書き込み済みの半導体装置１では、図６（ａ）に示すように窒化膜４２に注入された電子の負電荷により、チャネル領域２４にチャネルが形成されドレイン・ソース間電流Ｉｄｓが生じる。一方、未書き込みの半導体装置１では、図６（ａ）に示すように窒化膜４２に電子が注入されていないので、チャネル領域２４にチャネルが形成されずドレイン・ソース間電流Ｉｄｓが生じない。

図７は、書き込み済みおよび未書き込みにおけるゲート電位とドレイン・ソース間電流との関係を示すグラフである。図７において、横軸はゲート・ソース間電圧Ｖｇｓ、縦軸はドレイン・ソース間電流Ｉｄｓである。なお、図７に示すゲート・ソース間電圧Ｖｇｓは、ドレイン・ソース間電圧Ｖｄｓが－０．５Ｖである場合である。また、図７では、半導体装置１の書き込み時間を１００ｍｓとしている。

図７に示すように、書き込み済みの半導体装置１では、ゲート・ソース間電圧Ｖｇｓが０Ｖであっても、ドレイン・ソース間電流Ｉｄｓに略１．０Ｅ^－９［－Ａ］の電流が流れる。しかし、未書き込みの半導体装置１では、ゲート・ソース間電圧Ｖｇｓが０Ｖであるとき、ドレイン・ソース間電流Ｉｄｓに電流が流れない。

つまり、ゲート・ソース間電圧Ｖｇｓが０Ｖにおいて、書き込み済みの半導体装置１では、読み出し動作におけるドレイン・ソース間電流Ｉｄｓを検出でき、未書き込みの半導体装置１では、読み出し動作におけるドレイン・ソース間電流Ｉｄｓを検出できないことを利用して、メモリ構造にデータが書き込まれた状態であるか否かについての判定を行うことができる。そのため、半導体装置１は、データの書き込み前後でのゲート閾値電圧Ｖｔｈが０Ｖとなるので、データの読み出し時の動作を低電圧化することができる。

なお、読み出し動作におけるゲート・ソース間電圧Ｖｇｓは０Ｖに限定されず、未書き込みの半導体装置１においてドレイン・ソース間電流Ｉｄｓを検出できない範囲のゲート・ソース間電圧Ｖｇｓであればよい。例えば、図７に示すように、ゲート・ソース間電圧Ｖｇｓは略０．３［－Ｖ］であってもよい。

この実施形態では、第１主面３を有する半導体層２と、半導体層２の第１主面３の表面部に形成されたｎ型のウェル領域２１と、ウェル領域２１の表面部に形成されたｐ型のソース領域２２と、ソース領域２２から間隔を空けてウェル領域２１の表面部に形成されたｐ型のドレイン領域２３と、を含む、ｐチャネル型の半導体装置１である。半導体装置１は、ソース領域２２と隣接する第１主面３の表面部に形成されたＮ－ＬＤＤ領域２５（ｎ型の拡散層）と、ソース領域２２とドレイン領域２３との間のｎ型のチャネル領域に対向するように半導体層２の第１主面３上に形成されたプレーナゲート構造３０と、ソース領域２２側のプレーナゲート構造３０の側方に隣接配置された電荷蓄積膜である窒化膜４２を含むメモリ構造とをさらに含む。なお、第１領域がドレイン領域２３であり、第２領域がソース領域２２であってもよい。これにより、半導体装置１は、ｐチャネル型の半導体装置であり、プレーナゲート構造３０の側方に隣接配置されたメモリ構造において、データの書き込みおよび消去を繰り返し行うことができる。

メモリ構造が、書き込み動作時に、ＢＴＢＴ現象を利用してホットエレクトロンＨＥを窒化膜４２に注入するように構成されていることが好ましい。これにより、半導体装置１は、ＢＴＢＴ現象を利用して窒化膜４２に電子を注入するので、書き込み動作の電流を小さくできる。

メモリ構造が、読み出し動作時に、ゲート・ソース間電圧を０Ｖとすることが好ましい。これにより、半導体装置１は、データの書き込み前後でのゲート閾値電圧Ｖｔｈが０Ｖとなるので、データの読み出し時の動作を低電圧化することができる。

窒化膜４２は、チャネル領域２４の上と、プレーナゲート構造３０の側方に形成された絶縁膜４１の上とに形成されることが好ましい。窒化膜４２が、絶縁膜とは異なる絶縁体であることが好ましい。窒化膜４２がＳｉＮからなり、絶縁膜４１がＳｉＯ_２からなることが好ましい。プレーナゲート構造３０が、半導体層２の第１主面３上に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１上に形成されたゲート電極３２とを含むことが好ましい。窒化膜４２は、ゲート絶縁膜３１およびゲート電極３２の側方を覆うサイドウォール構造４０として形成されることが好ましい。これにより、半導体装置１は、一般的なｐチャネル型のＭＯＳＦＥＴのプロセスを利用することができ、追加のプロセスなくサイドウォールの窒化膜４２に電荷をトラップさせることで、メモリ構造として機能させて不揮発性メモリを実現させることができる。

プレーナゲート構造３０およびサイドウォール構造４０（メモリ構造）を被覆する被覆絶縁膜５１をさらに含むことが好ましい。これにより、半導体装置１は、プレーナゲート構造３０およびサイドウォール構造４０のシリサイド化を防ぐことができる。

被覆絶縁膜５１が、ソース領域２２およびドレイン領域２３を部分的に被覆しており、ソース領域２２およびドレイン領域２３の表面部において、被覆絶縁膜５１に対してサイドウォール構造４０側とは反対側に形成されたソースシリサイド膜６１およびドレインシリサイド膜６２をさらに含むことが好ましい。これにより、半導体装置１は、被覆絶縁膜５１がソース領域２２およびドレイン領域２３を被覆していない構成と比較して、ソースシリサイド膜６１およびドレインシリサイド膜６２を窒化膜４２から遠ざけることができ、窒化膜４２からの電子の流出を抑制できる。

ソース領域２２とＮ－ＬＤＤ領域２５とは、一部重なる領域を有することが好ましい。また、ソース領域２２と隣接する領域にある第１導電型の不純物の濃度勾配は、ドレイン領域２３と隣接する領域にある第１導電型の不純物の濃度勾配と比べて大きくなる。

（変形例）
本実施形態に係る半導体装置１では、サイドウォール構造４０に含まれる窒化膜４２に電荷をトラップさせてメモリ構造として機能させると説明した。しかし、これに限定されず、サイドウォール構造４０を形成しない半導体装置であってもよく、ｎ型の拡散層（Ｎ－ＬＤＤ領域）を形成したプレーナゲート構造の側方に少なくとも電荷蓄積膜（窒化膜）を設けた半導体装置であればよい。

今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１半導体装置、２半導体層、３第１主面、４第２主面、６デバイス領域、７アクティブ領域、１０トレンチ絶縁構造、１１トレンチ、１２絶縁埋設物、１８突出部、２０バックゲート領域、２１ウェル領域、２２ソース領域、２３ドレイン領域、２４チャネル領域、２５Ｎ－ＬＤＤ領域、３０プレーナゲート構造、３１ゲート絶縁膜、３２ゲート電極、３５本体部、３６引き出し部、４０サイドウォール構造、４０ａ内側面、４０ｂ外側面、４１絶縁膜、４２窒化膜、４３絶縁スペーサ、５１被覆絶縁膜、５２Ａ貫通孔、６０ゲートシリサイド膜、６１ソースシリサイド膜、６２ドレインシリサイド膜、６５層間絶縁膜、６６ゲートコンタクト電極、６７ソースコンタクト電極、６８ドレインコンタクト電極、６９コンタクトホール、７０ゲート配線、７１ソース配線、７２ドレイン配線。

Claims

主面を有する半導体層と、
前記半導体層の前記主面の表面部に形成された第１導電型のウェル領域と、
前記ウェル領域の表面部に形成された第２導電型の第１領域と、
前記第１領域から間隔を空けて前記ウェル領域の表面部に形成された前記第２導電型の第２領域と、
前記第１領域と隣接する前記主面の表面部に形成された前記第１導電型の拡散層と、
前記第１領域と前記第２領域との間の前記第１導電型のチャネル領域に対向するように前記半導体層の前記主面上に形成されたプレーナゲート構造と、
前記第１領域側の前記プレーナゲート構造の側方に隣接配置された電荷蓄積膜を含むメモリ構造とを含む、半導体装置。
前記第１導電型がｎ型であり、前記第２導電型がｐ型である、請求項１に記載の半導体装置。
前記メモリ構造が、書き込み動作時に、ＢＴＢＴ現象を利用してホットエレクトロンを前記電荷蓄積膜に注入するように構成されている、請求項１または請求項２に記載の半導体装置。
前記メモリ構造が、読み出し動作時に、ゲート・ソース間電圧を０Ｖとする、請求項１～請求項３のいずれか一項に記載の半導体装置。
前記第１領域がソース領域であり、前記第２領域がドレイン領域である、請求項１～請求項４のいずれか一項に記載の半導体装置。
前記電荷蓄積膜は、前記チャネル領域の上と、前記プレーナゲート構造の側方に形成された絶縁膜の上とに形成される、請求項１～請求項５のいずれか一項に記載の半導体装置。
前記電荷蓄積膜が、前記絶縁膜とは異なる絶縁体である、請求項６に記載の半導体装置。
前記電荷蓄積膜がＳｉＮからなり、前記絶縁膜がＳｉＯ_２からなる、請求項７に記載の半導体装置。
前記プレーナゲート構造が、前記半導体層の前記主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む、請求項１～請求項８のいずれか一項に記載の半導体装置。
前記電荷蓄積膜は、前記ゲート絶縁膜および前記ゲート電極の側方を覆うサイドウォール構造として形成される、請求項９に記載の半導体装置。
前記プレーナゲート構造および前記メモリ構造を被覆する被覆絶縁膜をさらに含む、請求項１～１０のいずれか一項に記載の半導体装置。
前記被覆絶縁膜が、前記第１領域および前記第２領域を部分的に被覆しており、
前記第１領域および前記第２領域の表面部において、前記被覆絶縁膜に対して前記メモリ構造側とは反対側に形成されたシリサイド膜をさらに含む、請求項１１に記載の半導体装置。
前記第１領域と前記第１導電型の拡散層とは、一部重なる領域を有する、請求項１～１２のいずれか一項に記載の半導体装置。
前記第１領域と隣接する領域にある前記第１導電型の不純物の濃度勾配は、前記第２領域と隣接する領域にある前記第１導電型の不純物の濃度勾配と比べて大きくなる、請求項１～１３のいずれか一項に記載の半導体装置。