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JP2004134799A - 単一ビット不揮発性メモリーセル、および、その書き込み方法および消去方法 - Google Patents

単一ビット不揮発性メモリーセル、および、その書き込み方法および消去方法 Download PDF

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JP2004134799A JP2003348166A JP2003348166A JP2004134799A JP 2004134799 A JP2004134799 A JP 2004134799A JP 2003348166 A JP2003348166 A JP 2003348166A JP 2003348166 A JP2003348166 A JP 2003348166A JP 2004134799 A JP2004134799 A JP 2004134799A
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ヤン，ホウト
Gang Xue
ガン，シュエ
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Infineon Technologies AG
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Abstract

【課題】　超低電圧で駆動できる単一ビット非伝導性浮遊ゲートメモリーセルを提供する。
【解決手段】　キャリアを浮遊ゲートに注入するために、基板バイアスを使用する。その結果、メモリーセルを書き込みおよび消去するための電圧はより低くなる。メモリーセルは、書き込み線、および、ワード線に対して垂直に延びているビット線の配列に配置されている。各列において隣り合うメモリーセルは、共通のソース接続点、または、共通のドレイン接続点を共有している。ビット線は、各列におけるソース接続点を接続する一方、書き込み線は、各線において対応する位置でメモリーセルのドレイン接続点を接続している。書き込み電圧の減少により、ビット線の書き込み抑制電圧がより低くなる。
【選択図】　図１

Description

　本発明は、概して、電気的書き込み消去可能型ＲＯＭ（ＥＥＰＲＯＭ）素子に関するものであり、特に、注入された電荷の単一ビット（single bit）を局所的に蓄積および保持するための誘電層を有する単一ゲートメモリー素子に関するものである。
　さらに、本発明は、特に、ホットキャリア注入法を用いて低減した電圧で、上記メモリー素子への書き込み(programming)方法（プログラムする方法）および消去(erasing)方法（プログラムのためにメモリーセルに蓄積された電荷を消去する方法）に関するものである。
　フラッシュ(Flash)ＥＥＰＲＯＭメモリーは、電気的に変更可能な不揮発性の半導体メモリーの中で、最も大きな種類（the largest class）である。また、これらのフラッシュＥＥＰＲＯＭメモリーは、全ての半導体メモリーの中で最も急発展している部門（the fastest growing segment）であり、集積密度が高く、読み出しアクセスが速い。また、フラッシュＥＥＰＲＯＭメモリーは、電気的書き込みおよび消去が可能であり、永続的にデータを記憶することもできる。また、フラッシュＥＥＰＲＯＭメモリーによって、メモリーセルの全ての集合あるいは選択された集合を消去する能力がある。さらに、電荷が、浮遊ゲート（floating gate）に蓄積される。浮遊ゲートは、自身の下に位置するＭＯＳチャネルの伝導性を調節するものである。この浮遊ゲートは、高品質な誘電体（例えばＳｉＯ2）によって周囲から電気的に絶縁されたものである。また、この浮遊ゲートに容量結合（capacitively coupled）された制御ゲートが、浮遊ゲートの電位を調節するために用いられる。この浮遊ゲートは、注入された電荷が伝導性浮遊ゲートの全面上に分配される場合、例えば多結晶シリコンなどの伝導性物質から形成される。
　あるいは、例えば窒化物などの非伝導性物質が、電荷を蓄積するために用いられる。非伝導性ゲートに注入された電荷は、大部分がその注入箇所にとどめられる。その結果、限られた量の電荷だけが、メモリーセルに書き込む(program、プログラムする)ために必要とされる。特許文献１には、上端および下端の酸化物層の間に挟まれた窒化物層を用いた、２ビットの不揮発性ＥＥＰＲＯＭが開示されている。上記メモリーセルは、電子を窒化物層に注入するために従来のチャネルホット電子注入法（channel-hot-electron-injection）を用いて、書き込まれる。チャネルホット電子注入法を行うには、ドレインとウェル(well、窪み)との間の冶金接合部（metallurgical junction）に相当する最大電界の位置にホットキャリアが注入されるように、窒化物層と重なり合う接合領域が必要である。したがって、鮮明でよく制御されたドーピング（不純物添加部）形状（doping profile）を実現する必要もある。
　また、素子を対称的に配置すれば、電圧を適切に選択することによって、非伝導性浮遊ゲートの方側（either side）への電子の注入が可能となる。それゆえ、浮遊ゲートの反対側には、２ビットのデータをビットごとに蓄積できる。セルからの消去は、ファウラーノルドハイムトンネルリング（ＦＮトンネリング、Fowler-Nordheim tunneling）を用いて、上端または下端電極を介して、捕獲電子（trapped electrons）を除去することによって行われる。蓄積されたビットは、「反対方向」に読み出される。つまり、ドレイン側のビットが読み出される。つまり、この位置でのしきい値電圧の変化が、ドレインを接地し、ソースにバイアスをかけるとともに、ソース付近のチャネル領域に飽和状態が到達するようなゲート電圧によって、測定される。この飽和領域は、ソース接合部近傍に蓄積された電荷の影響を防止するものである。通常、ドレインビットを読み出す場合、セル電流のドレイン接合部近傍に蓄積された電荷の影響のみが測定される。したがって、ドーピング形状を、キャリアの局所的注入を可能にするように形成する必要があるだけではなく、感知されているビットの反対側に位置するビットを遮蔽（screening）できるように形成する必要がある。
　フラッシュメモリーが高性能な論理回路と一体化されると、セルへの書き込み、読み出しまたは書き出し用に必要な電圧は、チップ上の論理回路の供給電圧との互換性がなければならない。そうでなければ、例えば復号器の回路構成(decoder circuitly)に用いられる、複雑で領域を消費するチャージポンプ回路および高圧回路を、フラッシュメモリーを駆動するために必要な内部電圧またはチップ上(on-chip)電圧を供給するためにチップ上に配置する必要がある。しかし、トランジスタの寸法の尺度（scaling）が０．３５マイクロメートルおよびそれ以下である場合、使用できる供給電圧も、５Ｖから３．３Ｖまた
はそれに低減される。メモリーセルを駆動するための十分な電力を供給することは、供給電圧が決まるとともにメモリー配列密度(memory array density)が増加するときには、なおさら困難になり、列駆動装置(column drivers)用の領域がわずかに残る。さらに、書き込みおよび消去するための高いメモリー駆動電圧を低い供給電圧から生成するチャージポンプ回路は、それほど効果的ではなく供給電圧が低減するとともに、領域がより多く消費される。
　従来のチャネルホット電子注入法（ＣＨＥ）を用いるには、８−９Ｖまたはそれ以上のゲート電圧が必要である。このような書き込み電圧は、ミクロン以下の（submicron）ＣＭＯＳ技術によって提供される供給電圧よりもはるかに高い。書き込み方法(programing method、プログラムする方法)は、必要な書き込み電圧(programing voltage)を低減するために発展した。非特許文献１には、積層ゲートメモリーセル（stacked gate memory cell）のゲート電圧を５−６Ｖに低減するために、ＣＨＩＳＥＬ（割り込み）と呼ばれる場合のある、基板強化ホット電子注入法（substrate-enhanced-hot-electron）を用いた低電圧書き込み技術が開示されている。この文献で提案された素子では、ポリシリコン浮遊ゲートを介したキャリア(carrier)を引き付ける、高い書き込み電圧がなおも必要である。
　特許文献２には、他の低電圧書き込み技術が開示されている。ドレイン誘起二次衝突電離(drain-induced-secondary-impact- ionisation)手法が、ホット電子を分割ゲート(split-gate)メモリーセルの浮遊ゲートに注入するために、用いられている。この浮遊ゲートがドレイン接合部の上に重なるので、ドレイン電圧は、浮遊ゲートと容量結合され、浮遊ゲートの方へ二次電子(secondary electoron)を引き付けることを補助する。
　また、書き込み電圧を幾分下げる方法があるが、消去電圧の低減は依然として困難である。浮遊ゲートメモリー素子の消去のためにＦＮトンネリングを用いるには、浮遊ゲートを電気的に絶縁している誘電層を、対応する電圧が大幅に低下するのと同じ程度に調整（scaled）できないので、大きな電界を使用する必要がある。負電圧がゲートに印加されるときでさえ、メモリーセルの消去工程の間に用いられる電圧は、十分に調整されていない(poor scaled)上端及び下端酸化物層を、蓄積された電子が通り抜けなければならないので、まだ６Ｖより高い。ビットの変化および応力が引き起こす漏れ電流に関する信頼性が、これらの酸化物層に下限を与える。
国際特許出願公開番号ＷＯ９９／０７０００（公開日1999年2月11日） ヨーロッパ特許出願公開番号ＥＰ１，０９６，５７２（公開日2001年5月2日） S. Mahapatra, S. Shukuri, J. Bude他、「割り込み（chisel）フラッシュＥＥＰＲＯＭパート１：性能および寸法」（「IEEE, Trans. 電子装置」,2002年7月,1296-1301ヘ゜ーシ゛）
〔発明の目的〕
　本発明の目的は、チップ上の埋め込み型フラッシュＥＥＰＲＯＭ単一ゲートメモリーセルおよびその配列(array)の、低電圧駆動を可能にすることにある。
　また、本発明の目的は、単一ゲート（電荷蓄積誘電体(charge-storing dielectric)からなる単一ビットメモリーセル）用の低電圧書き込み方法を開示することにある。
　また、本発明の目的は、電荷蓄積誘電体を含んだ単一ポリ単一ビットメモリーセル（single poly single bit memory cell）用の低電圧書き込み方法を開示することにある。
　また、本発明の目的は、単一ゲート（電荷蓄積誘電体(charge-storing dielectric)からなる単一ビットメモリーセル）用の低電圧消去方法を開示することにある。
　また、本発明の目的は、書き込みおよび消去方法が少なくとも従来技術で使用されたものと同じように効果的であるにもかかわらず、非常に小さな電圧しか必要としない単一ビットＥＥＰＲＯＭ素子を提供することにある。
　また、本発明の目的は、特に、集積ＥＥＰＲＯＭだけではなく論理回路が製造される、ＣＭＯＳ技術をさらに微細化(downscaling)するときに、チップ領域を効果的に使用できることにある。
　また、本発明の目的は、浮遊ゲートとして非伝導性物質層を用いたフラッシュ単一ビットメモリーセルのさらなる微細化を可能とすることにある。
　本発明の他の目的は、ＣＭＯＳ工程における集積フラッシュメモリーセルのコストを削減することにある。このことは、メモリーセルの製造に関する工程段階(process steps)を、チップ製造用に利用可能なＣＭＯＳ工程と一致させる必要がある、いわゆる埋め込み型メモリー応用機器(embedded memory applications)にとって、特に重要である。
　本発明の他の目的は、無配線チップ上応用機器(wireless System-On-a-Chip applications)用の埋め込み型フラッシュ技術に使用できるメモリーセルの概念（concept）を開示することにある。
〔発明の概要〕
　本発明の１つの観点では、単一ビット（金属酸化物半導体技術でチップ上に集積された単一ゲート不揮発性メモリーセル）に対する書き込み方法が開示されている。上記メモリーセル１は、ソース３、ドレイン４、および、上記ソース３と上記ドレイン４との間のチャネル領域１０を含んだ半導体基板２と、誘電性積層体(dielectric stack)６によって上記チャネル領域と分離されたゲート電極５とを含んでいる。また、上記誘電性積層体は、少なくとも１つの電荷蓄積誘電層８を含んでいる。上記書き込み方法は、ソース３を接地するために、ソース３にバイアスをかける工程と、第１符号（first sign）の第１電圧を上記ドレイン４に印加する工程と、第１符号の第２電圧を上記ゲート５に印加する工程と、逆の符号の第３電圧を上記半導体基板２に印加する工程とを含み、上記第１、第２、第３電圧を協調させながら、二次衝突電離媒体(secondary-impact-ionization-carriers)を用いて、上記セルへの書き込みを成立させる（establishing）。書き込まれている間ドレイン、ゲート、および、バルク(bulk)にそれぞれ印加されている第１、第２、第３電圧の絶対値の差は、１．５Ｖ以下、好ましくは１Ｖ以下である。書き込まれている間にドレイン、ゲート、および、バルクにそれぞれ印加される第１、第２、第３電圧の絶対値は、ほぼ同じ値である。好ましくは、この絶対値は、５Ｖ以下であり、より好ましくはこの絶対値は４．５Ｖ以下である。
　本発明の他の観点では、単一ビット（金属酸化物半導体技術でチップ上に集積された単一ゲート不揮発性メモリーセル）に対する消去方法が、開示されている。上記メモリーセルは１は、ソース３、ドレイン４、および、ソース３とドレイン４との間のチャネル領域１０を含んだ半導体基板２、誘電性積層体６によって上記チャネル領域から分離されたゲート電極５、少なくとも１つの電荷記憶誘電層８を含んだ上記誘電性積層体を含んでいる。上記消去方法は、上記ソース３を接地するために、ソース３にバイアスをかける工程と、第１符号の第１電圧を上記ドレイン４に印加する工程と、逆の符号の第２電圧を上記ゲート５に印加する工程と、逆の符号の第３電圧を上記半導体基板２に印加する工程を含んでいる。なお、上記第１、第２、および、第３電圧を協調させながら、帯間トンネリング誘起ホットキャリア注入法（band-to-band-tunneling-induced-hot-carrier injection）を用いて、上記セルへの書き込みを成立させる。書き込まれている間ドレイン、ゲート、および、バルクにそれぞれ印加される第１、第２、第３電圧の絶対値の差は、１．５Ｖ以下、好ましくは１Ｖ以下である（上述したものと同じ）。書き込まれている間ドレイン、ゲート、および、バルクにそれぞれ印加される第１、第２、第３電圧の絶対値は、ほぼ同じ値である。この絶対値は、好ましくは５Ｖ以下であり、さらに好ましくは４．５Ｖ以下である。
　本発明の第３の観点では、本発明のメモリー用の効果的な配列構造が開示されている。従来の観点のメモリーセルは、列に配置されている。各列の隣り合う２つのメモリーセルは、ドレイン４またはソース３接続点も持っている。各列の隣り合う２つのメモリーセルのドレイン４接続点は、セル列に対して垂直に延びる書き込み線ＰＬを形成するように接続されている。この書き込みＰＬは、ドレイン接合部に対する接触部またはビアを介して接続される金属の第１相互接続層（first interconnect layer）に形成されることが好ましい。各列のメモリーセルのソース接続点３は、セル列に対して平行に延びるビット線を形成するように接続されている。このビット線は、ソース接合部に対する接触部またはビアを介して接続される金属のより高い位置の第２相互接続層（second, higher, interconnect layer）に形成されていることが好ましい。各列から、各列の同一の水平位置に位置するメモリーセルのゲート５は、セル列に対して垂直に延びるワード線ＷＬによって接続されている。このワード線は、各メモリーセルのゲート電極４を形成するために用いられる多結晶シリコンに形成されることが好ましい。したがって、ワード線および書き込み線は、水平に配置されている。
〔図面の簡単な説明〕
　全ての図面は、本発明のいくつかの観点と実施形態とを示すことを目的としたものである。素子は、明確化のために、簡易化して記載されている。全ての代替例、および、選択肢が記載されているわけではない。従って、本発明は、記載された図面の内容に制限されない。異なる図面において、同じ部分を参照するために、同じ番号を使用している。
　図１は、本発明に基づくメモリー素子の概略的な断面図配置である。
図２は、しきい値電圧表示部、より詳細には、基板バイアスの影響を示す、本発明に基づく素子の書き込み特性である。
図３は、従来技術（ＣＥＨ）および本発明（ＳＥＨＥ）に基づくビット間（bit-bit）の干渉の比較である。
図４は、しきい値電圧表示部、より詳細には、基板バイアスの影響を示す、本発明に基づく素子の消去特性である。
図５は、本発明の実施形態に基づいて書き込みおよび消去されたメモリー素子の耐久特性である。
図６は、本発明の実施形態に基づくメモリー素子に書き込み、および、消去するときのセル性能である。
図７は、本発明の実施形態に基づくメモリー素子に適切なメモリー配列構造である。
図８は、本発明の実施形態に基づくメモリー構成（memory architecture）の書き込み抑制特性である。
〔発明の詳細な説明〕
　本発明を、本発明のいくつかの実施形態の詳しい説明によって、順次説明する。本発明の他の実施形態を、当業者の知識に基づいて、本発明の純粋な精神に反することなく形成できるということが明らかである。
　供給電圧とは、不揮発性メモリーセルが組み込まれたＣＭＯＳ技術によって製造される、チップ上の論理回路に電力を供給するために使用される電圧のことを意味している。上記で定義した供給電圧以外の外部から印加される全ての電圧を、本明細書では、単に「外部電圧」と呼ぶ。「内部電圧」とは、チャージポンプ回路(charge pump circuits)を使用することによって低い供給電圧から生成される、チップ上で利用可能な電圧を意味している。
　図１は、本発明の実施形態に基づく単一ゲート装置１の概略的な断面図を示している。例えば、シリコン基板である半導体基板２において、高度にドープ（不純物添加）された(highly doped)ソース３およびドレイン４接合部は、単一ゲートに自己整合して形成されている。この単一ゲートは、誘電性層の積層体６の上に伝導性ゲート５を備えているものである。核心となるＣＭＯＳ(core CMOS)技術において利用できるＭＯＳＦＥＴ構造が使用されているので、接合部領域３，４は、基本的に、ゲート領域には重なっていない。ミクロン以下の（submicron）ＣＭＯＳ技術において一般的なように、高ドープされている接合部４ｂとチャネル領域１０との間に伝導経路を形成するため、図１の挿入図に示すように、ドレイン側におけるスペーサー(spacer)１２の下側にドーピングされた拡張部４ａ（潜在的に低くドープされている拡張部）が存在していてもよい。ソース３およびドレイン４接合部のドーピングの種類は、基板１またはウェルのドーピングの種類とは反対である。本発明を説明するために、ｎチャネル装置を使用する。従って、ｎ型接合部は、ｐ型基板またはｐ型のウェルに形成されている。当業者には、本出願において開示された方法、セル構造、および、配列を、ｐチャネル素子にも適用できるということが認識されるであろう。ソースおよびドレイン接合部とは、この単一ゲートに隣接して形成される高ドープされた接合部領域のことを意味している。素子の構造は対称的であるが、「ドレイン」という言葉は、ビットを書き込むデバイス側を表すために使用される。
　伝導性ゲート５を、下部ＦＥＴ構造にバイアスをかけるためのゲート電極として使用する。下側にある誘電性層の積層体６は、このＦＥＴ構造のゲート誘電体としての役割を果たし、第１誘電層７、第２誘電層８、および、第３誘電層９が交互に重なり合うものであってもよい。第１誘電層７、および、第３誘電層９は、中間層８を電気的に絶縁している。この中間層８は、電荷捕獲層または電荷蓄積層として使用されている。誘電性層の積層体は、下側のチャネル領域１０から注入される電荷キャリアを受け取れるものでなければならない。注入された電荷キャリアは、非伝導性の中間層８に蓄積され、保持されていなければならない。電荷捕獲層８は、窒化物層、分離された島状のポリシリコンが埋め込まれており、この島状の伝導性ポリシリコン内に電荷が蓄積されている酸化物層、電荷を蓄積することができる分離されたシリコン微結晶を含む層、シリコンを多く含む酸化物、ＨｆＯ2、Ａｌ2Ｏ3、ＺｒＯ2などの高ｋ誘電体であってもよい。半導体基板２の大部分の表面上に、第１誘電体７を堆積することによって、誘電層７，８，９を形成できる。第１誘電体７は、一般的に、シリコン基板１を熱酸化することによって形成されるシリコン二酸化物である。あるいは、第１誘電体７を、様々なＣＶＤ（chemicla vapour deposition）技術により堆積させることができる（例えば、低圧ＣＶＤにより形成されたＴＥＯＳ、原子層(atomic layer)ＣＶＤにより形成される酸化物）。一般的に、この第１誘電体の厚さは、３〜２０ｎｍの間であり、好ましくは、３〜１０ｎｍの間である。第２誘電体８は、第１誘電体７の上に形成されている。第１誘電体７は、この第２誘電体８を、下側のチャネル領域１０から電気的に絶縁しているものである。一般的に、第２誘電体８は、２〜２０ｎｍ、好ましくは、５〜１２ｎｍの厚さを有する窒化シリコンである。第２誘電体８の上には、例えばＣＶＤによって、第３誘電層９を形成する。この第３誘電層９は、第２絶縁体８を、ゲート５から電気的に絶縁するものである。一般的に、この第３誘電体９は、３〜２０ｎｍ、好ましくは、３〜１０ｎｍの厚さを有する酸化シリコンである。このように形成されたＯＮＯ（酸化物-窒化物-酸化物（oxide-nitride-oxice）の積層体６において、窒化物層８は、メモリーセルに書き込むための電荷保存機構を提供する。第３誘電層８の上に、伝導性ゲート５を形成する。一般的に、１００〜４００ナノメートル（ｎｍ）の範囲の厚さを有する多結晶シリコンを、ゲート材料として使用する。この場合、素子を、単一ポリ素子（single poly device）と呼ぶことができる。伝導性ゲート５は、ソース３およびドレイン４接合部と同じドーピングの種類からなる。
　本発明の実施形態に基づく素子の利点は、遮蔽工程を加えるだけで、核心となるＣＭＯＳ技術において既に利用可能であるＭＯＳＦＥＴ構造を使用して製造できることである。図１に示す素子は、ゲート５、ソース３およびドレイン４端子、および、ソース３とドレイン４領域の間のチャネル領域１０からゲート５を分離している誘電層６といったＭＯＳＦＥＴ要素を含んでいる。この付加的な遮蔽工程は、メモリー配列に配置されたチップ上の領域の外側において、不均一に堆積した非伝導性の電荷蓄積層を取り除くために必要である。本発明の好ましい実施形態では、誘電性の積層体６の形成を、まず遮蔽工程によって、基板(wafer)全体に均一に形成し、次に、メモリー領域の外側を取り除く。非メモリーまたは論理素子のゲート誘電体（例えば、酸化シリコン）は、基板全体に均一に形成されている。この論理ゲート誘電体を形成した後、ゲート電極層（例えば、多結晶層）が、基板全体に堆積される。このゲート電極層は、メモリーセルのゲートのみならず、論理素子のゲートを形成するために、パターン化される。核心となるＣＭＯＳ技術において利用できるほかの全ての工程、および、当業者に公知である工程を、チップの論理部分およびメモリー部分の双方のＭＯＳＦＥＴ構造をさらに完全なものとするために適用することができる。
　本発明の実施形態に基づく素子置の他の利点は、提案された素子が、特に、局部的なホットキャリア注入を確実にするための精巧な接合技術を必要としないことである。
　本出願に記載の結果は、０．１８μｍのＣＭＯＳ技術によって得られたものである。このＳＯＮＯＳ（半導体−ＯＮＯ−半導体（semiconductor-ONO-semiconductor））素子のＯＮＯ積層体６の厚さは、下部酸化物７が５．５ｎｍ、窒化物層８が８．５ｎｍ、上部酸化物層が５．５ｎｍである。ｎ型のソース２およびドレイン３接合部は、０．１２μｍの深さであり、３ｅ１７ｃｍ2のドーピングを有する逆方向のウェル（retrograde well）に形成されている。セルの大きさは、幅割る長さの比であるＷ／Ｌが０．２５μｍ／０．１８μｍを備えた０．５４μｍ2である。この特許申請において開示される方法は、ＣＭＯＳ技術に含まれるどのような不揮発性メモリー技術にも適用することができる。しかし、当業者は、不揮発性メモリーを論理回路構成素子に集積するＣＭＯＳ技術をミクロン以下の寸法に小型化する場合に、記載された実施形態の利点を認識するであろう。
　本発明の第１の観点として、電荷蓄積誘電層を含む単一ゲート不揮発性メモリーセルに対する書き込み方法を開示する。第１符号の第１電圧をドレイン接合部４に印加し、第１符号の第２電圧をゲート５に印加し、逆の符号の第３電圧を基板２に印加し、ソース結合部３を接地するために、ソース結合部３にバイアスをかけることによって、ドレイン側からメモリーセルに書き込む。ここで、第１のキャリア（この説明では電子）は、ソース３からチャネル１０を通ってドレイン４へ移動し（矢印ｉ）、ドレイン内、またはドレインの付近において一次衝突電離機構によって電子−正孔対を形成するので、ドレイン−ソース電圧からエネルギーを得る。このように形成されたキャリアの１種類、すなわち、この説明では正孔である「一次衝突キャリア」は、衝突点（point of impact）から、素子のバルク２へと移動し（矢印ｊ）、二次衝突電離の発生によってバルク内に電子−正孔対を形成するので、ドレイン−バルク電圧からエネルギーを得る。二次衝突電離が起こる場所は、多くの媒介変数(parameters)（特に、一次衝突キャリアのエネルギー、その拡散寿命(difuusion life-time)、バルクのドーピング、そのドーピング形状およびドレイン接合部の深さなど）に依存しているので、衝突の位置を表すことはできないが、雲形ｋ（cloud k）によって示されるように衝突の領域を表すことができる。このように形成されたキャリアの一種類、すなわち、この説明では、電子である「二次衝突キャリア」は、ゲート電圧によってゲート５の方向へ引き寄せられ、誘電性の積層体６に注入される（矢印ｌ）。雲形ｋとして示されているように、この処理の統計的な特性のせいで、二次衝突キャリアは、従来のホット電子注入法の場合のようにチャネルに沿った１つだけの位置から誘電性の積層体６に注入されるのではなく、統計的に分散された点の集合から注入される。この実施形態において利用される書き込み機構は、素子のバルクにおいて生じる二次衝突電離機構によって形成されたホットキャリアを、非局部的に注入することによって、電荷蓄積層を充電するものである。注入される電荷の大部分を、誘電性の積層体６における基本的には同じ場所に蓄積しておく代わりに、注入される電荷は、この誘電性の積層体の範囲内の領域全体に拡散される。この領域は、全体的なキャリア形成処理の統計によって決定される。
　第１の電子は、一次衝突キャリアを形成するために十分なエネルギーを得るためだけに必要なので、ソース３とドレイン４との間のより低い電圧差を利用できる。一次衝突キャリアは、二次衝突キャリアを形成するために十分なエネルギーを得る必要があるので、ドレイン４と基板２との間の中間の電圧差を利用できる。二次衝突キャリアが、基板誘電体エネルギー障壁（substrate-dielectric energy barrier）を横切るのに十分なエネルギーを得るように、ゲート５から基板２への電圧は、十分に大きくなければならない。ここで、第１誘電体７として酸化物が使用されている場合、このエネルギー障壁は、電子に対しては３．２ｅＶであり、正孔に対しては４．８ｅＶである。従来技術の箇所で説明したように、Ｊ．Ｂｕｄｅが提案した素子の場合、注入された電荷が、本発明の実施形態において開示されたような非伝導性電荷蓄積誘電体６ではなく、伝導性浮遊ゲートに蓄積される。形成されたキャリアを、この浮遊ゲートの方へ引き寄せるために、Ｂｕｄｅは、非常に高い電圧を、ゲート電極５に印加しなければならない。なぜなら、基板２、浮遊ゲート、および、ゲート電極５の間に形成される容量分割器（capacitive divider）が原因で、このゲート電極の一部しか、浮遊ゲートにおいて利用できないからである。本発明において開示される素子には、このような容量分割器が存在しないので、ゲート５から基板２への電圧をより低くできる。
　書き込みの間にドレイン、ゲート、バルクにそれぞれ印加される第１および第２電圧の絶対値の差は、１．５Ｖ以下であり、好ましくは、１Ｖ以下である。書き込みの間にドレイン、ゲート、バルクにそれぞれ印加される第１、第２、および、第３電圧の絶対値の差は、１．５Ｖ以下、好ましくは、１Ｖ以下である。書き込みの間にドレイン、ゲート、バルクにそれぞれ印加される第１、第２、第３電圧の絶対値は、ほぼ同じである。この絶対値は、１．５Ｖ以下あることが好ましく、４．５Ｖ以下であることがより好ましい。
　好ましい実施形態では、ドレインが３．５Ｖにバイアスされ、ゲートが３．５Ｖにバイアスされる一方、基板は−３Ｖにバイアスされる。図２は、書き込みメモリーセルのしきい値電圧Ｖｔの変化（Ｖ）を、４つの異なる値のバルクバイアス（Ｖｂ＝０，−１，−２，−３Ｖ）について、時間（秒）の関数として示している。ただし、３．５Ｖのドレイン電圧Ｖｄおよびゲート電圧Ｖｇが与えられる一方、ソース電圧Ｖｓが０に設定されている場合に対するものである。この実施形態では、第１および第２電圧が正の符号を有している一方、第３電圧は負の符号を有している。バルクバイアスが負であるほど、書き込み効率が上昇する。なぜなら、任意の書き込み時間（例えば、１ｍ秒）後のしきい値電圧の変化は、バルクバイアスの上昇に伴ってより大きくなるからである。従って、基板バイアスは、ドレイン接合部の付近におけるホット電子の形成および／または加速に寄与する。従って、本発明の書き込み機構は、基板強化ホット電子注入法（substrate-enhanced-hot-electron-injection, ＳＥＨＥ）と呼ばれる。この書き込み機構の１つの特徴は、従来のチャネルホット電子注入法（channel-hot-electron, ＣＨＥ）メカニズムとは対照的に、キャリアが、明確に規定された位置から浮遊ゲート６に注入されないことである。本発明に基づくキャリアの注入は、はるかに拡散された注入特性を示す非局所的な注入現象（injection phenomenon）である。図３は、図１の素子に書き込むときの、注入位置の拡散に関する、本発明とチャネルホット電子法との間の差を表している。本発明では、「書き込みビット」であるドレイン側に書き込むとき、トランジスタの「反対側のビット」であるソース側におけるしきい値電圧ΔＶｔ（Ｖ）の電荷を観測する。２つのビットが読まれる。すなわち、しきい値電圧の変化を、ソースおよびドレインの間の読み出し電圧Ｖｄｓの２つの値（１Ｖ、および、１．６Ｖ）で測定する。従来のチャネルホット電極（ＣＨＥ）を使用すると、特許出願１の２ビットメモリーセルの場合のように、ソース側において、しきい値電圧の小さな変化しか生じない。この非常に局部的なホット電子注入機構は、２ビット素子を開発するために、特許文献１において利用されており、２ビットのデータが、浮遊ゲート６の２つの端点（extreme positions）に蓄積される。基板強化ホット電子注入法を使用すると、浮遊ゲートにおけるこれら位置の間の干渉を表す、ドレイン側に与えられるしきい値電圧の変化に対して、より大きなしきい値電圧の変化がソース側で観測される。ドレイン側におけるビットを読み出すために、ソース側においてＶｄｓ＝１．６Ｖのビット線読み出し電圧を使用する場合でさえ、ソース側において使用するしきい値電圧の上昇を防止することはできない。本実施形態では、浮遊ゲートに単一ビットのデータを蓄積するだけで、この効果を利用できる。その結果、開示された効果である、低電圧での書き込み機構を、この素子に使用できる。この実施形態の単一ビット素子は、非対称の電荷蓄積機構を有している。電荷は、ドレイン側からその先へ蓄積されるが、ドレイン側にのみ存在していない。メモリーセルは、ドレイン側から書き込みされ、ソース側から読まれるので、より低いビット線読み出し電圧、例えば、特許文献１の２ビットメモリー素子における１．５Ｖを使用できる。従来技術において使用されるより高い読み出し電圧は、読み出されない隣り合うビットを遮蔽するための接合部の空乏領域を拡張することを必要とする。しかし、読み出し電圧がより高い結果、いわゆるソフト書き込み誤り(soft write error)が生じることがある。すなわち、読み出し電流のキャリアが、この被覆されたビット内に注入されために十分なエネルギーを得ることがあり、それゆえ、このビットに望ましくない電荷を加えることがある。
　チャネル長をさらに縮小する場合、ビット間の潜在的な干渉（latent bit-bit interference）は考えられない。なぜなら、１ビットだけが書き込みされているからである。チャネル長を縮小すること（scaling）により、従来技術の２ビットの素子は、これら２ビットの間の干渉の可能性がより高くなるということを伴う。本出願に開示するように、１ビットだけを書き込むことにより、提案された素子をさらに小型化でき、操作電圧が低いことにより、素子の寸法をさらに小さくすることができる。電圧が低いほど、ソースおよびドレイン接合部を接近して集結させることができる。なぜなら、チャネル長が短くても破壊が起こりにくいからである。
　本発明の第２の観点として、電荷蓄積誘電層を含む単一ゲート不揮発性メモリーセルに対する消去方法（書き込み時にメモリーセルに蓄積された電荷を消去する方法）を開示する。第１符号の第１電圧をドレイン接合部４に印加し、逆の符号の第２電圧を書き込みゲート５に印加し、逆の符号の第３電圧を基板２に印加し、ソース接合部３を接地するためにソース接合部３にバイアスをかけることによって、ドレイン側からメモリーセルを消去する。消去機構は、ホットキャリアを、電荷蓄積誘電体８に注入することを含んでいる。これらキャリアは、書き込むために使用されるキャリアと逆の型である。例えば、この説明では、電子が書き込みの間に注入される一方、正孔が消去の間に注入される。負の電圧を、ゲート５に印加することによって、ドレイン４は深い空乏（deep depletion）となり、ドレイン４とチャネル領域１０との間の帯間トンネリング(band-to-band tunnelimg)によって、「コールド(cold)」正孔を形成できる。これら「コールド」正孔は、ホットになって基板誘電体エネルギー障壁を横断するのに十分なエネルギーを、側表面の電界（surface lateral electrical field）から得る。酸化物を第１誘電体７として使用する場合、このエネルギー障壁は、電子に対しては３．２ｅＶであり、正孔に対しては４．８ｅＶである。深い空乏領域をドレイン側に形成し、消去のために使用されるキャリアが帯間トンネリングできるように、ゲート−ドレイン電圧は十分なものでなければならない。ゲート５から基板２への電圧は、これらキャリアが、基板誘電体エネルギー障壁を横断するために十分なエネルギーを得るように、十分に大きなものでなければならない。
　書き込みの間に、ドレイン、ゲート、および、バルクにそれぞれ印加される第１、第２、および、第３電圧の絶対値の差は、１．５Ｖ以下であり、好ましくは１Ｖ以下である。書き込みの間に、ドレイン、ゲート、およびバルクにそれぞれ印加される第１、第２、および、第３電圧の絶対値は、ほぼ同じ値である。この絶対値は、５Ｖ以下であることが好ましく、４．５Ｖ以下であることがより好ましい。
　好ましい実施形態では、ドレイン４が３．５Ｖにバイアスされ、ゲート５が３．５Ｖにバイアスされる一方、基板２は−３Ｖにバイアスされ、ソース３は０Ｖに設定されている。図４は、消去されるメモリーセルのしきい値電圧Ｖｔの変化（Ｖ）を、４つの異なる値のバルクバイアス（Ｖｂ＝０，−１，-２，−３Ｖ）について、時間（秒）の関数として示している。ただし、図４は、３．５Ｖのドレイン電圧、３．５Ｖのゲート電圧が与えられる一方、ソース電圧Ｖｓが０に設定されている場合に対するものである。この実施形態では、第１電圧が正の符号を有している一方、第２および第３電圧は負の符号を有している。バルクバイアスが負であるほど、消去効率が上昇する。なぜなら、任意の消去時間の後、しきい値電圧の変化は、バルクバイアスの上昇に伴ってより小さくなるからである。従って、基板バイアスは、ドレイン接合部の付近におけるホット正孔の形成および／または加速に寄与する。従って、本発明の消去機構は、基板強化帯間トンネリング誘起ホット正孔注入法（substrate-enhanced-band-to-band-tunneling-induced-hot-hole-injection, SEBBHH）と呼ばれる。負のバイアスを印加することにより、側表面電界（surface lateral field）が強化される。表面の帯間トンネリング（surface band to band tunneling）によって形成される「コールド」正孔は、この強化された側面電界からエネルギーを得て、「ホット」になることができ、浮遊ゲート６に注入される。消去方法は、ホットキャリアの注入に基づいているので、消去効率は下部酸化物の厚さとは無関係である。この実施形態に基づく消去方法の１つの利点は、消去を可能とするために下部酸化物を小さくする必要が無く、良好な維持能力を保証するための厚さを維持することができることである。
　図５は、本発明の実施例に基づいて書き込まれ、読み出されたセルの耐久特性を示している。１０００００を越える周期を得ることができる。
　前記の実施形態を使用して、１０μ秒〜１００ｍ秒の間の時間表示部（time window）内において、単一ビットメモリー素子に書き込み、および、消去するための電圧表示部（voltage window）の概観を図６に示す。
しきい値電圧Ｖｔのときの変化（Ｖ）を、ドレインＶｄ，書き込みゲートＶｇ、およびバルクＶｂバイアス(bulk Vb bias)の３つの異なる集合のための時間（秒）の関数として示す。
　本発明の第３の観点として、本発明のメモリー素子のための効果的な配列構成を開示する。図７は、複数の区画を含むメモリーを表している。１つの区画に、本発明の一実施形態に基づくＮＯＲ型のメモリー配列構成を示す。メモリーセルは、列に並べられている。各列における２つの隣り合うメモリーセルは、ドレイン４またはソース３接続点のいずれかを共通に備えている。各列における２つの隣り合うメモリーセルのドレイン４接続点は、図７の黒い四角によって示す通り、セル列に対して垂直に延びる書き込み線ＰＬを形成するように接続されている。この書き込みＰＬは、接触部またはビアを介してドレイン接合部と接続される金属製の第１相互接続層に形成されることが好ましい。図７に示すように、メモリー素子は、書き込み金属（program metal）に関して再現されている。各列におけるメモリーセルのソース接合部３は、対応するセル列に対して平行に延びているビット線を形成するように接続されている。このビット線は、接触部またはビアを介してソース接合部と接続される金属製のより高い位置の第２相互接続層に形成されていることが好ましい。各列から、各列の同じ水平位置にあるメモリーセルのゲート５は、セル列に対して垂直に延びるワード線ＷＬによって接続されている。このワード線は、各メモリーセルのゲート電極４を形成するために使用される多結晶シリコンに形成されていることが好ましい。従って、ワード線と書き込み線とは、水平に配置されている。図７に示すメモリー配列は、個々のメモリーセルのソース３、ドレイン４、ゲート５端子が接続されている、接触配列（contacted array）である。ワード線ＷＬとビット線ＢＬの各交差点に、メモリーセル１が配置されている。
　本実施形態に基づくメモリー構造の１つの長所は、１つの区画１１内における各セルのドレイン４およびゲート５で見られる最高電圧を制限でき、その結果、妨害限度(disturb margin)が十分に高くなるということである。メモリーセルの望ましくない書き込みを防止するために、書き込み抑制が必要である。例えば、列Ｃと行Ａとの交差点にあるセル１に書き込む場合、他の列にある行Ａのセルが、これらのドレインおよびゲート電圧に曝される。これらのセルの望ましくない書き込みを防止するために、Ｄ，Ｅ，Ｆなどのビット線ＢＬが、この説明では正の電圧にバイアスされる。ビット線ＢＬは、上側の区画１１と、下側の区画１２との間で共通しているので、区画１２のメモリーセルは、そのソースにおいてより高い電圧に曝されることとなる。このことは、これらセルにおける妨害(disturbance)の原因となる。低い書き込み電圧（例えば、上記の例では４．５Ｖ未満）によって、列Ｄにおけるメモリーセルのソース側３に印加される抑制電圧を低くすることができる。図７に示すように、１つの列のソース接続点３を接続しているビット線ＢＬは、全区画に共通しているので、このビット線に印加されるバイアスは、このビット線を共有する各区画にある全てのメモリーセルに生じることとなる。高すぎるソース抑制電圧は、他の区画全体に妨害を引き起こしてしまう。
　好ましい実施形態では、しきい値電圧Ｖｔにおける顕著な変化（Ｖ）を防止するために、２Ｖのソース抑制電圧Ｖｓで十分である。図８に示すように、しきい値電圧の変化は、ソース電圧の関数として減少する。ドレイン側を３０秒バイアスする場合でも、２００ｍＶ未満の変化であることが観測できる。１６ｋ×１ｋワード構成で配置される２５６Ｍビット配列のためには、メモリー配列の書き込み時間は、約２０ミリ秒（ｍｓｅｃ）：１ｋワード×２０μｓｅｃ／セルである。妨害時間（すなわち、反映される行(mirror row)のセルが、隣り合う行の書き込み電圧に曝される時間）は、メモリー配列の書き込み時間に等しい。従って、図８に示す３０秒は、十分に大きなドレイン妨害限度であることが分かる。
　また、本発明のメモリーセルに対する書き込み方法は、ソース領域３、ドレイン領域４、および、上記ソース領域３と上記ドレイン領域４との間に位置するチャネル領域１０を含む半導体領域２と、少なくとも１つの電荷蓄積誘電層８を含む誘電性積層体６と、上記誘電性積層体６によって上記チャネル領域１０から分離されているゲート電極５とかならなる制御ゲートとを含むメモリーセルにおいて、ソース領域３を接地し、ドレイン領域４に第１極性の第１電圧を印加し、ゲート電極５に上記第１極性と同極性の第２電圧を印加し、半導体領域２に第１極性と逆極性の第３電圧を印加することを特徴とする方法である、と表現できる。
　また、本発明のメモリーセルに対する消去方法は、ソース領域３、ドレイン領域４、および、上記ソース領域３と上記ドレイン領域４との間に位置するチャネル領域１０を含む半導体領域２と、少なくとも１つの電荷蓄積誘電層８を含む誘電性積層体６と、上記誘電性積層体６によって上記チャネル領域１０から分離されているゲート電極５とかならなる制御ゲートとを含むメモリーセルにおいて、ソース領域３を接地し、ドレイン領域４に第１極性の第１電圧を印加し、ゲート電極５に上記第１極性と逆極性の第２電圧を印加し、半導体領域２に第１極性と逆極性の第３電圧を印加することを特徴とする方法である、と表現できる。
　また、本発明のメモリーセルに対する読み出し方法は、ソース領域３、ドレイン領域４、および、上記ソース領域３と上記ドレイン領域４との間に位置するチャネル領域１０を含む半導体領域２と、少なくとも１つの電荷蓄積誘電層８を含む誘電性積層体６と、上記誘電性積層体６によって上記チャネル領域１０から分離されているゲート電極５とかならなる制御ゲートとを含むメモリーセルにおいて、ドレイン領域４および半導体領域２を接地し、ソース領域３に第１極性の第１電圧を印加し、上記ゲート電極（５）に上記第１電圧と同極性の第２電圧を印加し、電流が上記ドレイン領域４から上記ソース領域３の方向へ流れるかどうかを検知することを特徴とする方法である、と表現できる。
　また、本発明のメモリー回路は、ソース領域３、ドレイン領域４、および、上記ソース領域３と上記ドレイン領域４との間に位置するチャネル領域１０を含む半導体領域２と、少なくとも１つの電荷蓄積誘電層８を含む誘電性積層体６と、上記誘電性積層体６によって上記チャネル領域１０から分離されているゲート電極５とかならなる制御ゲートとを含むメモリーセルが列に配置されており、各列Ｃにおいて２つの隣り合うメモリーセルが、ドレイン４またはソース３接続点のいずれかを共通に備えていることを特徴とするメモリー回路である、と表現できる。
　さらに、本発明のメモリー回路は、上記の構成に加えて、各列Ｃ内における全てのソース領域３が同じビット線ＢＬに接続され、各列Ｃ内における上記隣接するメモリーセルと共通のドレイン領域４がワード線ＷＬに接続されており、各列Ｃ内における上記各ゲート電極５が書き込み線（ＰＬ）に接続されていることを特徴とするメモリー回路である、と表現できる。
　さらに、本発明のメモリー回路は、上記いずれかのメモリー回路の構成に加えて、５Ｖ以下の絶対値を有する電圧を用いて、上記各メモリーセルに書き込みおよび／または消去するための手段を含んでいることを特徴とするメモリー回路である、と表現することができる。
本発明に基づくメモリー素子の概略的な断面図配置を示す図である。 しきい値電圧表示部、より詳細には、基板バイアスの影響を示す、本発明に基づく素子の書き込み特性を示す図である。 従来技術（ＣＥＨ）および本発明（ＳＥＨＥ）によるビット間の干渉の比較を示す図である。 しきい値電圧表示部、より詳細には、基板バイアスの影響を示す、本発明に基づく素子の消去特性を示す図である。 本発明の実施形態に基づく、書き込みおよび消去されたメモリー素子の耐久特性を示す図である。 本発明の実施形態に基づくメモリー素子に書き込み、および、消去するときのセル性能を示す図である。 本発明の実施形態に基づくメモリー素子に適切なメモリー配列構造を示す図である。 本発明の実施形態に基づくメモリー構成（memory architecture）の書き込み抑制特性を示す図である。
符号の説明
　１　メモリーセル
　２　基板（半導体領域）
　３　ソース（ソース接合部、ソース領域）
　４　ドレイン（ドレイン接合部、ドレイン領域）
　５　ゲート（ゲート電極）
　６　誘電性積層体
　７　第１誘電層
　８　第２誘電層（中間層、電荷蓄積誘電層）
　９　第３誘電層
　１０　チャネル領域
　Ｖｂ　バルクバイアス
　Ｖｄ　ドレイン電圧（読み出し電圧）
　Ｖｇ　ゲート電圧（書き込みゲート電圧）
　Ｖｓ　ソース電圧
　ＢＬ　ビット線
　ＰＬ　書き込み線
　ＷＬ　ワード線

Claims (16)

  1. 　金属誘電性半導体技術によってチップ上に集積された単一ビット不揮発性メモリーセルに対する書き込み方法であって、
    　ソース領域（３）、ドレイン領域（４）、および、上記ソース領域（３）と上記ドレイン領域（４）との間に位置するチャネル領域（１０）を含む半導体領域（２）と、
    　少なくとも１つの電荷蓄積誘電層（８）を含む誘電性積層体（６）と、上記誘電性積層体（６）によって上記チャネル領域（１０）から分離されているゲート電極（５）とかならなる制御ゲートとを含む上記メモリーセルにおいて、
    　ソース領域（３）を接地するために、当該ソース領域（３）にバイアスをかける工程と、
    　第１極性の第１電圧を、上記ドレイン領域（４）に印加する工程と、
    　上記第１電圧と同じ極性の第２電圧を、上記ゲート電極（５）に印加する工程と、
    　上記第１電圧および上記第２電圧の極性とは逆の極性の第３電圧を、上記半導体領域（２）に印加する工程とを含み、
    　上記第１、上記第２、上記第３電圧を協調させながら、二次衝突電離機構によって生成されるホットキャリアを、上記メモリーセル（１）のドレイン（４）側において、上記少なくとも１つの電荷蓄積誘電性層（８）に注入することにより、上記セル（１）に対して書き込む方法。
  2. 　上記第１、上記第２、上記第３電圧が、５Ｖ以下である、請求項１に記載の方法。
  3. 　上記第１、上記第２、上記第３電圧のうちの２つの電圧の絶対値の差が、それぞれ、１．５Ｖ以下である、請求項１または２に記載の方法。
  4. 　上記第２電圧、および、上記第３電圧の実効値の差が、少なくとも４Ｖである、請求項１に記載の方法。
  5. 　上記第２電圧の絶対値、および、上記第３電圧の絶対値が、５Ｖ以下である、請求項４に記載の方法。
  6. 　上記電荷蓄積誘電性層（８）が、２つの酸化物層（７，９）の間に挟まれている、請求項１〜５のいずれかに記載の方法。
  7. 　上記電荷蓄積誘電性層（８）が窒化物からなる、請求項１〜６のいずれかに記載の方法。
  8. 　金属誘電性半導体技術によってチップ上に集積された単一ビット不揮発性メモリーセルに対する消去方法であって、
    　ソース領域（３）、ドレイン領域（４）、および、上記ソース領域（３）と上記ドレイン領域（４）との間に位置するチャネル領域（１０）を含む半導体領域（２）と、
    　少なくとも１つの電荷蓄積誘電層（８）を含む誘電性積層体（６）と、上記誘電性積層体（６）によって上記チャネル領域（１０）から分離されているゲート電極（５）とかならなる制御ゲートとを含む上記メモリーセルにおいて、
    　ソース領域（３）を接地するために、当該ソース領域（３）にバイアスをかける工程と、
    　第１極性の第１電圧を上記ドレイン領域（４）に印加する工程と、
    　上記第１電圧と逆の極性の第２電圧を上記ゲート電極（５）に印加する工程と、
    　上記第２電圧の極性と同じ極性の第３電圧を上記半導体領域（２）に印加する工程とを含み、
    　上記第１、上記第２、上記第３電圧を協調させながら、基板強化帯間トンネリング誘起ホットキャリアを、上記メモリーセル（１）のドレイン（４）側において、上記少なくとも１つの電荷蓄積誘電性層（８）に注入することにより、上記セル（１）に対する消去を行う方法。
  9. 　上記第１、第２、第３電圧の絶対値が５Ｖ以下である、請求項８に記載の方法。
  10. 　上記第１、第２、および、第３電圧のうちの２つの電圧の絶対値の差が、１．５Ｖ以下である、請求項９に記載の方法。
  11. 　金属誘電体半導体技術によってチップ上に集積された単一ビット不揮発性メモリーセルに対する反対方向への書き込みおよび／または読み出し方法であって、
    　ソース領域（３）、ドレイン領域（４）、および、上記ソース領域（３）と上記ドレイン領域（４）との間に位置するチャネル領域（１０）を含む半導体領域（２）と、
    　少なくとも１つの電荷蓄積誘電層（８）を含む誘電性積層体（６）と、上記誘電性積層体（６）によって上記チャネル領域（１０）から分離されているゲート電極（５）とかならなる制御ゲートとを含む上記メモリーセルにおいて、
    　上記書き込み方法が、ソース領域（３）を接地するために、当該ソース領域（３）にバイアスをかける工程と、
    　第１極性の第１電圧を、上記ドレイン領域（４）に印加する工程と、
    　上記第１電圧と同じ極性の第２電圧を、上記ゲート電極（５）に印加する工程と、
    　上記第１および第２電圧の極性とは逆の極性の第３電圧を、上記半導体領域（２）に印加する工程とを含み、
    　上記第１、第２、第３電圧を協調させながら、上記メモリーセル（１）のドレイン（４）側で、二次衝突電離機構によって生成されたホットキャリアを、上記少なくとも１つの電荷蓄積誘電層（８）に注入することによって、上記セル（１）に対する書き込みを行うものであり、
    　上記書き込まれたメモリーセルの反対側への読み出し方法が、
    　上記ドレイン領域（４）および半導体領域（２）を接地するために、当該ドレイン領域（４）および半導体領域（２）にバイアスをかける工程と、
    　第１極性の第１電圧を、上記ソース領域（３）に印加する工程と、
    　上記第１電圧と同じ極性の第２電圧を、上記ゲート電極（５）に印加する工程と、その後、
    　電流が上記ドレイン領域（４）から上記ソース領域（３）の方向へ流れるかどうかを検知する工程とを含む、書き込みおよび／または読み出し方法。
  12. 　メモリー回路が単一ビット不揮発性メモリーセル（１）の配列からなり、
    　ソース領域（３）、ドレイン領域（４）、および、上記ソース領域（３）と上記ドレイン領域（４）との間に位置するチャネル領域（１０）を含む半導体領域（２）と、
    　少なくとも１つの電荷蓄積誘電層（８）を含む誘電性積層体（６）と、上記誘電性積層体（６）によって上記チャネル領域（１０）から分離されているゲート電極（５）とかならなる制御ゲートとを含む上記メモリーセルにおいて、
    　周辺回路構成が、５Ｖ以下の絶対値を有する電圧を用いて、上記各単一ビット不揮発性メモリーセル（１）に書き込みおよび／または消去するための手段を含んでいることを特徴とする、メモリー回路。
  13. 　上記書き込みおよび／または消去手段が、５Ｖ以下の絶対値を有する、チップ上電圧を生成できる回路構成のみを含む、請求項１２に記載のメモリー回路。
  14. 　列に編成された単一ビット不揮発性メモリーセル（１）の配列を含むメモリー回路であって、
    　上記メモリーセルが、ソース領域（３）、ドレイン領域（４）、および、上記ソース領域（３）と上記ドレイン領域（４）との間に位置するチャネル領域（１０）を含む半導体領域（２）と、
    　少なくとも１つの電荷蓄積誘電層（８）を含む誘電性積層体（６）と、上記誘電性積層体（６）によって上記チャネル領域（１０）から分離されているゲート電極（５）とかならなる制御ゲートとを含み、
    　各列（Ｃ）において隣接する２つのメモリーセルが、ソース領域（３）またはドレイン領域（４）を共通に有しており、
    　各列（Ｃ）内における全てのソース領域（３）が、この列（Ｃ）と平行に延びる同じビット線（ＢＬ）に接続されており、
    　各列（Ｃ）内における上記共通のドレイン領域（４）が、列（Ｃ）に対して垂直に延びるそれぞれのワード線（ＷＬ）に接続されており、
    　各列（Ｃ）内における上記各ゲート電極（５）が、上記列（Ｃ）に対して垂直に延びるそれぞれの書き込み線（ＰＬ）に接続されていることを特徴とする、メモリー回路。
  15. 　請求項１４に記載のメモリー回路におけるメモリーセル（１）に対する書き込み方法であって、
    　上記メモリーセル（１）のソース領域（３）に接続されたビット線（ＢＬ）を、接地するために、当該ソース領域（３）にバイアスをかける工程と、
    　第１極性の第１電圧を、上記メモリーセル（１）のドレイン領域（４）に接続されたワード線（ＷＬ）に印加する工程と、
    　上記第１電圧と同じ極性の第２電圧を、上記メモリーセル（１）のゲート電極（５）に接続された書き込み線（ＰＬ）に印加する工程と、
    　上記第１および第２電圧の極性とは反対の極性の第３電圧を、上記半導体領域（２）に印加する工程と、
    　上記第１電圧と同じ極性の第４電圧を、上記メモリー回路の他の全てのビット線（ＢＬ）に印加する工程とを含む書き込み方法。
  16. 　上記第１、第２、および、第３電圧の絶対値が、５Ｖ以下であり、上記第４電圧の絶対値が２Ｖ以下である、請求項１５に記載の方法。

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