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CN1523608A - 半导体存储器件 - Google Patents

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CN1523608A
CN1523608A CNA2004100019837A CN200410001983A CN1523608A CN 1523608 A CN1523608 A CN 1523608A CN A2004100019837 A CNA2004100019837 A CN A2004100019837A CN 200410001983 A CN200410001983 A CN 200410001983A CN 1523608 A CN1523608 A CN 1523608A
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memory device
semiconductor memory
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bit line
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铃木利一
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Abstract

本发明提供一种半导体存储器件，其中设有：包含多个复制单元(RMC)的复制电路，该复制单元具有与存储阵列内的存储单元相同的元件，将对应于级数的信号输出至共用的复制位线；读出放大器控制电路，接收复制位线的信号，对启动读出放大器电路的信号SAE的时序进行控制。复制电路包含开关电路(SW)，该开关电路以可编程方式切换多个复制单元之中激活的复制单元的级数。

Description

半导体存储器件
技术领域
本发明涉及一种半导体存储器件，使用包含具有与存储阵列中含有的存储单元结构相同的复制单元的复制电路(replica circuit)，生成读出放大器电路的启动时序信号。
背景技术
在现有的半导体存储器件中，大多采用如下方法：生成对来自存储单元的读出数据进行放大的读出放大器的时序信号，使存储单元的读出时序追踪因工艺和电压等引起的偏差。其中，有使用复制电路以可编程方式使时序信号产生变化的方法。以下对该方法进行说明。
图11是表示现有半导体存储器件一个结构例的功能框图(参考美国专利第6172925号)。在图11中，现有的半导体存储器件具有：SRAM的存储阵列(以下简称为存储阵列)900、与存储阵列900相连的行译码器901、复制控制电路902、与存储阵列900以及行译码器901相连的读出放大器(sense amplifier)电路903、由复制控制电路902控制的复制电路904、以及控制与复制电路904相连的读出放大器电路903的读出放大器控制电路905。另外，906是构成存储阵列900的SRAM的存储单元(以下，简称为存储单元)。
如图11所示，存储单元906在行方向上分别与行译码器901的输出信号线、即字线WL0～WLx相连，在列方向上与共用的位线BL、BB相连。
图12是表示图11的存储单元906的内部结构的电路图。在图12中，存储单元906具有：栅极与字线WL相连、源极与位线BL相连的N型晶体管NA1；栅极与字线WL相连、源极与位线BB相连的N型晶体管NA2；向源极提供电源电压VDD、漏极与N型晶体管NA1的漏极相连的P型晶体管PL1；栅极与P型晶体管PL1的栅极相连、漏极与P型晶体管PL1的漏极相连、源极与地电位VSS相连的N型晶体管ND1；栅极与N型晶体管NA1的漏极相连、向源极提供电源电压VDD、漏极与N型晶体管NA2的漏极相连的P型晶体管PL2；栅极与P型晶体管PL2的栅极相连、漏极与P型晶体管PL2的漏极相连、源极与地电位VSS相连的N型晶体管ND2。
在此，由P型晶体管PL1和N型晶体管ND1构成第1反相器，由P型晶体管PL2和N型晶体管ND2构成第2反相器，通过使第1反相器的输入端子以及输出端子分别与第2反相器的输出端子以及输入端子相连，构成锁存电路(latch circuit)。
图13是表示图11的复制电路904的内部结构以及连接关系的框图。在图13中，907表示用于驱动复制电路904的复制字线(RWL)，908表示与复制单元909相连的复制位线(RBL)，909表示复制单元(RMC)，910表示选择1个复制单元909的选择线，911表示选择2个复制单元909的选择线，912表示选择4个复制电路909的选择线。
如图13所示，复制单元909的字线WL，与用于驱动复制单元909的复制字线907连接在一起。复制单元909一方的位线BL，与选择复制单元909的选择线910、911或者912相连。复制单元909另一方的位线BB与复制位线908相连。
图14是表示图13的复制单元909内部结构的电路图。在图14中，构成复制单元909的晶体管与构成图12所示的存储单元906的晶体管的尺寸相同，在复制单元909中包含的锁存电路中，由P型晶体管PL1和N型晶体管ND1构成的第1反相器是电绝缘的，由P型晶体管PL2和N型晶体管ND2构成的第2反相器，其输出电平被固定在高电平。
接下来，就如上结构的现有半导体存储器件的工作加以说明。首先，任意选择作为行译码器901输出信号线的字线WL0～WLx之一，存储单元906的数据由位线BL、BB读出。位线BL、BB、复制位线RBL，预先被充电至高电平，在选择字线WL0～WLx时成浮置(float)状态。位线BL、BB有多条，多个数据分别由位线BL、BB读出。
以选择字线WL0～WLx的时序大致相同的时序，驱工作为复制控制电路902输出信号线的复制字线RWL，在n个复制单元909之中，由从选择线910到912选择的复制单元909的晶体管，使复制位线RBL的信号电平以存储单元906的n倍速度从高电平迁移到低电平，读出放大器控制电路905检测复制位线RBL的信号电平，生成读出放大器启动信号SAE，读出放大器启动信号SAE被输入读出放大器电路903，位线BL、BB的数据被放大。
例如，电源电压VDD为1.2V的情况，在从存储单元906读出到位线BL、BB的读出数据的电位差为100mV时想要启动读出放大器电路903的情况，如果使选择的复制单元909的数量n为6个，则在所希望的读出放大器启动时序下，复制位线RBL的信号电平迁移到600Mv、即到电源电压VDD的半值为止，具有不用复杂的电位检测电路，用简单的CMOS栅极就可以生成读出放大器启动信号SAE的优点。
但是，在上述半导体存储器件的结构中，有以下问题：
首先，与读出放大器电路903的启动时序有关的选择分支越多，则需要配置越多的复制单元909。另外，即使对于选择复制单元909的选择线，也必须重新确定布线区域。其结果是布图面积增大。
发明内容
本发明是鉴于这些问题而做出的发明，其目的是提供一种半导体存储器件，以可编程方式变更复制单元的级数，且不增大布图面积，就可以给读出放大器电路提供最佳启动时序。
为了达到上述目的，与本发明有关的半导体存储器件的特征是，具备：存储阵列，包含多个存储单元；读出放大器电路，对从存储阵列的被选择了的存储单元中读出到位线的数据进行放大；复制电路，包含多个复制单元，复制单元具有与存储单元相同的元件(element)，将对应于级数的电平信号输出至共用的复制位线；及读出放大器控制电路，接收复制位线的信号，对启动读出放大器电路的信号(SAE)的时序进行控制；复制电路包含对多个复制单元之中激活的复制单元的级数进行切换的开关电路。
在与本发明有关的半导体存储器件中，开关电路优选通过对连接到多个复制单元的电源线的连接状态进行切换，来切换激活的复制单元的级数。
另外，在与本发明有关的半导体存储器件中，优选在一个电源线上具备多个开关电路。
另外，在与本发明有关的半导体存储器件中，优选在多个电源线上具备开关电路。
另外，在与本发明有关的半导体存储器件中，复制电路优选包含伪单元，伪单元具有与复制单元相同的布图，布置在开关电路和复制单元之间。
此时，开关电路优选使用构成伪单元的晶体管来构成，还优选使构成伪单元的晶体管并联连接来构成。
另外，开关电路优选使用与伪单元区域邻接的边缘单元区域的晶体管来构成，还优选由伪单元区域的晶体管及与伪单元区域邻接的边缘单元区域的晶体管并联连接来构成。
在与本发明有关的半导体存储器件中，开关电路的切换控制线优选使用邻接的边缘单元的电源线或位线的布图来形成。
另外，与本发明有关的半导体存储器件，具备经由切换控制线将控制信号提供给开关电路的选择电路，选择电路优选包含保持控制信号的电平的存储单元。此时，存储单元优选是包含使用激光可切断的熔丝元件的非易失性存储单元。
另外，与本发明有关的半导体存储器件，优选具备经由切换控制线将在读出工作时和写入工作时不同的电平的控制信号提供给开关电路的控制电路。
附图说明
图1是表示本发明第1实施例有关的半导体存储器件的构成例的功能框图。
图2是表示本发明第2实施例有关的半导体存储器件中的复制电路104B的构成例的功能框图。
图3是表示本发明第3实施例有关的半导体存储器件中的复制电路104C的构成例的功能框图。
图4是表示本发明第4实施例有关的半导体存储器件中的复制电路104D的构成例的功能框图。
图5A是表示图1的存储单元106的内部构成的电路图。
图5B是表示图1到图4的复制单元109的内部构成的电路图。
图5C是表示图4的伪单元(dummy cell)113的内部构成的电路图。
图5D是表示图4的边缘单元(edge cell)114的内部构成的电路图。
图6是表示图4的复制电路104D的部分布图(layout)的平面图。
图7是表示本发明第5实施例有关的半导体存储器件中的复制电路的部分布图的平面图。
图8是表示本发明第6实施例有关的半导体存储器件中的复制电路的部分布图的平面图。
图9是表示选择电路200的构成例的电路图，该选择电路200经由切换控制线116将控制信号CS提供给构成本发明第7实施例有关的半导体存储器件中的复制电路的开关电路。
图10是表示控制电路300的构成例的电路图，该控制电路300具有以下功能：作为选择电路的功能，经由切换控制线116将控制信号CS提供给构成本发明第8实施例有关的半导体存储器件中的复制电路的开关电路；作为图1所示的读出放大器控制电路105的功能。
图11是表示现有半导体存储器件的构成例的功能框图。
图12是表示图11的存储单元906的内部构成的电路图。
图13是表示图11的复制电路904的内部构成的框图。
图14是表示图13的复制电路909的内部构成的电路图。
具体实施方式
以下，参照附图说明本发明的最佳实施例。
(第1实施例)
图1是表示与本发明第1实施例有关的半导体存储器件的构成例的功能框图。在图1中，本实施例的半导体存储器件具备：包含多个存储单元106的存储阵列100；与存储阵列100相连的行译码器(rowdecoder)101；读出放大器电路103，放大从被选择的存储单元106读出到位线BL、BB的数据；复制电路104A；以及读出放大器控制电路105，将读出放大器启动信号SAE提供给读出放大器电路103。
复制电路104的构成如下：多个复制单元109A-1、109A-2、109A-3、109A-4(以下统称为109A)，具有与存储单元106相同的元件，通过伪位线115被驱动，将与级数相对应的电平的信号输出至共用的复制位线(RBL)111；开关电路(SW)110，通过将与地电位VSS相连的电源线112-1和与地电位VSS相连的电源线112-2切换到连接状态或者切断状态，使激活的复制单元的级数在2级(复制单元109A-1、109A-2)和4级(109A-1、109A-2、109A-3、109A-4)之间切换。另外，有关复制单元109A的内部构成，以后将参照图3A加以说明。
接下来，就如上构成的半导体存储器件的工作加以说明。
当从外部对存储阵列100进行存取时，选择作为行译码器101的输出信号线的字线WL0～WLx之中的任意一个，将存储单元106的数据读出到位线BL、BB。通过图中未画出的位线预充电电路，预先将位线BL、BB、复制位线111充电至高电平，在选择字线WL0～WLx时，成浮置状态。位线BL、BB有多条，多个数据分别被读出到BL、BB，并由读出放大器电路103放大。
用与选择字线WL0～WLx的时序大致相同的时序，驱动伪位线115来选择多个复制单元109A，构成多个复制单元109的晶体管，以n(n表示由开关电路110选择的复制单元109A的级数)倍于存储单元106的速度，从高电平迁移到低电平，并将该信号送至读出放大器电路控制电路105。复制位线111的信号一达到与被选择的复制单元109A的级数相对应的预定电平，读出放大器控制电路105就激活读出放大器启动信号SAE，基于读出放大器启动信号SAE的激活时序，读出放大器电路103放大位线BL、BB的数据。
被选择的复制单元109A的级数n由开关电路1 10决定。开关电路110处于断开(OFF)状态时，经由电源线112，只选择与地电位VSS相连的复制单元109A-1、109A-2。此时，未被开关电路110选择的复制单元109A-3、109A-4，由于电源线112中不能流过电流，因此复制单元不工作。开关电路110变为闭合(ON)状态时，未工作的复制单元109A-3、109A-4也被激活而可以工作。
如上所述，根据本实施例，只通过开关电路110的切换控制，就能以可编程方式改变激活的复制单元109A的级数，其实用效果显著。
(第2实施例)
图2是表示在与本发明第2实施例有关的半导体存储器件中的复制电路的构成例的功能框图。在图2中，本实施例的复制电路104B由复制单元109B-1、109B-2、109B-3、109B-4(以下统称为109B)和开关电路110B-1、110B-2(以下统称为110B)构成。
与第1实施例同样地选择复制单元时，电流可能因流过开关电路而受限，导致小于本来所希望的电流。为了避免这个问题，分别将开关电路110B-1、110B-2设在不同的电源线上。因此，电流由于流过开关电路110B而不再受限。
如上所述，根据本实施例，由于将开关电路110设在多个电源线上，因此即使增加复制单元的级数时，也可以构成追踪电压和工艺变化的复制电路，其实用效果显著。
(第3实施例)
图3是表示在与本发明第3实施例有关的半导体存储器件中的复制电路的构成例的功能框图。在图3中，本实施例的复制电路104C由复制单元109C-1、109C-2、109C-3、109C-4(以下统称为109C)和开关电路110C-1、110C-2(以下统称为110C)。
为了使读出放大器的启动时序最优化，从拉出到作为目标的位线的电位开始，需要进行微调。另外，在与第1实施例同样地选择复制单元时，电流值可能因流过开关电路而受限，导致小于本来所希望的电流。为了避免这个问题，通过将多个开关电路110C-1、110C-2设在一根电源线上，可以限制位线的拉出电流量，并将复制位线111拉出至所希望的电位。
如上所述，根据本实施例，通过在电源线上设立多个开关电路110C，可以将复制位线111拉至所希望的电位，其实用效果显著。
(第4实施例)
图4是表示在与本发明第4实施例有关的半导体存储器件中的复制电路的构成例的功能框图。在图4中，本实施例的复制电路104D的构成具备：复制单元109D-1、109D-2(以下统称为109D)，开关电路110，未被伪位线115驱动的伪单元(DMC)113-1、113-2(以下统称为113)，未被伪位线115驱动的边缘单元(EMC)114-1、114-2、114-3、114-4(以下统称为114)构成。
图5A、图5B、图5C以及图5D分别是表示存储单元106、复制单元109D(图1的109A也具有相同的结构)、伪单元113、以及边缘单元114的内部构成的电路图。在此，构成复制单元109D(图1的109A)、伪单元113、以及边缘单元114的晶体管，与构成存储单元106的晶体管尺寸相同。
图5A的存储单元106的内部构成与图12的存储单元906的内部构成相同。
如图5B所示，在复制单元(RMC)109D(图1的109A)中，作为N型晶体管NA1栅极线的字线(WL)与伪位线115相连，作为其源极引线的位线(BL)与复制位线111相连。另外，N型晶体管NA2的栅极线以及源极引线固定在地电位VSS上。P型晶体管PL1和N型晶体管ND1的栅极线固定在电源电压VDD上，N型晶体管ND1的源极引线(SS)与电源线112-1或者112-2相连。
如图5C所示，在伪单元(DMC)113中，N型晶体管NA1的栅极线与N型晶体管ND1的源极引线(SS)共同连接在电源线112-1或者112-2上，作为其源极引线的位线(BL)与复制位线111相连。
如图5D所示，在边缘单元(EMC)114中，N型晶体管NA1的栅极线以及源极引线、P型晶体管PL1、PL2的源极引线、以及N型晶体管ND1的源极引线被电绝缘。另外，作为N型晶体管NA2栅极线的字线(WL)与伪位线115相连，其源极引线与N型晶体管ND2的源极引线(SS)共同连接在电源线112-1或者112-2上。
图6是表示图4的复制电路104D部分布图的平面图。而且，在图6中，对与图4相同的部分给以相同的符号。但是，对于开关电路，在符号110之后附加D，以开关电路110D来与其它实施例相区别。
伪单元113与边缘单元114邻接，使用多个复制单元109D之中未使用的部分。
用边缘单元114的存储阵列一侧的位线的布图来形成伪位线115。开关电路110D及其切换控制线116用由虚线围成的圆表示的触点117连接。
本实施例中，用未使用的边缘单元114的电源线的布图，形成开关电路110D的切换控制线116，另外，存储单元106中存在的晶体管直接用于开关电路110D。由此，布图面积不增大，其实用效果显著。
另外，开关电路110D的布图在光学方面与周边的伪单元113以及边缘单元114的布图大致相同。据此，可以提高半导体存储器件的生产成品率，其实用效果显著。
另外，通过在开关电路110D和复制单元109D之间配置伪单元113，可以将因插入开关电路110D而对复制电路109D造成的影响控制在最小，其实用效果显著。
(第5实施例)
图7是表示在与本发明第5实施例有关的半导体存储器件中的复制电路的部分布图的平面图。而且，本实施例的复制电路有与图4所示的第4实施例的复制电路104D相同的块结构，但开关电路110的布图结构与图4所示的第4实施例的不同。在图7中，对与图4相同的部分给以相同的符号。但是，对于开关电路在符号110之后附加E，用开关电路110E与其它实施例加以区别。
在图7中，在本实施例中，将存储单元106中存在的晶体管和存取晶体管并联连接来作为开关电路110E使用。其它结构与图4所示结构相同。
如上所述，根据本实施例，开关电路110E的扩散层区域，在光学方面与周边的伪单元113以及边缘单元114的布图相同，另外，由于与第2实施例相比，构成开关电路的晶体管的尺寸大，因此可能有比第2实施例更多的复制单元作为选择分支，另外，布图面积不增加，其实用效果显著。
(第6实施例)
图8是表示在与本发明第6实施例有关的半导体存储器件中的复制电路的部分布图的平面图。而且，本实施例的复制电路，具有与图4所示的第4实施例的复制电路104D相同的块结构，但是开关电路110的布图结构与图4所示的第4实施例不同。在图8中，对与图4相同的部分给以相同的符号。但对于开关电路在符号110之后附加F，以开关电路110F与其它实施例加以区分。
在图8中，本实施例将与存储单元106中存在的晶体管和构成边缘单元114的晶体管的扩散层区域连接起来用作开关电路110F。其它结构与图6所示的结构相同。
如上所述，根据本实施例，因为开关电路110F的扩散层区域有了形变，与第4以及第5实施例相比，构成开关电路110F的晶体管尺寸也大了，因此也可以具有比第4以及第5实施例多的复制单元作为选择分支，另外也不增加布图面积，其实用效果显著。
(第7实施例)
图9是表示选择电路200的构成例的电路图，该选择电路200经由切换控制线116将控制信号CS提供给构成与本发明第7实施例有关的半导体存储器件中的复制电路的开关电路。而且，本实施例的选择电路200，适用于第1到第6实施例。
在图9中，选择电路200由以下部分构成：将从复位信号线118来的复位信号RS作为输入的反相器201；与构成反相器201的N型晶体管2011的源极相连的熔丝元件202；保持在反相器201的输出节点SN处的信号电平，并作为控制信号CS输出至切换控制线116的锁存电路203。
接下来，就如上构成的选择电路200的工作加以说明。
熔丝元件202未被切断时，脉冲信号作为复位信号RS被输入时，在复位信号RS为低电平期间，反相器201的N型晶体管2011截止，P型晶体管2012导通，反相器201的输出节点SN成为高电平。据此，锁存电路203的P型晶体管2031导通，锁存电路203将反相器201的输出节点SN暂时锁在高电平，向切换控制线116输出低电平作为控制信号。
接下来，当复位信号RS从低电平迁移到高电平时，反相器201的N型晶体管导通，P型晶体管2012截止，反相器201的输出节点SN变成低电平。由此，由于锁存电路203的P型晶体管变为截止，因此锁存电路203保持的信号电平被解除，从而向切换控制线116输出高电平作为控制信号CS。
另一方面，熔丝元件202被切断时，脉冲信号作为复位信号RS一被输出，在复位信号RS为低电平期间，锁存电路203将反相器201的输出节点SN锁在高电平，并将低电平作为控制信号CS输出至切换控制线116。
接下来，复位信号RS即使从低电平迁移到高电平，由于反相器201的输出节点SN未与地电位VSS相连，因此锁存电路203将反相器201的输出节点保持在高电平，在切换控制线116维持作为控制信号CS输出的低电平。
由此，不管是否切断熔丝元件202，都可以决定激活的复制单元。
如上所述，根据本实施例，即使由于复制单元的不良等原因，使由复制电路生成的时序与所希望的信号产生偏移，也可以选择最佳时序，其实用效果显著。
(第8实施例)
图10是表示控制电路300的构成例的电路图，该控制电路300具有以下功能：作为选择电路的功能，经由切换控制线116将控制信号CS提供给构成与本发明第8实施例有关的半导体存储器件中的复制电路的开关电路；作为图1所示的读出放大器控制电路105的功能。而且，本实施例的控制电路300适用于第1到第6实施例。
在图10中，控制电路300由传输门(transfer gate)301、多个字线下拉电路302、反相器303、与非电路304构成。
传输门301由复制位线111的信号控制，导通或者截断读出许可信号RE。多个字线下拉电路302配置在行译码器101和存储阵列100之间，接收从传输门301来的读出许可信号RE，起到将字线WL下拉至低电平(将字线WL’上拉至高电平)的功能。反相器303接收读出许可信号RE，并输出其翻转信号到切换控制线116作为控制信号CS。与非电路304接收复制位线111的信号和控制信号CS，并将读出放大器启动信号SAE提供给读出放大器电路103。
接下来，对如上构成的控制电路的电路进行说明。
在读出工作时，若读出许可信号RE被激活变成高电平，则控制信号CS就变成低电平，开关电路110断开。接下来，对存储阵列100进行存取，从复制位线111来的信号一达到与复制单元级数相对应的电平，就通过与非电路304将读出许可信号RE的翻转信号、即低电平作为读出放大器启动信号SAE送到读出放大器电路103。此时，传输门301截断读出许可信号RE，因此字线下拉电路302不工作。
另外，在写入工作时，若读出许可信号RE不被激活变成低电平，则控制信号CS就变成高电平，开关电路110导通。进行对存储阵列100的存取，从复制位线111来的信号一达到与复制单元级数相对应的电平，传输门301就变成导通状态，字线下拉电路302工作，将选择的字线WL下拉至低电平。
在读出工作时，如果长时间选择字线WL，位线BL和BB之间的电位差过大，则通过之后的预充电将使消耗电流增加。另外，在写入工作时，即使在重写存储单元106的数据后，继续写入工作时，消耗电流也将增加。另外，数据的读出时间和写入时间一般不同。
但是，通过使用本实施例的控制电路，使读出工作时和写入工作时的时序最优化，可以抑制无用的消耗电流，其实用效果显著。
如以上说明所述，根据本发明将达到如下特殊效果：通过以可编程方式变更复制单元的级数，不增加布图面积，也可以实现将最佳启动时序提供给读出放大器的半导体存储器件。

Claims (14)

1.一种半导体存储器件，其特征是，具备：
存储阵列，包含多个存储单元；
读出放大器电路，对从上述存储阵列的被选择了的存储单元中读出到位线的数据进行放大；
复制电路，包含多个复制单元，上述复制单元具有与上述存储单元相同的元件，将对应于级数的电平信号输出至共用的复制位线；及
读出放大器控制电路，接收上述复制位线的信号，对启动上述读出放大器电路的信号的时序进行控制；
上述复制电路包含对上述多个复制单元之中激活的复制单元的级数进行切换的开关电路。
2.如权利要求1记载的半导体存储器件，其特征是，上述开关电路通过对连接到上述多个复制单元的电源线的连接状态进行切换，来切换激活的复制单元的级数。
3.如权利要求1记载的半导体存储器件，其特征是，上述复制电路在一个电源线上包含多个开关电路。
4.如权利要求1记载的半导体存储器件，其特征是，上述复制电路在多个电源线上包含开关电路。
5.如权利要求1记载的半导体存储器件，其特征是，上述复制电路包含伪单元，该伪单元具有与上述复制单元相同的布图，配置在上述开关电路和上述复制单元之间。
6.如权利要求5记载的半导体存储器件，其特征是，上述开关电路使用构成上述伪单元的晶体管构成。
7.如权利要求5记载的半导体存储器件，其特征是，上述开关电路由构成上述伪单元的晶体管并联连接构成。
8.如权利要求5记载的半导体存储器件，其特征是，上述开关电路使用与上述伪单元区域邻接的边缘单元区域的晶体管构成。
9.如权利要求5记载的半导体存储器件，其特征是，上述开关电路由上述伪单元区域的晶体管、及与上述伪单元区域邻接的边缘单元区域的晶体管并联连接构成。
10.如权利要求1记载的半导体存储器件，其特征是，上述开关电路的切换控制线，使用邻接的边缘单元的电源线或位线的布图形成。
11.如权利要求1记载的半导体存储器件，其特征是，上述半导体存储器件具备经由切换控制线将控制信号提供给上述开关电路的选择电路，上述选择电路包含保持上述控制信号的电平的存储单元。
12.如权利要求11记载的半导体存储器件，其特征是，上述存储单元是非易失性存储单元。
13.如权利要求12记载的半导体存储器件，其特征是，上述非易失性存储单元包含用激光可切断的熔丝元件。
14.如权利要求1记载的半导体存储器件，其特征是，上述半导体存储器件包含控制电路，该控制电路经由切换控制线将在读出工作时和写入工作时不同电平的控制信号提供给上述开关电路。
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