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CN1516189A - 半导体存储器件 - Google Patents

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CN1516189A
CN1516189A CNA2003101233138A CN200310123313A CN1516189A CN 1516189 A CN1516189 A CN 1516189A CN A2003101233138 A CNA2003101233138 A CN A2003101233138A CN 200310123313 A CN200310123313 A CN 200310123313A CN 1516189 A CN1516189 A CN 1516189A
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Matsushita Electric Industrial Co Ltd
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Abstract

本发明提供一种半导体存储器件，即便存储单元和充电用晶体管的电流能力变小、且位线容量增加，也可进行高速读出。在读出放大器中，除充电用P型MOS晶体管外，在达到对存储单元的数据进行判定的电路中所包含的判定用反相器的转换电平之前，作为对所选择的位线充电的电路，设置P型MOS晶体管与N型MOS晶体管，通过高速地对位线充电，缩短读出时间。

Description

半导体存储器件
技术领域
本发明涉及一种半导体存储器件，尤其涉及实现可高速读出的掩模只读存储器(mask ROM)的技术。
背景技术
图6是表示作为现有半导体存储器件的、接触方式的掩模只读存储器的结构的电路图。所谓接触方式的掩模只读存储器是指，使存储单元晶体管的漏极经由触点与位线连接或不连接与存储数据的0及1对应的只读存储器。
图6中，现有的半导体存储器件由存储单元阵列3、列译码器2、读出放大器(sense amplifier)18、及充电信号发生电路(chargesignal generation circuit)4构成。
存储单元阵列3将N型MOS晶体管的存储单元Mij(i＝1～m，j＝1～n)配置成矩阵状来构成。存储单元Mij的栅极分别沿行方向(i的数值相同的存储单元)共用连接在字线Wli(i＝1～m)上，其源极连接在接地电位上。这里，存储单元Mij的漏极，在设定存储数据为0的情况下，连接在位线BLj(j＝1～n)上，在设定存储数据为1的情况下，不连接在位线BLj(j＝1～n)上。
列译码器2由N型MOS晶体管Cj(j＝1～n)构成。N型MOS晶体管Cj(j＝1～n)的漏极全部共用连接，其栅极分别连接在列选择信号线CLj(j＝1～n)上，其源极分别连接在位线BLj(j＝1～n)上。
读出放大器18由充电用P型MOS晶体管5(充电电路)、判定存储单元Mij的输出数据的反相器8(判定用反相器)、及对反相器8的输出信号进行缓存的反相器9(缓存用反相器)构成。向P型MOS晶体管5的栅极端子输入充电信号发生电路4的输出信号NPR，向其源极端子提供电源电压VDD，其漏极端子连接于N型MOS晶体管Cj(j＝1～n)的共用漏极。反相器8接受N型MOS晶体管Cj(j＝1～n)的共用漏极信号，判定存储单元Mij的输出数据。反相器9接受反相器8的输出信号，输出存储单元Mij的存储数据。
充电信号发生电路4接受来自外部的时钟与地址，向充电用P型MOS晶体管5的栅极输出充电控制信号NPR。
下面，对上述结构的半导体存储器件，作为例子，参照图7来说明读出存储单元M11的数据的动作。图7是读出放大器18的各部信号的时序图。
首先，通过使列选择信号线CLj(j＝1～n)之中的CL1转变为逻辑“H”(“高”)电平，使其它CL2～CLn转变为逻辑“L”(“低”)电平，由此使构成列译码器2的晶体管之中的N型MOS晶体管C1形成导通状态，使其它晶体管C2～Cn形成截止状态。另外，使字线WL1从作为非选择状态的逻辑“L”电平转变为作为选择状态的逻辑“H”电平，使其它字线WL2～WLm变为作为非选择状态的逻辑“L”电平。
接着，将充电控制信号NPR从逻辑“H”电平变为逻辑“L”电平，将充电用P型MOS晶体管5变为导通状态。
这里，在将存储单元M11的漏极连接在位线BL1上的情况下，因为存储单元M11的电流能力比充电用P型MOS晶体管5大，所以反相器8的输入信号SIN(SIN0)变为比反相器8的转换电平VTH还低的电平，反相器8的输出信号SOUT(SOUT0)保持逻辑“H”电平，并且反相器9的输出信号OUT(OUT0)保持逻辑“L”电平。
另一方面，在存储单元M11的漏极连接在位线BL1上的情况下，位线BL1由充电用P型MOS晶体管5充电，反相器8的输入信号SIN(SIN1)变为比反相器8的转换电平VTH还高的电压，所以反相器8的输出信号SOUT(SOUT1)变为逻辑“L”电平，并且反相器9的输出信号OUT(OUT1)输出逻辑“H”电平。此时，读出时间tRD由充电用P型MOS晶体管5对位线BL1进行充电的时间来决定。
上述现有的半导体存储器件具有以下问题。
在将存储单元Mij连接于位线BLj的情况下，对数据进行判定，在充电用P型MOS晶体管5与存储单元Mij导通状态下，判定用反相器8的输入信号SIN(SIN0)的电平比判定用反相器8的转换电平VTH还低，所以，充电用P型MOS晶体管5的电流能力比存储单元Mij还小。
近年来，随着加工的细微化与设备的高性能化，存储单元Mij的电流能力变小，并且连接在位线BLj上的存储单元Mij的数量增大，位线容量增加。伴随存储单元Mij的电流能力降低，充电用P型MOS晶体管5的电流能力也降低，由充电用P型MOS晶体管5充电的位线容量增加，所以充电时间变长，结果存在读出时间tRD变长的问题。
发明内容
本发明是鉴于上述问题作出的，其目的在于提供一种半导体存储器件，即便存储单元的电流能力减少且位线容量增加，也可快速进行对位线的充电，可进行高速读出。
为了实现上述目的，根据本发明的第1半导体存储器件具备：将存储单元配置成矩阵状构成的存储单元阵列；对行方向存储单元的栅极端子进行共用连接的多条字线；对列方向存储单元的漏极端子进行共用连接的多条位线；对存储单元的数据进行判定的判定电路(判定用反相器、缓存用反相器)；选择地连接位线与判定电路的列选择电路(列译码器)；对由列选择电路选择的位线与判定电路的输入端子进行充电的充电电路；以及对充电电路进行控制的充电信号发生电路，其特征在于：充电电路具备：第1充电用子电路(charging subcircuit)，当充电信号发生电路的输出信号(NPR)为激活状态时动作；以及第2充电用子电路，在充电信号发生电路的输出信号为激活状态、且选择的位线的电压小于预定电压(VTH)时动作。
通过该结构，在判定电路的输入信号(SIN)到达判定电路的转换电平(VTH)之前，除第1充电单元外，第2充电单元动作对选择的位线充电，在判定电路的输入信号(SIN)到达判定电路的转换电平(VTH)之后，仅由第1充电单元对选择的位线充电，
为了实现上述目的，根据本发明的第2半导体存储器件具备：将存储单元配置成矩阵状构成的存储单元阵列；对行方向存储单元的栅极端子进行共用连接的多条字线；对列方向存储单元的漏极端子进行共用连接的多条位线；对存储单元的数据进行判定的判定电路(判定用反相器、缓存用反相器)；选择地连接位线与判定电路的列选择电路(列译码器)；对由列选择电路选择的位线与判定电路的输入端子进行充电的充电电路；以及对充电电路进行控制的充电信号发生电路，其特征在于：充电电路具备：第1晶体管(例如充电用P型晶体管)，具有被供给电源电压(VDD)的源极端子、被施加充电信号发生电路的输出信号(NPR)的栅极端子、及连接在判定电路的输入端子上的漏极端子；第2晶体管(例如P型晶体管)，具有被供给电源电压(VDD)的源极端子、及被施加充电信号发生电路的输出信号(NPR)的栅极端子；以及第3晶体管(例如N型晶体管)，具有连接在第2晶体管的栅极端子上的源极端子、及连接在判定电路的输出端子上的栅极端子、及连接在判定电路的输入端子上的漏极端子。
通过该结构，在判定电路的输入信号(SIN)到达判定电路的转换电平(VTH)之前，除第1晶体管外，第2晶体管通过第3晶体管动作而对选择的位线充电，在判定电路的输入信号(SIN)到达判定电路的转换电平(VTH)之后，仅由第1晶体管对选择的位线充电，
为了实现上述目的，根据本发明的第3半导体存储器件具备：将存储单元配置成矩阵状构成的存储单元阵列；对行方向存储单元的栅极端子进行共用连接的多条字线；对列方向存储单元的漏极端子进行共用连接的多条位线；对存储单元的数据进行判定的判定电路(判定用反相器、缓存用反相器)；选择地连接位线与判定电路的列选择电路(列译码器)；对由列选择电路选择的位线与判定电路的输入端子进行充电的充电电路；以及对充电电路进行控制的充电信号发生电路，其特征在于：充电电路具备：第1晶体管(例如充电用P型晶体管)，具有被供给电源电压(VDD)的源极端子、被施加充电信号发生电路的输出信号(NPR)的栅极端子、及连接在判定电路的输入端子上的漏极端子；第2晶体管(例如P型晶体管)，具有被供给电源电压(VDD)的源极端子、及被施加充电信号发生电路的输出信号的栅极端子；第3晶体管(例如N型晶体管)，具有连接在第2晶体管的漏极端子上的源极端子、及连接在所述判定电路的输入端子上的漏极端子；以及反相器，具有连接在判定电路的输入端子上的输入端子、及连接在第3晶体管的栅极端子上的输出端子。
根据该结构，在反相器的输入信号(SIN)到达反相器的转换电平(VTH)之前，除第1晶体管外，第2晶体管通过第3晶体管动作而对选择的位线充电，在反相器的输入信号(SIN)到达反相器的转换电平(VTH)之后，仅由第1晶体管对选择的位线充电，
为了实现上述目的，根据本发明的第4半导体存储器件具备：将存储单元配置成矩阵状构成的存储单元阵列；对行方向存储单元的栅极端子进行共用连接的多条字线；对列方向存储单元的漏极端子进行共用连接的多条位线；对存储单元的数据进行判定的判定电路(判定用反相器、缓存用反相器)；选择地连接位线与判定电路的列选择电路(列译码器)；对由列选择电路选择的位线与判定电路的输入端子进行充电的充电电路；以及对充电电路进行控制的第1充电信号发生电路，其特征在于，具备：沿列方向配置伪存储单元而构成的伪存储单元阵列；连接伪存储单元漏极端子的伪位线；伪判定电路；连接伪位线与伪判定电路的伪选择电路；伪充电电路，具有与充电电路一样的内部结构，接受第1充电信号发生电路的输出信号(NPR)，对经由伪选择电路连接的伪位线与伪判定电路的输入端子进行充电；以及第2充电信号发生电路(例如OR电路)，接受伪判定电路的输出信号(DMOUT)与第1充电信号发生电路的输出信号(NPR)，对充电电路进行控制；充电电路具备：第1充电用子电路，在第1充电信号发生电路的输出信号(NPR)为激活状态时动作；以及第2充电用子电路，在第1充电信号发生电路的输出信号(NPR)为激活状态、且伪判定电路的输出信号(DMOUT)为预定逻辑状态时动作。
通过该结构，在伪判定电路的输出信号(DMOUT)变化之前，除第1充电单元外，第2充电单元动作而对选择的位线充电，在伪判定电路的输出信号(DMOUT)变化之后，仅由第1充电单元对选择的位线充电，
为了实现上述目的，根据本发明的第5半导体存储器件具备：将存储单元配置成矩阵状构成的存储单元阵列；对行方向存储单元的栅极端子进行共用连接的多条字线；对列方向存储单元的漏极端子进行共用连接的多条位线；对存储单元的数据进行判定的判定电路(判定用反相器、缓存用反相器)；选择地连接位线与判定电路的列选择电路(列译码器)；对由列选择电路选择的位线与判定电路的输入端子进行充电的充电电路；以及对充电电路进行控制的第1充电信号发生电路，其特征在于，具备：沿列方向配置伪存储单元而构成的伪存储单元阵列；连接伪存储单元漏极端子的伪位线；伪判定电路；连接伪位线与伪判定电路的伪选择电路；伪充电电路，具有与充电电路一样的内部结构，接受第1充电信号发生电路的输出信号(NPR)，对经由伪选择电路连接的伪位线与伪判定电路的输入端子进行充电；以及第2充电信号发生电路，接受伪判定电路的输出信号(DMOUT)与第1充电信号发生电路的输出信号(NPR)，对充电电路进行控制，充电电路具备：第1晶体管(例如充电用P型晶体管)，具有被供给电源电压(VDD)的源极端子、被施加第1充电信号发生电路的输出信号(NPR)的栅极端子、及连接在判定电路的输入端子上的漏极端子；以及第2晶体管，具有被供给电源电压(VDD)的源极端子、被施加第2充电信号发生电路的输出信号(NPR2)的栅极端子、及连接在判定电路的输入端子上的漏极端子。
通过该结构，在伪判定电路的输出信号(DMOUT)变化之前，除第1晶体管外，第2晶体管动作而对选择的位线充电，在伪判定电路的输出信号(DMOUT)变化之后，仅由第1晶体管对选择的位线充电。
根据上述第1至第3半导体存储器件，通过增加将位线充电到对存储单元的数据进行判定的判定用反相器的转换电平VTH的充电电路，快速地进行对位线的充电，直到对存储单元的数据进行判定的反相器的转换电平，所以即使充电电路的电流能力减少且位线容量增加，也可缩短充电时间，由此可进行高速读出。
另外，根据上述第4和第5半导体存储器件，通过由伪存储单元阵列与伪读出放大器来控制伪充电电路的导通时间，快速进行对位线的充电，直到伪判定电路的输出信号DMOUT变化，所以即使充电电路的电流能力减少且位线容量增加，也可缩短充电时间，由此可进行高速读出。
附图说明
图1是表示根据本发明实施方式1的半导体存储器件的结构例的电路图。
图2是图1的读出放大器1中的各部信号的时序图。
图3是表示根据本发明实施方式2的半导体存储器件的结构例的电路图。
图4是表示根据本发明实施方式3的半导体存储器件的结构例的电路图。
图5是图4的半导体存储装置的各部信号的时序图。
图6是表示现有半导体存储器件的结构例的电路图。
图7是图6的读出放大器18的各部信号的时序图。
具体实施方式
下面，参照附图来说明本发明的最佳实施方式。
(实施方式1)
图1是表示根据本发明实施方式1的半导体存储器件的结构例的电路图。
图1中，半导体存储器件由读出放大器1、列译码器2、存储单元阵列3、及充电信号发生电路4构成。另外，读出放大器1由充电用P型MOS晶体管5、P型MOS晶体管6、N型MOS晶体管7、判定用反相器8、及缓存用反相器9构成。另外，列译码器2、存储单元阵列3、充电信号发生电路4、充电用P型MOS晶体管5、判定用反相器8、及缓存用反相器9与图6所示现有例一样，所以附以相同符号，并省略说明。
P型MOS晶体管6具有被供给电源电压VDD的源极、及被施加从充电信号发生电路4输出的充电控制信号NPR的栅极。N型MOS晶体管7具有连接在P型MOS晶体管6的漏极上的源极、连接在判定用反相器8的输出端子上的栅极、及连接在判定用反相器8的输入端子上的漏极。
下面，对以上述结构的半导体存储器件，作为例子，参照图2来说明读出存储单元M11的数据的动作。图2是读出放大器1的各部信号的时序图。
首先，通过使列选择信号线CLj(j＝1～n)之中的CL1转变为逻辑“H”电平，使其它CL2～CLn转变为逻辑“L”电平，由此使构成列译码器2的晶体管之中的N型MOS晶体管C1形成导通状态，使其它晶体管C2～Cn形成截止状态。另外，使字线WL1从作为非选择状态的逻辑“L”电平转变为作为选择状态的逻辑“H”电平，使其它字线WL2～WLm变为作为非选择状态的逻辑“L”电平。
接着，将充电控制信号NPR从逻辑“H”电平变为逻辑“L”电平，将充电用P型MOS晶体管5与P型MOS晶体管6都变为导通状态。
这里，在将存储单元M11的漏极连接在位线BL1上的情况下，通过插入N型MOS晶体管7的P型MOS晶体管6与充电用P型MOS晶体管5的充电电流的能力、与存储单元M11的放电的电流能力的关系，来决定判定用反相器8的输入信号SIN(SIN0)的电平。若判定用反相器8的输入信号SIN0的电平超过构成判定用反相器8的N型MOS晶体管的阈值Vt，则判定用反相器8的输出信号SOUT(SOUT0)从电源电压VDD电平下降。由此，N型MOS晶体管7的栅极电平下降，插入N型MOS晶体管7的P型MOS晶体管6的充电电流能力变少。
判定用反相器8的输入信号SIN0，变为插入N型MOS晶体管7的P型MOS晶体管6与充电用P型MOS晶体管5的充电电流的能力、与存储单元M11的放电的电流能力均衡的电平。预先设定N型MOS晶体管7的大小，以便使该均衡电平比判定用反相器8的转换电平VTH还低。因此，因为判定用反相器8的输入信号SIN0的电平变为比转换电平VTH还低的电平，所以判定用反相器8的输出信号保持逻辑“H”电平，且缓存用反相器9的输出信号保持逻辑“L”电平。
另一方面，在存储单元M11的漏极连接在位线BL1上的情况下，在判定用反相器8的输入信号SIN(SIN1)的电平变为判定用反相器8的转换电平VTH之前，判定用反相器8的输出信号SOUT(SOUT1)保持逻辑“H”，所以，位线BL1经N型MOS晶体管7由P型MOS晶体管6和充电用P型MOS晶体管充电。
但是，当判定用反相器8的输入信号SIN1的电平达到判定用反相器8的转换电平VTH时，判定用反相器8的输出信号SOUT(SOUT1)从逻辑“H”电平转变为逻辑“L”电平，N型MOS晶体管7变为截止状态，所以位线BL1仅由充电用P型MOS晶体管5充电，此时，缓存用反相器9的输出信号OUT(OUT1)从逻辑“L”电平转变为逻辑“H”电平。
如上所述，根据本实施方式，在判定用反相器8的输入信号SIN的电平达到其转换电平VTH之前，经N型MOS晶体管7由P型MOS晶体管6与充电用晶体管5双方对位线充电，由此充电时间变短，结果读出时间变短，可高速读出。
(实施方式2)
图3是表示根据本发明实施方式2的半导体存储器件的结构例的电路图。
图3中，半导体存储器件由读出放大器10、列译码器2、存储单元阵列3、及充电信号发生电路4构成。另外，读出放大器10由充电用P型MOS晶体管5、P型MOS晶体管6、N型MOS晶体管7、判定用反相器8、缓存用反相器9和反相器11构成。
另外，列译码器2、存储单元阵列3、充电信号发生电路4、充电用P型MOS晶体管5、P型MOS晶体管6、N型MOS晶体管7、判定用反相器8、及缓存用反相器9与图1所示实施方式1一样，所以附以相同符号，并省略说明。
读出放大器10中，反相器11接受判定用反相器8的输入信号SIN，向N型MOS晶体管7的栅极施加输出信号。另外，反相器11的转换电平比判定用反相器8的转换电平VTH还低。
下面，对以上述结构的半导体存储器件，作为例子，说明读出存储单元M11的数据的动作。另外，作为读出动作，与实施方式1中参照的图2相同。
首先，通过使列选择信号线CLj(j＝1～n)之中的CL1转变为逻辑“H”电平，使其它CL2～CLn转变为逻辑“L”电平，由此使构成列译码器2的晶体管之中的N型MOS晶体管C1形成导通状态，使其它晶体管C2～Cn形成截止状态。另外，使字线WL1从作为非选择状态的逻辑“L”电平转变为作为选择状态的逻辑“H”电平，使其它字线WL2～WLm变为作为非选择状态的逻辑“L”电平。
接着，将充电控制信号NPR从逻辑“H”电平变为逻辑“L”电平，将充电用P型MOS晶体管5与P型MOS晶体管6都变为导通状态。
这里，在将存储单元M11的漏极连接在位线BL1上的情况下，通过插入N型MOS晶体管7的P型MOS晶体管6与充电用P型MOS晶体管5的充电电流的能力、与存储单元M11的放电的电流能力的关系，来决定判定用反相器8与反相器11的输入信号SIN(SIN0)的电平。
若输入信号SIN0的电平接近反相器11的转换电平，则反相器11的输出信号从逻辑“H”电平转变为逻辑“L”电平，所以N型MOS晶体管7从导通状态转变为截止状态。因此，没有来自P型MOS晶体管6的充电电流，通过充电用P型MOS晶体管5的充电电流的能力、与存储单元M11的放电的电流能力的关系，来决定判定用反相器8与反相器11的输入信号的电平，因此，输入信号SIN0的电平变为比判定用反相器8的转换电平VTH还低的电平，所以判定用反相器8的输出信号SOUT(SOUT0)保持逻辑“H”电平，且缓存用反相器9的输出信号OUT(OUT0)保持逻辑“L”电平。
另一方面，在存储单元M11的漏极连接在位线BL1上的情况下，在判定用反相器8与反相器11的输入信号SIN(SIN1)的电平变为反相器11的转换电平之前，位线BL1经插入N型MOS晶体管7的P型MOS晶体管6和充电用P型MOS晶体管5充电，当判定用反相器8与反相器11的输入信号SIN1的电平达到反相器11的转换电平时，反相器11的输出信号从逻辑“H”电平变为逻辑“L”电平，N型MOS晶体管7变为截止状态，所以仅通过充电用晶体管5充电。因为判定用反相器8与反相器11的输入信号SIN1变为比反相器8的转换电平VTH还高的电平，所以反相器8的输出信号变为逻辑“L”电平，且缓存用反相器9的输出信号变为逻辑“H”电平。
如上所述，根据本实施方式，在判定用反相器8的输入信号SIN的电平达到反相器11的转换电平之前，由插入N型MOS晶体管7的P型MOS晶体管6与充电用晶体管5对位线充电，由此充电时间变短，结果读出时间变短，可高速读出。
另外，因为反相器11的转换电平比判定用反相器8的转换电平VTH还低，所以存储单元M11的漏极连接在位线BL1上时的判定用反相器8的输入信号SIN电平、与判定用反相器8的转换电平VTH之差可比实施方式1大，故可进行稳定的动作。
(实施方式3)
图4是表示根据本发明实施方式3的半导体存储器件的结构例的电路图。
图4中，半导体存储器件由读出放大器12、列译码器2、存储单元阵列3、第1充电信号发生电路4、伪(dummy)读出放大器14、伪列译码器15、伪存储单元阵列16、第2充电信号发生电路(OR电路)17构成。
另外，列译码器2、存储单元阵列3、第1充电信号发生电路4、充电用P型MOS晶体管5、判定用反相器8、及缓存用反相器9与图6所示现有例一样，所以附以相同符号，并省略说明。
构成读出放大器12的P型MOS晶体管13具有连接在电源电压VDD的源极、被施加第2充电信号发生电路17的输出信号NPR2的栅极、及连接在判定用反相器8的输入端子上的漏极。另外，P型MOS晶体管13的电流能力比存储单元Mij的电流能力还大。
伪读出放大器14具有与读出放大器12相同的结构，向伪读出放大器14的充电用P型MOS晶体管5与P型MOS晶体管13的栅极施加第1充电信号生成电路4的输出信号NPR，将输出信号DMOUT提供给第2充电信号发生电路17。
伪列译码器15由N型MOS晶体管DC构成。N型MOS晶体管DC的漏极连接在判定用反相器8的输入端子，向其栅极施加电源电压VDD，将其源极连接在伪位线DBL上。
伪存储单元阵列16配置N型MOS晶体管的伪存储单元DMj(j＝1～m)来构成。伪存储单元DMj的栅极连接于接地电位，其漏极连接于伪位线DBL上，其源极连接于接地电位。
第2充电信号发生电路17接受来自第1充电信号发生电路的充电控制信号NPR和伪读出放大器14的输出信号DMOUT，向P型MOS晶体管13的栅极施加信号NPR2。
下面，对上述结构的半导体存储器件，作为例子，参照图5来说明读出存储单元M11的数据的动作。图5是图4的半导体器件中各部信号的时序图。
首先，通过使列选择信号线CLj(j＝1～n)之中的CL1转变为逻辑“H”电平，使其它CL2～CLn转变为逻辑“L”电平，由此使构成列译码器2的晶体管之中的N型MOS晶体管C1形成导通状态，使其它晶体管C2～Cn形成截止状态。另外，使字线WL1从作为非选择状态的逻辑“L”电平转变为作为选择状态的逻辑“H”电平，使其它字线WL2～WLm变为作为非选择状态的逻辑“L”电平。从伪读出放大器14的输出信号DMOUT为逻辑“L”电平起开始动作。
接着，将充电控制信号NPR从逻辑“H”电平变为逻辑“L”电平，读出放大器12的充电用P型MOS晶体管5、与伪读出放大器14的充电用P型MOS晶体管5和P型MOS晶体管13变为导通状态。另外，第2充电信号发生电路17的输出信号NPR2也从逻辑“H”电平变为逻辑“L”电平，所以读出放大器12的P型MOS晶体管13变为导通状态。
伪读出放大器14利用伪读出放大器14的P型MOS晶体管5与P型MOS晶体管13的充电电流，对伪位线DBL与伪读出放大器14的判定用反相器8的输入进行充电，输出信号DMOUT从逻辑“L”电平变为逻辑“H”电平。其结果，第2充电信号发生电路17的输出信号NPR2也从逻辑“L”电平变为逻辑“H”电平。
这里，在存储单元M11的漏极连接于位线BL1上时，NPR与NPR2都为逻辑“L”电平时，通过P型MOS晶体管5与P型MOS晶体管13的充电电流的能力、与存储单元M11的放电的电流能力的关系，来决定判定用反相器8的输入信号SIN(SIN0)的电平。另外，在NPR为逻辑“L”电平、NPR2为逻辑“H”电平时，通过P型MOS晶体管5的充电电流的能力、与存储单元M11的放电的电流能力的关系，来决定判定用反相器8的输入信号SIN0的电平。
如上所述，当NPR与NPR2都为逻辑“L”电平时，P型MOS晶体管13的电流能力比存储单元Mi j的电流能力大，所以判定用反相器8的输入信号SIN0达到判定用反相器8的转换电平VTH，其结果，读出放大器2的输出信号OUT从逻辑“L”电平变为逻辑“H”电平。
接着，当NPR2变为逻辑“H”电平时，读出放大器12的P型MOS晶体管13变为截止状态，所以判定用反相器8的输入信号SIN0变得比判定用反相器8的转换电平VTH还低，其结果，读出放大器12的输出信号OUT从逻辑“H”电平变为逻辑“L”电平。
另一方面，在存储单元M11的漏极未连接于位线BL1上的情况下，在NPR与NPR2都为逻辑“L”电平时，通过P型MOS晶体管5与P型MOS晶体管13的充电电流的能力，来决定判定用反相器8的输入信号SIN(SIN1)的电平。另外，在NPR为逻辑“L”电平、NPR2为逻辑“H”电平时，通过P型MOS晶体管5的充电电流的能力来决定判定用反相器8的输入信号SIN1的电平。
如上所述，当NPR与NPR2都为逻辑“L”电平时，因为P型MOS晶体管13的电流能力大，所以判定用反相器8的输入信号SIN1达到判定用反相器8的转换电平VTH，读出放大器12的输出信号OUT1从逻辑“L”电平变为逻辑“H”电平。
接着，当NPR2变为逻辑“H”电平时，读出放大器12的P型MOS晶体管13变为导通状态，所以充电电流的能力变少，但判定用反相器8的输入信号SIN1变得比判定用反相器8的转换电平VTH还高，读出放大器12的输出信号OUT1保持逻辑“H”电平。
如上所述，根据本实施方式，通过由P型MOS晶体管5与P型MOS晶体管13对位线充电，直到伪读出放大器14的输出信号DMOUT变为逻辑“H”电平为止，从而充电时间变短，结果读出时间变短，可高速读出。
另外，当伪读出放大器14的输出信号DMOUT变为逻辑“H”电平时，存储单元M11的漏极连接于位线BL1上时的贯穿电流比实施方式1和实施方式2小，所以可高速读出并能降低消耗电流。
另外，即使将本实施方式的读出放大器12与伪读出放大器14变更为实施方式1的读出放大器1，向充电用P型MOS晶体管5的栅极施加控制信号NPR，向P型MOS晶体管6的栅极施加控制信号NPR2，也可同样高速读出并能降低消耗电流。
另外，即使将本实施方式的读出放大器12与伪读出放大器14变更为实施方式2的读出放大器10，向充电用P型MOS晶体管5的栅极施加控制信号NPR，向P型MOS晶体管6的栅极施加控制信号NPR2，也可同样高速读出并能降低消耗电流。
如上所述，根据本发明，通过增加到对存储单元数据进行判定的电路的转换电平之前进行充电的电路，由伪存储单元阵列与伪读出放大器来控制第2充电电路的导通时间，由此可达到能实现高速读出等特别的效果。

Claims (5)

1、一种半导体存储器件，具备：将存储单元配置成矩阵状构成的存储单元阵列；对行方向存储单元的栅极端子进行共用连接的多条字线；对列方向存储单元的漏极端子进行共用连接的多条位线；对所述存储单元的数据进行判定的判定电路；选择地连接所述位线与所述判定电路的列选择电路；对由所述列选择电路选择的位线与所述判定电路的输入端子进行充电的充电电路；以及对所述充电电路进行控制的充电信号发生电路，其特征在于：
所述充电电路具备：
第1充电用子电路，当所述充电信号发生电路的输出信号为激活状态时动作；以及
第2充电用子电路，在所述充电信号发生电路的输出信号为激活状态、且选择的位线的电压小于预定电压时动作。
2、一种半导体存储器件，具备：将存储单元配置成矩阵状构成的存储单元阵列；对行方向存储单元的栅极端子进行共用连接的多条字线；对列方向存储单元的漏极端子进行共用连接的多条位线；对所述存储单元的数据进行判定的判定电路；选择地连接所述位线与所述判定电路的列选择电路；对由所述列选择电路选择的位线与所述判定电路的输入端子进行充电的充电电路；以及对所述充电电路进行控制的充电信号发生电路，其特征在于：
所述充电电路具备：
第1晶体管，具有被供给电源电压的源极端子、被施加所述充电信号发生电路的输出信号的栅极端子、及连接在所述判定电路的输入端子上的漏极端子；
第2晶体管，具有被供给电源电压的源极端子、及被施加所述充电信号发生电路的输出信号的栅极端子；以及
第3晶体管，具有连接在所述第2晶体管的栅极端子上的源极端子、及连接在所述判定电路的输出端子上的栅极端子、及连接在所述判定电路的输入端子上的漏极端子。
3、一种半导体存储器件，具备：将存储单元配置成矩阵状构成的存储单元阵列；对行方向存储单元的栅极端子进行共用连接的多条字线；对列方向存储单元的漏极端子进行共用连接的多条位线；对所述存储单元的数据进行判定的判定电路；选择地连接所述位线与所述判定电路的列选择电路；对由所述列选择电路选择的位线与所述判定电路的输入端子进行充电的充电电路；以及对所述充电电路进行控制的充电信号发生电路，其特征在于：
所述充电电路具备：
第1晶体管，具有被供给电源电压的源极端子、被施加所述充电信号发生电路的输出信号的栅极端子、及连接在所述判定电路的输入端子上的漏极端子；
第2晶体管，具有被供给电源电压的源极端子、及被施加所述充电信号发生电路的输出信号的栅极端子；
第3晶体管，具有连接在所述第2晶体管的漏极端子上的源极端子、及连接在所述判定电路的输入端子上的漏极端子；以及
反相器，具有连接在所述判定电路的输入端子上的输入端子、及连接在所述第3晶体管的栅极端子上的输出端子。
4、一种半导体存储器件，具备：将存储单元配置成矩阵状构成的存储单元阵列；对行方向存储单元的栅极端子进行共用连接的多条字线；对列方向存储单元的漏极端子进行共用连接的多条位线；对所述存储单元的数据进行判定的判定电路；选择地连接所述位线与所述判定电路的列选择电路；对由所述列选择电路选择的位线与所述判定电路的输入端子进行充电的充电电路；以及对所述充电电路进行控制的第1充电信号发生电路，其特征在于，具备：
沿列方向配置伪存储单元而构成的伪存储单元阵列；
连接所述伪存储单元漏极端子的伪位线；
伪判定电路；
连接所述伪位线与所述伪判定电路的伪选择电路；
伪充电电路，具有与所述充电电路一样的内部结构，接受所述第1充电信号发生电路的输出信号，对经由所述伪选择电路连接的所述伪位线与所述伪判定电路的输入端子进行充电；以及
第2充电信号发生电路，接受所述伪判定电路的输出信号与所述第1充电信号发生电路的输出信号，对所述充电电路进行控制，
所述充电电路具备：
第1充电用子电路，在所述第1充电信号发生电路的输出信号为激活状态时动作；以及
第2充电用子电路，在所述第1充电信号发生电路的输出信号为激活状态、且所述伪判定电路的输出信号为预定逻辑状态时动作。
5、一种半导体存储器件，具备：将存储单元配置成矩阵状构成的存储单元阵列；对行方向存储单元的栅极端子进行共用连接的多条字线；对列方向存储单元的漏极端子进行共用连接的多条位线；对所述存储单元的数据进行判定的判定电路；选择地连接所述位线与所述判定电路的列选择电路；对由所述列选择电路选择的位线与所述判定电路的输入端子进行充电的充电电路；以及对所述充电电路进行控制的第1充电信号发生电路，其特征在于，具备：
沿列方向配置伪存储单元而构成的伪存储单元阵列；
连接所述伪存储单元漏极端子的伪位线；
伪判定电路；
连接所述伪位线与所述伪判定电路的伪选择电路；
伪充电电路，具有与所述充电电路一样的内部结构，接受所述第1充电信号发生电路的输出信号，对经由所述伪选择电路连接的所述伪位线与所述伪判定电路的输入端子进行充电；以及
第2充电信号发生电路，接受所述伪判定电路的输出信号与所述第1充电信号发生电路的输出信号，对所述充电电路进行控制，
所述充电电路具备：
第1晶体管，具有被供给电源电压的源极端子、被施加所述第1充电信号发生电路的输出信号的栅极端子、及连接在所述判定电路的输入端子上的漏极端子；以及
第2晶体管，具有被供给电源电压的源极端子、被施加所述第2充电信号发生电路的输出信号的栅极端子、及连接在所述判定电路的输入端子上的漏极端子。
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