CN104575590A - 一种双端流水线型复制位线电路 - Google Patents

Abstract

本发明公开了一种双端流水线型复制位线电路，其具体实现根据流水次数不同有两种实现方式，该电路能够降低SRAM中灵敏放大器控制时序产生电路的工艺偏差，即提高了SRAM中灵敏放大器控制时序产生电路的工艺容忍能力，可以在不影响位线预充时间、不大幅度增大设计面积的情况下将工艺偏差降低为传统复制位线的且为了保证本发明电路的平均延迟与传统复制位线电路的相等，则有流水次数N＝M*K，且当M＝1时，即复制位线长度与传统相等时，得到SAE的工艺偏差最小，为传统复制位线产生的SAE的偏差的1/N。

Description

一种双端流水线型复制位线电路

技术领域

本发明涉及集成电路(IC)设计领域，尤其涉及一种双端流水线型复制位线电路。

背景技术

随着科技水平的发展，集成电路设计所追求的更高的速度、更低的功耗以及更小的面积已成为主要的设计方向。SRAM作为基本的IP核在集成电路设计中扮演了不可或缺的角色，现阶段降低功耗的主要方法是降低电源电压，即功耗与电源电压的平方成线性关系，因而通过降低电源电压可以大幅降低功耗；但是，随着电源电压的下降，所设计的电路的工艺偏差会增大，这将会严重影响芯片的性能，甚至影响芯片的良率。此外，工艺的进步也会增加晶体管阈值电压的偏差。在SRAM设计中降低灵敏放大器控制时序信号的工艺偏差不仅能够减少位线放电时间，提高SRAM的访问速度，降低SRAM访问功耗；而且由于工艺偏差的降低，也保障了SRAM的良率。因此在低电压下降低SRAM中灵敏放大器控制时序信号的工艺偏差具有很重要意义。

为了在降低电源电压节省功耗的前提下降低工艺偏差或提高工艺容忍能力，现有技术中主要包括以下几种方案：

(1)如图1中所示的时序复制模块是一种复制位线电路结构，为现有技术中广泛使用的传统复制位线技术。该技术取代了原始的反相器链延迟复制电路，并通过采用复制位线Replica Bitline、冗余单元DC以及复制单元RC，复制存储列的位线和存储单元的放电过程，最终输出灵敏放大器使能信号。传统复制位线电路由冗余单元DC以及复制单元RC组成；其中，RC和DC的总数之和与被复制的存储阵列中的任意一列位线的负载存储单元总数相等；当位线电压通过放电达到一定值时，通过反转反向器输出灵敏放大器使能信号SAE，开启灵敏放大器，实现对灵敏放大器时序延时的控制。使用这种传统复制位线电路相比于使用单纯的反相器链延时电路，降低了灵敏放大器控制时序SAE信号因工艺波动而产生的偏差。但是随着工艺的进步，这种传统的位线复制技术已无法很好的改善时序偏差问题，尤其当电源电压降低时，工艺偏差会变得很差，使SRAM芯片的性能大幅下降。

(2)如图2中所示的时序复制模块是一种多级复制位线技术电路结构，该技术在传统复制位线的基础上将位线平均分割成M级，通过反相器将每一级串联在一起，最后一级反相器输出SAE，其中每一级复制位线的复制单元RC相等且与传统复制单元RC数目一致，因此，每一级复制位线的放电延迟时间和放电时序工艺偏差是传统放电延迟时间和工艺偏差的1/M，根据统计学原理，被分割后的M级复制位线叠加之后总的放电延迟与传统复制位线电路的放电延迟相等，但叠加之后总的工艺偏差却只为传统复制位线的但是随着M的增大，反相器带来的门延迟和量化误差将不可忽略。

(3)如图3所示是一种数字复制位线技术电路结构，由时序复制模块和时序倍乘电路组成；该技术将时序复制模块中复制位线的复制单元RC个数增加为传统复制单元RC的K倍，根据统计学原理及相关结论得出，时序复制模块的放电延迟时间和工艺偏差分别为传统复制位线的1/K和因此在保证与传统复制位线的放电延迟时间相等的基础上，数字复制位线电路除了时序复制模块之外还需要引入一种时序倍乘电路TMC，通过时序倍乘K倍，最终的时序偏差是传统复制位线的但是由于引入的时序倍乘电路是由大量的延迟单元组成，这将会造成很大的芯片面积的浪费。同时这些延迟单元本身的量化误差和工艺偏差不可忽略，在低电压时，倍乘电路的偏差恶化的比较严重，甚至会超过复制位线的工艺偏差。

(4)如图4所示是一种多级并行复制位线技术电路结构，该电路通过把复制位线分割成M级，同时将复制单元RC数目增加K倍，利用时序累加电路(TAC)中的数字延迟单元DDC并行复制每一级复制单元的放电时间，最后通过M*K级数字延迟单元DDC叠加输出最终的SAE，因此将工艺偏差降低为传统复制位线的该技术的本质是复制了K根位线，且时序累加电路TAC中M*K级数字延迟单元DDC电路也是由大量的延时单元组成，这样大大增加芯片的面积，尤其是M增加时，会浪费更多的芯片面积。

(5)如图5中所示的时序复制模块是一种双复制位线技术电路结构，该电路结构充分利用了传统复制位线的两条位线，并使两条位线相结合，使用新型双端复制单元RC，在保持和传统复制位线电路面积不变的基础上，可以将工艺偏差降低为传统复制位线的但是由于位线电容变大，这会使位线预充时间增加，从而导致SRAM整体访问时间的增加，影响芯片速度。

发明内容

本发明的目的是提供一种双端流水线型复制位线电路，能够很大程度降低SRAM读关键路径上的灵敏放大器控制时序的工艺偏差，同时不会大幅增加芯片的面积，不影响位线预充时间。

本发明的目的是通过以下技术方案实现的：

(与权利要求相对应)。

一种双端流水线型复制位线电路，包括：

第一反相器INV1，第二反相器INV2，第三反相器INV3，第一与非门NAND1，第一复制位线RBL、第二复制位线RBLB、第一预充PMOS管PR1、第二预充PMOS管PR2、第一D触发器DFF₁到第N D触发器DFF_N、第一控制电路CTL₁到第N控制电路CTL_N、第一充电PMOS管P₁到第N充电PMOS管P_N、每组K个共N/2组复制单元RC以及一组X个冗余单元DC；其中，N为偶数；

PR信号连接第一预充PMOS管PR1和第二预充PMOS管PR2的栅极；第一预充PMOS管PR1和第二预充PMOS管PR2的源极接电源电压VDD，漏极分别接第一复制位线RBL和第二复制位线RBLB；第一充电PMOS管P₁到第N充电PMOS管P_N的栅极分别接Y₁信号到Y_N，源极接电源电压VDD，偶数部分的漏极分别接第一复制位线RBL，奇数部分的漏极分别接第二复制位线RBLB；其中，Y₁信号到Y_N分别为第一D触发器DFF₁到第N D触发器DFF_N的QB端输出信号；

时钟信号线CLK与第一D触发器DFF₁的时钟输入端CK和第一控制电路CTL₁到第N控制电路CTL_N的使能端EN相连；第一控制电路CTL₁到第N-1控制电路CTL_N-1的输入端IN分别连Y₂到Y_N信号，第N控制电路CTL_N的输入端IN接电源电压VDD；第一控制电路CTL₁到第N控制电路CTL_N的输出端OUT分别第一D触发器DFF₁到第N D触发器DFF_N的复位端RN；

第一D触发器DFF₁的输入端D接电源电压VDD，第二D触发器DFF₂到第N D触发器DFF_N分别依次交替接INV₁和INV₂信号；第一D触发器DFF₁到第N D触发器DFF_N的输出端输出Q₁到Q_N信号，Q₁到Q_N-1分别连接到第二D触发器DFF₂到第N D触发器DFF_N的输入端D，且Q₁信号又连接到第一组K个复制单元RC的第一时钟信号端CK1上，Q₂连接到第一组K个复制单元RC的第二时钟信号端CK2上，Q₃和Q₄分别接到第二组K个复制单元RC的第一时钟信号端CK1和第二时钟信号端CK2，以此类推，Q_N-1和Q_N分别接到第N/2组K个复制单元RC的第一时钟信号端CK1和第二时钟信号端CK2；

第一组K个复制单元RC到第N/2组复制单元RC的第一位线信号端BL均与第一复制位线RBL端连接，第二位线信号端BLB均与第二复制位线RBLB端连接；一组X个冗余单元DC的第一位线信号端BL均与第一复制位线RBL电连接，冗余单元DC的第二位线信号端BLB均与第二复制位线RBLB电连接，而冗余单元DC的第一字线控制信号端CK1和第二字线控制信号端CK2均接地；

第一复制位线RBL连接第一反相器INV1的输入端，输出INV₁信号；第二复制位线RBLB连接第二反相器INV2的输入端，输出INV₂信号；信号INV₂和Q_N接到第一与非门NAND1的输入端，第一与非门NAND1的输出端接到第三反相器INV3的输入端，输出信号SAE。

进一步的，所述的复制单元RC包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4；

其中，第一PMOS管P1与第一NMOS管N1构成一个反相器；第一PMOS管P1的栅极与第一NMOS管N1的栅极连接在一起后接到电源电压VDD上；第一PMOS管P1的漏极与第一NMOS管N1的漏极连接在一起后接到第三NMOS管N3的源极；

第二PMOS管P2与第二NMOS管N2构成一个反相器；第二PMOS管P2的栅极与第二NMOS管N2的栅极连接在一起后接到电源电压VDD上；第二PMOS管P2的漏极与第二NMOS管N2的漏极连接在一起后接到第四NMOS管N4的源极；

第三NMOS管N3的栅极为复制单元RC相连的第一时钟信号端CK1，第四NMOS管N4的栅极为复制单元RC相连的第二时钟信号端CK2，第三NMOS管N3的漏极接复制单元RC相连的第一位线信号端BL，第四NMOS管N4的漏极接复制单元RC相连的第二位线信号端BLB。

进一步的，所述第一控制电路CTL₁到第N控制电路CTL_N中的每一控制电路CTL_i均包括：

第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4；

其中，第一PMOS管P1与第一NMOS管N1构成一个反相器；第一PMOS管P1的栅极与第一NMOS管N1的栅极接在一起后接输入端EN；第一PMOS管P1的源极连接到电源电压VDD上，第一NMOS管N1的源极连接到地；第一PMOS管P1的漏极与第一NMOS管N1的漏极连接到一起，并接到第二PMOS管和第二NMOS管的栅极；

第二PMOS管P2的源极接输入信号IN，第二NMOS管N2的源极接地；第二PMOS管P2的漏极与第二NMOS管N2的漏极接在一起并接到输出端OUT以及第三NMOS关N3的漏极；

第三PMOS管P3的栅极和第四NMOS管N4的栅极接在一起并接到输入端IN；第三PMOS管P3的源极接电源电压VDD，第四NMOS管N4的源极接地；第三PMOS管P3的漏极与第四NMOS管N4的漏极接在一起并接到第三NMOS管N3的栅极。

进一步的，所述的D触发器为具有时钟边沿触发、低电平复位功能并且具有两输出且两输出信号为相反信号的D触发器。

一种双端流水线型复制位线电路，包括：

第一反相器INV1，第二反相器INV2，第三反相器INV3，第一与非门NAND1，第一复制位线RBL、第二复制位线RBLB、第一预充PMOS管PR1、第二预充PMOS管PR2、第一D触发器DFF₁到第N D触发器DFF_N、第一控制电路CTL₁到第N控制电路CTL_N、第一充电PMOS管P₁到第N充电PMOS管P_N、每组K个共(N+1)/2组复制单元RC以及一组X个冗余单元DC；其中，N为奇数；

PR信号连接第一预充PMOS管PR1和第二预充PMOS管PR2的栅极，第一预充PMOS管PR1和第二预充PMOS管PR2的源极接电源电压VDD，漏极分别接第一复制位线RBL和第二复制位线RBLB；第一充电PMOS管P₁到第N充电PMOS管P_N的栅极分别接Y₁信号到Y_N，源极接电源电压VDD，偶数部分的漏极分别接第一复制位线RBL，奇数部分的漏极分别接第二复制位线RBLB；其中，Y₁信号到Y_N分别为第一D触发器DFF₁到第N D触发器DFF_N的QB端输出信号；

时钟信号线CLK与第一D触发器DFF₁的时钟输入端CK和第一控制电路CTL₁到第N控制电路CTL_N的使能端EN相连；第一控制电路CTL₁到第N-1控制电路CTL_N-1的输入端IN分别连Y₂到Y_N信号，第N控制电路CTL_N的输入端IN接电源电压VDD；第一控制电路CTL₁到第N控制电路CTL_N的输出端OUT分别第一D触发器DFF₁到第N D触发器DFF_N的复位端RN；

第一D触发器DFF₁的输入端D接电源电压VDD，第二D触发器DFF₂到第N D触发器DFF_N分别依次交替接INV₁和INV₂信号；第一D触发器DFF₁到第N D触发器DFF_N的输出端输出Q₁到Q_N信号，Q₁到Q_N-1分别连接到第二D触发器DFF₂到第N D触发器DFF_N的输入端D，且Q₁信号又连接到第一组K个复制单元RC的第一时钟信号端CK1上，Q₂连接到第一组K个复制单元RC的第二时钟信号端CK2上，Q₃和Q₄分别接到第二组K个复制单元RC的第一时钟信号端CK1和第二时钟信号端CK2；以此类推，Q_N-2和Q_N-1分别接到第(N-1)/2组K个复制单元RC的第一时钟信号端CK1和第二时钟信号端CK2，Q_N接到第(N+1)/2组K个复制单元RC的第一时钟信号端CK1；第(N+1)/2组K个复制单元RC的第二时钟信号端CK2接地；

第一组K个复制单元RC到第(N+1)/2组复制单元RC的第一位线信号端BL均与第一复制位线RBL端连接，第二位线信号端BLB均与第二复制位线RBLB端连接；一组X个冗余单元DC的第一位线信号端BL均与第一复制位线RBL电连接，冗余单元DC的第二位线信号端BLB均与第二复制位线RBLB电连接，而冗余单元DC的第一字线控制信号端CK1和第二字线控制信号端CK2均接地；

第一复制位线RBL连接第一反相器INV1的输入端，输出INV₁信号；第二复制位线RBLB连接第二反相器INV2的输入端，输出INV₂信号；信号INV₁和Q_N接到第一与非门NAND1的输入端，第一与非门NAND1的输出端接到第三反相器INV3的输入端，输出信号SAE。

进一步的，所述的复制单元RC包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4；

其中，第一PMOS管P1与第一NMOS管N1构成一个反相器；第一PMOS管P1的栅极与第一NMOS管N1的栅极连接在一起后接到电源电压VDD上；第一PMOS管P1的漏极与第一NMOS管N1的漏极连接在一起后接到第三NMOS管N3的源极；

第二PMOS管P2与第二NMOS管N2构成一个反相器；第二PMOS管P2的栅极与第二NMOS管N2的栅极连接在一起后接到电源电压VDD上；第二PMOS管P2的漏极与第二NMOS管N2的漏极连接在一起后接到第四NMOS管N4的源极；

第三NMOS管N3的栅极为复制单元RC相连的第一时钟信号端CK1，第四NMOS管N4的栅极为复制单元RC相连的第二时钟信号端CK2，第三NMOS管N3的漏极接复制单元RC相连的第一位线信号端BL，第四NMOS管N4的漏极接复制单元RC相连的第二位线信号端BLB。

进一步的，所述第一控制电路CTL₁到第N控制电路CTL_N中的每一控制电路CTL_i均包括：

第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4；

其中，第一PMOS管P1与第一NMOS管N1构成一个反相器；第一PMOS管P1的栅极与第一NMOS管N1的栅极接在一起后接输入端EN；第一PMOS管P1的源极连接到电源电压VDD上，第一NMOS管N1的源极连接到地；第一PMOS管P1的漏极与第一NMOS管N1的漏极连接到一起，并接到第二PMOS管和第二NMOS管的栅极；

第二PMOS管P2的源极接输入信号IN，第二NMOS管N2的源极接地；第二PMOS管P2的漏极与第二NMOS管N2的漏极接在一起并接到输出端OUT以及第三NMOS关N3的漏极；

第三PMOS管P3的栅极和第四NMOS管N4的栅极接在一起并接到输入端IN；第三PMOS管P3的源极接电源电压VDD，第四NMOS管N4的源极接地；第三PMOS管P3的漏极与第四NMOS管N4的漏极接在一起并接到第三NMOS管N3的栅极。

进一步的，所述的D触发器为具有时钟边沿触发、低电平复位功能并且具有两输出且两输出信号为相反信号的D触发器。

由上述本发明提供的技术方案可以看出，本发明提供的一种双端流水线型复制位线电路，能够降低SRAM中灵敏放大器控制时序产生电路的工艺偏差，提高SRAM中灵敏放大器控制时序产生电路的工艺容忍能力，可以在不影响位线预充时间、不大幅度增大设计面积的情况下将工艺偏差降低为传统复制位线的且为了保证本发明电路的平均延迟与传统复制位线电路的平均延迟相等，则有流水次数N＝M*K，且当M＝1时，即采用的复制位线长度与传统复制位线长度相等时，得到的灵敏放大器使能信号SAE的工艺偏差最小，为传统复制位线产生的SAE的偏差的1/N。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为背景技术提供的现有技术中具有传统复制位线电路的SRAM结构示意图；

图2为背景技术提供的现有技术中具有多级复制位线电路的SRAM结构示意图；

图3为背景技术提供的现有技术中数字复制位线电路的结构示意图；

图4为背景技术提供的现有技术中多级并行复制位线电路的结构示意图；

图5为背景技术提供的现有技术中双复制位线电路的结构示意图；

图6为本发明实施例一提供的一种双端流水线型复制位线电路的结构示意图；

图7为本发明实施例二提供的又一种双端流水线型复制位线电路的结构示意图；

图8为本发明实施例提供的双端流水线型复制位线电路的工作波形图；

图9为本发明实施例提供的现有技术中传统复制位线电路和本发明实施例提供的双端流水线型复制位线电路的SAE时序波形对比图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

实施例一

图6为本发明实施例一提供的一种双端流水线型复制位线电路的结构示意图。如图6所示，该电路主要包括：

第一反相器INV1，第二反相器INV2，第三反相器INV3，第一与非门NAND1，第一复制位线RBL、第二复制位线RBLB、第一预充PMOS管PR1、第二预充PMOS管PR2、第一D触发器DFF₁到第N D触发器DFF_N、第一控制电路CTL₁到第N控制电路CTL_N、第一充电PMOS管P₁到第N充电PMOS管P_N、每组K个共N/2组复制单元RC以及一组X个冗余单元DC；其中，N为偶数，表示流水次数；

PR信号连接第一预充PMOS管PR1和第二预充PMOS管PR2的栅极；第一预充PMOS管PR1和第二预充PMOS管PR2的源极接电源电压VDD，漏极分别接第一复制位线RBL和第二复制位线RBLB；第一充电PMOS管P₁到第N充电PMOS管P_N的栅极分别接Y₁信号到Y_N，源极接电源电压VDD，偶数部分的漏极分别接第一复制位线RBL，奇数部分的漏极分别接第二复制位线RBLB；其中，Y₁信号到Y_N分别为第一D触发器DFF₁到第N D触发器DFF_N的QB端输出信号；

时钟信号线CLK与第一D触发器DFF₁的时钟输入端CK和第一控制电路CTL₁到第N控制电路CTL_N的使能端EN相连；第一控制电路CTL₁到第N-1控制电路CTL_N-1的输入端IN分别连Y₂到Y_N信号，第N控制电路CTL_N的输入端IN接电源电压VDD；第一控制电路CTL₁到第N控制电路CTL_N的输出端OUT分别接第一D触发器DFF₁到第N D触发器DFF_N的复位端RN；

第一D触发器DFF₁的输入端D接电源电压VDD，第二D触发器DFF₂到第N D触发器DFF_N分别依次交替接INV₁和INV₂信号；第一D触发器DFF₁到第N D触发器DFF_N的输出端输出Q₁到Q_N信号，Q₁到Q_N-1分别连接到第二D触发器DFF₂到第N D触发器DFF_N的输入端D，且Q₁信号又连接到第一组K个复制单元RC的第一时钟信号端CK1上，Q₂连接到第一组K个复制单元RC的第二时钟信号端CK2上，Q₃和Q₄分别接到第二组K个复制单元RC的第一时钟信号端CK1和第二时钟信号端CK2，以此类推，Q_N-1和Q_N分别接到第N/2组K个复制单元RC的第一时钟信号端CK1和第二时钟信号端CK2；

第一组K个复制单元RC到第N/2组复制单元RC的第一位线信号端BL均与第一复制位线RBL端连接，第二位线信号端BLB均与第二复制位线RBLB端连接；一组X个冗余单元DC的第一位线信号端BL均与第一复制位线RBL电连接，冗余单元DC的第二位线信号端BLB均与第二复制位线RBLB电连接，而冗余单元DC的第一字线控制信号端CK1和第二字线控制信号端CK2均接地；

第一复制位线RBL连接第一反相器INV1的输入端，输出INV₁信号；第二复制位线RBLB连接第二反相器INV2的输入端，输出INV₂信号；信号INV₂和Q_N接到第一与非门NAND1的输入端，第一与非门NAND1的输出端接到第三反相器INV3的输入端，输出信号SAE。

进一步的，所述的复制单元RC包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4；

其中，第一PMOS管P1与第一NMOS管N1构成一个反相器；第一PMOS管P1的栅极与第一NMOS管N1的栅极连接在一起后接到电源电压VDD上；第一PMOS管P1的漏极与第一NMOS管N1的漏极连接在一起后接到第三NMOS管N3的源极；

第二PMOS管P2与第二NMOS管N2构成一个反相器；第二PMOS管P2的栅极与第二NMOS管N2的栅极连接在一起后接到电源电压VDD上；第二PMOS管P2的漏极与第二NMOS管N2的漏极连接在一起后接到第四NMOS管N4的源极；

第三NMOS管N3的栅极为复制单元RC相连的第一时钟信号端CK1，第四NMOS管N4的栅极为复制单元RC相连的第二时钟信号端CK2，第三NMOS管N3的漏极接复制单元RC相连的第一位线信号端BL，第四NMOS管N4的漏极接复制单元RC相连的第二位线信号端BLB。

进一步的，所述的第一控制电路CTL₁到第N控制电路CTL_N中的每一控制电路CTL_i均包括：

第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4；

其中，第一PMOS管P1与第一NMOS管N1构成一个反相器；第一PMOS管P1的栅极与第一NMOS管N1的栅极接在一起后接输入端EN；第一PMOS管P1的源极连接到电源VDD上，第一NMOS管N1的源极连接到地；第一PMOS管P1的漏极与第一NMOS管N1的漏极连接到一起，并接到第二PMOS管和第二NMOS管的栅极；

第二PMOS管P2的源极接输入信号IN，第二NMOS管N2的源极接地；第二PMOS管P2的漏极与第二NMOS管N2的漏极接在一起并接到输出端OUT以及第三NMOS关N3的漏极；

第三PMOS管P3的栅极和第四NMOS管N4的栅极接在一起并接到输入端IN；第三PMOS管P3的源极接电源VDD，第四NMOS管N4的源极接地；第三PMOS管P3的漏极与第四NMOS管N4的漏极接在一起并接到第三NMOS管N3的栅极。

进一步的，所述的D触发器为具有时钟边沿触发、低电平复位功能并且具有两输出且两输出信号为相反信号的通用D触发器。

本发明实施例中，假设传统复制位线技术复制单元RC和冗余单元DC总的个数满足公式S_conv＝K_conv+X_conv，式中S_conv为传统复制位线复制单元RC和冗余单元DC总的个数，K_conv为传统复制位线复制单元RC个数，X_conv为传统复制位线冗余单元DC个数。在本发明实施例所提供的双端流水线型复制位线电路中，复制单元RC和冗余单元DC总的个数S_LS为传统复制位线复制单元RC和冗余单元DC总的个数的1/M即复制单元RC个数增大为传统复制单元RC个数的K倍即K*K_conv，这样冗余单元DC的个数X_LS为S_conv/M-K*K_conv。为了保持平均延迟相等，则有N＝M*K，这里N为流水次数。

在预充阶段，第一复制位线RBL和第二复制位线RBLB均充电为高电平，由于本发明采用的复制位线长度为传统复制位线长度的1/M，则有其充电时间不大于传统复制位线电路充电时间。当时钟信号有效(即时钟信号线CLK为高电平)时，由于时钟信号线CLK连接到第一触发器DFF₁的时钟信号端CK，第一触发器DFF₁输出端Q输出信号Q₁，连接到第一组K个复制单元RC相连的位线控制信号CK1上，因此与复制单元RC相连的第一位线信号端BL连接的第一复制位线RBL放电；触发器DFF₁输出端QB输出到Y₁信号，连接到第一PMOS充电管P₁的栅极，P₁导通时给第二复制位线RBLB充电；同时，第一触发器DFF₁输出端Q₁也连接到第二触发器DFF₂的输入端D，第一位线RBL放电完通过反相器INV1输出信号INV₁接到第二触发器DFF₂的时钟端CK上，这样第二触发器DFF₂输出端Q输出信号Q₂接到第一组K个复制单元RC相连的位线控制信号CK2上，因此与复制单元RC相连的第二位线信号端BLB连接的第二复制位线RBLB放电；触发器DFF₂输出端QB输出到Y₂信号，连接到第二PMOS充电管P₂的栅极，P₂导通时给第一复制位线RBL充电；同时，Y₂信号又接到第一控制电路CTL₁的输入端IN，CTL₁的输出端OUT接到第一触发器DFF₁的复位端RN。

接着第二触发器DFF₂输出端Q₂也连接到第三触发器DFF₃的输入端D，第二复制位线RBLB放电完通过反相器INV2输出信号INV₂接到第三触发器DFF₃的时钟端CK上，这样第三触发器DFF₃输出端Q输出信号Q₃接到第二组K个复制单元RC相连的位线控制信号CK1上，因此与复制单元RC相连的第一位线信号端BL连接的第一复制位线RBL放电；触发器DFF₃输出端QB输出到Y₃信号，连接到第三PMOS充电管P₃的栅极，P₃导通时给第二复制位线RBLB充电；同时，Y₃信号又接到第二控制电路CTL₂的输入端IN，CTL₂的输出端OUT接到第二触发器DFF₂的复位端RN。

如此循环下去，第N-1触发器DFF_N-1输出端Q_N-1连接到第N触发器DFF_N的输入端D，第一位线RBL放电完通过反相器INV1输出信号INV₁接到第N触发器DFF_N的时钟端CK上，这样第N触发器DFF_N输出端Q输出信号Q_N接到第N/2组K个复制单元RC相连的位线控制信号CK2上，因此与复制单元RC相连的第二位线信号端BLB连接的第二复制位线RBLB放电；触发器DFF_N输出端QB输出到Y_N信号，连接到第N PMOS充电管P_N的栅极，P_N导通给第一位线RBL充电；同时，Y_N信号又接到第N-1控制电路CTL_N-1的输入端IN，CTL_N的输出端OUT接到第N触发器DFF_N的复位端RN。最后信号Q_N和第二反相器INV2的输出信号INV₂接到第一与非门NAND1进行与非操作，输出接到第三反相器INV3再进行非操作得到时序信号SAE。

本发明实施例所提供的双端流水线型复制位线电路的原理为：当总的单元个数即复制单元RC与冗余单元DC之和降低为传统复制位线电路中总的单元个数的1/M，再将复制单元个数增加K倍后，第一复制位线RBL和第二复制位线RBLB的放电时间延迟均是传统复制位线电路的1/MK，取流水次数N＝MK，因此当流水N次后总的放电时间延迟与传统复制位线电路的放电时间延迟相等；由背景技术所提供的现有技术(2)提出的多级复制位线技术与(3)提出的数字复制位线技术的相关原理可知：在本发明所提供的双端流水线型复制位线电路中，第一复制位线RBL的放电电路的时序工艺偏差变为传统的第二复制位线RBLB的放电电路的时序工艺偏差也变为传统的因此本发明所提供的双端流水线型复制位线电路，N次流水之后，由统计学原理可得，最终的SAE时序工艺偏差变为传统复制位线电路的且当M＝1，K＝N时，工艺偏差可以获得最小值即为传统复制位线工艺偏差的1/N。为了具体的描述本发明相对于传统技术的优点，本发明在取流水次数N为特定值4时与传统复制位线技术进行仿真对比，仿真结果也表明本发明所提供的双端流水线型复制位线电路可以明显降低工艺偏差，提高抗工艺变化的能力，因此相比于传统复制位线电路，本发明所提供的双端流水线型复制位线电路工艺容忍能力提高。

由此可见，本发明实施例能够提高SRAM中灵敏放大器控制时序产生电路的工艺容忍能力，可以在不影响位线预充时间的情况下将工艺偏差降低为传统复制位线的且当M＝1，K＝N时，本发明电路产生的SAE信号的工艺偏差可以获得最小值即为传统复制位线产生的SAE信号的工艺偏差的1/N。

实施例二

图7为本发明实施例二提供的又一种双端流水线型复制位线电路的结构示意图。如图7所示，其主要包括：

第一反相器INV1，第二反相器INV2，第三反相器INV3，第一与非门NAND1，第一复制位线RBL、第二复制位线RBLB、第一预充PMOS管PR1、第二预充PMOS管PR2、第一D触发器DFF₁到第N D触发器DFF_N、第一控制电路CTL₁到第N控制电路CTL_N、第一充电PMOS管P₁到第N充电PMOS管P_N、每组K个共(N+1)/2组复制单元RC以及一组X个冗余单元DC；其中，N为奇数，表示流水次数；

PR信号连接第一预充PMOS管PR1和第二预充PMOS管PR2的栅极，第一预充PMOS管PR1和第二预充PMOS管PR2的源极接电源电压VDD，漏极分别接第一复制位线RBL和第二复制位线RBLB；第一充电PMOS管P₁到第N充电PMOS管P_N的栅极分别接Y₁信号到Y_N，源极接电源电压VDD，偶数部分的漏极分别接第一复制位线RBL，奇数部分的漏极分别接第二复制位线RBLB；其中，Y₁信号到Y_N分别为第一D触发器DFF₁到第N D触发器DFF_N的QB端输出信号；

时钟信号线CLK与第一D触发器DFF₁的时钟输入端CK和第一控制电路CTL₁到第N控制电路CTL_N的使能端EN相连；第一控制电路CTL₁到第N-1控制电路CTL_N-1的输入端IN分别连Y₂到Y_N信号，第N控制电路CTL_N的输入端IN接电源电压VDD；第一控制电路CTL₁到第N控制电路CTL_N的输出端OUT分别第一D触发器DFF₁到第N D触发器DFF_N的复位端RN；

第一D触发器DFF₁的输入端D接电源电压VDD，第二D触发器DFF₂到第N D触发器DFF_N分别依次交替接INV₁和INV₂信号；第一D触发器DFF₁到第N D触发器DFF_N的输出端输出Q₁到Q_N信号，Q₁到Q_N-1分别连接到第二D触发器DFF₂到第N D触发器DFF_N的输入端D，且Q₁信号又连接到第一组K个复制单元RC的第一时钟信号端CK1上，Q₂连接到第一组K个复制单元RC的第二时钟信号端CK2上，Q₃和Q₄分别接到第二组K个复制单元RC的第一时钟信号端CK1和第二时钟信号端CK2；以此类推，Q_N-2和Q_N-1分别接到第(N-1)/2组K个复制单元RC的第一时钟信号端CK1和第二时钟信号端CK2，Q_N接到第(N+1)/2组K个复制单元RC的第一时钟信号端CK1；第(N+1)/2组K个复制单元RC的第二时钟信号端CK2接地；

第一组K个复制单元RC到第(N+1)/2组复制单元RC的第一位线信号端BL均与第一复制位线RBL端连接，第二位线信号端BLB均与第二复制位线RBLB端连接；一组X个冗余单元DC的第一位线信号端BL均与第一复制位线RBL电连接，冗余单元DC的第二位线信号端BLB均与第二复制位线RBLB电连接，而冗余单元DC的第一字线控制信号端CK1和第二字线控制信号端CK2均接地；

第一复制位线RBL连接第一反相器INV1的输入端，输出INV₁信号；第二复制位线RBLB连接第二反相器INV2的输入端，输出INV₂信号；信号INV₁和Q_N接到第一与非门NAND1的输入端，第一与非门NAND1的输出端接到第三反相器INV3的输入端，输出信号SAE。

进一步的，所述的复制单元RC包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4；

其中，第一PMOS管P1与第一NMOS管N1构成一个反相器；第一PMOS管P1的栅极与第一NMOS管N1的栅极连接在一起后接到电源电压VDD上；第一PMOS管P1的漏极与第一NMOS管N1的漏极连接在一起后接到第三NMOS管N3的源极；

第二PMOS管P2与第二NMOS管N2构成一个反相器；第二PMOS管P2的栅极与第二NMOS管N2的栅极连接在一起后接到电源电压VDD上；第二PMOS管P2的漏极与第二NMOS管N2的漏极连接在一起后接到第四NMOS管N4的源极；

第三NMOS管N3的栅极为复制单元RC相连的第一时钟信号端CK1，第四NMOS管N4的栅极为复制单元RC相连的第二时钟信号端CK2，第三NMOS管N3的漏极接复制单元RC相连的第一位线信号端BL，第四NMOS管N4的漏极接复制单元RC相连的第二位线信号端BLB。

进一步的，所述第一控制电路CTL₁到第N控制电路CTL_N中的每一控制电路CTL_i均包括：

第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4；

其中，第一PMOS管P1与第一NMOS管N1构成一个反相器；第一PMOS管P1的栅极与第一NMOS管N1的栅极接在一起后接输入端EN；第一PMOS管P1的源极连接到电源电压VDD上，第一NMOS管N1的源极连接到地；第一PMOS管P1的漏极与第一NMOS管N1的漏极连接到一起，并接到第二PMOS管和第二NMOS管的栅极；

第二PMOS管P2的源极接输入信号IN，第二NMOS管N2的源极接地；第二PMOS管P2的漏极与第二NMOS管N2的漏极接在一起并接到输出端OUT以及第三NMOS关N3的漏极；

第三PMOS管P3的栅极和第四NMOS管N4的栅极接在一起并接到输入端IN；第三PMOS管P3的源极接电源电压VDD，第四NMOS管N4的源极接地；第三PMOS管P3的漏极与第四NMOS管N4的漏极接在一起并接到第三NMOS管N3的栅极。

进一步的，所述的D触发器为具有时钟边沿触发、低电平复位功能并且具有两输出且两输出信号为相反信号的通用D触发器。

本发明实施例中，假设传统复制位线技术复制单元RC和冗余单元DC总的个数满足公式S_conv＝K_conv+X_conv，式中S_conv为传统复制位线复制单元RC和冗余单元DC总的个数，K_conv为传统复制位线复制单元RC个数，X_conv为传统复制位线冗余单元DC个数。在本发明实施例所提供的双端流水线型复制位线电路中，复制单元RC和冗余单元DC总的个数S_LS为传统复制位线复制单元RC和冗余单元DC总的个数的1/M即复制单元RC个数增大为传统复制单元RC个数的K倍即K*K_conv，这样冗余单元DC的个数X_LS为S_conv/M-K*K_conv。为了保持平均延迟相等，则有N＝M*K，这里N为流水次数。在预充阶段，第一复制位线RBL和第二复制位线RBLB均充电为高电平，由于本发明采用的复制位线长度为传统复制位线长度的1/M，则有其充电时间不大于传统复制位线电路充电时间。当时钟信号有效(即时钟信号线CLK为高电平)时，由于时钟信号线CLK连接到第一触发器DFF₁的时钟信号端CK，第一触发器DFF₁输出端Q输出信号Q₁，连接到第一组K个复制单元RC相连的位线控制信号CK1上，因此与复制单元RC相连的第一位线信号端BL连接的第一复制位线RBL放电；触发器DFF₁输出端QB输出到Y₁信号，连接到第一PMOS充电管P₁的栅极，P₁导通时给第二复制位线RBLB充电；同时，第一触发器DFF₁输出端Q₁也连接到第二触发器DFF₂的输入端D，第一位线RBL放电完通过反相器INV1输出信号INV₁接到第二触发器DFF₂的时钟端CK上，这样第二触发器DFF₂输出端Q输出信号Q₂接到第一组K个复制单元RC相连的位线控制信号CK2上，因此与复制单元RC相连的第二位线信号端BLB连接的第二复制位线RBLB放电；触发器DFF₂输出端QB输出到Y₂信号，连接到第二PMOS充电管P₂的栅极，P₂导通时给第一复制位线RBL充电；同时，Y₂信号又接到第一控制电路CTL₁的输入端IN，CTL₁的输出端OUT接到第一触发器DFF₁的复位端RN。

接着第二触发器DFF₂输出端Q₂也连接到第三触发器DFF₃的输入端D，第二复制位线RBLB放电完通过反相器INV2输出信号INV₂接到第三触发器DFF₃的时钟端CK上，这样第三触发器DFF₃输出端Q输出信号Q₃接到第二组K个复制单元RC相连的位线控制信号CK1上，因此与复制单元RC相连的第一位线信号端BL连接的第一复制位线RBL放电；触发器DFF₃输出端QB输出到Y₃信号，连接到第三PMOS充电管P₃的栅极，P₃导通时给第二复制位线RBLB充电；同时，Y₃信号又接到第二控制电路CTL₂的输入端IN，CTL₂的输出端OUT接到第二触发器DFF₂的复位端RN。

如此循环下去，第N-1触发器DFF_N-1输出端Q_N-1连接到第N触发器DFF_N的输入端D，第二位线RBLB放电完通过反相器INV2输出信号INV₂接到第N触发器DFF_N的时钟端CK上，这样第N触发器DFF_N输出端Q输出信号Q_N接到第(N+1)/2组K个复制单元RC相连的位线控制信号CK1上，因此与复制单元RC相连的第一位线信号端BL连接的第一复制位线RBL放电；触发器DFF_N输出端QB输出到Y_N信号，连接到第N PMOS充电管P_N的栅极，P_N导通给第二复制位线RBL充电；同时，Y_N信号又接到第N-1控制电路CTL_N的输入端IN，CTL_N的输出端OUT接到第N触发器DFF_N的复位端RN。最后信号Q_N和第一复反相器INV1的输出信号INV₁接到第一与非门NAND1进行与非操作，输出接到第三反相器INV3再进行非操作得到时序信号SAE。

本发明实施例所提供的双端流水线型复制位线电路的原理为：当总的单元个数即复制单元RC与冗余单元DC之和降低为传统复制位线电路中总的单元个数的1/M，再将复制单元个数增加K倍后，第一复制位线RBL和第二复制位线RBLB的放电时间延迟均是传统复制位线电路的1/MK，取流水次数N＝MK，因此当流水N次后总的放电时间延迟与传统复制位线电路的放电时间延迟相等；由背景技术所提供的现有技术(2)提出的多级复制位线技术与(3)提出的数字复制位线技术的相关原理可知：在本发明所提供的双端流水线型复制位线电路中，第一复制位线RBL的放电电路的时序工艺偏差变为传统的第二复制位线RBLB的放电电路的时序工艺偏差也变为传统的因此本发明所提供的双端流水线型复制位线电路，N次流水之后，由统计学原理可得，总体的时序工艺偏差变为传统复制位线电路的且当M＝1，K＝N时，工艺偏差可以获得最小值即为传统复制位线工艺偏差的1/N。

由此可见，本发明实施例能够提高SRAM中灵敏放大器控制时序产生电路的工艺容忍能力，可以在不影响位线预充时间的情况下将工艺偏差降低为传统复制位线的且当M＝1，K＝N时，本发明电路产生的SAE信号的工艺偏差可以获得最小值即为传统复制位线产生的SAE信号的工艺偏差的1/N。

另一方面，为了更加清晰地展现出本发明上述实施例所提供的技术方案及所产生的技术效果，下面结合附图8-9做进一步的说明。

图8为本发明实施例提供的双端流水线型复制位线电路的工作波形图，图9为现有技术中传统复制位线电路和本发明实施例提供的双端流水线型复制位线电路分别产生的SAE(即灵敏放大器使能信号)时序波形对比图。需要说明的是，图8与图9中流水次数N均为4次(偶数)，但是，此处仅为举例，若采用实施例二所示的流水次数为奇数次也可以获得类似的效果。

具体来说，图8所示的仿真条件为：流水次数为4；使用的复制单元RC数目为4；电源电压VDD设置为1.05V；整个复制列共有128行；为了说明本发明功能的正确性，这里展示了两个周期的仿真波形。从图8中可以看到，当时钟信号CLK到来时，Q₁变为高电平，本发明实施例提供的第一复制位线RBL开始放电；当第一复制位线RBL的电压降低到第一反相器INV1的逻辑阈值电平时，Q₂变为高电平，驱动第二复制位线RBLB放电，此时Q₁变为低电平，且第一复制位线RBL被充电到高电平；当第二复制位线RBLB的电压降低到第二反相器INV2的逻辑阈值电平时，Q₃变为高电平，驱动第一复制位线RBL放电，此时Q₂变为低电平，且第二复制位线RBLB被充电到高电平；当第一复制位线RBL的电压降低到第一反相器INV1的逻辑阈值电平时，Q₄变为高电平，驱动第二复制位线RBLB放电，此时Q₃变为低电平，且第一复制位线RBL被充电到高电平；当第二复制位线RBLB的电压降低到第二反相器INV2的逻辑阈值电平时，INV2的输出信号与Q₄共同驱动第一与非门NAND1，NAND1输出信号驱动第三反相器INV3，最终输出SAE信号。从而实现了第一复制位线RBL与第二复制位线RBLB的交替放电，即实现流水操作。当时钟信号CLK变为低电平时，第一复制位线RBL与第二复制位线RBLB均被充到高电平；当时钟信号CLK再次到来时，依然能实现上述流水放电操作，由此可以证明本发明电路功能的正确性。

图9是在“流水次数为4；本发明与传统复制位线技术使用的复制单元RC数目分别4:1，且本发明与传统复制位线分别使用的复制单元RC与冗余单元DC的和相等；工艺角Corner设置为SS；温度Temperature设置为-40℃；电源电压VDD设置为1.05V；整个复制列共有128行”的仿真条件下得到蒙特卡罗仿真结果，其具体内容如下：

如图9所示，给出了传统复制位线电路以及本发明复制位线电路分别产生的SAE信号的时序波形图，其横坐标表示Time(即时间，其单位为ns)，其纵坐标表示Voltage(即电压，其单位为V)。由图9可以看出：在流水次数为4，传统和双端流水使用的复制单元个数分别为1和4，1.05V电源电压、SS工艺角、-40℃的仿真条件下，1000次蒙特卡罗仿真的结果显示，传统复制位线放电信号和SAE信号在发生工艺偏差时比较发散。而本发明实施例中的双端流水线型复制位线电路中NAND1输出端信号和SAE信号在发生工艺偏差时非常集中。对比可知：在最差情况下，本发明实施例所提供双端流水线型复制位线电路的SAE时序偏差是现有技术中传统复制位线电路的25.11％，接近理论值1/4。可见，本发明实施例所提供双端流水线型复制位线电路能够有效地降低SRAM中灵敏放大器控制时序的工艺偏差。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (8)

1.一种双端流水线型复制位线电路，其特征在于，包括：

第一反相器INV1，第二反相器INV2，第三反相器INV3，第一与非门NAND1，第一复制位线RBL、第二复制位线RBLB、第一预充PMOS管PR1、第二预充PMOS管PR2、第一D触发器DFF₁到第N D触发器DFF_N、第一控制电路CTL₁到第N控制电路CTL_N、第一充电PMOS管P₁到第N充电PMOS管P_N、每组K个共N/2组复制单元RC以及一组X个冗余单元DC；其中，N为偶数；

PR信号连接第一预充PMOS管PR1和第二预充PMOS管PR2的栅极；第一预充PMOS管PR1和第二预充PMOS管PR2的源极接电源电压VDD，漏极分别接第一复制位线RBL和第二复制位线RBLB；第一充电PMOS管P₁到第N充电PMOS管P_N的栅极分别接Y₁信号到Y_N，源极接电源电压VDD，偶数部分的漏极分别接第一复制位线RBL，奇数部分的漏极分别接第二复制位线RBLB；其中，Y₁信号到Y_N分别为第一D触发器DFF₁到第N D触发器DFF_N的QB端输出信号；

时钟信号线CLK与第一D触发器DFF₁的时钟输入端CK和第一控制电路CTL₁到第N控制电路CTL_N的使能端EN相连；第一控制电路CTL₁到第N-1控制电路CTL_N-1的输入端IN分别连Y₂到Y_N信号，第N控制电路CTL_N的输入端IN接电源电压VDD；第一控制电路CTL₁到第N控制电路CTL_N的输出端OUT分别第一D触发器DFF₁到第N D触发器DFF_N的复位端RN；

第一D触发器DFF₁的输入端D接电源电压VDD，第二D触发器DFF₂到第N D触发器DFF_N分别依次交替接INV₁和INV₂信号；第一D触发器DFF₁到第N D触发器DFF_N的输出端输出Q₁到Q_N信号，Q₁到Q_N-1分别连接到第二D触发器DFF₂到第N D触发器DFF_N的输入端D，且Q₁信号又连接到第一组K个复制单元RC的第一时钟信号端CK1上，Q₂连接到第一组K个复制单元RC的第二时钟信号端CK2上，Q₃和Q₄分别接到第二组K个复制单元RC的第一时钟信号端CK1和第二时钟信号端CK2，以此类推，Q_N-1和Q_N分别接到第N/2组K个复制单元RC的第一时钟信号端CK1和第二时钟信号端CK2；

第一组K个复制单元RC到第N/2组复制单元RC的第一位线信号端BL均与第一复制位线RBL端连接，第二位线信号端BLB均与第二复制位线RBLB端连接；一组X个冗余单元DC的第一位线信号端BL均与第一复制位线RBL电连接，冗余单元DC的第二位线信号端BLB均与第二复制位线RBLB电连接，而冗余单元DC的第一字线控制信号端CK1和第二字线控制信号端CK2均接地；

第一复制位线RBL连接第一反相器INV1的输入端，输出INV₁信号；第二复制位线RBLB连接第二反相器INV2的输入端，输出INV₂信号；信号INV₂和Q_N接到第一与非门NAND1的输入端，第一与非门NAND1的输出端接到第三反相器INV3的输入端，输出信号SAE。

2.根据权利要求1所述的双端流水线型复制位线电路，其特征在于，所述的复制单元RC包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4；

其中，第一PMOS管P1与第一NMOS管N1构成一个反相器；第一PMOS管P1的栅极与第一NMOS管N1的栅极连接在一起后接到电源电压VDD上；第一PMOS管P1的漏极与第一NMOS管N1的漏极连接在一起后接到第三NMOS管N3的源极；

第二PMOS管P2与第二NMOS管N2构成一个反相器；第二PMOS管P2的栅极与第二NMOS管N2的栅极连接在一起后接到电源电压VDD上；第二PMOS管P2的漏极与第二NMOS管N2的漏极连接在一起后接到第四NMOS管N4的源极；

第三NMOS管N3的栅极为复制单元RC相连的第一时钟信号端CK1，第四NMOS管N4的栅极为复制单元RC相连的第二时钟信号端CK2，第三NMOS管N3的漏极接复制单元RC相连的第一位线信号端BL，第四NMOS管N4的漏极接复制单元RC相连的第二位线信号端BLB。

3.根据权利要求1所述的双端流水线型复制位线电路，其特征在于，所述第一控制电路CTL₁到第N控制电路CTL_N中的每一控制电路CTL_i均包括：

第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4；

其中，第一PMOS管P1与第一NMOS管N1构成一个反相器；第一PMOS管P1的栅极与第一NMOS管N1的栅极接在一起后接输入端EN；第一PMOS管P1的源极连接到电源电压VDD上，第一NMOS管N1的源极连接到地；第一PMOS管P1的漏极与第一NMOS管N1的漏极连接到一起，并接到第二PMOS管和第二NMOS管的栅极；

第二PMOS管P2的源极接输入信号IN，第二NMOS管N2的源极接地；第二PMOS管P2的漏极与第二NMOS管N2的漏极接在一起并接到输出端OUT以及第三NMOS关N3的漏极；

第三PMOS管P3的栅极和第四NMOS管N4的栅极接在一起并接到输入端IN；第三PMOS管P3的源极接电源电压VDD，第四NMOS管N4的源极接地；第三PMOS管P3的漏极与第四NMOS管N4的漏极接在一起并接到第三NMOS管N3的栅极。

4.根据权利要求1-3任一项所述的双端流水线型复制位线电路，其特征在于，所述的D触发器为具有时钟边沿触发、低电平复位功能并且具有两输出且两输出信号为相反信号的D触发器。

5.一种双端流水线型复制位线电路，其特征在于，包括：

第一反相器INV1，第二反相器INV2，第三反相器INV3，第一与非门NAND1，第一复制位线RBL、第二复制位线RBLB、第一预充PMOS管PR1、第二预充PMOS管PR2、第一D触发器DFF₁到第N D触发器DFF_N、第一控制电路CTL₁到第N控制电路CTL_N、第一充电PMOS管P₁到第N充电PMOS管P_N、每组K个共(N+1)/2组复制单元RC以及一组X个冗余单元DC；其中，N为奇数；

PR信号连接第一预充PMOS管PR1和第二预充PMOS管PR2的栅极，第一预充PMOS管PR1和第二预充PMOS管PR2的源极接电源电压VDD，漏极分别接第一复制位线RBL和第二复制位线RBLB；第一充电PMOS管P₁到第N充电PMOS管P_N的栅极分别接Y₁信号到Y_N，源极接电源电压VDD，偶数部分的漏极分别接第一复制位线RBL，奇数部分的漏极分别接第二复制位线RBLB；其中，Y₁信号到Y_N分别为第一D触发器DFF₁到第N D触发器DFF_N的QB端输出信号；

时钟信号线CLK与第一D触发器DFF₁的时钟输入端CK和第一控制电路CTL₁到第N控制电路CTL_N的使能端EN相连；第一控制电路CTL₁到第N-1控制电路CTL_N-1的输入端IN分别连Y₂到Y_N信号，第N控制电路CTL_N的输入端IN接电源电压VDD；第一控制电路CTL₁到第N控制电路CTL_N的输出端OUT分别第一D触发器DFF₁到第N D触发器DFF_N的复位端RN；

第一D触发器DFF₁的输入端D接电源电压VDD，第二D触发器DFF₂到第N D触发器DFF_N分别依次交替接INV₁和INV₂信号；第一D触发器DFF₁到第N D触发器DFF_N的输出端输出Q₁到Q_N信号，Q₁到Q_N-1分别连接到第二D触发器DFF₂到第N D触发器DFF_N的输入端D，且Q₁信号又连接到第一组K个复制单元RC的第一时钟信号端CK1上，Q₂连接到第一组K个复制单元RC的第二时钟信号端CK2上，Q₃和Q₄分别接到第二组K个复制单元RC的第一时钟信号端CK1和第二时钟信号端CK2；以此类推，Q_N-2和Q_N-1分别接到第(N-1)/2组K个复制单元RC的第一时钟信号端CK1和第二时钟信号端CK2，Q_N接到第(N+1)/2组K个复制单元RC的第一时钟信号端CK1；第(N+1)/2组K个复制单元RC的第二时钟信号端CK2接地；

第一组K个复制单元RC到第(N+1)/2组复制单元RC的第一位线信号端BL均与第一复制位线RBL端连接，第二位线信号端BLB均与第二复制位线RBLB端连接；一组X个冗余单元DC的第一位线信号端BL均与第一复制位线RBL电连接，冗余单元DC的第二位线信号端BLB均与第二复制位线RBLB电连接，而冗余单元DC的第一字线控制信号端CK1和第二字线控制信号端CK2均接地；

第一复制位线RBL连接第一反相器INV1的输入端，输出INV₁信号；第二复制位线RBLB连接第二反相器INV2的输入端，输出INV₂信号；信号INV₁和Q_N接到第一与非门NAND1的输入端，第一与非门NAND1的输出端接到第三反相器INV3的输入端，输出信号SAE。

6.根据权利要求5所述的双端流水线型复制位线电路，其特征在于，所述的复制单元RC包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4；

其中，第一PMOS管P1与第一NMOS管N1构成一个反相器；第一PMOS管P1的栅极与第一NMOS管N1的栅极连接在一起后接到电源电压VDD上；第一PMOS管P1的漏极与第一NMOS管N1的漏极连接在一起后接到第三NMOS管N3的源极；

第二PMOS管P2与第二NMOS管N2构成一个反相器；第二PMOS管P2的栅极与第二NMOS管N2的栅极连接在一起后接到电源电压VDD上；第二PMOS管P2的漏极与第二NMOS管N2的漏极连接在一起后接到第四NMOS管N4的源极；

第三NMOS管N3的栅极为复制单元RC相连的第一时钟信号端CK1，第四NMOS管N4的栅极为复制单元RC相连的第二时钟信号端CK2，第三NMOS管N3的漏极接复制单元RC相连的第一位线信号端BL，第四NMOS管N4的漏极接复制单元RC相连的第二位线信号端BLB。

7.根据权利要求5所述的双端流水线型复制位线电路，其特征在于，所述第一控制电路CTL₁到第N控制电路CTL_N中的每一控制电路CTL_i均包括：

第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4；

其中，第一PMOS管P1与第一NMOS管N1构成一个反相器；第一PMOS管P1的栅极与第一NMOS管N1的栅极接在一起后接输入端EN；第一PMOS管P1的源极连接到电源电压VDD上，第一NMOS管N1的源极连接到地；第一PMOS管P1的漏极与第一NMOS管N1的漏极连接到一起，并接到第二PMOS管和第二NMOS管的栅极；

第二PMOS管P2的源极接输入信号IN，第二NMOS管N2的源极接地；第二PMOS管P2的漏极与第二NMOS管N2的漏极接在一起并接到输出端OUT以及第三NMOS关N3的漏极；

第三PMOS管P3的栅极和第四NMOS管N4的栅极接在一起并接到输入端IN；第三PMOS管P3的源极接电源电压VDD，第四NMOS管N4的源极接地；第三PMOS管P3的漏极与第四NMOS管N4的漏极接在一起并接到第三NMOS管N3的栅极。

8.根据权利要求5-7任一项所述的双端流水线型复制位线电路，其特征在于，所述的D触发器为具有时钟边沿触发、低电平复位功能并且具有两输出且两输出信号为相反信号的D触发器。