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CN1497853A - 钟控反相器、“与非”门、“或非”门和移位寄存器 - Google Patents

钟控反相器、“与非”门、“或非”门和移位寄存器 Download PDF

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CN1497853A CNA031271995A CN03127199A CN1497853A CN 1497853 A CN1497853 A CN 1497853A CN A031271995 A CNA031271995 A CN A031271995A CN 03127199 A CN03127199 A CN 03127199A CN 1497853 A CN1497853 A CN 1497853A
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Abstract

晶体管的门限电压之发生波动是因为所用衬底或制造步骤的差异引起的栅极绝缘薄膜的薄膜厚度波动或者栅极长度和栅极宽度波动。为了解决这个问题，本发明提供包括串联的第一晶体管和第二晶体管的钟控反相器以及包括串联的第三晶体管和第四晶体管的补偿电路。在钟控反相器中，第三晶体管和第四晶体管的栅极彼此相连，第三晶体管和第四晶体管的漏极分别连接到第一晶体管的栅极，第一晶体管和第四晶体管的源极分别电连接到第一电源，第二晶体管的源极电连接到第二电源，输入第三晶体管的源极的信号的幅度小于第一电源和第二电源之间的电位差。

Description

钟控反相器、“与非”门、“或非”门和移位寄存器
技术领域
本发明涉及钟控反相器以及将钟控反相器作为单元电路包括的移位寄存器。此外，本发明涉及例如“与非”门和“或非”门的电子电路。
背景技术
近年来，诸如液晶显示器件和光发射器件之类的显示器件已取得很大发展，这是因为移动式装置的需求增长。一种利用在绝缘体上由多晶硅半导体形成的晶体管来集成像素和驱动电路(下面称为内部电路)的技术已经取得很大发展，因为这种技术有助于使设备小型化，降低功耗。在绝缘体上形成的内部电路与控制器IC(集成电路)等(下面称为外部电路)通过FPC等相连，以便加以控制。
一般而言，内部电路的电源电压大致为10伏特，而构成外部电路的IC准备幅度大致为3伏的信号，因为IC可借助低于内部电路的电源电压工作。为了用幅度大致为3伏特的信号来操作内部电路，存在一种移位寄存器，其中，在每一级设置电平转换部分(参考文件1.日本公开特许公报NO.2000-339985)。
图11A、11B、11C和11D分别显示钟控反相器的电路图、该钟控反相器的逻辑符号、“与非”门的电路图和“或非”门的电路图。
当在内部电路中执行电平转换时，会引发各种问题，例如，使驱动电路的占用面积增加、波形延迟或畸变使频率特性降低。此外，如对比文件1所述，当使用电流驱动型移位寄存器时，有必要抑制相邻的TFT之间TFT特性的波动。相反，当把电平转换器设置在外部电路中时，会引发各种问题，例如，由于例如IC的元件的数量的增长导致器件外壳总尺寸增大，制造成本增加以及移位寄存器的功耗增加。因此，最好使用无需采用电平转换的幅度大致为3伏特的信号。
而且，晶体管的门限电压发生波动是因为所用衬底或制造步骤的差异引起的栅极绝缘薄膜的薄膜厚度波动或者栅极长度和栅极宽度波动，因此，门限电压可能不同于期望值。在这种情况下，当使用小幅度信号时，TFT可能因门限电压波动的影响而不能正确工作。
发明内容
本发明正是考虑到以上问题而作出。本发明的目的是通过提供无需在外部电路中设置任何电平转换器的移位寄存器来实现器件外壳的小型化并降低制造成本和功耗。另外，根据本发明，可以无需在内部电路中设置任何电平转换器来实现移位寄存器，以解决诸如时钟的波形有延迟和畸变、设置在内部电路中的电源线的电压下降之类的问题。而且，可以减少内部电路中驱动电路占据的面积、减少功耗以及可以实现高频工作。
另外，本发明的另一目的是提供一种钟控反相器、一种可通过减轻TFT特性波动的影响而得以正确工作的移位寄存器。而且，提供一种“与非”门电路或者“或非”门电路，该“与非”门电路或者“或非”门电路具有比常规“与非”门电路或者常规“或非”门电路低的输入负载和高的输出能力。
为了取得上述目的，根据本发明，采取了如下这些措施：
根据本发明，提供一种钟控反相器，它包括：
串联的第一晶体管和第二晶体管，以及
包括串联的第三晶体管和第四晶体管的补偿电路，其中：
第三晶体管和第四晶体管的栅极彼此相连，
第三晶体管和第四晶体管的漏极分别连接到第一晶体管的栅极，
第一晶体管和第四晶体管的源极分别电连接到第一电源，
第二晶体管的源极电连接到第二电源；以及
输入到第三晶体管的源极的信号的幅度小于第一电源和第二电源之间的电位差。
根据本发明的钟控反相器，第一电源是高电位电源，第二电源是低电位电源，第一晶体管和第四晶体管均是P型晶体管，以及第二晶体管和第三晶体管均是N型晶体管。
根据本发明的钟控反相器，第一电源是低电位电源，第二电源是高电位电源，第一晶体管和第四晶体管均是N型晶体管，以及第二晶体管和第三晶体管均是P型晶体管。
根据本发明，提供一种“与非”门，它包括：
并联的第一晶体管和第二晶体管；
与第一晶体管和第二晶体管串联的第三晶体管；以及
包括串联的第四晶体管和第五晶体管的补偿电路，其中：
第四晶体管和第五晶体管的栅极彼此相连；
第四晶体管和第五晶体管的漏极分别连接到第三晶体管的栅极；
第一晶体管和第二晶体管的源极分别电连接到高电位电源；
第三晶体管和第五晶体管的源极分别电连接到低电位电源；以及
输入到第四晶体管的源极的信号的幅度以及输入到第一晶体管、第二晶体管、第四晶体管和第五晶体管中的每一个的栅极的信号的幅度均小于高电位电源和低电位电源之间的电位差。
根据本发明，提供一种“或非”门，它包括：
并联的第一晶体管和第二晶体管；
与第一晶体管和第二晶体管串联的第三晶体管；以及
包括串联的第四晶体管和第五晶体管的补偿电路，其中：
第四晶体管和第五晶体管的栅极彼此相连；
第四晶体管和第五晶体管的漏极分别连接到第三晶体管的栅极；
第一晶体管和第二晶体管的源极分别电连接到低电位电源，
第三晶体管和第五晶体管的源极分别电连接到高电位电源；以及
输入到第一晶体管、第二晶体管、第四晶体管和第五晶体管中的每一个的栅极的信号的幅度以及输入到第四晶体管的源极的信号的幅度均小于高电位电源和低电位电源之间的电位差。
根据本发明，提供一种移位寄存器，它包括：
包括串联的第一晶体管至第三晶体管的钟控反相器；以及
包括串联的第四晶体管和第五晶体管的补偿电路，其中：
第一晶体管和第五晶体管的的源极分别电连接到第一电源；
第三晶体管的源极电连接到第二电源；
第一晶体管的栅极连接到补偿电路的输出端；
在第n-1级产生的脉冲输入到设置在第n级的补偿电路的输入端；以及
在第n-2级产生的脉冲或时钟信号输入到设置在第n级的第四晶体管的源极。
具有上述结构的本发明提供一种钟控反相器和移位寄存器，它们能够减轻TFT门限值波动的影响，从而无需对电压幅度小于电路的电源电压幅度的信号进行电平转换就可以完成操作，并且执行高频操作和低电压操作。还提供具有低输入负载和高输出能力的“与非”门和“或非”门。
而且，不在外部电路中设置电平转换器，从而实现外壳小型化、减少制造成本以及减小功耗。这样，就可以解决时钟波形有延迟和畸变以及设置在内部电路中的电源线的电压下降这类问题。而且，可以减小内部电路中驱动电路占用的面积、减少功耗以及可以实现高频工作。
应注意，钟控反相器不限于图11A至11D中所示的类型，它包括这样的类型，其中，修改了图11A中所示的钟控反相器而且不直接输入时钟信号，例如图1A中的钟控反相器10、图1C中的钟控反相器10、图2A中的钟控反相器10、图2C中的钟控反相器10、图3A中的钟控反相器10和17、图3C中的钟控反相器10和1 7以及图12A中的钟控反相器10和17。
附图说明
附图中：
图1A至1D是移位寄存器的一级的电路图和时间图；
图2A至2D是移位寄存器的一级的电路图和时间图；
图3A至3D是移位寄存器的一级的电路图和时间图；
图4A至4D是“与非”门的电路图和时间图；
图5A至5D是“或非”门的电路图和时间图；
图6A至6B是移位寄存器的一级的电路图和时间图；
图7A至7B是移位寄存器的一级的电路图和时间图；
图8A至8C显示面板(panel)；
图9A至9H显示根据本发明的电子设备；
图10A和10B是掩模布局及其顶部照片；
图11A至11D是钟控反相器、“与非”门和“或非”门的电路图；以及
图12A和12B分别是移位寄存器的一级的电路图和时间图。
具体实施方式
实施方式1
参照图1A至1D描述本发明的本实施方式。在本实施方式中，作为示例，假定CK在5伏(高电平)和2伏(低电平)之间切换，VDD(高电位电源)为7伏，而VSS(低电位电源)为0伏。即，假定CK的幅度为3伏以及电源电压幅度为7伏。
参照图1A描述本发明的第一种结构。图1A是显示设置在第n级的移位寄存器的结构元件的电路图。每一级由如下元件构成：包括串联的TFT 11至TFT 13的钟控反相器10、包括串联的TFT 14a和TFT 15a的补偿电路19a、反相器16以及钟控反相器17。通过将各级级联而形成移位寄存器，这些电路就布置在各级中，其中，来自CK和CKB的信号交替地在各级输入。
TFT 11的栅极连接到时钟信号线并接收CK。TFT 12的栅极接收信号S，信号S为启动脉冲或设置在n-1级的反相器16的输出，TFT14a和TFT 15a的栅极接收信号SB，信号SB是信号S的反相信号，而TFT 14a的源极接收设置在第n-2级的钟控反相器10的输出。注意，在附图中，设置在第n-2级的钟控反相器10的输出表示为“两级前信号(two-stage-before signal)”。
在本发明中，在补偿电路19中，TFT 14a和TFT 15a的栅极彼此相连，且每个栅极都作为输入端，而TFT 14a和TFT 15a的漏极彼此相连，且每个漏极都作为输出端。
将参照图1B所示的时间图来描述各种操作。在图1B中，时钟信号周期的一半设为“T”。下面描述周期T1和T2中的操作。
在周期T1中，两级前信号处于VSS，信号S处于VDD，信号SB处于VSS以及CK处于H电平(5伏)，从而TFT 12关断，TFT14a关断，TFT 15a关断以及TFT 13关断。在这种情况下，由反相器16和钟控反相器17形成的环路保持VDD，因此输出OUT为VDD。
接着，当时间从周期T1前进到周期T2时，两级前信号从VSS切换到VDD，信号S保持在VDD，信号SB保持在VSS，而CK切换到L电平(2伏)，从而TFT 12保持关断，TFT 14a导通，而TFT15a保持关断。在这种情况下，输入到TFT 13栅极的信号切换到VDD，从而TFT 13从关断状态切换到导通状态。因此，输出OUT为VSS。在本发明中，OUT从VDD切换到VSS称为“下降”。
接下来，将参照图1C描述本发明的第二结构。图1C是显示设置在第n级的移位寄存器的结构元件的电路图。与上述第一结构的不同之处在于：包括串联的TFT 14b和TFT 15b的补偿电路19b连接到TFT 11的栅极，取消了P型TFT 12，取而代之的是设置了N型TFT 18，TFT 15b的源极接收设置在第n-2级的钟控反相器10的输出，TFT 18的栅极接收信号S，而时钟信号线连接到TFT 13的栅极以及CK输入到TFT 13的栅极。
接下来，参照图1D所示的时间图描述周期T1和T2中的操作。注意，根据第二种结构的操作类似于根据上述第一种结构的操作，因此将简短地加以描述。
在周期T1中，输出OUT为VSS。当时间从周期T1前进到周期T2时，输入到TFT 11的栅极的两级前信号从VDD切换到VSS，从而TFT 11导通。另一方面，TFT 18关断，从而输出OUT为VDD。在本发明中，OUT从VSS切换到VDD称为“上升”。
具有上述第一种结构的本发明对于所述“下降”非常有效，而具有上述第二种结构的本发明对于所述“上升”非常有效。结果是提供效果(1)。
首先将描述效果(1)。当CK实际输入到图1A所示的TFT 14a的源极或者图1C所示的TFT 15b的源极时，出现这样一个问题：CK的幅度小导致上述TFT的导通时间早于期望时间。更详细地说，出现这样一个问题：产生了图1B所示的具有虚线波形170的信号或图1D中所示具有虚线波形171的信号。即，出现这样一个问题：当泄漏电流很大时，不会出现脉冲的电平转换。但是，在本发明中，采用了两级前信号，从而有可能在期望时间而不是过早使上述TFT导通。因此，有可能解决脉冲的电平转换不会发生这种问题。
除了上述描述的效果(1)以外，具有上述第一种结构或第二种结构的本发明对于还提供如下有利效果(2)和(3)。
首先将描述效果(2)。在通常情况下，钟控反相器由四个TFT形成，其中有两个串联的N型TFT，两个串联的P型TFT。而且，为了获得很大的导通电流，使串联的两个TFT的栅极宽度很大，导致有必要增加其栅极作为负载的TFT的栅极宽度。结果是，总的负载增加了，高频操作受到防碍。然而，在本发明中，有可能将双栅极TFT(两个串联的TFT)改成单栅TFT。例如，就图1A所示结构而言，一般要求使两个N型TFT串联。但是，在本发明中只设置一个N型TFT 13就足够了。因此，在本发明中，没有必要增加TFT的宽度，而且有可能减小TFT的尺寸，这使得有可能实现高集成度。另外，其栅极(栅极电容)充当负载的元件上的负荷减轻了，从而总的负载也减小了，因而高频工作成为可能。
接下来，将描述效果(3)。串联的两个相同导电类型的TFT在电流性能方面很弱(功率)。然而，在本发明中，有可能将双栅极TFT改成单栅TFT，使得有可能增强TFT的电流性能。例如，在图1A所示的结构中，有可能增强N型TFT 13的电流性能。同样，在图1C所示的结构中，有可能增强P型TFT 11的电流性能。注意，电流性能定义为：K＝μCoxW/2L，其中K为电流性能，μ是载流子迁移率，Cox是每单位面积栅极绝缘薄膜的电容，W是沟道宽度而L是沟道长度。
如上所述，图1A所示的结构对上升操作和下降操作都非常有效。但是，在图1A和图1B中，当栅极前进到周期T3时，S切换到VSS，SB切换到VDD，而CK切换到H电平，从而TFT 12导通，TFT 13关断，而TFT 11根据其门限值导通或关断。如果TFT 11的门限值低于期望值，则出现这样一种情况：TFT 11导通，移位寄存器因而不能正确工作。
鉴于这个问题，现提出作为本发明第三种结构的一种结构，该结构对保持VSS有效而又无需使OUT在周期T3中较早上升。
参照图2A描述本发明的第三种结构。图2A是显示设置在第n级的移位寄存器的结构元件的电路图。每一级由如下元件构成：包括串联的TFT 11和TFT 13的钟控反相器10、包括TFT 14a和TFT 15a的补偿电路19a、包括TFT 14b和TFT 15b的补偿电路19b、反相器16以及包括TFT 22至TFT 25的钟控反相器17。通过将各级级联而形成移位寄存器，在各级中设置这些电路，同时CK和CKB交替地在各级输入。图2A所示结构和图1A所示结构之间的不同之处在于：消除了TFT 12，补偿电路19b的输出连接到TFT 11的栅极，SB连接到补偿电路19b的输入端，VDD连接到TFT 14b的源极，CK连接到TFT 15b的源极，且设置大的沟道宽度使得TFT 24和TFT 25的电流性能得以增强。
下面参照图2B所示的时间图描述周期T1和T2中图2A所示结构的操作。
在周期T1中，两级前信号处于VDD，信号SB处于VSS而时钟信号CK处于L电平，从而TFT 14a导通，TFT 15a关断，TFT 13导通，TFT 14b导通，TFT 15b关断，以及TFT 11关断。结果，输出OUT为VSS。
接着，在周期T2中，两级前信号保持在VDD，信号SB切换到VDD，时钟信号CK切换到H电平，从而TFT 13关断而TFT 11导通或关断。在这种状态下，反相器16和反相器17形成的环路使OUT保持在VSS，而VSS连续作为OUT输出。注意，在本发明中，周期T2中执行的操作称为“保持”。此结构对保持操作非常有效。下面将对周期T2中的保持操作作更详细的描述。
在周期T2中，信号SB处于VDD(7伏)。当信号SB处于VDD(7伏)而CK处于H电平(5伏)时，TFT 15b的VGS变成2伏。
在这种条件下，如果TFT 15b的门限电压(|VTH|)等于或小于2伏，则TFT 15b导通，从而CK(H电平，5伏)输入到TFT 11的栅极。然后，TFT 11根据其门限电压导通或关断。
如果TFT 11导通，则它试图将VDD作为OUT输出。然而，保持VSS的钟控反相器17的TFT 24和TFT 25的电流容量定得大，以便输出VSS且理论上可执行正确的操作。结果，如图2B中时间图中虚线波形172所示，防止了出现这样一种情形：其中，作为OUT输出的信号没有得到正确保持，从VSS到VDD的切换早于期望时间执行。
而且，即使如上所述执行了正确的操作，当应当关断的P型TFT11保持导通时，出现这样一个问题：泄漏电流在VDD和VSS之间流动，电流消耗因而增加。在这种情形下，如图2A所示，反相器20和21可连接到TFT 14b和TFT 15b的栅极。利用这种结构，如图2B中时间图中虚线波形174所示，有可能延迟信号SB以及延迟TFT 15b导通的时刻，从而有可能延迟泄漏电流开始流动的时刻。注意，只要没有理论上的差别，则对将要连接的反相器的数量没有特殊限制，尽管延迟程度被设置为等于或小于CK周期的一半。
另一方面，如果TFT 11或TFT 15b的门限电压(|VTH|)等于或小于2伏，则TFT 15b不导通，没有泄漏电流产生。如果有可能防止泄漏电流的产生，则防止电流消耗增加，输出型号OUT的波形早于期望时间上升。结果，就产生了具有稳定波形的信号。
而且，在图1C和1D所示的周期T3中，出现这样一种情况：其中，N型TFT 15b的门限值低于期望值，从而N型TFT 15b导通。在这种情况下，不可能使OUT保持在VDD，移位寄存器不会正确操作。
有鉴于此，现提出作为本发明第四种结构的一种结构，该结构对在周期T3中使OUT保持在VDD有效。
参照图2C描述本发明的第四种结构。图2C是显示设置在第n级的移位寄存器的结构元件电路图。图2C所示结构与第二种结构之间的不同之处在于：消除了TFT 18，补偿电路19a的输出连接到TFT13的栅极，SB连接到补偿电路19a的输入端，CK连接到TFT 14a的源极，VSS连接到TFT 15a的源极，沟道宽度定得大从而TFT 22和TFT 23的电流性能得以增强。
下面将遵循图2D所示的时间图描述周期T1和T2中的操作。注意，根据图2C所示结构的操作类似于上述根据图2A所示结构的操作，因此将简短地加以描述。
在周期T1中，两级前信号处于VSS，信号SB处于VDD而时钟信号CK处于H电平，从而TFT 14b关断，TFT 15b导通，TFT 11导通。结果，输出OUT为VDD。
接着，在周期T2中，两级前信号保持在VSS，信号SB切换到VSS，时钟信号CK切换到L电平，从而TFT 11关断而TFT 13导通或关断。在这种状态下，由反相器16和钟控反相器17形成的环路使OUT保持在VDD。此结构对保持操作非常有效。下面将对周期T2中的操作作更详细的描述。
在周期T2中，信号SB处于VSS(0伏)。当信号SB处于VSS(0伏)而CK处于L电平(2伏)时，TFT 14a的VGS变成2伏。
在这种条件下，如果TFT 14a的门限电压(|VTH|)等于或小于2伏，则TFT 14a导通，从而CK(L电平，2伏)输入到TFT 13的栅极。然后，TFT 13根据其门限电压导通或关断。
如果TFT 13导通，则它试图将VSS作为OUT输出。然而，保持VDD的钟控反相器17的TFT 22和TFT 23的电流容量定得大，从而在理论上执行正确的操作。结果，如图2D所示时间图中虚线波形173所示，防止了出现这样一种情形：其中，作为OUT输出的信号没有得到正确保持，并且从VDD到VSS的切换早于期望时间执行。
而且，即使如上所述执行了正确的操作，当应当关断的N型TFT13保持导通时，出现这样一个问题：泄漏电流在VDD和VSS之间流动，电流消耗因而增加。在这种情形下，如图2C所示，反相器20和21可连接到TFT 14a和TFT 15a的栅极。利用这种结构，如图2D中虚线波形175所示，有可能延迟信号SB以及延迟P型TFT 14a导通的时刻，从而有可能延迟泄漏电流开始流动的时刻。注意，只要没有理论上的差别，则对将要连接的反相器的数量没有特殊限制，尽管延迟程度被设置为等于或小于CK周期的一半。
另一方面，如果TFT 13或TFT 14a的门限电压(|VTH|)等于或小于2伏，则TFT 13不导通，没有泄漏电流产生。如果有可能防止泄漏电流的产生，则防止电流消耗增加。而且，输出信号OUT的波形不会早于期望时间转换。结果就产生了具有稳定波形的信号。
总之，具有上述第三或第四种结构的本发明对保持操作非常有效并且提供如下效果(4)和(5)。
首先描述效果(4)。当图2A所示结构中TFT 15b的门限电压(|VTH|)或图2C所示结构中TFT 14a的门限电压(|VTH|)等于或小于期望值(2伏)，则多个反相器可以连接到补偿电路19a或19b的输入端。利用这种结构，即使上述TFT的门限电压等于或小于期望值，还是有可能延迟泄漏电流产生的时刻。
接下来描述效果(5)。照常一直存在这样一个问题：应当关断的TFT保持导通且泄漏电流在VDD和VSS之间流动，从而导致电流消耗的增加。例如，在图2A所示结构中，应当关断的P型TFT 11保持导通。同样，在图2C所示结构中，应当关断的N型TFT 13保持导通。但是，在本发明中，当图2A所示结构中TFT 11或TFT 15b的门限电压(|VTH|)或图2C所示结构中TFT 13或TFT 14a的门限电压(|VTH|)等于或小于期望值(2伏)时，则有可能抑制泄漏电流的产生。
而且，与第一结构和第二结构中的情况一样，具有上述第三或第四结构的本发明提供上述的有利效果(2)和(3)。
然而，在图2A和2B所示的结构中，为了即使在TFT 11导通时在理论上执行正确的操作，将保持钟控反相器中TFT 24和TFT 25的电流容量定得大。因而出现这样一种情况：即使当时间从周期T2前进到周期T3以及CK切换到L电平，OUT也不切换到VDD，从而移位寄存器不能正确工作。
有鉴于此，现提出作为本发明第五种结构的一种结构，该结构能够在保持周期获得波形稳定的OUT，并且对从周期T2到周期T3的上升操作有效。
下面参照图3A描述本发明的第五种结构。图3A是显示设置在第n级的移位寄存器的结构元件的电路图。每一级由如下元件构成：包括串联的TFT 11和TFT 13的钟控反相器10、包括TFT 14a和TFT15a的补偿电路19a、包括TFT 14b和TFT 15b的补偿电路19b、反相器16、包括串联的TFT 22至TFT 24的钟控反相器17以及包括N型TFT 34和模拟开关35的补偿电路19c。通过将各级级联而形成移位寄存器，在各级中设置这些电路，同时CK和CKB交替地在各级输入。与图2A的不同之处在于：从保持钟控反相器17中取消了TFT25，补偿电路19c的输出连接到TFT 24的栅极，反相器16的输入端(即，钟控反相器10的输出端)连接到补偿电路19c的TFT 34的栅极和模拟开关35的P型TFT侧的栅极，VSS连接到TFT 34的源极以及CK连接到模拟开关35的源极。
TFT 22的栅极连接到时钟条信号线并接收CKB，TFT 23的栅极接收反相器16的输出。而且，TFT 24的电流性能定得大。更详细地说，如果假定“W24/L∶W11/L＝x∶y”，TFT 24的W24/L和TFT 11的W11/L分别设为“y＝1，x≥1”(其中，W是栅极宽度而L是栅极长度)。
下面遵循图3B所示时间图描述周期T1至T3中的操作。在周期T1中，VSS从钟控反相器10输出。
接下来描述周期T2中的操作。在钟控反相器17中，CKB(L电平，2伏)输入到TFT 22的栅极，从而TFT 22导通。OUT的反相信号(VDD)输入到TFT 23的栅极，从而TFT 23关断。输出OUT(VSS)输入到TFT 34的栅极，从而TFT 34关断。信号CK(H电平，5伏)通过模拟开关35输入到TFT 24的栅极，从而TFT 24导通。在这种条件下，TFT 23关断，而TFT 24导通，从而输出VSS。
此外，在钟控反相器10中TFT 11或导通或关断。即使TFT 11导通，但TFT 24的电流性能定得大，因此在周期T2中输出的VSS很稳定。
希望当时间从周期T2前进到周期T3时，钟控反相器10的输出从VSS精确地切换到VDD。但是，因为N型TFT 24的电流性能定得大，结果如图3B所示时间图中的波形176所示，出现这样一种情况：其中，不可能执行从VSS到VDD的切换，从而移位寄存器不能正确工作。然而，在本发明中，为了防止这种情形，采取了如下对策。
当时间从周期T2前进到周期T3时，钟控反相器10试图将其输出从VSS(0伏)切换到VDD(7伏)。但是，钟控反相器17所拥有的N型TFT 24的电流性能定得大，结果就出现这样一种情况：其中，尽管加到TFT 11上的|VGS|从2伏变化到5伏并且试图将VDD作为OUT输出，但不可能使输出从0伏增加到7伏。在这种情况下，反相器16的输出不会变成0伏，且7伏连续输入到保持钟控反相器17中。因此，TFT 23和TFT 24的导通/关断状态没有互换并且VSS(0伏)连续作为OUT输出，这意味着移位寄存器没有正确工作。
然而，在本发明中，即使钟控反相器10的输出没有从VSS(0伏)切换到VDD(7伏)，如果在加到TFT 11上的VGS从2伏变化到5伏时输出OUT变化量至少等于TFT 34的门限值，则TFT 34导通且TFT 24被迫关断。因此，TFT 11有可能不受TFT 24影响就将输出OUT提高到VDD。此外，OUT的上升操作可以在期望时间执行。而且，当TFT 35被模拟开关35替代时，在该时刻将L电平的CK输入到TFT 24的栅极。如果TFT 24的门限值等于或大于2伏，则TFT 24关断。而且，即使该门限值等于或小于2伏从而TFT 24导通，则|VGS|从5伏减小到2伏，以致保持能力受到削弱。结果，输出OUT容易变化。
TFT 24的电流性能也适用于门限值。因此，可以想象，当N型TFT的门限值降低以及TFT 24的电流性能增强时，具有相同极性的TFT 34的门限值会降低。结果，即使OUT的变化程度小也会执行导通。与此相反，即使TFT 34的门限值大，则这时TFT 24的门限值也大，因而保持能力被削弱。结果，可以执行正确的操作而不存在任何问题。
总之，具有上述第五种结构的本发明对保持和上升操作非常有效，且提供如下效果(6)和(7)。
首先将描述效果(6)。在本发明中，钟控反相器17所拥有的N型TFT 24的电流性能定得大。当VSS为反相器16和反相器17形成的环路保持时，因TFT 24的电流性能定得大，以致有可能输出稳定的VSS。
接下来描述效果(7)。在钟控反相器10的输出从VSS上升到VDD时，钟控反相器17所拥有的N型TFT 24的电流性能定得大，以致出现这样一种情况：上升操作没有执行从而正确的操作没有执行。但是，该上升时刻由钟控反相器10拥有的P型TFT 11来确定。如果输出OUT在TFT 11的VGS的变化时刻变化，则当N型TFT 34的门限值被超过时，TFT 34导通。结果，输出OUT精确上升。
类似于图2C和2D中，存在这样一种情况：其中，甚至当时间从周期T2前进到周期T3以及CK切换到H电平时，OUT没有切换到VSS，从而移位寄存器没有正确工作。
有鉴于此，现提出作为本发明第六种结构的一种结构，该结构能够在保持周期获得波形稳定的OUT，并且对从周期T2到周期T3的上升操作有效。
下面参照图3C描述本发明的第六种结构。图3C是显示设置在第n级的移位寄存器的结构元件的电路图。每一级由如下元件构成：包括串联的TFT 11和TFT 13的钟控反相器10、包括TFT 14a和TFT15a的补偿电路19a、包括TFT 14b和TFT 15b的补偿电路19b、反相器16、包括串联的TFT 23至TFT 25的钟控反相器17以及包括P型TFT 37和模拟开关35的补偿电路19d。通过将各级级联而形成移位寄存器，在各级中设置这些电路，同时CK和CKB交替地在各级输入。与图2C的不同之处在于：从保持钟控反相器17中取消了TFT22，补偿电路19d的输出连接到TFT 23的栅极，反相器16的输入端(即，钟控反相器10的输出端)连接到补偿电路19d的P型TFT 37的栅极以及模拟开关35的N型TFT侧的栅极，反相器16的输出端连接到模拟开关35的P型TFT侧的栅极，VDD连接到TFT 37的源极以及CK连接到模拟开关35的源极。
TFT 25的栅极连接到时钟条信号线并接收CK，TFT 37的栅极接收钟控反相器10的输出(OUT)。而且，TFT 23的电流性能设定很大。更详细地说，如果假定“W23/L∶W13/L＝x∶y”，TFT 23的W23/L和TFT 13的W13/L分别设为“y＝1，x≥1”(其中，W是栅极宽度而L是栅极长度)。
下面参照图3D所示时间图描述周期T1至T3中的操作。在周期T1中，VDD从钟控反相器10输出。
接下来描述周期T2中的操作。在钟控反相器17中，CKB(H电平，5伏)输入到TFT 25的栅极，从而TFT 25导通。OUT的反相信号(VSS)输入到TFT 24的栅极，从而TFT 24关断。输出OUT(VDD)输入到TFT 37的栅极，从而TFT 37关断。信号CK(L电平，2伏)通过模拟开关35输入到TFT 23的栅极，从而TFT 23导通。在这种条件下，TFT 24关断，而TFT 23导通，从而输出VDD。
此外，在钟控反相器10中TFT 13或导通或关断。即使TFT 13导通，但TFT 23的电流性能定得大，因此在周期T2中输出的VDD很稳定。
希望当时间从周期T2前进到周期T3时，钟控反相器10的输出从VDD精确地切换到VSS。但是，因为P型TFT 23的电流性能定得大，结果如图3D所示时间图中的波形177所示，出现这样一种情况：其中，不可能执行从VDD到VSS的切换，从而移位寄存器不能正确工作。然而，在本发明中，为了防止这种情形，采取了如下对策。
当时间从周期T2前进到周期T3时，钟控反相器10试图将其输出从VDD(7伏)切换到VSS(0伏)。但是，钟控反相器17所拥有的P型TFT 23的电流性能定得大，结果就出现这样一种情况：其中，尽管加到TFT 13上的|VGS|从2伏变化到5伏并且试图将VSS作为OUT输出，但不可能使输出从7伏减小到0伏。在这种情况下，反相器16的输出不会变成7伏，且0伏连续输入到保持钟控反相器17中。因此，TFT 23和TFT 24的导通/关断状态没有互换并且VDD(7伏)连续作为OUT输出，这意味着移位寄存器没有正确工作。
然而，在本发明中，即使钟控反相器10的输出没有从VDD(7伏)切换到VSS(0伏)，如果在加到TFT 13上的VGS从2伏变化到5伏时输出OUT变化量至少等于TFT 37的门限值，则TFT 37导通且TFT 23被迫关断。结果，TFT 13有可能不受TFT 23影响就将输出OUT降低到VDD。此外，OUT的上升操作可以在期望时间执行。而且，当TFT 35被模拟开关35替代时，在该时刻将H电平的CK输入到TFT 23的栅极。如果TFT 23的门限值等于或大于2伏，则TFT 23关断。而且，即使该门限值小于2伏从而TFT 24导通，则|VGS|从5伏减小到2伏，以致保持能力受到削弱。结果，输出OUT容易变化。
TFT 23的电流性能也适用于门限值。因此，可以想象，当P型TFT的门限值降低以及TFT 23的电流性能增强时，具有相同极性的TFT 37的门限值会降低。结果，即使OUT的变化程度小也会执行导通。与此相反，即使TFT 37的门限值大，则这时TFT 24的门限值也大，因而保持能力被削弱。结果，可以执行正确的操作而不存在任何问题。
总之，具有上述第六种结构的本发明对保持和上升操作非常有效，且提供如下效果(8)和(9)。
首先将描述效果(8)。在本发明中，钟控反相器17所拥有的P型TFT 23的电流性能定得大。当VDD被由反相器16和反相器17形成的环路保持时，因TFT 23的电流性能定得大，以致有可能输出稳定的VDD。
接下来描述效果(9)。在钟控反相器10的输出从VDD上升到VSS时，钟控反相器17所拥有的P型TFT 23的电流性能定得大，以致出现这样一种情况：没有引起下降操作从而正确的操作没有执行。但是，该下降时刻由钟控反相器10拥有的N型TFT 13来确定。如果输出OUT在TFT 13的VGS的变化时刻变化，则当P型TFT 37的门限值被超过时，TFT 37导通。结果，输出OUT精确下降。
实施方式2
有可能通过将以上参照图1A至1D、图2A至2D以及图3A至3D来描述的第一至第六种结构自由组合这样来利用它们。在本实施方式中，将参照图6A和6B以及图7A和7B描述一种组合示例。注意，这这些附图中，信号S是启动脉冲或者设置在第n-1级的钟控反相器16的输出，信号SB对应于信号S的反相信号。此外，术语“两级前信号”对应于设置在第n-2级的钟控反相器10的输出。
图6A是一个其中组合了第三种结构(参见图2A)与第五种结构(参见图3A)的电路图，它显示设置在第n级的移位寄存器的结构元件。每一级由如下元件构成：包括串联的TFT 71至TFT 73的钟控反相器10、反相器16、包括串联的TFT 74和TFT 75的钟控反相器17、串联的TFT 76和TFT 77、反相器78和79、TFT 80和模拟开关81。通过将各级级联而形成移位寄存器，在各级中设置这些电路，同时CK和CKB交替地在各级输入。
图6B是一个电路图，其中，第二种结构(参见图1C)、第四种结构(参见图2C)和第六种结构(参见图3C)彼此组合在一起，图6B显示设置在第n级的移位寄存器的结构元件。每一级由如下元件构成：包括串联的TFT 91至TFT 93的钟控反相器10、反相器16、包括串联的TFT 94和TFT 95的钟控反相器17、串联的TFT 96和TFT97、串联的TFT 98和TFT 99、反相器120和121、P型TFT 122和模拟开关123。通过将各级级联而形成移位寄存器，在各级中设置这些电路，同时CK和CKB交替地在各级输入。
图7A是一个电路图，其中，第四种结构(参见图2C)与第六种结构(参见图3C)彼此组合在一起，图7A显示设置在第n级的移位寄存器的结构元件。每一级由如下元件构成：包括串联的TFT 131至TFT 133的钟控反相器10、反相器16、包括串联的TFT 134和TFT135的钟控反相器17、串联的TFT 136和TFT 137、反相器138和139、P型TFT 140和模拟开关141。通过将各级级联而形成移位寄存器，在各级中设置这些电路，同时CK和CKB交替地在各级输入。
图7B是一个电路图，其中，第一种结构(参见图1A)、第三种结构(参见图2A)以及第五种结构(参见图3A)彼此组合在一起，图7B显示设置在第n级的移位寄存器的结构元件。每一级由如下元件构成：包括串联的TFT 151至TFT 153的钟控反相器10、反相器16、包括串联的TFT 154和TFT 155的钟控反相器17、串联的TFT 156和TFT 157、串联的TFT 158和TFT 159、反相器160和161、N型TFT 162和模拟开关163。通过将各级级联而形成移位寄存器，在各级中设置这些电路，同时CK和CKB交替地在各级输入。
应注意，在组合上述第一至第六种结构中的一些结构或所有结构时，如果电路可以无故障工作，则可以取消不必要的TFT。在图6A和7B所示的结构中，就确实取消了图3A中的TFT 22。而且，在图6B和7A所示的结构中，的确取消了图3C中的TFT 25。以同样的方式，如果在工作中没有故障出现，必要时可以额外设置其它的TFT。
实施方式3
下面参照图10A和10B描述根据本发明的本实施方式。
图10A显示图6B所示电路图的平面版图(plan layout)(顶视图)。图10B显示由光学显微镜放大的实际制作的面板照片。
图10A和图10B中的标号和符号对应于图6B的那些标号和符号，因此这里可以省略说明。在图10A和10B中，P型TFT 16a和N型TFT 16b构成反相器16，P型TFT 123a和N型TFT 123b构成模拟开关123。
TFT 94的W(栅极宽度)设得大。如果需要与TFT 94串联且尺寸与TFT 94相同的另一TFT，则版图面积变得更大。然而，在本发明中只需要一个TFT 94，该TFT 94的W设得大，版图面积的扩大受到控制。
实施方式4
下面参照图4A至4D和图5A至5D描述本发明的不同于以上实施方式的一种实施方式。
现参照图4A至4D描述本发明的“与非”门。图4A是“与非”门的电路图，该“与非”门包括如下元件：并联的P型TFT 51和P型TFT 52、N型TFT 54以及包括串联的P型TFT 55和N型TFT 56的补偿电路19。TFT 51的栅极接收Vin1，TFT 52的栅极和TFT 55的源极接收Vin2，以及TFT 55和TFT 56的栅极接收VinB1，VinB1是Vin1的反相信号。
接着将参照图4B所示的时间图描述该“与非”门的工作原理。在周期T1中，Vin1处于H电平，VinB1处于L电平，而Vin2处于L电平，从而TFT 51关断，TFT 52导通，TFT 55导通以及TFT 56关断。而且，Vin2(处于L电平)通过TFT 55输入到TFT 54，从而TFT 54关断。结果，输出OUT为VDD。在周期T2中，Vin1保持在H电平，VinB1保持在L电平，而Vin2切换到H电平，从而TFT51保持关断，TFT 52关断，TFT 55保持导通，以及TFT 56保持关断。而且，VinB1(处于L电平)通过TFT 55输入到TFT 54，从而TFT 54导通。结果，输出OUT为VSS。
在周期T3中，Vin1切换到L电平，VinB1切换到H电平以及Vin2保持在H电平，从而TFT 51导通，TFT 52保持关断，TFT 55关断以及TFT 56导通。而且，VSS通过TFT 56输入到TFT 54，从而TFT 54关断。结果，输出OUT为VDD。在周期T4中，Vin1保持在L电平，VinB1保持在H电平，并且Vin2切换到L电平，从而TFT 51保持导通，TFT 52导通，TFT 55保持关断以及TFT 56保持导通。而且，VSS通过TFT 56输入到TFT 54，从而TFT 54保持关断。结果，输出OUT为VDD。
接下来，图4C显示这样一种结构：其中，用模拟开关57代替上述结构中的TFT 55。图4C所示的结构按照图4D所示的时间图工作。注意，图4C所示的结构及其工作原理类似于图4A所示的结构以及其上述工作原理，故在此不作说明。
接着，参照图5A至5D描述本发明的“或非”门。图5A是该“或非”门的电路图，该“或非”门包括如下元件：并联的N型TFT61和P型TFT 62、P型TFT 64以及包括串联的P型TFT 65和N型TFT 66的补偿电路19。TFT 61的栅极接收Vin1，TFT 62的栅极和TFT 66的源极接收Vin2，以及TFT 65和TFT 66的栅极接收VinB1，VinB1是Vin1的反相信号。
接着将参照图5B所示的时间图描述该“或非”门的工作原理。在周期T1中，Vin1处于L电平，VinB1处于H电平，而Vin2处于H电平，从而TFT 61关断，TFT 62导通，TFT 65关断以及TFT 66导通。而且，Vin2(处于H电平)通过TFT66输入到TFT 64，从而TFT 64关断。结果，输出OUT为VSS。在周期T2中，Vin1保持在L电平，VinB1保持在H电平，而Vin2切换到L电平，从而TFT 61保持关断，TFT 62关断，TFT 65保持关断，以及TFT 66保持导通。而且，Vin2(处于L电平)通过TFT 66输入到TFT 64，从而TFT 64导通。结果，输出OUT为VDD。
在周期T3中，Vin1切换到H电平，VinB1切换到L电平以及Vin2保持在L电平，从而TFT 61导通，TFT 62保持关断，TFT 65导通以及TFT 66关断。而且，VDD通过TFT 65输入到TFT 64，从而TFT 64关断。结果，输出OUT为VSS。在周期T4中，Vin1保持在H电平，VinB1保持在L电平，并且Vin2切换到H电平，从而TFT 61保持导通，TFT 62导通，TFT 65保持导通关以及TFT 66保持断。而且，VDD通过TFT 65输入到TFT 64，从而TFT 64保持关断。结果，输出OUT为VSS。
接下来，图5C显示这样一种结构：其中，用模拟开关67代替上述结构中的TFT 66。图5C所示的结构按照图5D所示的时间图工作。注意，图5C所示的结构及其工作原理类似于图5A所示的结构以及其上述工作原理，故在此不作说明。
上述具有图4A或4C所示结构的本发明的“与非”门以及上述具有图5A或5C所示结构的本发明的“或非”门提供如下有利效果(10)。
现描述效果(10)。在通常情况下，“与非”门和“或非”门分别由四个TFT形成，其中有两个串联的N型TFT和两个串联的P型TFT。而且，为了获得大的导通电流，串联的两个TFT的栅极带宽(W)设得大。结果，需要增加其栅极充当负载的TFT的栅极宽度，这增加了总的负载并妨碍高频工作。但是，在本发明中，双栅极TFT(串联的两个TFT)变成了单栅TFT。例如，在图4A所示的结构中，一般需要设置串联的两个N型TFT。但是，在本发明中仅设置了一个N型TFT 13。结果，在本发明中，无需增加TFT的栅极宽度，从而有可能减小TFT的尺寸，这使得有可能实现高集成度。此外，减小了其栅极(栅极电容)充当负载的元件上的负荷，因而总的负载也减小了。结果，高频工作就成为可能。
在本实施方式中，尽管已参照图4A至4D以及图5A至5D对“与非”门和“或非”门作了说明，但本发明还适用于其它电路。然而，本发明最好应用到使用至少两个信号的电路中。
实施方式5
下面参照图8A至8C描述本发明的本实施方式。
图8A显示一种显示设备的外观。该显示设备具有像素部分102，在该像素部分102中，像素101(x×y)在衬底107上以矩阵形式排列。信号线驱动电路103、第一行扫描驱动电路104以及第二行扫描驱动电路105设置在像素部分102的外围。信号从外部通过FPC 106提供给信号线驱动电路103、第一行扫描驱动电路104以及第二行扫描驱动电路105。此外，信号线驱动电路103、第一行扫描驱动电路104以及第二行扫描驱动电路105可以设置在像素部分102在其中形成的衬底107的外部。在图8A中，提供了一个信号线驱动电路以及两个扫描驱动电路，但信号线驱动电路和行扫描驱动电路的数量不受此限。对应于像素101的结构，这些电路的数量可以任意设置。注意，本发明中的显示设备包括面板、面板上的模块以及显示器，在所述面板中，像素部分和驱动电路被密封在衬底和覆盖材料之间，而所述模块中装备有IC等。
图8B显示信号线驱动电路103的结构示例。信号线驱动电路103具有移位寄存器111、第一锁存电路112以及第二锁存电路113。图8C显示第一行扫描驱动电路104的结构示例。第一行扫描驱动电路104具有移位寄存器114和缓冲器115。图1A至3D、图6A至7B所示的结构中的任何一个可自由应用于移位寄存器111或移位寄存器114。图4A至5D所示的结构中的任何一个或者根据本发明的另一个电路可以自由地应用于第一锁存电路112、第二锁存电路113或者缓冲器115。本实施方式可与实施方式1至4自由组合。
实施方式6
以下是采用本发明的电子设备的示例：视频照相机、数字照相机、护目镜式(goggle type)显示器(头戴式显示器)、导航系统、音频重放单元(汽车音响、音频部件等等)、笔记本个人计算机、游戏机、便携式信息终端(移动计算机、移动电话、移动型游戏机、电子书等等)、配备了记录媒体的图像重放单元(具体地说，配备了若干显示器，且其中每一个显示器均能够播放例如数字多功能光盘(DVD)的记录媒体并显示其中的图像)、等等。
图9A显示一种发光设备，该设备包括外壳2001、支撑底座2002、显示部分2003、扬声器部分2004、视频输入端2005等。本发明可应用于显示部分2003的驱动电路。图9A所示的发光设备可以根据本发明完成。该发光设备具有比液晶显示设备还要薄的的显示部分，因为，该发光设备是自发光的，不需要背光。注意，用于显示信息的所有显示设备如个人计算机、用于接收电视广播的设备以及用于显示广告的设备也包括在该发光设备中。
图9B显示一种数字照相机，该数字照相机包括机身2101、显示部分2102、图像接收部分2103、操作键2104、外部连接端口2105、快门2106等。本发明可应用于显示部分2102的驱动电路。图9B所示的数字照相机根据本发明完成。
图9C显示一种笔记本个人计算机，该笔记本个人计算机包括机身2201、外壳2202、显示部分2203、键盘2204、外部连接端口2205、指示鼠标器等。本发明可应用于显示部分2203的驱动电路。图9C所示的笔记本式个人计算机根据本发明完成。
图9D显示一种移动计算机，该移动计算机包括机身2301、显示部分2302、开关2303、操作键2304、红外线端口2305等等。本发明可应用于显示部分2302的驱动电路。图9D所示的移动计算机根据本发明完成。
图9E显示一种配备了记录媒体的便携式图像重放单元(具体说为DVD播放器)，该图像重放单元包括机身2401、外壳2402、显示部分A 2403、显示部分B 2404、记录媒体(例如DVD)读入部分2405、操作键2406、扬声器部分2407、等等。显示部分A 2403主要显示图像信息，而显示部分B 2404主要显示字符信息。本发明可应用于显示部分A 2403和B 2404的驱动电路。注意，配备了记录媒体的图像重放单元包括家用的游戏机等。图93所示的图像重放单元根据本发明完成。
图9F显示一种护目镜式显示器(头戴式显示器)，该显示器包括机身2501、显示部分2502、告警部分2503等等。本发明可应用于显示部分2502的驱动电路。图9D所示的护目镜式显示器根据本发明完成。
图9G显示一种视频摄像机，该视频摄像机包括机身2601、显示部分2602、外壳2603、外部连接端口2604、遥控接收部分2605、图像接收部分2606、电池2607、音频输入部分2608、操作键2609、目镜2610(eye piece)等等。配备了根据本发明而形成的发光元件的像素部分可应用于显示部分2602。图9G所示的视频摄像机根据本发明完成。
图9H显示一种移动电话，该移动电话包括机身2701、外壳2702、显示部分2703、音频输入部分2704、音频输出部分2705、操作键2706、外部连接端口2707、天线2708等。本发明可应用于显示部分2703的驱动电路。注意，通过在显示部分2703的黑背景上显示白色字符，就可以减少该移动电话的功耗。图9H所示的移动电话根据本发明完成。
此外，电子设备外壳的小型化、内部电路中驱动电路所占用的面积的减少、制造成本的降低、功耗的降低以及高频工作都可根据本发明实现。本发明可为所有上述电子设备带来协同效应，而且，尤其是能给移动终端带来较大的协同效应。
如上所述，本发明可以广泛应用于各种领域中的电子设备。另外，本实施方式下的电子设备可采用实施方式1至5中的任何一种像素结构。
实施方式7
下面参照图12A和12B描述本发明的第七种结构。图12A是显示设置在第n级的移位寄存器的结构元件的电路图。每一级由如下元件构成：包括串联的TFT 11和TFT 13的钟控反相器10、包括TFT14a和TFT 15a的补偿电路19a、包括TFT 14b和TFT 15b的补偿电路19b、包括串联的TFT 24和TFT 181的保持钟控反相器17、包括TFT 182和模拟开关184的补偿电路以及包括TFT 183和模拟开关185的补偿电路。通过将各级级联而形成移位寄存器，在各级中设置这些电路，同时CK和CKB交替地在各级输入。图12A中的结构与图3A中的结构的不同之处在于：CKB输入到TFT 14a的源极而不是输入两级前信号，TFT 181代替TFT 22和23设置在保持钟控反相器17中，包括TFT 182和模拟开关184的补偿电路连接到TFT 181的栅极，而包括TFT 183和模拟开关185的补偿电路连接到TFT 24的栅极。
下面参照图12B所示时间图描述周期T1至T3中的操作。在周期T1中，VSS从钟控反相器10输出。
接下来描述周期T2中的操作。在钟控反相器17中，VDD输入到TFT 181的栅极以使之关断。TFT 24处于导通状态。因此，VSS作为OUT输出。此外，在钟控反相器10中，TFT 11或处于导通状态或处于关断状态。即使TFT 11处于导通状态，由于TFT 24具有高电流性能故在周期T2期间VSS作为OUT稳定输出。
在上述结构中，不必如图3A和3B所示结构那样使用两级前信号。因此，可以减少引出线数量。这种结构可与上述结构中的任何一种结构相结合。
在具有第一或第二结构的本发明中，通过使用两级前信号使得TFT在预定时刻导通。
在具有第三或第四结构的本发明中，使补偿电路的TFT导通时刻延迟，因此，即使补偿电路的TFT的门限值等于或小于期望值，通过将多个反相器连接到补偿电路的输入端，从而延迟了泄漏电流开始流动的时刻。另一方面，补偿电路的TFT的门限电压等于或大于期望值，从而可以抑制泄漏电流。
在具有第五或第六结构的本发明中，钟控反相器的电流性能定得大，以便精确地保持信号。另外，有可能在信号上升或下降时提供具有稳定波形的信号。
另外，在本发明中，有可能将双栅极TFT(串联的两个TFT)改为单栅TFT。结果，在本发明中，不必增加TFT的栅极宽度，从而有可能减少TFT的尺寸，这使得有可能实现高集成度。另外，其栅极(栅极电容)充当负载的元件上的负荷减轻了，从而总的负载也减小了，因而高频工作成为可能。还可能增强要用的TFT的电流性能。可用低电压完成精确的操作，即便在直接使用幅度为3伏的信号时，这是因为根据本发明的结构不受TFT门限电压波动的影响。

Claims (25)

1.一种钟控反相器，它包括：
串联的第一晶体管和第二晶体管，以及
包括串联的第三晶体管和第四晶体管的补偿电路，其中：
所述第三晶体管和所述第四晶体管的栅极彼此相连，
所述第三晶体管和所述第四晶体管的漏极分别连接到所述第一晶体管的栅极，
所述第一晶体管和所述第四晶体管的源极分别电连接到第一电源，
所述第二晶体管的源极电连接到第二电源，以及
输入到所述第三晶体管的源极的信号的幅度小于所述第一电源和所述第二电源之间的电位差。
2.如权利要求1所述的钟控反相器，其特征在于：
所述第一电源是高电位电源；
所述第二电源是低电位电源；
所述第一晶体管和所述第四晶体管均是P型晶体管；以及
所述第二晶体管和所述第三晶体管均是N型晶体管。
3.如权利要求1所述的钟控反相器，其特征在于：
所述第一电源是低电位电源；
所述第二电源是高电位电源；
所述第一晶体管和所述第四晶体管均是N型晶体管；以及
所述第二晶体管和所述第三晶体管均是P型晶体管。
4.如权利要求1所述的钟控反相器，其特征在于：所述第三晶体管由模拟开关代替。
5.一种钟控反相器，它包括：
串联的第一至第三晶体管，以及
包括串联的第四晶体管和第五晶体管的补偿电路，其中：
所述第四晶体管和所述第五晶体管的栅极彼此相连，
所述第四晶体管和所述第五晶体管的漏极分别连接到所述第一晶体管的栅极，
所述第一晶体管和所述第五晶体管的源极分别电连接到第一电源，
所述第三晶体管的源极电连接到第二电源；以及
输入到所述第四晶体管的源极的信号的幅度小于所述第一电源和所述第二电源之间的电位差。
6.如权利要求5所述的钟控反相器，其特征在于：
所述第一电源是高电位电源；
所述第二电源是低电位电源；
所述第一晶体管和所述第五晶体管均是P型晶体管；以及
所述第二晶体管至所述第四晶体管均是N型晶体管。
7.如权利要求5所述的钟控反相器，其特征在于：
所述第一电源是高电位电源；
所述第二电源是低电位电源；
所述第一晶体管、所述第二晶体管和所述第五晶体管均是P型晶体管；以及
所述第三晶体管和所述第四晶体管均是N型晶体管。
8.如权利要求5所述的钟控反相器，其特征在于：
所述第一电源是低电位电源；
所述第二电源是高电位电源；
所述第一晶体管和所述第五晶体管均是N型晶体管；以及
所述第二晶体管至所述第四晶体管均是P型晶体管。
9.如权利要求5所述的钟控反相器，其特征在于：
所述第一电源是低电位电源；
所述第二电源是高电位电源；
所述第一晶体管、所述第二晶体管和所述第五晶体管均是N型晶体管；以及
所述第三晶体管和所述第四晶体管均是P型晶体管。
10.如权利要求5所述的钟控反相器，其特征在于：所述第四晶体管由模拟开关代替。
11.一种“与非”门，它包括：
并联的第一晶体管和第二晶体管；
与所述第一晶体管和所述第二晶体管串联的第三晶体管；以及
包括串联的第四晶体管和第五晶体管的补偿电路，其中：
所述第四晶体管和所述第五晶体管的栅极彼此相连；
所述第四晶体管和所述第五晶体管的漏极分别连接到所述第三晶体管的栅极；
所述第一晶体管和所述第二晶体管的源极分别电连接到高电位电源；
所述第三晶体管和所述第五晶体管的源极分别电连接到低电位电源；以及
输入到所述第四晶体管的源极的信号的幅度以及输入到所述第一晶体管、所述第二晶体管、所述第四晶体管和所述第五晶体管中的每一个的栅极的信号的幅度均小于所述高电位电源和所述低电位电源之间的电位差。
12.如权利要求11所述的“与非”门，其特征在于：所述第一晶体管、所述第二晶体管和所述第四晶体管均是P型晶体管，以及所述第三晶体管和所述第五晶体管均是N型晶体管。
13.如权利要求11所述的“与非”门，其特征在于：所述第四晶体管由模拟开关代替。
14.一种“或非”门，它包括：
并联的第一晶体管和第二晶体管；
与所述第一晶体管和所述第二晶体管串联的第三晶体管；以及
包括串联的第四晶体管和第五晶体管的补偿电路，其中：
所述第四晶体管和所述第五晶体管的栅极彼此相连；
所述第四晶体管和所述第五晶体管的漏极分别连接到所述第三晶体管的栅极；
所述第一晶体管和所述第二晶体管的源极分别电连接到低电位电源，
所述第三晶体管和所述第五晶体管的源极分别电连接到高电位电源；以及
输入到所述第一晶体管、所述第二晶体管、所述第四晶体管和所述第五晶体管中的每一个的栅极的信号的幅度以及输入到所述第四晶体管的源极的信号的幅度均小于所述高电位电源和所述低电位电源之间的电位差。
15.如权利要求14所述的“或非”门，其特征在于：所述第一晶体管、所述第二晶体管和所述第四晶体管均是N型晶体管，以及所述第三晶体管和所述第五晶体管均是P型晶体管。
16.如权利要求14所述的“或非”门，其特征在于：所述第四晶体管由模拟开关代替。
17.一种移位寄存器，它包括：
包括串联的第一晶体管至第三晶体管的钟控反相器；以及
包括串联的第四晶体管和第五晶体管的补偿电路，其中：
所述第一晶体管和所述第五晶体管的源极分别电连接到第一电源，
所述第三晶体管的源极电连接到第二电源；
所述第一晶体管的栅极连接到所述补偿电路的输出端；
在第n-1级产生的脉冲输入到设置在第n级的补偿电路的输入端；以及
在第n-2级产生的脉冲或时钟信号输入到第n级的所述第四晶体管的源极。
18.如权利要求17所述的移位寄存器，其特征在于：
所述第一电源是低电位电源；
所述第二电源是高电位电源；
所述第一晶体管和所述第五晶体管均是N型晶体管；以及
所述第二至所述第四晶体管均是P型晶体管。
19.如权利要求17所述的移位寄存器，其特征在于：
所述第一电源是高电位电源；
所述第二电源是低电位电源；
所述第一晶体管和所述第五晶体管均是P型晶体管；以及
所述第二至所述第四晶体管均是N型晶体管。
20.如权利要求17所述的移位寄存器，其特征在于：所述第四晶体管由模拟开关代替。
21.如权利要求17所述的移位寄存器，其特征在于：所述第二晶体管被取消。
22.一种移位寄存器，它包括：
多级，其中每级包括：包括串联的第一晶体管和第二晶体管的第一钟控反相器；与所述第一钟控反相器形成环路的反相器；以及包括N型晶体管和模拟开关的补偿电路，其中：
所述第一晶体管是P型晶体管而所述第二晶体管是N型晶体管；
所述第一晶体管的栅极连接到所述反相器的输出端而所述第一晶体管的源极电连接到高电位电源；
所述第二晶体管的栅极通过所述N型晶体管的漏极和所述模拟开关连接到时钟信号线，而所述第二晶体管的源极连接到低电位电源；
以及
所述模拟开关由所述反相器的输入和输出控制。
23.一种移位寄存器，它包括：
多级，其中每级包括：包括串联的第一晶体管和第二晶体管的第一钟控反相器；与所述第一钟控反相器形成环路的反相器；以及包括P型晶体管和模拟开关的补偿电路，其中：
所述第一晶体管是N型晶体管而所述第二晶体管是P型晶体管；
所述第一晶体管的栅极连接到所述反相器的输出端而所述第一晶体管的源极电连接到低电位电源；
所述第二晶体管的栅极通过所述P型晶体管的漏极和所述模拟开关连接到时钟信号线，而所述第二晶体管的源极连接到高电位电源；以及
所述模拟开关由所述反相器的输入和输出控制。
24.一种钟控反相器，它包括：
串联的第一晶体管和第二晶体管，以及
包括串联的第三晶体管和第四晶体管的补偿电路，其中：
所述第三晶体管和所述第四晶体管的栅极彼此相连，
所述第三晶体管和所述第四晶体管的漏极分别连接到所述第一晶体管的栅极，
所述第一晶体管和所述第四晶体管的源极分别电连接到第一电源，
所述第二晶体管的源极电连接到第二电源。
25.一种移位寄存器，它包括：
接收第一信号的第一补偿电路；
接收第二信号的第二补偿电路；
与所述第一补偿电路和所述第二补偿电路电连接的第一钟控反相器；
包括第一模拟开关、接收所述第一信号的第三补偿电路；
包括第二模拟开关、接收所述第二信号的第四补偿电路；
与所述第三补偿电路和所述第四补偿电路电连接的第二钟控反相器。
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TW (1) TWI309831B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7688107B2 (en) 2005-04-19 2010-03-30 Semiconductor Energy Laboratory Co., Ltd. Shift register, display device, and electronic device
CN102299705A (zh) * 2010-06-22 2011-12-28 上海复旦微电子股份有限公司 电平转换与非电路
CN104575424A (zh) * 2015-01-09 2015-04-29 深圳市华星光电技术有限公司 扫描驱动电路及其或非门逻辑运算电路
CN105991126A (zh) * 2015-02-06 2016-10-05 中国科学院微电子研究所 一种反相器

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109961B2 (en) * 2002-03-13 2006-09-19 Semiconductor Energy Laboratory Co., Ltd. Electric circuit, latch circuit, display apparatus and electronic equipment
WO2005018091A1 (ja) * 2003-08-13 2005-02-24 Fujitsu Limited パルス生成回路
KR20050099259A (ko) * 2004-04-09 2005-10-13 삼성전자주식회사 고속 플립플롭들 및 이를 이용한 복합 게이트들
DE602005015965D1 (de) * 2004-06-14 2009-09-24 Semiconductor Energy Lab Schieberegister und halbleiter-displayeinrichtung
US8054111B2 (en) * 2004-12-13 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic appliance using the same
EP1717783B1 (en) * 2005-04-28 2015-06-03 Semiconductor Energy Laboratory Co., Ltd. Data latch circuit, driving method of the data latch circuit, and display device
US7483013B2 (en) * 2005-05-20 2009-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, display device, and electronic appliance therewith
US7764086B2 (en) * 2006-12-22 2010-07-27 Industrial Technology Research Institute Buffer circuit
TWI453711B (zh) * 2007-03-21 2014-09-21 Semiconductor Energy Lab 顯示裝置
US7978515B2 (en) * 2007-03-23 2011-07-12 Sharp Kabushiki Kaisha Semiconductor storage device and electronic equipment therefor
CN101399086B (zh) * 2007-09-27 2010-09-15 北京京东方光电科技有限公司 移位寄存器及其栅极驱动装置
WO2009063542A1 (ja) * 2007-11-12 2009-05-22 Fujitsu Microelectronics Limited 半導体装置
US8314765B2 (en) * 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
US9715845B2 (en) * 2009-09-16 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
KR101629194B1 (ko) * 2009-10-30 2016-06-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로 및 반도체 장치
KR101844972B1 (ko) 2009-11-27 2018-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
KR101718068B1 (ko) * 2010-08-20 2017-03-21 삼성디스플레이 주식회사 표시 장치용 전원 공급 장치 및 전원 공급 방법
US8570066B2 (en) * 2011-03-24 2013-10-29 Electronics And Telecommunications Research Institute Inverter, NAND gate, and NOR gate
US8779799B2 (en) 2011-05-19 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Logic circuit
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
KR101353212B1 (ko) * 2011-06-14 2014-01-22 한국과학기술원 인버터 및 인버터가 구비된 스위칭회로
CN103268749B (zh) * 2012-11-21 2015-04-15 上海天马微电子有限公司 一种反相器、amoled补偿电路和显示面板
KR102455054B1 (ko) * 2015-12-17 2022-10-13 엘지디스플레이 주식회사 GIP(Gate In Panel) 구동회로와 이를 이용한 표시장치
TWI563488B (en) * 2016-02-01 2016-12-21 Sitronix Technology Corp Gate driving circuit
US11387819B2 (en) * 2020-12-10 2022-07-12 Qualcomm Incorporated Fault resilient flip-flop with balanced topology and negative feedback
CN113707069B (zh) * 2021-08-30 2024-06-25 Tcl华星光电技术有限公司 时序控制器、显示终端及显示补偿方法

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6045512B2 (ja) * 1980-03-05 1985-10-09 株式会社東芝 ダイナミック型シフトレジスタ回路
JPS635553A (ja) * 1986-06-25 1988-01-11 Fujitsu Ltd バツフア回路
JPH01261923A (ja) 1988-04-13 1989-10-18 Seiko Epson Corp 出力回路
JPH0227598A (ja) 1988-07-18 1990-01-30 Hitachi Ltd シフトレジスタ
US5039883A (en) * 1990-02-21 1991-08-13 Nec Electronics Inc. Dual input universal logic structure
US5136622A (en) * 1991-02-28 1992-08-04 Thomson, S.A. Shift register, particularly for a liquid crystal display
JPH05129934A (ja) * 1991-10-31 1993-05-25 Nec Ic Microcomput Syst Ltd クロツクドインバータ
US5291079A (en) * 1992-07-23 1994-03-01 Xilinx, Inc. Configuration control unit for programming a field programmable gate array and reading array status
US5410583A (en) * 1993-10-28 1995-04-25 Rca Thomson Licensing Corporation Shift register useful as a select line scanner for a liquid crystal display
JP3285442B2 (ja) * 1993-12-13 2002-05-27 株式会社日立製作所 メモリ装置
JPH087571A (ja) * 1994-04-20 1996-01-12 Hitachi Ltd ゲート回路，半導体集積回路，半導体記憶回路及びそれらを用いた半導体集積回路装置、それらを用いた情報処理装置
JPH088724A (ja) * 1994-06-20 1996-01-12 Hitachi Ltd 論理回路およびそれを用いて構成された半導体集積回路装置
JP3523718B2 (ja) * 1995-02-06 2004-04-26 株式会社ルネサステクノロジ 半導体装置
JP3224712B2 (ja) * 1995-06-20 2001-11-05 富士通株式会社 論理＆レベル変換回路及び半導体装置
JP3233580B2 (ja) * 1995-09-05 2001-11-26 シャープ株式会社 レベル変換回路
JP2806335B2 (ja) 1996-01-17 1998-09-30 日本電気株式会社 論理回路及びこれを用いた半導体集積回路
JP3998278B2 (ja) * 1996-02-27 2007-10-24 株式会社ルネサステクノロジ 内部電位発生回路
TW325608B (en) * 1996-04-17 1998-01-21 Toshiba Co Ltd Timing signal generation circuit and a display device using such a circuit
DE19638163C1 (de) 1996-09-18 1998-02-05 Siemens Ag Verzögerungsstufe mit steilen Flanken
JP2891297B2 (ja) * 1996-09-30 1999-05-17 日本電気株式会社 電圧電流変換回路
JPH1155089A (ja) * 1997-07-29 1999-02-26 Mitsubishi Electric Corp 半導体ゲート回路
JPH11163713A (ja) 1997-11-25 1999-06-18 Hitachi Ltd 半導体集積回路装置
JPH11184440A (ja) 1997-12-25 1999-07-09 Sony Corp 液晶表示装置の駆動回路
JP2001051292A (ja) * 1998-06-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置および半導体表示装置
JP3166740B2 (ja) * 1998-11-30 2001-05-14 日本電気株式会社 論理回路
US6114907A (en) * 1998-12-08 2000-09-05 National Semiconductor Corporation Amplifier with dynamic compensation and method
JP3789251B2 (ja) 1999-04-08 2006-06-21 Ｎｅｃエレクトロニクス株式会社 レジスタ回路及びラッチ回路
JP3705985B2 (ja) 1999-05-28 2005-10-12 シャープ株式会社 シフトレジスタ、および、それを用いた画像表示装置
JP3530422B2 (ja) 1999-06-16 2004-05-24 Ｎｅｃエレクトロニクス株式会社 ラッチ回路とレジスタ回路
JP3566608B2 (ja) * 1999-12-28 2004-09-15 Ｎｅｃエレクトロニクス株式会社 半導体集積回路
JP3734664B2 (ja) * 2000-02-24 2006-01-11 株式会社日立製作所 表示デバイス
US6252426B1 (en) * 2000-03-07 2001-06-26 Honeywell International Inc. High speed logic family
JP4366858B2 (ja) * 2000-09-18 2009-11-18 ソニー株式会社 Ｍｏｓトランジスタ回路
JP2002298582A (ja) * 2001-03-29 2002-10-11 Oki Electric Ind Co Ltd 半導体記憶装置
JP4785271B2 (ja) * 2001-04-27 2011-10-05 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
JP2003032096A (ja) 2001-07-11 2003-01-31 Casio Comput Co Ltd 電子装置
TW564430B (en) * 2001-07-16 2003-12-01 Semiconductor Energy Lab Shift register and method of driving the same
US6593744B2 (en) * 2001-11-20 2003-07-15 Koninklijke Philips Electronics, N.V. Multi-channel RF cable trap for magnetic resonance apparatus
US7109961B2 (en) * 2002-03-13 2006-09-19 Semiconductor Energy Laboratory Co., Ltd. Electric circuit, latch circuit, display apparatus and electronic equipment
CN101242177B (zh) * 2002-12-13 2012-10-10 株式会社半导体能源研究所 半导体器件和使用该半导体器件的显示器件
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7688107B2 (en) 2005-04-19 2010-03-30 Semiconductor Energy Laboratory Co., Ltd. Shift register, display device, and electronic device
CN1855311B (zh) * 2005-04-19 2011-05-18 株式会社半导体能源研究所 移位寄存器,显示器件和电子设备
CN102299705A (zh) * 2010-06-22 2011-12-28 上海复旦微电子股份有限公司 电平转换与非电路
CN102299705B (zh) * 2010-06-22 2014-06-04 上海复旦微电子股份有限公司 电平转换与非电路
CN104575424A (zh) * 2015-01-09 2015-04-29 深圳市华星光电技术有限公司 扫描驱动电路及其或非门逻辑运算电路
CN104575424B (zh) * 2015-01-09 2017-03-15 深圳市华星光电技术有限公司 扫描驱动电路及其或非门逻辑运算电路
CN105991126A (zh) * 2015-02-06 2016-10-05 中国科学院微电子研究所 一种反相器
CN105991126B (zh) * 2015-02-06 2019-02-01 中国科学院微电子研究所 一种反相器

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