JP3530422B2 - ラッチ回路とレジスタ回路 - Google Patents
ラッチ回路とレジスタ回路Info
- Publication number
- JP3530422B2 JP3530422B2 JP16976999A JP16976999A JP3530422B2 JP 3530422 B2 JP3530422 B2 JP 3530422B2 JP 16976999 A JP16976999 A JP 16976999A JP 16976999 A JP16976999 A JP 16976999A JP 3530422 B2 JP3530422 B2 JP 3530422B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transfer
- clk
- latch
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the primary-secondary type
- H03K3/35625—Bistable circuits of the primary-secondary type using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the primary-secondary type
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号に応じて
一時的に記憶しつつ順次出力するラッチ回路及び当該ラ
ッチ回路を複数段構成したレジスタ回路に関する。
一時的に記憶しつつ順次出力するラッチ回路及び当該ラ
ッチ回路を複数段構成したレジスタ回路に関する。
【０００２】
【従来の技術】従来のレジスタ回路およびそれを制御す
るクロック信号について、図７を用いて説明する。
るクロック信号について、図７を用いて説明する。
【０００３】マスタ側とスレーブ側とのラッチ回路２台
を接続した回路構成でクロック信号ＣＬＫの立ち上がり
エッジで入力信号ＩＮを取り込み、レジスタ出力ＯＵＴ
から出力する。マスター側ラッチはＣＬＫがロウで入力
データをその出力Ｐｍにスルーで伝達し、スレーブ側ラ
ッチ回路はそのＰｍを入力としてデータをラッチし保存
する。
を接続した回路構成でクロック信号ＣＬＫの立ち上がり
エッジで入力信号ＩＮを取り込み、レジスタ出力ＯＵＴ
から出力する。マスター側ラッチはＣＬＫがロウで入力
データをその出力Ｐｍにスルーで伝達し、スレーブ側ラ
ッチ回路はそのＰｍを入力としてデータをラッチし保存
する。
【０００４】このレジスタ回路は、ＣＬＫがハイではマ
スターラッチ内部からデータＩＮの入力を遮断し、内部
データであるＰｍをホールド（ラッチ）状態にするが、
スレーブ側ラッチ回路がスルー状態となるのでこのデー
タがＯＵＴに出力されつづけることになる。このＣＬＫ
のハイとロウが交互に繰り替えさせるため、出力ＯＵＴ
にはＣＬＫがロウからハイに切り換わるタイミングに合
わせてデータが出力されることになる。
スターラッチ内部からデータＩＮの入力を遮断し、内部
データであるＰｍをホールド（ラッチ）状態にするが、
スレーブ側ラッチ回路がスルー状態となるのでこのデー
タがＯＵＴに出力されつづけることになる。このＣＬＫ
のハイとロウが交互に繰り替えさせるため、出力ＯＵＴ
にはＣＬＫがロウからハイに切り換わるタイミングに合
わせてデータが出力されることになる。
【０００５】まず、マスター側を例にとり、ラッチ回路
の構成を詳しく説明する。ＩＮの入力データをＰＭＯＳ
・Ｍ３１およびＮＭＯＳ・Ｍ３２のドレイン・ソースを
それぞれ並列接続したトランスファ構成の回路に接続
し、このゲートにはＣＬＫおよびＣＬＫの論理反転信号
ＣＬＫＢが入力される。このトランスファ回路の出力に
は出力駆動用のインバータＩＮＶ３１が接続され、その
出力がＰｍとなる。Ｐｍを入力とするラッチパス用回路
としてインバータＩＮＶ３２とその出力を受けるホール
ド用トランスファＭＯＳトランジスタのトランスファ回
路ＰＭＯＳ・Ｍ３３、ＮＭＯＳ・Ｍ３４が接続されてお
り、このトランスファの他端はＩＮＶ３１の入力側接点
に接続されている。
の構成を詳しく説明する。ＩＮの入力データをＰＭＯＳ
・Ｍ３１およびＮＭＯＳ・Ｍ３２のドレイン・ソースを
それぞれ並列接続したトランスファ構成の回路に接続
し、このゲートにはＣＬＫおよびＣＬＫの論理反転信号
ＣＬＫＢが入力される。このトランスファ回路の出力に
は出力駆動用のインバータＩＮＶ３１が接続され、その
出力がＰｍとなる。Ｐｍを入力とするラッチパス用回路
としてインバータＩＮＶ３２とその出力を受けるホール
ド用トランスファＭＯＳトランジスタのトランスファ回
路ＰＭＯＳ・Ｍ３３、ＮＭＯＳ・Ｍ３４が接続されてお
り、このトランスファの他端はＩＮＶ３１の入力側接点
に接続されている。
【０００６】このホールド用トランスファＭＯＳトラン
ジスタのそれぞれのゲートにはＣＬＫＢとＣＬＫが入力
される。スレーブ側ラッチ回路も同様であり、入力がＰ
ｍで出力がＯＵＴとなる。トランスファ回路のゲート入
力信号ＣＬＫおよびＣＬＫＢがＰＭＯＳとＮＭＯＳで入
れ替わる。入力側トランスファではＮＭＯＳ・Ｍ３５に
ＣＬＫが、ＰＭＯＳ・Ｍ３６にＣＬＫＢが、ホールド用
のトランスファではＮＭＯＳ・Ｍ３７にＣＬＫＢが、Ｐ
ＭＯＳ・Ｍ３８にはＣＬＫが入力される。
ジスタのそれぞれのゲートにはＣＬＫＢとＣＬＫが入力
される。スレーブ側ラッチ回路も同様であり、入力がＰ
ｍで出力がＯＵＴとなる。トランスファ回路のゲート入
力信号ＣＬＫおよびＣＬＫＢがＰＭＯＳとＮＭＯＳで入
れ替わる。入力側トランスファではＮＭＯＳ・Ｍ３５に
ＣＬＫが、ＰＭＯＳ・Ｍ３６にＣＬＫＢが、ホールド用
のトランスファではＮＭＯＳ・Ｍ３７にＣＬＫＢが、Ｐ
ＭＯＳ・Ｍ３８にはＣＬＫが入力される。
【０００７】これらのラッチ回路の動作は、スルーの状
態では入力用トランスファ回路をオンさせ、ホールド用
トランスファ回路をオフにするので、インバータ１段を
通して入力データはラッチ回路出力まで伝達可能とな
る。一方、ラッチ状態では入力用トランスファ回路はオ
フ、ホールド用トランスファ回路はオンとなるのでデー
タ入力は遮断され、この状態になる直前での出力データ
がホールド用のインバータを介して出力用インバータの
入力に接続され、フリップフロップ構成となってデータ
保存が可能となる。
態では入力用トランスファ回路をオンさせ、ホールド用
トランスファ回路をオフにするので、インバータ１段を
通して入力データはラッチ回路出力まで伝達可能とな
る。一方、ラッチ状態では入力用トランスファ回路はオ
フ、ホールド用トランスファ回路はオンとなるのでデー
タ入力は遮断され、この状態になる直前での出力データ
がホールド用のインバータを介して出力用インバータの
入力に接続され、フリップフロップ構成となってデータ
保存が可能となる。
【０００８】このラッチ状態とスルー状態の切換を行う
のがＣＬＫおよびＣＬＫＢであり、この２つのモードが
逆になるようにクロック入力した２台のラッチ回路を直
列接続したのがレジスタ回路となる。また、クロック入
力のハイ・ローに従って、レジスタ回路は順次入力ＩＮ
のデータを出力する。
のがＣＬＫおよびＣＬＫＢであり、この２つのモードが
逆になるようにクロック入力した２台のラッチ回路を直
列接続したのがレジスタ回路となる。また、クロック入
力のハイ・ローに従って、レジスタ回路は順次入力ＩＮ
のデータを出力する。
【０００９】ここで、従来の技術として、特開昭６０−
１９８９１６号公報には、ビット構成の液晶表示装置の
駆動回路とするフリップフロップ回路が開示されてお
り、第１のラッチ回路（マスター）と第２のラッチ回路
（スレーブ）からなるレジスタ回路において、クロック
信号に制御信号を追加してこれらの信号の論理回路によ
り、両方のラッチ回路を共にスルー状態とする機能をも
たせている。これは、クロックエッジによってデータを
取り込む同期式機能と、クロックに同期しないでデータ
がそのまま入力される非同期式機能を切り替えるための
回路構成が記載され、入力信号が低周波であったり、高
周波であったりした場合の動作には対処されてなく、ま
た、同期式のみで動作させるものでもない。
１９８９１６号公報には、ビット構成の液晶表示装置の
駆動回路とするフリップフロップ回路が開示されてお
り、第１のラッチ回路（マスター）と第２のラッチ回路
（スレーブ）からなるレジスタ回路において、クロック
信号に制御信号を追加してこれらの信号の論理回路によ
り、両方のラッチ回路を共にスルー状態とする機能をも
たせている。これは、クロックエッジによってデータを
取り込む同期式機能と、クロックに同期しないでデータ
がそのまま入力される非同期式機能を切り替えるための
回路構成が記載され、入力信号が低周波であったり、高
周波であったりした場合の動作には対処されてなく、ま
た、同期式のみで動作させるものでもない。
【００１０】また、特開平５−１６０６８２号公報に
は、高速論理周期回路のフリップフロップ回路が開示さ
れているが、本公報には転送用トランスファ回路と保持
用トランスファ回路へのクロックは共通である。
は、高速論理周期回路のフリップフロップ回路が開示さ
れているが、本公報には転送用トランスファ回路と保持
用トランスファ回路へのクロックは共通である。
【００１１】
【発明が解決しようとする課題】従来のレジスタ回路の
場合、ラッチ回路一台につき２箇所のトランスファスイ
ッチ、４個のＭＯＳトランジスタのゲートをスイッチン
グしなければならない。このラッチ回路二台を用いたレ
ジスタとしては、８個のトランジスタ負荷が制御信号で
あるクロックにつく。多数本の入出力信号をもつ最近の
大規模なＬＳＩでは、レジスタの数も膨大になるので、
このクロック信号負荷が非常に重い。また、動作周波数
の高速化要求も高まっており、その場合に重要なポイン
トは、クロック信号が高速、且つ、ばらつきが無い状態
（低スキュー）で、各レジスタを駆動することである。
場合、ラッチ回路一台につき２箇所のトランスファスイ
ッチ、４個のＭＯＳトランジスタのゲートをスイッチン
グしなければならない。このラッチ回路二台を用いたレ
ジスタとしては、８個のトランジスタ負荷が制御信号で
あるクロックにつく。多数本の入出力信号をもつ最近の
大規模なＬＳＩでは、レジスタの数も膨大になるので、
このクロック信号負荷が非常に重い。また、動作周波数
の高速化要求も高まっており、その場合に重要なポイン
トは、クロック信号が高速、且つ、ばらつきが無い状態
（低スキュー）で、各レジスタを駆動することである。
【００１２】以上より、クロック入力信号から見たレジ
スタ回路のトランスファ用及びホールド用のゲート・ソ
ース間容量とゲート・ドレイン間容量等の入力容量が大
きくなりやすい従来回路では、この問題が高速化限界を
決める大きな要因の一つになって来ている。
スタ回路のトランスファ用及びホールド用のゲート・ソ
ース間容量とゲート・ドレイン間容量等の入力容量が大
きくなりやすい従来回路では、この問題が高速化限界を
決める大きな要因の一つになって来ている。
【００１３】すなわち、レジスタに入るクロック信号は
４箇所のトランスファスイッチを駆動しなければならな
い。その内訳は、データ取り込み用のマスター側入力ト
ランスファ回路、データリリース用のスレーブ側入力ト
ランスファ回路、マスターおよびスレーブでそれぞれデ
ータをラッチするための保持用トランスファ回路が２台
である。回路動作上これらは最低必要な機能であるが、
これらを単一のクロック信号及び反転クロック信号にて
駆動しているために負荷が増大する。
４箇所のトランスファスイッチを駆動しなければならな
い。その内訳は、データ取り込み用のマスター側入力ト
ランスファ回路、データリリース用のスレーブ側入力ト
ランスファ回路、マスターおよびスレーブでそれぞれデ
ータをラッチするための保持用トランスファ回路が２台
である。回路動作上これらは最低必要な機能であるが、
これらを単一のクロック信号及び反転クロック信号にて
駆動しているために負荷が増大する。
【００１４】本発明は、転送用トランスファ回路とデー
タ保持用トランスファ回路とを含むラッチ回路と、該ラ
ッチ回路を複数段接続したレジスタ回路とへクロック信
号を供給する際に、各トランスファ回路及びホールド回
路へのクロック信号の供給ドライブ力を増強することを
課題とする。
タ保持用トランスファ回路とを含むラッチ回路と、該ラ
ッチ回路を複数段接続したレジスタ回路とへクロック信
号を供給する際に、各トランスファ回路及びホールド回
路へのクロック信号の供給ドライブ力を増強することを
課題とする。
【００１５】
【課題を解決するための手段】本発明は、入力信号に応
じて一時的に記憶しつつ順次出力するラッチ回路におい
て、基準クロック（ＣＬＫ）を入力する転送用トランス
ファ回路と、前記転送用トランスファ回路の出力を反転
する第１のインバータと、前記第１のインバータの出力
を反転する第２のインバータと、前記第２のインバータ
の出力を入力とし前記第１のインバータの入力に出力す
るデータ保持用トランスファ回路とからなり、前記デー
タ保持用トランスファ回路のゲートに前記ＣＬＫの立ち
上がりより所定時間遅延して立ち上がり、前記ＣＬＫの
立ち下がりと同時に立ち下がる第２のＣＬＫを供給する
ことを特徴とする。
じて一時的に記憶しつつ順次出力するラッチ回路におい
て、基準クロック（ＣＬＫ）を入力する転送用トランス
ファ回路と、前記転送用トランスファ回路の出力を反転
する第１のインバータと、前記第１のインバータの出力
を反転する第２のインバータと、前記第２のインバータ
の出力を入力とし前記第１のインバータの入力に出力す
るデータ保持用トランスファ回路とからなり、前記デー
タ保持用トランスファ回路のゲートに前記ＣＬＫの立ち
上がりより所定時間遅延して立ち上がり、前記ＣＬＫの
立ち下がりと同時に立ち下がる第２のＣＬＫを供給する
ことを特徴とする。
【００１６】また、本発明は、上記ラッチ回路を複数段
構成したレジスタ回路において、初段のラッチ回路をマ
スタ側レジスタ回路とし、後段のラッチ回路をスレーブ
側レジスタ回路とし、前記マスタ側レジスタ回路の第１
のインバータの出力に前記スレーブ側レジスタ回路の転
送用トランスファ回路が接続され、前記スレーブ側レジ
スタ回路のデータ保持用トランスファ回路のゲートに前
記ＣＬＫの立ち下がりより所定時間遅延して立ち上が
り、前記ＣＬＫの立ち上がりと同時に立ち下がる第３の
ＣＬＫを供給することを特徴とする。
構成したレジスタ回路において、初段のラッチ回路をマ
スタ側レジスタ回路とし、後段のラッチ回路をスレーブ
側レジスタ回路とし、前記マスタ側レジスタ回路の第１
のインバータの出力に前記スレーブ側レジスタ回路の転
送用トランスファ回路が接続され、前記スレーブ側レジ
スタ回路のデータ保持用トランスファ回路のゲートに前
記ＣＬＫの立ち下がりより所定時間遅延して立ち上が
り、前記ＣＬＫの立ち上がりと同時に立ち下がる第３の
ＣＬＫを供給することを特徴とする。
【００１７】また、本発明は、レジスタ回路のマスター
およびスレーブ側のラッチ用トランスファ回路を制御す
る信号を別クロックでそれぞれ発生させ、それら信号が
高周波動作時にはオフ状態で固定されるようにした。こ
うすることでレジスタ動作を決めるクロック信号線の負
荷軽減と、レジスタのデータリリーススイッチングの高
速化が可能となる。更に高周波動作時のパワー増大を低
減することができる。
およびスレーブ側のラッチ用トランスファ回路を制御す
る信号を別クロックでそれぞれ発生させ、それら信号が
高周波動作時にはオフ状態で固定されるようにした。こ
うすることでレジスタ動作を決めるクロック信号線の負
荷軽減と、レジスタのデータリリーススイッチングの高
速化が可能となる。更に高周波動作時のパワー増大を低
減することができる。
【００１８】
【発明の実施の形態】本発明による実施形態について、
図面を参照しつつ詳細に説明する。
図面を参照しつつ詳細に説明する。
【００１９】［第１の実施形態］
（１）構成の説明
本発明の第１の実施形態を、図１のラッチ回路及びレジ
スタ回路を用いて説明する。図において、２台のラッチ
回路を直列接続した回路構成で、前段がマスター側であ
り、データ入力がＩＮで出力がＰｍである。次段がスレ
ーブ側であり、入力がＰｍであり、出力がレジスタ回路
としてのデータ出力ＯＵＴになる。
スタ回路を用いて説明する。図において、２台のラッチ
回路を直列接続した回路構成で、前段がマスター側であ
り、データ入力がＩＮで出力がＰｍである。次段がスレ
ーブ側であり、入力がＰｍであり、出力がレジスタ回路
としてのデータ出力ＯＵＴになる。
【００２０】まず、マスター側を例にとりラッチ回路の
構成を詳しく説明する。ＩＮの入力データをＰＭＯＳ・
Ｍ１およびＮＭＯＳ・Ｍ２のソース・ドレインとをそれ
ぞれ並列接続したトランスファ構成の回路に接続し、こ
のゲートにはＣＬＫおよびインバータを介してＣＬＫの
論理反転信号ＣＬＫＢが入力される。このトランスファ
回路の出力には、出力駆動用のインバータＩＮＶ１が接
続され、その出力がＰｍとなる。Ｐｍを入力とするラッ
チパス用回路としてのインバータＩＮＶ２とその出力を
受けるトランスファ回路ＮＭＯＳ・Ｍ３、ＰＭＯＳ・Ｍ
４が接続されており、このホールド用トランスファ回路
ＮＭＯＳ・Ｍ３、ＰＭＯＳ・Ｍ４の他端はＩＮＶ１の入
力接点に接続されている。
構成を詳しく説明する。ＩＮの入力データをＰＭＯＳ・
Ｍ１およびＮＭＯＳ・Ｍ２のソース・ドレインとをそれ
ぞれ並列接続したトランスファ構成の回路に接続し、こ
のゲートにはＣＬＫおよびインバータを介してＣＬＫの
論理反転信号ＣＬＫＢが入力される。このトランスファ
回路の出力には、出力駆動用のインバータＩＮＶ１が接
続され、その出力がＰｍとなる。Ｐｍを入力とするラッ
チパス用回路としてのインバータＩＮＶ２とその出力を
受けるトランスファ回路ＮＭＯＳ・Ｍ３、ＰＭＯＳ・Ｍ
４が接続されており、このホールド用トランスファ回路
ＮＭＯＳ・Ｍ３、ＰＭＯＳ・Ｍ４の他端はＩＮＶ１の入
力接点に接続されている。
【００２１】このホールド用トランスファＭＯＳトラン
ジスタのそれぞれのゲートには別の制御クロック信号Ｃ
ＬＫ１とインバータを介したその反転信号が入力され
る。
ジスタのそれぞれのゲートには別の制御クロック信号Ｃ
ＬＫ１とインバータを介したその反転信号が入力され
る。
【００２２】次に、スレーブ側ラッチ回路も同様であ
り、入力側トランスファではＮＭＯＳ・Ｍ５にＣＬＫ
が、ＰＭＯＳ・Ｍ６にＣＬＫＢが入力される。しかし、
ホールド用のトランスファではＮＭＯＳ・Ｍ７とＰＭＯ
Ｓ・Ｍ８にはラッチ側とは異なる別のクロック信号ＣＬ
Ｋ２とインバータを介したその反転信号が入力される。
り、入力側トランスファではＮＭＯＳ・Ｍ５にＣＬＫ
が、ＰＭＯＳ・Ｍ６にＣＬＫＢが入力される。しかし、
ホールド用のトランスファではＮＭＯＳ・Ｍ７とＰＭＯ
Ｓ・Ｍ８にはラッチ側とは異なる別のクロック信号ＣＬ
Ｋ２とインバータを介したその反転信号が入力される。
【００２３】（２）動作の説明
図１を参照して、第１の実施形態の動作を説明する。マ
スター側ラッチ回路は、ＣＬＫ信号がハイからロウにな
ることで、入力用トランスファ回路Ｍ１，Ｍ２をオンさ
せスルー状態になる。よって、インバータ１段を通して
入力データはＰｍまで伝達される。この時、ＣＬＫ１信
号がロウ固定となるのでホールド用トランスファ回路は
オフのままとなっている。一方、ＣＬＫ信号がロウから
ハイになると入力用トランスファ回路はオフになり、接
点Ｐｆｍはフローティングになりトランスファ回路がオ
フになる直前の入力データの電位のままとなる。これが
ラッチ状態であるが、一定の遅延時間の後にＣＬＫ１が
ハイとなり、ホールド用トランスファ回路はオンとなる
のでＰｍ信号がインバータを介してＩＮＶ１の入力に接
続され、フリップフロップ回路が構成され、回路的にデ
ータを保持することになる。この時のＩＮＶ１の出力は
Ｐｍの反転信号となる。
スター側ラッチ回路は、ＣＬＫ信号がハイからロウにな
ることで、入力用トランスファ回路Ｍ１，Ｍ２をオンさ
せスルー状態になる。よって、インバータ１段を通して
入力データはＰｍまで伝達される。この時、ＣＬＫ１信
号がロウ固定となるのでホールド用トランスファ回路は
オフのままとなっている。一方、ＣＬＫ信号がロウから
ハイになると入力用トランスファ回路はオフになり、接
点Ｐｆｍはフローティングになりトランスファ回路がオ
フになる直前の入力データの電位のままとなる。これが
ラッチ状態であるが、一定の遅延時間の後にＣＬＫ１が
ハイとなり、ホールド用トランスファ回路はオンとなる
のでＰｍ信号がインバータを介してＩＮＶ１の入力に接
続され、フリップフロップ回路が構成され、回路的にデ
ータを保持することになる。この時のＩＮＶ１の出力は
Ｐｍの反転信号となる。
【００２４】スレーブ側ラッチ回路も同様であるが、Ｃ
ＬＫ信号がハイになるとスルー状態になり、ロウになる
とラッチ状態になる点が異なる。さらにＣＬＫ１の代り
にＣＬＫ２で保持用のトランスファ回路を制御している
が、その制御方法はＣＬＫ１と同様である。
ＬＫ信号がハイになるとスルー状態になり、ロウになる
とラッチ状態になる点が異なる。さらにＣＬＫ１の代り
にＣＬＫ２で保持用のトランスファ回路を制御している
が、その制御方法はＣＬＫ１と同様である。
【００２５】レジスタ回路としては、マスター側ラッチ
とスレーブ側ラッチのスルー状態とラッチ状態をＣＬＫ
信号のハイとロウで入れ替えて動作させる。この為、Ｃ
ＬＫの立ち上がりエッジで、入力信号ＩＮをマスター側
ラッチに取り込み、同時にスレーブ側ラッチを貫通して
ＯＵＴに出力される。
とスレーブ側ラッチのスルー状態とラッチ状態をＣＬＫ
信号のハイとロウで入れ替えて動作させる。この為、Ｃ
ＬＫの立ち上がりエッジで、入力信号ＩＮをマスター側
ラッチに取り込み、同時にスレーブ側ラッチを貫通して
ＯＵＴに出力される。
【００２６】ＣＬＫの立ち下がりでは、そのデータがス
レーブ側ラッチにより保存されるので、ＯＵＴに変化は
生じない。この時、マスター側ラッチ回路はスルーとな
り、次のデータがＩＮから入力されることを可能にして
いる。
レーブ側ラッチにより保存されるので、ＯＵＴに変化は
生じない。この時、マスター側ラッチ回路はスルーとな
り、次のデータがＩＮから入力されることを可能にして
いる。
【００２７】以上説明した動作をタイミング図で示した
のが図２（ｂ）のＣＬＫが低周波の場合である。ここで
示すＣＬＫ１とＣＬＫ２のパルス幅は、ＣＬＫのハイ側
パルス幅をｔＫＨＫＬ、ロウ側パルス幅をｔＫＬＫＨと
した場合、 ＣＬＫ１パルス幅＝ｔＫＨＫＬ−ｔｄｅｌａｙ ………（１） ＣＬＫ２パルス幅＝ｔＫＬＫＨ−ｔｄｅｌａｙ ………（２） で表現できる。ここで、ｔｄｅｌａｙは、ＣＬＫの立ち
上がりからＣＬＫ１の立ち上がりまでの時間となり、ま
た、ＣＬＫの立ち下がりからＣＬＫ２の立ち上がりまで
の時間となる。
のが図２（ｂ）のＣＬＫが低周波の場合である。ここで
示すＣＬＫ１とＣＬＫ２のパルス幅は、ＣＬＫのハイ側
パルス幅をｔＫＨＫＬ、ロウ側パルス幅をｔＫＬＫＨと
した場合、 ＣＬＫ１パルス幅＝ｔＫＨＫＬ−ｔｄｅｌａｙ ………（１） ＣＬＫ２パルス幅＝ｔＫＬＫＨ−ｔｄｅｌａｙ ………（２） で表現できる。ここで、ｔｄｅｌａｙは、ＣＬＫの立ち
上がりからＣＬＫ１の立ち上がりまでの時間となり、ま
た、ＣＬＫの立ち下がりからＣＬＫ２の立ち上がりまで
の時間となる。
【００２８】上記（１）と（２）式において、ＣＬＫが
高周波になり、ｔＫＨＫＬ＜ｔｄｅｌａｙもしくはｔＫ
ＬＫＨ＜ｔｄｅｌａｙの条件になった場合は、ＣＬＫ１
とＣＬＫ２のそれぞれのパルスは発生しなくなる。図２
（ａ）がそのタイミング図であり、この場合は、各ラッ
チ回路のデータ保持用トランスファ回路はオフで固定さ
れる。従って、このＣＬＫが高周波の場合には、ホール
ド用トランスファー回路が不動作で、無いのと同様であ
るので、この回路ではＣＬＫ信号に付加されるトランジ
スタ数が従来回路の半分に削減されるので、負荷の減少
により高速化とレジスタ間でのスキューも軽減される。
高周波になり、ｔＫＨＫＬ＜ｔｄｅｌａｙもしくはｔＫ
ＬＫＨ＜ｔｄｅｌａｙの条件になった場合は、ＣＬＫ１
とＣＬＫ２のそれぞれのパルスは発生しなくなる。図２
（ａ）がそのタイミング図であり、この場合は、各ラッ
チ回路のデータ保持用トランスファ回路はオフで固定さ
れる。従って、このＣＬＫが高周波の場合には、ホール
ド用トランスファー回路が不動作で、無いのと同様であ
るので、この回路ではＣＬＫ信号に付加されるトランジ
スタ数が従来回路の半分に削減されるので、負荷の減少
により高速化とレジスタ間でのスキューも軽減される。
【００２９】また、ＣＬＫは高周波周波数のクロックと
なると、ＣＬＫ１とＣＬＫ２の信号がストップするの
で、この信号動作による充放電電流の消費が削減され
る。同時にスレーブ回路では保持用のトランスファ回路
をオフさせる動作が無くなるので、データを出力する回
路動作（入力用トランスファ回路をオンさせる）のみと
なり、回路切換時の電流の引き合いが無くなる。これに
よりＣＬＫ入力からデータリリースまでの時間を高速化
できる。
なると、ＣＬＫ１とＣＬＫ２の信号がストップするの
で、この信号動作による充放電電流の消費が削減され
る。同時にスレーブ回路では保持用のトランスファ回路
をオフさせる動作が無くなるので、データを出力する回
路動作（入力用トランスファ回路をオンさせる）のみと
なり、回路切換時の電流の引き合いが無くなる。これに
よりＣＬＫ入力からデータリリースまでの時間を高速化
できる。
【００３０】次に、低周波動作で問題となるラッチ回路
内のトランスファ回路Ｍ１，Ｍ２の出力接点Ｐｆｍや、
トランスファ回路Ｍ５，Ｍ６の出力接点Ｐｆｓのフロー
ティング状態は、ラッチ開始からｔｄｅｌａｙで一定時
間の後に、保持用のパルスＣＬＫ１とＣＬＫ２が入力さ
れるので、その後は安定した保持が可能となる。ｔｄｅ
ｌａｙはノイズなど製品固有の不安定要素にもとづいて
決定されればよい。
内のトランスファ回路Ｍ１，Ｍ２の出力接点Ｐｆｍや、
トランスファ回路Ｍ５，Ｍ６の出力接点Ｐｆｓのフロー
ティング状態は、ラッチ開始からｔｄｅｌａｙで一定時
間の後に、保持用のパルスＣＬＫ１とＣＬＫ２が入力さ
れるので、その後は安定した保持が可能となる。ｔｄｅ
ｌａｙはノイズなど製品固有の不安定要素にもとづいて
決定されればよい。
【００３１】また、ＣＬＫ１とＣＬＫ２の信号はＣＬＫ
の発生回路と同様に動く論理回路で容易に設計できる。
ＣＬＫの立ち上がりエッジに対してｄｅｌａｙ回路にて
遅延させた信号で、ＣＬＫ１の立ち上がりを発生させれ
ばよい。また、ＣＬＫの立ち下がりエッジに対してｄｅ
ｌａｙ回路にて遅延させた信号で、ＣＬＫ２の立ち上が
りを発生させればよい。また、ＣＬＫ１とＣＬＫ２の立
ち下がりはそれぞれＣＬＫの立ち下がりエッジと立ち上
がりエッジに同時タイミングになるように発生させれば
よい。サイクルタイムと各パルス幅の関係を図２（ｃ）
に示す。
の発生回路と同様に動く論理回路で容易に設計できる。
ＣＬＫの立ち上がりエッジに対してｄｅｌａｙ回路にて
遅延させた信号で、ＣＬＫ１の立ち上がりを発生させれ
ばよい。また、ＣＬＫの立ち下がりエッジに対してｄｅ
ｌａｙ回路にて遅延させた信号で、ＣＬＫ２の立ち上が
りを発生させればよい。また、ＣＬＫ１とＣＬＫ２の立
ち下がりはそれぞれＣＬＫの立ち下がりエッジと立ち上
がりエッジに同時タイミングになるように発生させれば
よい。サイクルタイムと各パルス幅の関係を図２（ｃ）
に示す。
【００３２】なお、図２（ｃ）に示すように、周波数が
高くなるほど、サイクルタイム（１／ｆ）は小さくな
り、ＣＬＫはパルス幅が狭くなり、ＣＬＫ１，ＣＬＫ２
もパルス幅が狭くなり、図２（ａ）に示すようにＣＬＫ
がハイ・ローを繰り返すときでも、ＣＬＫ１，ＣＬＫ２
はクロックが発生しなくなる。
高くなるほど、サイクルタイム（１／ｆ）は小さくな
り、ＣＬＫはパルス幅が狭くなり、ＣＬＫ１，ＣＬＫ２
もパルス幅が狭くなり、図２（ａ）に示すようにＣＬＫ
がハイ・ローを繰り返すときでも、ＣＬＫ１，ＣＬＫ２
はクロックが発生しなくなる。
【００３３】［第２の実施形態］本発明による第２の実
施形態を図３に示す。この例では、各トランスファ回路
の代りにクロックド・インバータを用いている。クロッ
クド・インバータはＰＭＯＳ（Ｍ１１）・ＰＭＯＳ（Ｍ
１２）・ＮＭＯＳ（Ｍ１３）・ＮＭＯＳ（Ｍ１４）とを
電源・基準電位間に直列に接続され、入力ＩＮはＰＭＯ
Ｓ（Ｍ１１）・ＮＭＯＳ（Ｍ１４）のゲートに入力さ
れ、ＣＬＫがＭ１２に供給され、ＩＮＶ１３を介してＣ
ＬＫＢがＭ１３に供給される。また、ＣＬＫ１はＭ１７
に、ＩＮＶ１４を介してＣＬＫ１の反転信号がＭ１６に
供給され、ＣＬＫ２はＭ２５に、ＩＮＶ１５を介してＣ
ＬＫ２の反転信号がＭ２４に供給される。また、トラン
スファ回路Ｍ１１〜Ｍ１４の出力はＩＮＶ１１を介して
Ｐｍを得て、トランスファ回路Ｍ１９〜Ｍ２２によりＰ
ｆｓを得て、ＩＮＶ１２によって出力ＯＵＴを出力す
る。ホールド用トランスファ回路Ｍ１５〜Ｍ１８はＰｍ
を入力として、Ｐｆｍを出力し、ホールド用トランスフ
ァ回路Ｍ２３〜Ｍ２６はＯＵＴを入力として、Ｐｆｓを
出力する。
施形態を図３に示す。この例では、各トランスファ回路
の代りにクロックド・インバータを用いている。クロッ
クド・インバータはＰＭＯＳ（Ｍ１１）・ＰＭＯＳ（Ｍ
１２）・ＮＭＯＳ（Ｍ１３）・ＮＭＯＳ（Ｍ１４）とを
電源・基準電位間に直列に接続され、入力ＩＮはＰＭＯ
Ｓ（Ｍ１１）・ＮＭＯＳ（Ｍ１４）のゲートに入力さ
れ、ＣＬＫがＭ１２に供給され、ＩＮＶ１３を介してＣ
ＬＫＢがＭ１３に供給される。また、ＣＬＫ１はＭ１７
に、ＩＮＶ１４を介してＣＬＫ１の反転信号がＭ１６に
供給され、ＣＬＫ２はＭ２５に、ＩＮＶ１５を介してＣ
ＬＫ２の反転信号がＭ２４に供給される。また、トラン
スファ回路Ｍ１１〜Ｍ１４の出力はＩＮＶ１１を介して
Ｐｍを得て、トランスファ回路Ｍ１９〜Ｍ２２によりＰ
ｆｓを得て、ＩＮＶ１２によって出力ＯＵＴを出力す
る。ホールド用トランスファ回路Ｍ１５〜Ｍ１８はＰｍ
を入力として、Ｐｆｍを出力し、ホールド用トランスフ
ァ回路Ｍ２３〜Ｍ２６はＯＵＴを入力として、Ｐｆｓを
出力する。
【００３４】図３におけるレジスタ回路の動作原理的に
は第１の実施形態と同じであるが、インバータ形式で信
号の伝達と遮断を行うので、バッファ回路としても働く
ことになる。レジスタ回路の先に付く負荷の大きさや使
用されるトランジスタ特性によっては、この形式のほう
が速度が速い場合が有る。
は第１の実施形態と同じであるが、インバータ形式で信
号の伝達と遮断を行うので、バッファ回路としても働く
ことになる。レジスタ回路の先に付く負荷の大きさや使
用されるトランジスタ特性によっては、この形式のほう
が速度が速い場合が有る。
【００３５】ラッチ回路での接点は一時的にフローティ
ングになるので、入力信号ＩＮが変化した場合にラッチ
接点にノイズを与えてはいけない。従ってクロックド・
インバータの縦積みのＰＭＯＳおよびＮＭＯＳに入力さ
れる信号が各電源側にデータ入力を、ドレイン出力側に
クロック信号を入力する必要がある。また、マスター側
とスレーブ側で別々の実施形態の回路を組み合わせて使
用することも可能であることは言うまでもない。
ングになるので、入力信号ＩＮが変化した場合にラッチ
接点にノイズを与えてはいけない。従ってクロックド・
インバータの縦積みのＰＭＯＳおよびＮＭＯＳに入力さ
れる信号が各電源側にデータ入力を、ドレイン出力側に
クロック信号を入力する必要がある。また、マスター側
とスレーブ側で別々の実施形態の回路を組み合わせて使
用することも可能であることは言うまでもない。
【００３６】［第３の実施形態］本発明の第３の実施形
態を図４に示す。この例では、第１の実施形態で最も動
作が不安定になるラッチ状態に入り、保持パルスが出る
までのフローティングの期間での安定性を向上させる回
路を示す。図４に示す回路図ではマスター側ラッチ部分
のみを示しているが、スレーブ側でも同様である。デー
タ入力用トランスファ回路のＰＭＯＳ（Ｗｐ）とＮＭＯ
Ｓ（Ｗｎ）のサイズをほぼ同一にする。
態を図４に示す。この例では、第１の実施形態で最も動
作が不安定になるラッチ状態に入り、保持パルスが出る
までのフローティングの期間での安定性を向上させる回
路を示す。図４に示す回路図ではマスター側ラッチ部分
のみを示しているが、スレーブ側でも同様である。デー
タ入力用トランスファ回路のＰＭＯＳ（Ｗｐ）とＮＭＯ
Ｓ（Ｗｎ）のサイズをほぼ同一にする。
【００３７】フローティング接点Ｐｆｍがラッチの瞬間
に、ノイズにより電位変動を起こすことが問題であり、
それはＣＬＫ信号をＰＭＯＳ（Ｗｐ）とＮＭＯＳ（Ｗ
ｎ）のゲートに受けたトランスファ回路におけるＰＭＯ
Ｓのゲート・ドレイン間の寄生容量（Ｃｇｐ）とＮＭＯ
Ｓのゲート・ドレイン間の寄生容量（Ｃｇｎ）により発
生する。
に、ノイズにより電位変動を起こすことが問題であり、
それはＣＬＫ信号をＰＭＯＳ（Ｗｐ）とＮＭＯＳ（Ｗ
ｎ）のゲートに受けたトランスファ回路におけるＰＭＯ
Ｓのゲート・ドレイン間の寄生容量（Ｃｇｐ）とＮＭＯ
Ｓのゲート・ドレイン間の寄生容量（Ｃｇｎ）により発
生する。
【００３８】通常はＰＭＯＳのサイズはＮＭＯＳの約２
倍に設定（モビリティの違いにより能力差が約２倍生じ
る）するが、これはトランジスタ能力の差をゲート幅Ｗ
により補正するためであり、インバータ論理回路の遅延
時間などはこの設定でデータ依存を無くしている。しか
し、トランスファ回路の場合はＰＭＯＳにより出力を下
げたり、ＮＭＯＳにより出力を引き上げたりする働きも
併せ持つためトランジスタの種類による性能差がデータ
依存に現れにくい。従って、入力データ依存が許される
範囲でＷのサイズをほぼ同一にすることが可能になる。
この場合、ＰＭＯＳとＮＭＯＳのＣｇｄに差がある場合
は、その分をＷサイズで補正しなければならないので、
それぞれ最適なトランジスタ幅は以下の式で表現でき
る。
倍に設定（モビリティの違いにより能力差が約２倍生じ
る）するが、これはトランジスタ能力の差をゲート幅Ｗ
により補正するためであり、インバータ論理回路の遅延
時間などはこの設定でデータ依存を無くしている。しか
し、トランスファ回路の場合はＰＭＯＳにより出力を下
げたり、ＮＭＯＳにより出力を引き上げたりする働きも
併せ持つためトランジスタの種類による性能差がデータ
依存に現れにくい。従って、入力データ依存が許される
範囲でＷのサイズをほぼ同一にすることが可能になる。
この場合、ＰＭＯＳとＮＭＯＳのＣｇｄに差がある場合
は、その分をＷサイズで補正しなければならないので、
それぞれ最適なトランジスタ幅は以下の式で表現でき
る。
【００３９】Ｃｇｐ・Ｗｐ＝Ｃｇｎ・Ｗｎ ……（３）
このように設定すれば、ラッチ回路がラッチに入る瞬間
にうけるフローティング接点へのノイズはＰＭＯＳ側と
ＮＭＯＳ側で相殺されるのでノイズによる接点の電位変
動が起こらない。
にうけるフローティング接点へのノイズはＰＭＯＳ側と
ＮＭＯＳ側で相殺されるのでノイズによる接点の電位変
動が起こらない。
【００４０】［第４の実施形態］本発明による第４の実
施形態を図５に示す。第３の実施形態と同様に、ラッチ
状態に入るクロック切り換わりにおけるフローティング
接点へのノイズ対策である。本レジスタ回路はクロック
ド・インバータ形式でのラッチ部分を示している。イン
バータ形式なので切り換わり速度のデータ依存を無くす
には、ＰＭＯＳサイズをＮＭＯＳサイズの約２倍に設定
する必要があるが、こうするとＰＭＯＳ側のノイズを多
く受け、ラッチ時にＰｆｍは電位が浮き上がってしま
う。そこで、ＣＬＫをゲート入力とするＰＭＯＳのサイ
ズを縮小して、これに並列でＣＬＫＢをゲート入力とし
たＮＭＯＳを設けてプルアップ用に働くようにした。
施形態を図５に示す。第３の実施形態と同様に、ラッチ
状態に入るクロック切り換わりにおけるフローティング
接点へのノイズ対策である。本レジスタ回路はクロック
ド・インバータ形式でのラッチ部分を示している。イン
バータ形式なので切り換わり速度のデータ依存を無くす
には、ＰＭＯＳサイズをＮＭＯＳサイズの約２倍に設定
する必要があるが、こうするとＰＭＯＳ側のノイズを多
く受け、ラッチ時にＰｆｍは電位が浮き上がってしま
う。そこで、ＣＬＫをゲート入力とするＰＭＯＳのサイ
ズを縮小して、これに並列でＣＬＫＢをゲート入力とし
たＮＭＯＳを設けてプルアップ用に働くようにした。
【００４１】プルダウン用のＮＭＯＳのサイズをＷｎ
１、プルアップ用のＮＭＯＳのサイズをＷｎ２とした場
合、理想的なサイズの関係は以下のように示される。
１、プルアップ用のＮＭＯＳのサイズをＷｎ２とした場
合、理想的なサイズの関係は以下のように示される。
【００４２】
Ｃｇｐ・Ｗｐ＝Ｃｇｎ・（Ｗｎ１＋Ｗｎ２） ……（４）
このように設定すれば、ラッチ回路がラッチに入る瞬間
にうけるフローティング接点へのノイズは、ＰＭＯＳ側
とＮＭＯＳ側で相殺されるのでノイズによる接点の電位
変動が起こらない。
にうけるフローティング接点へのノイズは、ＰＭＯＳ側
とＮＭＯＳ側で相殺されるのでノイズによる接点の電位
変動が起こらない。
【００４３】［第５の実施形態］本発明の第５の実施形
態を図６に示す。この回路では第１の実施形態のＣＬＫ
１とＣＬＫ２に相当する一定の遅延時間を持たせて発生
するラッチパルス発生部分を、高抵抗により信号波形を
鈍らせる過渡応答回路にて実現した例である。
態を図６に示す。この回路では第１の実施形態のＣＬＫ
１とＣＬＫ２に相当する一定の遅延時間を持たせて発生
するラッチパルス発生部分を、高抵抗により信号波形を
鈍らせる過渡応答回路にて実現した例である。
【００４４】ＣＬＫとＣＬＫから不図示のインバータ回
路で反転したＣＬＫＢ信号にてマスター側とスレーブ側
ラッチそれぞれの入力トランスファ回路のオン、オフを
制御している点は、第１の実施形態と同一である。マス
ター側ラッチ回路の保持用トランスファ回路はＮＭＯＳ
・Ｍ７３とＰＭＯＳ・Ｍ７４の並列接続で構成されてお
り、これらＭＯＳトランジスタをオンさせることで、フ
リップフロップの回路が構成され、データを保持する。
路で反転したＣＬＫＢ信号にてマスター側とスレーブ側
ラッチそれぞれの入力トランスファ回路のオン、オフを
制御している点は、第１の実施形態と同一である。マス
ター側ラッチ回路の保持用トランスファ回路はＮＭＯＳ
・Ｍ７３とＰＭＯＳ・Ｍ７４の並列接続で構成されてお
り、これらＭＯＳトランジスタをオンさせることで、フ
リップフロップの回路が構成され、データを保持する。
【００４５】ここで、Ｍ７３のゲート信号は、ＣＬＫと
基準電位である最低電源電位（ＧＮＤ）間に直列接続し
た抵抗Ｒ１、Ｒ２の中間接点ＣＬＫ３が入力される。Ｍ
７４のゲート信号は、ＣＬＫＢと最高電源電位（ＶＤ
Ｄ）間に直列接続した抵抗Ｒ３、Ｒ４の中間接点ＣＬＫ
４が入力される。スレーブ側の保持用トランスファ回路
も同様にＮＭＯＳ・Ｍ７７とＰＭＯＳ・Ｍ７８で構成さ
れるが、ゲート入力信号にはそれぞれＣＬＫＢとＧＮＤ
間の抵抗Ｒ５、Ｒ６の中間接点である抵抗分割接点であ
るＣＬＫ５、ＣＬＫとＶＤＤ間の抵抗Ｒ７、Ｒ８の中間
接点である抵抗分割接点であるＣＬＫ６が入力される。
基準電位である最低電源電位（ＧＮＤ）間に直列接続し
た抵抗Ｒ１、Ｒ２の中間接点ＣＬＫ３が入力される。Ｍ
７４のゲート信号は、ＣＬＫＢと最高電源電位（ＶＤ
Ｄ）間に直列接続した抵抗Ｒ３、Ｒ４の中間接点ＣＬＫ
４が入力される。スレーブ側の保持用トランスファ回路
も同様にＮＭＯＳ・Ｍ７７とＰＭＯＳ・Ｍ７８で構成さ
れるが、ゲート入力信号にはそれぞれＣＬＫＢとＧＮＤ
間の抵抗Ｒ５、Ｒ６の中間接点である抵抗分割接点であ
るＣＬＫ５、ＣＬＫとＶＤＤ間の抵抗Ｒ７、Ｒ８の中間
接点である抵抗分割接点であるＣＬＫ６が入力される。
【００４６】これら抵抗Ｒ１〜Ｒ８はＭΩ単位の高抵抗
を使用し、一台のレジスタ毎に設置しても、複数のレジ
スタで共用（この場合ＣＬＫ３〜６は共通クロック信号
となる）してもかまわない。
を使用し、一台のレジスタ毎に設置しても、複数のレジ
スタで共用（この場合ＣＬＫ３〜６は共通クロック信号
となる）してもかまわない。
【００４７】低周波数時の動作では、たとえばマスター
側ラッチ回路のＣＬＫ３はラッチ状態になると、Ｒ１と
Ｒ２の分割電圧は、Ｒ１とＲ２の抵抗比率による中間電
圧になり、Ｍ７３をオンさせる。同様にＣＬＫ４はＲ３
とＲ４の分割電圧は、Ｒ３とＲ４の抵抗比率による中間
電圧で、Ｍ７４をオンさせる。スレーブ側の保持用トラ
ンスファ回路の動作も同様である。
側ラッチ回路のＣＬＫ３はラッチ状態になると、Ｒ１と
Ｒ２の分割電圧は、Ｒ１とＲ２の抵抗比率による中間電
圧になり、Ｍ７３をオンさせる。同様にＣＬＫ４はＲ３
とＲ４の分割電圧は、Ｒ３とＲ４の抵抗比率による中間
電圧で、Ｍ７４をオンさせる。スレーブ側の保持用トラ
ンスファ回路の動作も同様である。
【００４８】ＣＬＫおよびＣＬＫＢの信号にとって、Ｃ
ＬＫ３〜６の信号は高抵抗の先に付く信号負荷と見える
ので、信号変化時の速度には影響しない。高周波数動作
になってくると、ＣＬＫ３〜６の信号は時定数が長いの
で、信号変化に追従できなくなり、ＣＬＫ３、５の電位
は低下し、ＣＬＫ４、６の電位は上昇してくる。これに
伴い、ラッチ時の保持用トランスファのオン能力が低下
し、ある周波数以上では常時オフになってしまう。
ＬＫ３〜６の信号は高抵抗の先に付く信号負荷と見える
ので、信号変化時の速度には影響しない。高周波数動作
になってくると、ＣＬＫ３〜６の信号は時定数が長いの
で、信号変化に追従できなくなり、ＣＬＫ３、５の電位
は低下し、ＣＬＫ４、６の電位は上昇してくる。これに
伴い、ラッチ時の保持用トランスファのオン能力が低下
し、ある周波数以上では常時オフになってしまう。
【００４９】この実施形態の場合、ラッチからスルーに
変化する時に保持用トランスファのオフ速度にも遅れが
でる。このトランスファの能力はゲート電圧を中間電位
にしてあるため非常に低く、入力用トランスファからの
信号伝達速度を少しだけ遅らせる程度ですむ。しかし、
この遅れも高周波になるにつれ消滅するので、特に高速
なデータ出力速度が必要な高周波動作時にはまったく問
題とならない。
変化する時に保持用トランスファのオフ速度にも遅れが
でる。このトランスファの能力はゲート電圧を中間電位
にしてあるため非常に低く、入力用トランスファからの
信号伝達速度を少しだけ遅らせる程度ですむ。しかし、
この遅れも高周波になるにつれ消滅するので、特に高速
なデータ出力速度が必要な高周波動作時にはまったく問
題とならない。
【００５０】高抵抗をポリシリコン層の拡散抵抗を用い
て構成すれば、他のトランジスタ上にレイアウト出来る
ので、レジスタ回路の面積増加が全くない。更に基本ク
ロック以外の特別なラッチ用信号やその発生回路も必要
無いので、従来例と全く変わらない面積で本発明の回路
特性を実現することが可能となる。
て構成すれば、他のトランジスタ上にレイアウト出来る
ので、レジスタ回路の面積増加が全くない。更に基本ク
ロック以外の特別なラッチ用信号やその発生回路も必要
無いので、従来例と全く変わらない面積で本発明の回路
特性を実現することが可能となる。
【００５１】また、上記各実施形態では、２段のラッチ
回路について説明したが、複数段のラッチ回路を縦続接
続することにより、入力するデジタル信号の複数ビット
のレジスタ回路を構成することができる。また、各ラッ
チ回路のインバータ回路は、具体的にはＰＭＯＳとＮＭ
ＯＳとを電源と基準電位間に縦続接続し、両トランジス
タのゲートに入力デジタル信号を入力し、各トランジス
タの接続点のドレインから出力を得る構成でよく、ラッ
チ回路及びレジスタ回路ともにＭＯＳプロセスで一体的
に製造できる。
回路について説明したが、複数段のラッチ回路を縦続接
続することにより、入力するデジタル信号の複数ビット
のレジスタ回路を構成することができる。また、各ラッ
チ回路のインバータ回路は、具体的にはＰＭＯＳとＮＭ
ＯＳとを電源と基準電位間に縦続接続し、両トランジス
タのゲートに入力デジタル信号を入力し、各トランジス
タの接続点のドレインから出力を得る構成でよく、ラッ
チ回路及びレジスタ回路ともにＭＯＳプロセスで一体的
に製造できる。
【００５２】
【発明の効果】本発明によれば、ＩＮの入力データをＰ
ＭＯＳ・Ｍ１およびＮＭＯＳ・Ｍ２のソース・ドレイン
とをそれぞれ並列接続してゲートに基準クロックを供給
する転送用トランスファ回路と、このトランスファ回路
の出力に出力駆動用のインバータを接続し、その出力を
ＰｍとしてＰｍを入力とするラッチパス用インバータを
接続し、該インバータの出力を受けて出力駆動用インバ
ータの入力に出力するデータ保持用トランスファ回路と
からなるラッチ回路とし、データ保持用トランスファ回
路のゲート基準クロックに所定時間遅延したクロックを
供給したので、レジスタ動作を決めるクロック信号線の
負荷軽減と、レジスタのデータリリーススイッチングの
高速化が可能となる。更に高周波動作時のパワー増大を
低減することができる。
ＭＯＳ・Ｍ１およびＮＭＯＳ・Ｍ２のソース・ドレイン
とをそれぞれ並列接続してゲートに基準クロックを供給
する転送用トランスファ回路と、このトランスファ回路
の出力に出力駆動用のインバータを接続し、その出力を
ＰｍとしてＰｍを入力とするラッチパス用インバータを
接続し、該インバータの出力を受けて出力駆動用インバ
ータの入力に出力するデータ保持用トランスファ回路と
からなるラッチ回路とし、データ保持用トランスファ回
路のゲート基準クロックに所定時間遅延したクロックを
供給したので、レジスタ動作を決めるクロック信号線の
負荷軽減と、レジスタのデータリリーススイッチングの
高速化が可能となる。更に高周波動作時のパワー増大を
低減することができる。
【図１】本発明のラッチ回路及びレジスタ回路の回路図
である。
である。
【図２】本発明のラッチ回路及びレジスタ回路の動作説
明図である。
明図である。
【図３】本発明のラッチ回路及びレジスタ回路の回路図
である。
である。
【図４】本発明のラッチ回路の回路図である。
【図５】本発明のラッチ回路の回路図である。
【図６】本発明のラッチ回路及びレジスタ回路の回路図
である。
である。
【図７】従来のラッチ回路及びレジスタ回路の回路図で
ある。
ある。
Ｍ１，Ｍ４，Ｍ６，Ｍ８ ＰＭＯＳトランジスタ
Ｍ２，Ｍ３，Ｍ５，Ｍ７ ＮＭＯＳトランジスタ
ＩＮＶ１〜５ インバータ
ＣＬＫ 基準クロック
ＣＬＫ１，２ 基準クロックに遅延したクロック
Claims (10)
- 【請求項１】 入力信号に応じて一時的に記憶しつつ順
次出力するラッチ回路において、基準クロック（ＣＬ
Ｋ）を入力する転送用トランスファ回路と、前記転送用
トランスファ回路の出力を反転する第１のインバータ
と、前記第１のインバータの出力を反転する第２のイン
バータと、前記第２のインバータの出力を入力とし前記
第１のインバータの入力に出力するデータ保持用トラン
スファ回路とからなり、前記データ保持用トランスファ
回路のゲートに前記ＣＬＫの立ち上がりより所定時間遅
延して立ち上がり、前記ＣＬＫの立ち下がりと同時に立
ち下がる第２のＣＬＫを供給することを特徴とするラッ
チ回路。 - 【請求項２】 請求項１に記載のラッチ回路を複数段構
成したレジスタ回路において、初段のラッチ回路をマス
タ側レジスタ回路とし、後段のラッチ回路をスレーブ側
レジスタ回路とし、前記マスタ側レジスタ回路の第１の
インバータの出力に前記スレーブ側レジスタ回路の転送
用トランスファ回路が接続され、前記スレーブ側レジス
タ回路のデータ保持用トランスファ回路のゲートに前記
ＣＬＫの立ち下がりより所定時間遅延して立ち上がり、
前記ＣＬＫの立ち上がりと同時に立ち下がる第３のＣＬ
Ｋを供給することを特徴とするレジスタ回路。 - 【請求項３】 請求項１に記載のラッチ回路において、
前記第２のＣＬＫは前記転送用トランスファ回路の出力
がラッチ状態になった後に立ち上がるように前記所定時
間の遅延が設定されていることを特徴とするラッチ回
路。 - 【請求項４】 請求項１に記載のラッチ回路において、
前記基準クロックのハイレベル側パルス幅をｔＫＨＫＬ
とする場合、第２のＣＬＫのパルス幅＝ｔＫＨＫＬ−前
記所定遅延時間で表され、ｔＫＨＫＬ＜所定遅延時間と
なった場合には、前記データ保持用トランスファ回路へ
の第２のＣＬＫは発生しなくなり、前記データ保持用ト
ランスファ回路を含むフリップフロップ形成パスは接続
されない状態のままとなることを特徴とするラッチ回
路。 - 【請求項５】 請求項２に記載のレジスタ回路におい
て、前記マスタ側レジスタ回路の前記第２のＣＬＫとし
て与えられるデータ保持パルスは、前記基本クロックの
１周期前半の始点から一定時間後に印加され、前記基本
クロックの前半パルスの終了と同時に終わるようにした
ことを特徴とするレジスタ回路。 - 【請求項６】 請求項２に記載のレジスタ回路におい
て、前記スレーブ側レジスタ回路の前記第３のＣＬＫと
して与えられるデータ保持パルスは、前記基本クロック
の１周期後半の始点から一定時間後に印加され、前記基
本クロックの後半パルスの終了と同時に終わるようにし
たことを特徴とするレジスタ回路。 - 【請求項７】 請求項１に記載のラッチ回路において、
前記転送用トランスファ回路は、前記基準クロックと入
力データ信号をそれぞれゲートに受けたそれぞれのトラ
ンジスタを電源と基準電位間に直列接続してインバータ
構成にしたクロックド・インバータ回路とし、前記基準
クロックをゲート入力するのは前記直列接続トランジス
タの出力ドレイン側、前記入力データをゲート入力する
のは前記直列接続トランジスタの電源側とすることを特
徴とするラッチ回路。 - 【請求項８】 請求項７に記載のラッチ回路において、
前記転送用トランスファ回路による直列接続してインバ
ータ構成にしたクロックド・インバータ回路の複数のＰ
ＭＯＳとＮＭＯＳのトランジスタは、ＰＭＯＳとＮＭＯ
Ｓのトランジスタサイズをほぼ同一の大きさで構成する
ことを特徴とするラッチ回路。 - 【請求項９】 請求項７に記載のラッチ回路において、
前記転送用トランスファ回路による直列接続してインバ
ータ構成にしたクロックド・インバータ回路で、前記基
準クロックをゲートに受けるプルアップ側ＰＭＯＳに並
列にプルアップ用ＮＭＯＳを接続し、このゲートにはプ
ルダウン用ＮＭＯＳと同一のクロック信号を入力したこ
とを特徴とするラッチ回路。 - 【請求項１０】 請求項７に記載のラッチ回路におい
て、前記データ保持用トランスファ回路を制御する前記
第２のＣＬＫは前記基準クロックから高抵抗の遅延を通
して、長い時定数を持たせてオン／オフさせることを特
徴とするラッチ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16976999A JP3530422B2 (ja) | 1999-06-16 | 1999-06-16 | ラッチ回路とレジスタ回路 |
| KR1020000032843A KR100358873B1 (ko) | 1999-06-16 | 2000-06-15 | 래치 회로 및 레지스터 회로 |
| US09/594,934 US6518810B1 (en) | 1999-06-16 | 2000-06-15 | Latch circuit and register circuit |
| TW089111783A TW478254B (en) | 1999-06-16 | 2000-06-15 | Latch circuit and register circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16976999A JP3530422B2 (ja) | 1999-06-16 | 1999-06-16 | ラッチ回路とレジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000357943A JP2000357943A (ja) | 2000-12-26 |
| JP3530422B2 true JP3530422B2 (ja) | 2004-05-24 |
Family
ID=15892526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16976999A Expired - Fee Related JP3530422B2 (ja) | 1999-06-16 | 1999-06-16 | ラッチ回路とレジスタ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6518810B1 (ja) |
| JP (1) | JP3530422B2 (ja) |
| KR (1) | KR100358873B1 (ja) |
| TW (1) | TW478254B (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3572329B2 (ja) * | 1999-12-22 | 2004-09-29 | エルピーダメモリ株式会社 | データラッチ回路及びデータラッチ回路の動作方法。 |
| FR2839830A1 (fr) * | 2002-05-17 | 2003-11-21 | Koninkl Philips Electronics Nv | Memoire pour decodeur turbo |
| US7327169B2 (en) * | 2002-09-25 | 2008-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
| US20040150449A1 (en) * | 2003-01-30 | 2004-08-05 | Sun Microsystems, Inc. | High-speed flip-flop circuitry and method for operating the same |
| US7078742B2 (en) * | 2003-07-25 | 2006-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel semiconductor structure and method of fabricating the same |
| KR100712986B1 (ko) * | 2005-11-09 | 2007-05-02 | 주식회사 하이닉스반도체 | 래치회로 |
| KR100631049B1 (ko) | 2005-11-15 | 2006-10-04 | 한국전자통신연구원 | 리플리카 바이어스 회로 |
| WO2007148156A1 (en) * | 2006-06-20 | 2007-12-27 | Freescale Semiconductor, Inc. | Device and method for hadling metastable signals |
| US7764086B2 (en) * | 2006-12-22 | 2010-07-27 | Industrial Technology Research Institute | Buffer circuit |
| KR100951658B1 (ko) * | 2007-11-13 | 2010-04-07 | 주식회사 하이닉스반도체 | 신호 라인 제어 회로 및 그의 제어 방법 |
| KR102033291B1 (ko) * | 2013-06-14 | 2019-10-17 | 삼성전자 주식회사 | 반도체 장치 및 그 구동 방법 |
| KR102432447B1 (ko) * | 2015-09-01 | 2022-08-16 | 삼성전자주식회사 | 반도체 회로 |
| US10340898B1 (en) * | 2017-06-23 | 2019-07-02 | Xilinx, Inc. | Configurable latch circuit |
| US20200106424A1 (en) * | 2018-09-27 | 2020-04-02 | Apple Inc. | Semi dynamic flop and single stage pulse flop with shadow latch and transparency on both input data edges |
| US10407118B1 (en) | 2018-10-23 | 2019-09-10 | EonInnovations LLC | Scooter apparatus and methods of use |
| CN111986725B (zh) * | 2019-05-24 | 2022-08-30 | 华邦电子股份有限公司 | 比特数据位移器 |
| CN110995206B (zh) * | 2019-12-13 | 2023-07-28 | 海光信息技术股份有限公司 | 触发器电路 |
| US11606093B2 (en) * | 2020-09-29 | 2023-03-14 | Mediatek Inc. | Level converting enable latch |
| CN114067863A (zh) * | 2020-10-12 | 2022-02-18 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
| US11632102B2 (en) | 2021-01-28 | 2023-04-18 | Taiwan Semiconductor Manufacturing Company, Ltd | Low-power flip-flop architecture with high-speed transmission gates |
| CN116318076B (zh) * | 2023-03-28 | 2024-02-09 | 上海韬润半导体有限公司 | 一种基于高速电路的时钟校准电路及方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198916A (ja) | 1984-03-23 | 1985-10-08 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| US4691122A (en) * | 1985-03-29 | 1987-09-01 | Advanced Micro Devices, Inc. | CMOS D-type flip-flop circuits |
| JPH0691431B2 (ja) * | 1987-03-02 | 1994-11-14 | 沖電気工業株式会社 | フリツプフロツプ回路用クロツク制御回路 |
| JPH0483414A (ja) | 1990-07-26 | 1992-03-17 | Seiko Epson Corp | ラッチ回路 |
| JPH04181599A (ja) | 1990-11-15 | 1992-06-29 | Fuji Electric Co Ltd | ディジタル集積回路 |
| JPH05160682A (ja) | 1991-12-04 | 1993-06-25 | Hitachi Ltd | フリップフロップ |
| JPH0897685A (ja) * | 1994-09-22 | 1996-04-12 | Fujitsu Ltd | フリップフロップ回路 |
| EP0713292A3 (en) | 1994-11-21 | 1997-10-01 | Motorola Inc | Feedback interlock circuit and its operating method |
| JPH09223393A (ja) | 1996-02-16 | 1997-08-26 | Hitachi Ltd | 半導体装置 |
| JP3478033B2 (ja) * | 1996-12-30 | 2003-12-10 | ソニー株式会社 | フリップフロップ回路 |
-
1999
- 1999-06-16 JP JP16976999A patent/JP3530422B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-15 US US09/594,934 patent/US6518810B1/en not_active Expired - Lifetime
- 2000-06-15 KR KR1020000032843A patent/KR100358873B1/ko not_active IP Right Cessation
- 2000-06-15 TW TW089111783A patent/TW478254B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6518810B1 (en) | 2003-02-11 |
| TW478254B (en) | 2002-03-01 |
| JP2000357943A (ja) | 2000-12-26 |
| KR100358873B1 (ko) | 2002-10-31 |
| KR20010020993A (ko) | 2001-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3530422B2 (ja) | ラッチ回路とレジスタ回路 | |
| US7006068B2 (en) | Sampling level converter circuit, 2-phase and multiphase expanding circuit, and display device | |
| US4843254A (en) | Master-slave flip-flop circuit with three phase clocking | |
| EP1166443A2 (en) | Single rail domino logic for four-phase clocking scheme | |
| US7432753B2 (en) | Delay circuit and semiconductor device | |
| JPH098612A (ja) | ラッチ回路 | |
| JP2000183724A (ja) | 電圧レベルトランスファ― | |
| JPH0795013A (ja) | エッジトリガ型フリップフロップ | |
| US6608514B1 (en) | Clock signal generator circuit and semiconductor integrated circuit with the same circuit | |
| US7440534B2 (en) | Master-slave flip-flop, trigger flip-flop and counter | |
| JPS584492B2 (ja) | ダイナミツクブンシユウカイロ | |
| JPH0671202B2 (ja) | 液晶駆動装置 | |
| JPH06197006A (ja) | 同期式論理回路 | |
| CN100377258C (zh) | 移位寄存电路 | |
| US20080030250A1 (en) | Flip-flop circuit | |
| JPH07107122A (ja) | デジタル信号伝送回路 | |
| US3925685A (en) | Time sharing information circuit | |
| EP0871296A2 (en) | Multiplexor composed of dynamic latches | |
| JP3789251B2 (ja) | レジスタ回路及びラッチ回路 | |
| US6307416B1 (en) | Integrated circuit for producing two output clock signals at levels which do not overlap in time | |
| JPH04151912A (ja) | 分周回路 | |
| JP2569750B2 (ja) | 同期型ドライバ回路 | |
| JP2001358570A (ja) | 容量性負荷駆動回路 | |
| JPH1131962A (ja) | データバス出力回路 | |
| JP2690604B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031201 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040204 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040227 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080305 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120305 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140305 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |