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CN1372327A - 半导体器件及其制备方法 - Google Patents

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CN1372327A CN02105253A CN02105253A CN1372327A CN 1372327 A CN1372327 A CN 1372327A CN 02105253 A CN02105253 A CN 02105253A CN 02105253 A CN02105253 A CN 02105253A CN 1372327 A CN1372327 A CN 1372327A
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semiconductor device
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Abstract

一种半导体器件及其制备方法,在由碳化硅形成的衬底11上,依次形成缓和层12;由氮化镓形成且在其上部形成了2维电子气体层的沟道层13;以及由n型氮化铝镓形成且将载流子供到沟道层13的载流子供给层14。在由元件隔离膜15包围起来的元件形成区,有选择地形成由在载流子供给层14上生长的氮化镓形成的半导体层氧化而成的绝缘氧化层16B,再在绝缘氧化层16B上形成栅电极17。

Description

半导体器件及其制备方法
技术领域
本发明涉及包括能动层用了氮化物半导体且拥有绝缘栅极的半导体器件及其制备方法。
背景技术
图19示出了已往的由III-V族氮化物半导体形成的肖特基栅极型场效应晶体管(FET)的断面结构。
如图19所示，在由蓝宝石形成的衬底101上，依次形成由氮化镓(GaN)形成的沟道层102和由n型氮化铝镓(AlGaN)形成的载流子供给层103。在沟道层102的上部和载流子供给层103间的异质界面附近，形成有由势阱构成且电子迁移率极大的2维电子气体层，因此也称该FET为高电子迁移率晶体管(HEMT)。
发明要解决的问题
然而，上述已往的肖特基栅极型FET存在着以下问题。因栅电极的击穿电压是由肖特基特性决定的，故栅电极的逆击穿电压也就受到限制。而且，加给栅电极的顺向电压最高也只能被限制在2V左右，故得不到电流驱动能力很高的高功率输出半导体器件(power device)。
本发明之目的，在于：通过解决上述已往的问题，来提高包括栅电极且由氮化物半导体形成的半导体器件的电流驱动能力。
技术方案
为达成上述目的，本发明是这样的一个结构，即让由氮化物半导体制成的半导体器件中的栅电极为绝缘栅电极，同时通过氧化已沉积的氮化物半导体本身来形成栅极绝缘膜。
具体而言，本发明所涉及的半导体器件，包括：形成在衬底上的第一氮化物半导体层；由形成在第一氮化物半导体层上的第二氮化物半导体层被氧化后而形成的绝缘氧化层；以及形成在绝缘氧化层上的栅电极。
根据本发明的半导体器件，因形成在第一氮化物半导体层上的绝缘氧化层是该第一氮化物半导体层上的第二氮化物半导体本身被氧化而形成的，故绝缘氧化层的质量很好，而且该绝缘氧化层和其下侧的第一氮化物半导体层相接的界面处也极其洁净。结果，漏电流几乎不会发生在绝缘氧化层上所形成的栅电极中，而且电流电压特性也不受肖特基特性的限制了，故击穿电压高，电流驱动能力也高。
在本发明的半导体器件中，第一氮化物半导体层的氧化速度最好比第二氮化物半导体层的氧化速度小。这样做，生产时就很容易选择性地仅氧化第二氮化物半导体层。
还有，在本发明的半导体器件中，第一氮化物半导体层和第二氮化物半导体层最好由相同的材料形成。这样，它就是一仅靠氧化第一氮化物半导体层的上部来形成绝缘氧化层的结构了。
在本发明的半导体器件中，第一氮化物半导体层中最好含有铝(Al)。这样做，在典型的氮化物半导体材料即氮化镓(GaN)中添加了铝后而形成的氮化铝镓(AlGaN)，就会因其氧化速度比氮化镓的小而在形成绝缘氧化层时难以氧化。不仅如此，还因其带隙(energy gap)比氮化镓的大而使它成为势垒层。
本发明中的半导体器件，最好还包括：形成在衬底和第一氮化物半导体层之间、且由带隙比第一氮化物半导体层的小的第三氮化物半导体形成的能动层。这样，就确能得到：其中的第一氮化物半导体层成了载流子供给层，第三氮化物半导体层成了沟道层，且击穿电压和电流驱动能力都很高的高电子迁移率晶体管(HEMT)。
本发明中的半导体器件，最好还包括：形成在第一氮化物半导体层和绝缘氧化层之间、由其氧化速度比第二氮化物半导体层的小的第四氮化物半导体形成的氧化防止层。这样做的话，在通过氧化第二氮化物半导体层而形成绝缘氧化层时，就会由于该第四氮化物半导体层的存在而使氧化实质上停止。故很容易控制绝缘氧化层(即成为栅极绝缘膜)的厚度。
在这种情况下，氧化防止层最好由氮化铝形成。
本发明中的半导体器件，最好还包括：形成在绝缘氧化层和栅电极之间的绝缘膜。这样做，就确能抑制住产生在栅电极中的漏电流，而可向栅电极施加较高的电压，从而可进一步提高半导体器件的电流驱动能力。
在这种情况下，绝缘膜最好由氧化硅膜或者氮化硅膜构成。这样做的话，绝缘膜的膜质就很致密，从而使绝缘性很高。
还有，本发明中的半导体器件，最好还包括形成在第一氮化物半导体层沿栅极长度方向的每个区域上的源漏电极，且在栅电极和源电极间之绝缘氧化层和栅电极和漏电极间之绝缘氧化层这二者中之至少一个中，拥有其厚度比栅电极下侧那一部分的厚度还厚的厚膜部分。这样做，并让靠近厚膜部分的源漏电极为漏电极以后，该漏电极的漏极击穿电压就变高，而且漏极漏电流变小，从而可使半导体器件的工作电压升高，结果是很容易地就能实现高输出化。
本发明所涉及的半导体器件的制备方法，包括：在衬底上形成第一氮化物半导体层的第一道工序；先在第一氮化物半导体层上形成第二氮化物半导体层，再将已形成的第二氮化物半导体层氧化，而由第二氮化物半导体层形成绝缘氧化层的第二道工序；在绝缘氧化层上形成栅电极的第三道工序；及通过选择性地蚀刻绝缘氧化层沿栅极长度方向上的每个区域，而在绝缘氧化层上形成开口，再在已形成的开口上形成源漏电极的第四道工序。
按第一种半导体器件的制备方法，在第一氮化物半导体层上形成第二氮化物半导体层，并氧化该第二氮化物半导体层，而形成由第二氮化物半导体层形成的绝缘氧化层，且在已形成的绝缘氧化层上形成了栅电极，故确能得到本发明所涉及的半导体器件。
在第一种半导体器件的制备方法下，第一氮化物半导体的氧化速度最好比第二氮化物半导体的氧化速度小。
在第一种半导体器件的制备方法下，第一氮化物半导体层和第二氮化物半导体层最好由相同的材料形成。
第一种半导体器件的制备方法，最好在第一道工序之前，还包括：在衬底上形成由其带隙比第一氮化物半导体层的小的第三氮化物半导体形成的能动层的工序。
第一种半导体器件的制备方法，最好在第一道工序和第二道工序之间，还包括：在第一氮化物半导体层上形成其氧化速度比第二氮化物半导体层的小的第四氮化物半导体形成的氧化防止层。这样做的话，就在成为绝缘氧化层(即栅极绝缘膜)的第二氮化物半导体层和形成在其下侧的第一氮化物半导体层之间，形成了其氧化速度比第二氮化物半导体层的小的第四氮化物半导体形成的氧化防止层，因而该氧化防止层就比第二氮化物半导体层难以氧化，而很容易仅氧化第二氮化物半导体层了。结果是，很容易控制绝缘氧化层(即对晶体管的工作特性影响很大的栅极绝缘膜)的厚度。
在这种情况下，氧化防止层中最好含铝。
还有，第一种半导体器件的制备方法，最好在第二道工序和第三道工序之间，还包括：在绝缘氧化层上形成绝缘膜的工序；且最好第四道工序包括：使绝缘膜中形成源漏电极的那一区域形成为开口的工序。
在这种情况下，绝缘膜最好由氧化硅膜或者氮化硅膜构成。
还有，在第一种半导体器件的制备方法中，最好第二道工序，包括：在第二氮化物半导体层中至少形成栅电极的那一区域形成绝缘氧化层的工序，和通过选择性地氧化形成栅电极的区域和形成源漏电极中之漏电极的区域之间的那一区域，而对绝缘氧化层形成其厚度比绝缘氧化层还厚的厚膜部分的工序。
本发明所涉及的第二种半导体器件的制备方法，包括：在衬底上形成第一氮化物半导体层的第一道工序；在第一氮化物半导体层上形成第二氮化物半导体层的第二道工序；在第二氮化物半导体层上的欧姆电极形成区形成氧化保护膜的第三道工序；以氧化保护膜为屏蔽并氧化第二氮化物半导体层，而在第二氮化物半导体层中欧姆电极形成区以外的那一区域上形成绝缘氧化层的第四道工序；除去氧化保护膜，在第二氮化物半导体层的欧姆电极形成区上形成欧姆电极的第五道工序；及在绝缘氧化层上选择性地形成栅电极的第六道工序。
按照第二种半导体器件的制备方法，先在第二氮化物半导体层中欧姆电极形成区以外的那一区域形成绝缘氧化层，再在该第二氮化物半导体层的欧姆电极形成区上形成欧姆电极。这样做，第二氮化物半导体层中的欧姆电极形成区就不会被氧化，结果是不用除去第二氮化物半导体层就能形成欧姆电极。于是也就不需要加工第二氮化物半导体层了。
在第二种半导体器件的制备方法中，氧化保护膜最好由硅形成。还有，在第二种半导体器件的制备方法中，氧化保护膜最好为绝缘膜。
第二种半导体器件的制备方法，最好是在第二道工序和第三道工序之间，还包括：在该第二氮化物半导体层上形成覆盖该第二氮化物半导体层的元件形成区的保护膜的工序，及通过以已形成的保护膜为屏蔽并氧化第一氮化物半导体层和第二氮化物半导体层，而在元件形成区的周边部分形成元件隔离膜的工序，且第三道工序还包括由保护膜形成氧化保护膜的工序。
该第二种半导体器件的制备方法，最好是在第一道工序之前，还包括：在衬底上形成由其带隙比第一氮化物半导体层的小的第三氮化物半导体形成的能动层的工序。
第二种半导体器件的制备方法，最好是在第一道工序和第二道工序之间，还包括：在第一氮化物半导体层上形成由其氧化速度比第二氮化物半导体层的小的第四氮化物半导体形成的氧化防止层的工序。
在这种情况下，氧化防止层中最好含铝。
在第一种或者第二种半导体器件的制备方法中，第一氮化物半导体层中最好含有铝。
附图的说明
图1为一剖面图，示出了本发明的第一个实施例所涉及的半导体器件的结构。
图2为一曲线图，示出了本发明的第一个实施例所涉及的半导体器件的电流电压特性。
图3(a)到图3(c)为结构剖面图，是按本发明的第一个实施例所涉及的半导体器件的制备方法下的制造工序示出的。
图4(a)和图4(b)为结构剖面图，是按本发明的第一个实施例所涉及的半导体器件的制备方法下的制造工序示出的。
图5为一剖面图，示出了本发明的第二个实施例所涉及的半导体器件的结构。
图6为一曲线图，示出了本发明的第二个实施例所涉及的半导体器件的电流电压特性。
图7(a)到图7(c)为结构剖面图，是按本发明的第二个实施例所涉及的半导体器件的制备方法下的制造工序示出的。
图8(a)和图8(b)为结构剖面图，是按本发明的第二个实施例所涉及的半导体器件的制备方法下的制造工序示出的。
图9为一剖面图，示出了本发明的第三个实施例所涉及的半导体器件的结构。
图10为一曲线图，示出了本发明的第三个实施例所涉及的半导体器件的电流电压特性。
图11(a)到图11(c)为结构剖面图，是按本发明的第三个实施例所涉及的半导体器件的制备方法下的制造工序示出的。
图12(a)和图12(b)为结构剖面图，是按本发明的第三个实施例所涉及的半导体器件的制备方法下的制造工序示出的。
图13为一剖面图，示出了本发明的第四个实施例所涉及的半导体器件的结构。
图14为一曲线图，示出了本发明的第四个实施例所涉及的半导体器件的电流电压特性。
图15(a)到图15(d)为结构剖面图，是按本发明的第四个实施例所涉及的半导体器件的制备方法下的制造工序示出的。
图16(a)到图16(c)为结构剖面图，是按本发明的第四个实施例所涉及的半导体器件的制备方法下的制造工序示出的。
图17(a)到图17(c)为结构剖面图，是按本发明的第五个实施例所涉及的半导体器件的制备方法下的制造工序示出的。
图18(a)及图18(b)为结构剖面图，是按本发明的第五个实施例所涉及的半导体器件的制备方法下的制造工序示出的。
图19为一剖面图，示出了已往的拥有肖特基型栅极的HEMT的结构。
对附图中符号之说明
11衬底；12缓冲层；13沟道层(能动层)；14载流子供给层(第一氮化物半导体层)；15元件隔离膜；16A绝缘膜形成层(第二氮化物半导体层)；16B绝缘氧化层；16a开口；16b厚膜形成部分；16c厚膜部分；16d导电区；17栅电极；18源漏电极；18s源电极；18d漏电极；20氧化防止层；21上部栅极绝缘膜；26栅极绝缘膜；41保护膜；41A保护膜；41B氧化保护膜。
发明之实施形态
(第一个实施例)
参考附图说明本发明的第一个实施例。
图1示出了本发明的第一个实施例所涉及的半导体器件，即由III-V族氮化物半导体形成的绝缘栅极型高电子迁移率晶体管(HEMT)的剖面结构。
如图1所示，例如，在由碳化硅(SiC)形成的衬底11上，依次形成弛豫衬底11和在该衬底11上生长的外延生长层间的晶格失配且由氮化铝(AlN)形成的缓冲层12；由氮化镓形成且在其上部形成了2维电子气体层并作能动层的沟道层13；以及由n型氮化铝镓(AlGaN)形成且将载流子(电子)供到沟道层13的载流子供给层14。
在被到了缓冲层12且由绝缘体形成的元件隔离膜15包围起来的元件形成区，即在载流子供给层14上的栅电极形成区，选择性地形成了由在载流子供给层14上生长的氮化镓形成的半导体层自身被氧化后而形成的绝缘氧化层16B。
在绝缘氧化层16B上，形成了由钛(Ti)、铂(Pt)及金(Au)组成的叠层体构成的栅电极17；还在载流子供给层14沿栅电极17的栅极长度方向的每个区域上，形成了和载流子供给层14保持欧姆接触且由钛(Ti)和铝(Al)制成的源漏电极18。
这样，本实施例所涉及的HEMT具有以下优点。因用在载流子供给层14上生长的氮化物半导体层被氧化后形成的绝缘氧化层16B作栅极绝缘膜，故在该绝缘氧化层16B和载流子供给层14的界面处绝不会存在由于污染等而造成的杂质，因而所形成的界面就很好。不仅如此，还因绝缘氧化层16B是氮化物被氧化后而形成的，故膜质就非常致密，而具有很高的绝缘性。
图2示出了第一个实施例所涉及的HEMT的电流电压特性。横轴代表源漏电极间的电压值Vds；纵轴代表每一栅极宽度上的电流值。可知：本实施例所涉及的HEMT具有良好的电流电压特性。也就是说，因栅极绝缘膜即绝缘氧化层16B的绝缘特性非常好，故漏极击穿电压达到了200V以上，而且，即使在顺向施加5V以上的栅源极间电压Vgs也不会产生来自栅电极17的漏电流。
下面，参考附图，对包括按上述构成的绝缘栅极的HEMT的制备方法进行说明。
图3(a)到图3(c)及图4(a)、图4(b)是按本发明的第一个实施例所涉及的绝缘栅极型HEMT的制备方法下的工序顺序，示出的它的剖面结构。
首先，如图3(a)所示，利用金属有机化学气相沉积(MOCVD)法在由碳化硅形成的衬底11上，依次形成例如由氮化铝形成膜厚100nm左右的缓冲层12；由氮化镓形成膜厚3μm左右的沟道层13；由掺杂了硅(Si)而成了n型的氮化铝镓形成膜厚15nm左右的载流子供给层14；以及由氮化镓形成膜厚50nm～100nm左右的绝缘膜形成层16A。由此而形成由氮化物半导体形成的外延生长叠层体。
其次，如图3(b)所示，利用光刻法和蚀刻法，形成将元件形成区覆盖起来且由硅形成的保护膜(未示)，接着，再在氧化气氛下对衬底11进行1到2个小时左右的热氧化处理而对外延生长叠层体选择性地形成元件隔离膜15。
其次，如图3(c)所示，将保护膜除去后，再在氧化气氛下对绝缘膜形成层16A进行几分钟的热氧化处理，而由绝缘膜形成层16A形成绝缘氧化层16B。
其次，如图4(a)所示，例如利用溅射法，形成膜厚加起来约50nm的钛和铂、膜厚约200nm的金叠层起来而成的栅电极形成膜。接着，再利用光刻法和干蚀刻法选择性地将栅电极形成膜图案化，而由栅电极形成膜形成栅电极17。之后，再选择性地蚀刻绝缘氧化层16B沿栅极长度方向的那一区域，而在绝缘氧化层16B上形成开口16a，进而让载流子供给层14从该开口16a中露出来。
其次，如图4(b)所示，例如利用溅射法，在载流子供给层14从开口16a露出来的那一部分上叠层膜厚约20nm的钛和膜厚约200nm的铝。接着，再利用光刻法和干蚀刻法，先对已沉积的金属膜进行所规定的图案化，再进行热处理，而由金属膜形成和载流子供给层14保持欧姆接触的源漏电极18。
因此，在第一个实施例所涉及的HEMT的制备方法下，先在外延生长叠层体的上面生长由氮化镓形成的绝缘膜形成层16A，再热氧化已生长的绝缘膜形成层16A，而形成将成为栅极绝缘膜的绝缘氧化层16B。
在第一个实施例中，绝缘氧化层16B的膜厚是由对绝缘膜形成层16A的加热时间来调节的。比较一下在Al的组成比为0.3的情况下，由氮化镓(GaN)形成的绝缘膜形成层16A的氧化速度和由氮化铝镓(AlGaN)形成的载流子供给层14的氧化速度，则发现氮化镓的氧化速度很大，大约是氮化铝镓的氧化速度的2倍。于是，就可抑制位于绝缘氧化层16B下侧的载流子供给层14的氧化。
(第二个实施例)
下面，参考附图说明本发明的第二个实施例。
图5示出了本发明的第二个实施例所涉及的半导体器件，即由III-V族氮化物半导体形成的绝缘栅极型HEMT的剖面结构。图5中，对和图1所示的构成部分相同的构成部分用相同的符号来表示。
如图5所示，例如，在由碳化硅形成的衬底11上，依次形成由氮化铝形成的缓冲层12；由氮化镓形成的沟道层13；由n型氮化铝镓形成且将载流子(电子)供到沟道层13的载流子供给层14；以及由氮化铝形成的氧化防止层20。
在被到达了缓冲层20且由绝缘体形成的元件隔离膜15包围起来的元件形成区，即在氧化防止层20上的栅电极形成区，选择性地形成了由已在氧化防止层20上生长的氮化镓形成的半导体层自身被氧化后而形成的绝缘氧化层16B。
在绝缘氧化层16B上，形成了由钛、铂及金组成的叠层体构成的栅电极17；在氧化防止层20沿栅极长度方向的那一区域上，形成了和氧化防止层20保持欧姆接触且由钛和铝制成的源漏电极18。
于是，第二个实施例所涉及的HEMT的特点就是：在将成为栅极绝缘膜的绝缘氧化层16B和载流子供给层14之间形成了由氮化铝形成的氧化防止层20。因此，和第一个实施例一样，在绝缘氧化层16B和氧化防止层20的界面处绝不会存在由于污染等而造成的杂质，因而所形成的界面就很好。不仅如此，还因绝缘氧化层16B是氮化物被氧化后而形成的，故膜质就非常致密，而具有很高的绝缘性。
需提一下，在绝缘氧化层16B进行氧化处理时，氧化防止层20起氧化阻止层之作用。
图6示出了第二个实施例所涉及的HEMT的电流电压特性。横轴代表源漏电极间的电压值Vds；纵轴代表每一栅极宽度上的电流值。本实施例所涉及的HEMT具有良好的电流电压特性。也就是说，因栅极绝缘膜即绝缘氧化层16B的绝缘特性非常好，故漏极击穿电压达到了200V以上，而且，即使在顺向施加5V以上的栅源极间电压Vgs也不会产生来自栅电极17的漏电流。
下面，参考附图，对包括按上述构成的绝缘栅极的HEMT的制备方法进行说明。
图7(a)到图7(c)及图8(a)、图8(b)是按本发明的第二个实施例所涉及的绝缘栅极型HEMT的制备方法下的工序顺序，示出的它的剖面结构。
首先，如图7(a)所示，利用MOCVD法在由碳化硅形成的衬底11上，依次形成例如由氮化铝形成膜厚100nm左右的缓冲层12；由氮化镓形成膜厚3μm左右的沟道层13；由通过掺杂硅而成为n型的氮化铝镓形成膜厚15nm左右的载流子供给层14；由氮化铝形成膜厚20nm～50nm左右的氧化防止层20；以及由氮化镓形成膜厚50nm～100nm左右的绝缘膜形成层16A。由此而形成由氮化物半导体形成的外延生长叠层体。
其次，如图7(b)所示，利用光刻法和蚀刻法，形成将元件形成区覆盖起来且由硅形成的保护膜(未示)，接着，再在氧化气氛下对衬底11进行1到2个小时左右的热氧化处理而对外延生长叠层体选择性地形成元件隔离膜15。
其次，如图7(c)所示，将保护膜除去后，再在氧化气氛下对绝缘膜形成层16A进行几分钟的热氧化处理，而由绝缘膜形成层16A形成绝缘氧化层16B。
在第二个实施例中，绝缘氧化层16B的膜厚也是由对绝缘膜形成层16A的加热时间来调节的。不过，因形成氧化防止层20的氮化铝的氧化速度很小，仅是氮化镓的氧化速度的1/50，故可认为对绝缘膜形成层16A的氧化处理在氧化防止层20就已经停止了。因此，就是让绝缘膜形成层16A全都氧化，氧化也不会再波及到载流子供给层14，这样绝缘氧化层16B的膜厚实际上就是由绝缘膜形成层16A的膜厚来调节了。结果是，对对包括绝缘栅极的元件的工作特性影响很大的绝缘氧化层16B的厚度的控制能力大大地提高了。
其次，如图8(a)所示，例如利用溅射法，形成将膜厚约50nm的钛和铂、膜厚约200nm的金叠层起来而成的栅电极形成膜。接着，再利用光刻法和干蚀刻法选择性地将栅电极形成膜图案化，而由栅电极形成膜形成栅电极17。之后，再选择性地蚀刻绝缘氧化层16B沿栅极长度方向的每个区域，而在绝缘氧化层16B上形成开口16a，进而让氧化防止层20从该开口16a中露出来。
其次，如图8(b)所示，例如利用溅射法，在氧化防止层20从开口16a露出来的那一部分上叠层膜厚约20nm的钛和膜厚约200nm的铝。接着，再利用光刻法和干蚀刻法，先将已沉积的金属膜进行所规定的图案化，再进行热处理，而由金属膜形成和氧化防止层20保持欧姆接触的源漏电极18。
再就是，氧化防止层20并不限于使用氮化铝，其中也可以含有镓或者铟这样的III族元素。只不过是，为降低氧化速度，最好是使氧化防止层20中铝的组成比相对地大一些。
(第三个实施例)
下面，参考附图说明本发明的第三个实施例。
图9示出了本发明的第三个实施例所涉及的半导体器件，即由III-V族氮化物半导体形成的绝缘栅极型HEMT的剖面结构。图9中，和图1所示的构成部分相同的构成部分用相同的符号来表示。
如图9所示，例如，在由碳化硅形成的衬底11上，依次形成弛豫衬底11和在该衬底11上生长的外延生长层间的晶格失配且由氮化铝形成的缓冲层12；由氮化镓形成且在其上部形成了2维电子气体层并作能动层的沟道层13；以及由n型氮化铝镓形成且将载流子(电子)供到沟道层13的载流子供给层14；以及由氮化铝形成的氧化防止层20。
在被到达了缓冲层12且由绝缘体形成的元件隔离膜15包围起来的元件形成区，即在氧化防止层20上的栅电极形成区，选择性地形成了由在氧化防止层20上生长的氮化镓形成的半导体层自身被氧化后形成的绝缘氧化层16B。还在绝缘氧化层16B上形成由氧化硅(SiO2)形成的上部栅极绝缘膜21。因此，在第三个实施例中，栅极绝缘膜26由由绝缘氧化层16B形成的下部栅极绝缘膜和上部栅极绝缘膜21构成。
栅极绝缘膜26上，形成了由钛、铂及金组成的叠层体构成的栅电极17；在氧化防止层20沿栅电极17的栅极长度方向的那一区域上，形成了和氧化防止层20保持欧姆接触且由钛和铝制成的源漏电极18。
因此，第三个实施例所涉及的HEMT的优点为：因用在载流子供给层14上生长的氮化物半导体层被氧化后形成的绝缘氧化层16B作下部栅极绝缘膜，故在该绝缘氧化层16B和载流子供给层14的界面处绝不会存在由于污染等而造成的杂质，因而所形成的界面就很好。不仅如此，还因绝缘氧化层16B是氮化物被氧化后而形成的，故膜质就非常致密，而具有很高的绝缘性。
而且，在第三个实施例中，因在栅电极17和绝缘氧化层16B之间形成了由氧化硅形成的上部栅极绝缘膜21，故几乎不会产生由栅电极17引起的漏电流。结果是，可对栅电极17施加较高的电压，而可进一步提高HEMT的电流驱动能力。
图10示出了第三个实施例所涉及的HEMT的电流电压特性。横轴代表源漏电极间的电压值Vds；纵轴代表每一栅极宽度上的电流值。本实施例所涉及的HEMT具有良好的电流电压特性。也就是说，因栅极绝缘膜26由绝缘氧化层16B和上部栅极绝缘膜21构成，其绝缘特性非常好，故漏极击穿电压达到了200V以上。而且，即使在顺向施加8V以上的栅源极间电压Vgs也不会产生来自栅电极17的漏电流。
下面，参考附图，对包括按上述构成的绝缘栅极的HEMT的制备方法进行说明。
图11(a)到图11(c)及图12(a)、图12(b)是按本发明的第三个实施例所涉及的绝缘栅极型HEMT的制备方法下的工序顺序，示出的它的剖面结构。
首先，如图11(a)所示，利用MOCVD法在由碳化硅形成的衬底11上，依次形成例如由氮化铝形成膜厚100nm左右的缓冲层12；由氮化镓形成膜厚3μm左右的沟道层13；由掺杂了硅而成了n型的氮化铝镓形成膜厚15nm左右的载流子供给层14；由氮化铝形成膜厚20nm～50nm左右的氧化防止层20；以及由氮化镓形成膜厚50nm～100nm左右的绝缘膜形成层16A。由此而形成由氮化物半导体形成的外延生长叠层体。
其次，利用光刻法和蚀刻法，形成将元件形成区覆盖起来且由硅形成的保护膜(未示)，接着，再在氧化气氛下对衬底11进行1到2个小时左右的热氧化处理而对外延生长叠层体选择性地形成元件隔离膜15。
其次，如图11(b)所示，将保护膜除去后，再在氧化气氛下对绝缘膜形成层16A进行几分钟的热氧化处理，而由绝缘膜形成层16A形成绝缘氧化层16B。接着，再例如利用CVD法在绝缘氧化层16B上形成由氧化硅形成膜厚约10nm的上部栅极绝缘膜21。
在第三个实施例中，绝缘氧化层16B的膜厚也是由对绝缘膜形成层16A的加热时间来调节的。和第二个实施例一样，在绝缘膜形成层16A的下侧形成了氧化防止层20，故绝缘氧化层16B的膜厚实际上就是由绝缘膜形成层16A的膜厚来调节了。结果是，对对包括绝缘栅极的元件的工作特性影响很大的绝缘氧化层16B的厚度的控制能力大大地提高了。
其次，如图12(a)所示，例如利用溅射法，形成膜厚约50nm的钛和铂、膜厚约200nm的金叠层起来而成的栅电极形成膜。接着，再利用光刻法和干蚀刻法，选择性地将栅电极形成膜图案化而由栅电极形成膜形成栅电极17。这样，在栅电极17的下侧就形成了由上部栅极绝缘膜21和由绝缘氧化层16B形成的下部栅极绝缘膜构成的栅极绝缘膜26。之后，再选择性地蚀刻上部栅极绝缘膜21及绝缘氧化层16B沿栅极长度方向的那一区域，而在上部栅极绝缘膜21及绝缘氧化层16B上形成开口16a，进而让氧化防止层20从该开口16a中露出来。
其次，如图12(b)所示，例如利用溅射法，在氧化防止层20从开口16a露出来的那一部分上叠层膜厚约20nm的钛和膜厚约200nm的铝。接着，再利用光刻法和干蚀刻法，先对已沉积的金属膜进行所规定的图案化，再进行热处理，而由金属膜形成和氧化防止层20保持欧姆接触的源漏电极18。
因此，在第三个实施例所涉及的HEMT的制备方法下，由氮化镓形成的绝缘膜形成层16A被热氧化而形成的绝缘氧化层16B和在该绝缘氧化层16B上形成的上部栅极绝缘膜21构成栅极绝缘膜26。这样，如上所述，可防止由栅电极17引起的漏电流，而可使加到栅电极17的电压提高，故可提高HEMT的电流驱动能力。
需提一下，在第三个实施例中，栅极绝缘膜26中的上部栅极绝缘膜21用的是氧化硅，但并不限于氧化硅。也就是说，只要是和绝缘氧化层16B的密接性良好且绝缘性比该绝缘氧化层16B还高的材料，就可用来制作上部栅极绝缘膜21，例如，氮化硅(Si3N4)。
(第四个实施例)
下面，参考附图说明本发明的第四个实施例。
图13示出了本发明的第四个实施例所涉及的半导体器件，即由III-V族氮化物半导体形成的绝缘栅极型HEMT的剖面结构。图13中，和图1所示的构成部分相同的构成部分用相同的符号表示。
如图13所示，例如，在由碳化硅形成的衬底11上，依次形成弛豫衬底11和在该衬底11上生长的外延生长层间的晶格失配且由氮化铝形成的缓冲层12；由氮化镓形成且在其上部形成了2维电子气体层并作能动层的沟道层13；以及由n型氮化铝镓(AlGaN)形成且将载流子(电子)供到沟道层13的载流子供给层14。
在被到达了缓冲层12且由绝缘体形成的元件隔离膜15包围起来的元件形成区，即在载流子供给层14上的栅电极形成区，选择性地形成了由在载流子供给层14上生长的氮化镓形成的绝缘膜形成层16A自身被氧化后而形成的绝缘氧化层16B。
在绝缘氧化层16B上，形成了由钛、铂及金组成的叠层体构成的栅电极17；在载流子供给层14沿栅电极17的栅极长度方向的每个区域上，分别形成了和载流子供给层14保持欧姆接触且由钛和铝制成的源电极18s、漏电极18d。
在第四个实施例中，如图13所示，在栅电极17和漏电极18d间的那一区域，拥有厚度比栅电极17下侧的那一部分绝缘氧化层16B的厚度还要厚的厚膜部分16c。
这样，第四个实施例所涉及的HEMT就具有以下优点。因用在载流子供给层14上生长的氮化镓形成的绝缘膜形成层16A被氧化后形成的绝缘氧化层16B作栅极绝缘膜，故在该绝缘氧化层16B、载流子供给层14及绝缘膜形成层16A的界面处绝不会存在由于污染等而造成的杂质，因而所形成的界面就很好。不仅如此，还因绝缘氧化层16B是氮化物被氧化后而形成的，故膜质就非常致密，而具有很高的绝缘性。
再就是，因对栅电极17、漏电极18d间的绝缘氧化层16B形成了厚膜部分16c，故HEMT的漏极击穿电压很高，且漏极漏电流很小。结果是，可使HEMT的工作电压很高，也就容易实现高输出了。
图14示出了第四个实施例所涉及的HEMT的电流电压特性。横轴代表源漏电极间的电压值Vds；纵轴代表每一栅极宽度上的电流值。可知：本实施例所涉及的HEMT具有良好的电流电压特性。也就是说，因栅极绝缘膜，即绝缘氧化层16B的绝缘特性非常好，且在栅电极17和漏电极18d之间形成了使绝缘氧化层16B的厚度厚了一些的厚膜部分16c，故漏极击穿电压达到了250V以上。而且，即使在顺向施加6V以上的栅源极间电压Vgs也不会产生来自栅电极17的漏电流。
下面，参考附图，对包括按上述构成的绝缘栅极的HEMT的制备方法进行说明。
图15(a)到图15(d)及图16(a)到图16(c)是按本发明的第四个实施例所涉及的绝缘栅极型HEMT的制备方法下的工序顺序示出的它的剖面结构。
首先，如图15(a)所示，利用MOCVD法在由碳化硅形成的衬底11上，依次形成例如由氮化铝形成膜厚100nm左右的缓冲层12；由氮化镓形成膜厚3μm左右的沟道层13；由掺杂了硅而成了n型的氮化铝镓形成膜厚15nm左右的载流子供给层14；以及由氮化镓形成膜厚50nm～100nm左右的绝缘膜形成层16A。由此而形成由氮化物半导体形成的外延生长叠层体。
其次，如图15(b)所示，利用光刻法和蚀刻法，形成将元件形成区覆盖起来且由硅形成的保护膜41，接着，再在氧化气氛下对衬底11进行1到2个小时左右的热氧化处理而对外延生长叠层体选择性地形成元件隔离膜15。
其次，如图15(c)所示，利用光刻法和蚀刻法，使栅电极形成区和漏电极形成区之间的那一部分保护膜41形成为开口，而让绝缘膜形成层16A露出来。之后，再在氧化气氛下对已露出来的绝缘膜形成层16A进行几分钟的热氧化处理，而使栅电极形成区和漏电极形成区之间的那一部分绝缘膜形成层16A形成为由绝缘膜形成层16A自身部分地被氧化而形成的厚膜形成部分16b。
其次，如图15(d)所示，先除去保护膜41，再在氧化气氛下对绝缘膜形成层16A进行几分钟的热氧化处理，和进一步地氧化绝缘膜形成层16A及厚膜形成部分16b，就在栅电极形成区和漏电极形成区之间形成由绝缘膜形成层16A本身被氧化而形成的且拥有一厚膜部分16c的绝缘氧化层16B。
其次，如图16(a)所示，例如利用溅射法，形成将膜厚约50nm的钛和铂、膜厚约200nm的金叠层起来而成的栅电极形成膜，接着再利用光刻法和干蚀刻法，对已沉积的栅电极形成膜进行所规定的图案化而由该栅电极形成膜形成栅电极17。
其次，如图16(b)所示，选择性地蚀刻绝缘氧化层16B沿栅极长度方向的那一区域，在绝缘氧化层16B上形成开口16a，而让载流子供给层14从该开口16a中露出来。
其次，如图16(c)所示，例如利用溅射法，在载流子供给层14从开口16a露出来的那一部分上叠层膜厚约20nm的钛和膜厚约200nm的铝。接着，再利用光刻法和干蚀刻法，先对已沉积的金属膜进行所规定的图案化，再进行热处理，而分别由金属膜形成和载流子供给层14保持欧姆接触的源电极18s、漏电极18d。
因此，根据第四个实施例，通过在栅电极17和漏电极18d之间形成厚膜部分16c，而让通过热氧化形成的绝缘氧化层16B中的一部分厚了一些。这样，如上所述，不仅HEMT的漏极击穿电压提高了，漏极漏电流也得到了抑制。
需提一下，在第四个实施例中，是在形成绝缘氧化层16B之前形成厚膜形成部分16b的，不仅如此，也可以在形成了厚度大致相等的的绝缘氧化层16B之后，再形成厚膜部分16c。
还有，保护膜41用的是硅，不仅如此，只要是能防止氮化物系半导体层氧化的材料就可以代替硅来用。例如，可用氧化硅或者氮化硅。
(第五个实施例)
下面，参考附图，说明本发明的第五个实施例所涉及的HEMT的制备方法。
图17(a)到图17(c)及图18(a)、图18(b)是按本发明的第五个实施例所涉及的绝缘栅极型HEMT的制备方法下的工序顺序，示出的它的剖面结构。
首先，如图17(a)所示，利用MOCVD法在由碳化硅形成的衬底11上，依次形成例如由氮化铝形成膜厚100nm左右的缓冲层12；由氮化镓形成膜厚3μm左右的沟道层13；由掺杂了硅而成了n型的氮化铝镓形成膜厚15nm左右的载流子供给层14；由氮化铝形成膜厚20nm～50nm左右的氧化防止层20；以及由氮化镓形成膜厚50nm～100nm左右的绝缘膜形成层16A。由此而形成由氮化物半导体形成的外延生长叠层体。
其次，如图17(b)所示，利用光刻法和蚀刻法，形成将元件形成区覆盖起来且由硅形成的保护膜41A，接着，再在氧化气氛下对衬底11进行1到2个小时左右的热氧化处理而对外延生长叠层体选择性地形成元件隔离膜15。
其次，如图17(c)所示，利用光刻法和蚀刻法，由保护膜41A形成将绝缘膜形成层16A中的欧姆电极形成区遮盖起来的氧化保护膜41B。接着，再以已形成的氧化保护膜41B为屏蔽，在氧化气氛下对绝缘膜形成层16A进行几分钟的热氧化处理，而由绝缘膜形成层16A形成在该绝缘膜形成层16A中的欧姆电极形成区拥有导电区16d的绝缘氧化层16B。
这里，在第五个实施例中，绝缘氧化层16B的厚度也是由对绝缘膜形成层16A的加热时间来调节的。和第二个实施例一样，因在绝缘膜形成层16A的下侧形成了氧化防止层20，故绝缘氧化层16B的厚度实际上就是由绝缘膜形成层16A的膜厚来调节了。结果是，对对包括绝缘栅极的元件的工作特性影响很大的绝缘氧化层16B的厚度的控制能力就大大地提高了。
其次，如图18(a)所示，先除去氧化保护膜41B，再例如利用溅射法，形成将膜厚约50nm的钛和铂、膜厚约200nm的金叠层起来而形成的栅电极形成膜。接着，再利用光刻法和干蚀刻法对已沉积的栅电极形成膜进行所规定的图案化，而由栅电极形成膜形成栅电极17。
其次，如图18(b)所示，例如利用溅射法，在绝缘氧化层16B及导电区16d上，叠层膜厚约20nm的钛和膜厚约200nm的铝。接着，再利用光刻法和干蚀刻法，先对已沉积的金属膜进行所规定的图案化，再进行热处理，而由金属膜形成和导电区16d保持欧姆接触的源漏电极18。
因此，在第五个实施例所涉及的HEMT的制备方法下，在通过热氧化而由绝缘膜形成层16A形成绝缘氧化层16B之际，是在用氧化保护膜41B将绝缘膜形成层16A中的欧姆电极形成区遮盖起来的状态下来形成绝缘氧化层16B的。这样，绝缘膜形成层16A中的欧姆电极形成区就不会被氧化，而作为具有良好的电气特性的导电区16d留下来了，故源漏电极18就形成为一接触电阻很小的好欧姆电极。
需提一下，在第五个实施例中，保护膜41A用的是硅。不仅如此，只要是能够防止氮化物系半导体层氧化的材料就可以代替硅来用。例如，可用氧化硅或者氮化硅。
还有，在第五个实施例中，是由用来形成元件隔离膜15的保护膜41A形成遮盖绝缘膜形成层16A中的导电区16d的氧化保护膜41B的，但并不限于此。也就是说，在图17(c)所示的工序下，可由其他部分来形成氧化保护膜41B。其中之一例即为，在用蚀刻元件隔离区并将其除去的高台隔离(mesa isolation)法来代替通过氧化外延生长叠层体来形成元件隔离膜15时，有必要重新形成氧化保护膜41B。
还有，在第一个到第五个实施例中，绝缘氧化层16B用的是氮化镓(GaN)。但并不限于此，只要是能形成质量良好的氧化层的即所谓的氮化镓系半导体，就可以用来形成绝缘氧化层16B，例如氮化铝镓、氮化铟镓(InGaN)或者氮化铟铝镓(InAlGaN)等。
还有，是通过热氧化绝缘膜形成层16A来形成绝缘氧化层16B的。不仅如此，只要是能够形成具有良好的绝缘性的好氧化膜之法就行。例如，可通过对绝缘膜形成层16A的离子注入或者等离子掺杂等来形成绝缘氧化层16B。
还有，在第四个实施例以外的每一个实施例中，是通过氧化整个绝缘膜形成层16A来形成绝缘氧化层16B的。不仅如此，也可氧化绝缘膜形成层16A的上侧部分，让氮化镓留在下部。再就是，在第四个实施例中，是借助氧化而让绝缘氧化层16B的厚膜部分16c到达绝缘膜形成层16A的下部的，不仅如此，也可让氮化镓留在下部。
还有，是让由氮化镓形成的绝缘膜形成层16A形成在由氮化铝镓形成的载流子供给层14之上的，不仅如此，还可以使该载流子供给层14的厚度厚一些，并选择性地仅氧化其上部，而由载流子供给层14本身形成绝缘氧化层16B。
还有，具有绝缘栅极的半导体器件，采用的是沟道层13用氮化镓、载流子供给层14用n型氮化铝镓的HEMT，也可以代替它，采用例如利用了氮化镓、氮化铝镓、氮化铟镓或者氮化铟铝镓等的HEMT或者FET。只不过是，当它为HEMT时，通常是载流子供给层14使用带隙比沟道层13的带隙还大的材料。如众所知，对氮化镓系化合物半导体来说，当它的组成成分中含有铝(Al)以后，该半导体的带隙就变大；而当它的组成成分中含有铟(In)以后，该半导体的带隙就变小。
还有，衬底11用了碳化硅，不仅如此，只要是由III-V族氮化物半导体形成的沟道层13等能够进行外延生长的衬底就行，例如，可用氮化镓或者蓝宝石(Al2O3)等来代替碳化硅。
还有，栅电极17及源漏电极18并不限于上述金属。
还有，栅电极17及源漏电极18的形成顺序之先后不是死的，哪一个先哪一个后都行。
还有，元件隔离膜15是通过选择性地氧化由氮化物半导体形成的外延生长叠层体而形成的，不仅如此，还可以用蚀刻元件隔离部分并将它除去的高台隔离法来形成元件隔离膜15。
还有，可以通过所谓的剥离法(lift-off method)，即先形成在开口具有源漏电极形成区的光罩图案，再在光罩图案上沉积金属膜以把开口填起来，然后将抗蚀图案除去，这样来形成源漏电极18。以此来代替对已沉积的金属膜图案化来形成源漏电极18。
发明的效果
根据本发明所涉及的半导体器件及其制备方法，因形成在第一氮化物半导体层之上的绝缘氧化层，是该第一氮化物半导体层上的第二氮化物半导体层自身被氧化后而形成的，故该绝缘氧化层的质量很好且该绝缘氧化层和其下侧的第一氮化物半导体层相接的界面处也极其干净。结果是，可防止形成在绝缘氧化层上的栅电极中发生漏电流，使电压特性不再受肖特基特性的限制，故可制成击穿电压高、电流驱动能力也高的绝缘栅极型半导体器件。

Claims (28)

1、一种半导体器件，其中：
包括：形成在衬底上的第一氮化物半导体层；由形成在上述第一氮化物半导体层上的第二氮化物半导体层被氧化后而形成的绝缘氧化层；以及形成在上述绝缘氧化层上的栅电极。
2、根据权利要求第1项所述的半导体器件，其中：
上述第一氮化物半导体层的氧化速度比上述第二氮化物半导体层的氧化速度小。
3、根据权利要求第1项所述的半导体器件，其中：
上述第一氮化物半导体层和上述第二氮化物半导体层使用相同的材料。
4、根据权利要求第1项所述的半导体器件，其中：
上述第一氮化物半导体层中含有铝。
5、根据权利要求第1项所述的半导体器件，其中：
还包括：形成在上述衬底和上述第一氮化物半导体层之间且由其带隙比上述第一氮化物半导体层的小的第三氮化物半导体形成的能动层。
6、根据权利要求第1项到第5项中任一项所述的半导体器件，其中：
还包括：形成在上述第一氮化物半导体层和上述绝缘氧化层之间且由其氧化速度比上述第二氮化物半导体层的小的第四氮化物半导体形成的氧化防止层。
7、根据权利要求第6项所述的半导体器件，其中：
上述氧化防止层由氮化铝形成。
8、根据权利要求第1项所述的半导体器件，其中：
还包括：形成在上述绝缘氧化层和上述栅电极之间的绝缘膜。
9、根据权利要求第8项所述的半导体器件，其中：
上述绝缘膜由氧化硅膜或者氮化硅膜构成。
10、根据权利要求第1项所述的半导体器件，其中：
还包括：形成在上述第一氮化物半导体层靠栅电极长度方向一侧的那一区域的源漏电极，且上述绝缘氧化层，在上述栅电极和上述源电极间以及上述栅电极和上述漏电极间这二者中之至少一个中，拥有厚度比上述栅电极下侧的那一部分的厚度还厚的厚膜部分。
11、一种半导体器件的制备方法，其中：
包括：在衬底上形成第一氮化物半导体层的第一道工序；先在上述第一氮化物半导体层上形成第二氮化物半导体层，再将已形成的第二氮化物半导体层氧化，而由上述第二氮化物半导体层形成绝缘氧化层的第二道工序；在上述绝缘氧化层上形成栅电极的第三道工序；及通过选择性地对上述绝缘氧化层靠栅电极长度方向一侧的那一区域进行蚀刻，而在上述绝缘氧化层上形成开口，再在已形成的开口上形成源漏电极的第四道工序。
12、根据权利要求第11项所述的半导体器件的制备方法，其中：
上述第一氮化物半导体层的氧化速度比上述第二氮化物半导体层的氧化速度小。
13、根据权利要求第11项所述的半导体器件的制备方法，其中：
上述第一氮化物半导体层和上述第二氮化物半导体层使用相同的材料。
14、根据权利要求第11项所述的半导体器件的制备方法，其中：
在上述第一道工序之前，还包括：在上述衬底上形成由其带隙比上述第一氮化物半导体层的小的第三氮化物半导体形成的能动层的工序。
15、根据权利要求第11项所述的半导体器件的制备方法，其中：
在上述第一道工序和上述第二道工序之间，还包括：在上述第一氮化物半导体层上形成由其氧化速度比上述第二氮化物半导体层的小的第四氮化物半导体形成的氧化防止层。
16、根据权利要求第15项所述的半导体器件的制备方法，其中：
上述氧化防止层中含有铝。
17、根据权利要求第11项所述的半导体器件的制备方法，其中：
在上述第二道工序和上述第三道工序之间，还包括：在上述绝缘氧化层上形成绝缘膜的工序；且上述第四道工序，包括使上述绝缘膜中形成上述源漏电极的那一区域形成一开口的工序。
18、根据权利要求第17项所述的半导体器件的制备方法，其中：
上述绝缘膜由氧化硅膜或者氮化硅膜构成。
19、根据权利要求第11项所述的半导体器件的制备方法，其中：
上述第二道工序，包括：在上述第二氮化物半导体层中至少形成上述栅电极的那一区域形成上述绝缘氧化层的工序，和通过选择性地氧化形成上述栅电极的区域和形成上述源漏电极中之漏电极的区域之间的那一区域，而对上述绝缘氧化层形成其厚度比上述绝缘氧化层还厚的厚膜部分的工序。
20、根据权利要求第11项到第19项中之任一项所述的半导体器件的制备方法，其中：
上述第一氮化物半导体层中含有铝。
21、一种半导体器件的制备方法，其中：
包括：在衬底上形成第一氮化物半导体层的第一道工序；在上述第一氮化物半导体层上形成第二氮化物半导体层的第二道工序；在上述第二氮化物半导体层上的欧姆电极形成区形成氧化保护膜的第三道工序；以上述氧化保护膜为屏蔽并氧化上述第二氮化物半导体层，而在上述第二氮化物半导体层中上述欧姆电极形成区以外的那一区域上形成绝缘氧化层的第四道工序；除去上述氧化保护膜后，再在上述第二氮化物半导体层的上述欧姆电极形成区上形成欧姆电极的第五道工序；及在上述绝缘氧化层上选择性地形成栅电极的第六道工序。
22、根据权利要求第21项所述的半导体器件的制备方法，其中：
上述氧化保护膜由硅形成。
23、根据权利要求第21项所述的半导体器件的制备方法，其中：
上述氧化保护膜为绝缘膜。
24、根据权利要求第21项所述的半导体器件的制备方法，其中：
在上述第二道工序和上述第三道工序之间，还包括：在上述第二氮化物半导体层上形成覆盖该第二氮化物半导体层的元件形成区的保护膜的工序和通过以所形成的保护膜为屏蔽并氧化上述第一氮化物半导体层和第二氮化物半导体层，而在上述元件形成区的周边部分形成元件隔离膜的工序，且上述第三道工序还包括由上述保护膜形成上述氧化保护膜的工序。
25、根据权利要求第21项到第24项中之任一项所述的半导体器件的制备方法，其中：
在上述第一道工序之前，还包括：在上述衬底上形成由其带隙比上述第一氮化物半导体层的小的第三氮化物半导体形成的能动层的工序。
26、根据权利要求第21项到第24项中之任一项所述的半导体器件的制备方法，其中：
在上述第一道工序和上述第二道工序之间，还包括：在上述第一氮化物半导体层上形成由其氧化速度比上述第二氮化物半导体层的小的第四氮化物半导体形成的氧化防止层。
27、根据权利要求第26项所述的半导体器件的制备方法，其中：
上述氧化防止层中含有铝。
28、根据权利要求第21项到第24项中之任一项所述的半导体器件的制备方法，其中：
上述第一氮化物半导体层中含有铝。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101410975B (zh) * 2006-03-20 2012-02-01 国际整流器公司 Ⅲ族-氮化物功率半导体器件
CN102792449A (zh) * 2010-03-02 2012-11-21 先进动力设备技术研究协会 半导体晶体管

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267555A (ja) * 2000-03-22 2001-09-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6746948B2 (en) * 2001-09-17 2004-06-08 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor light-emitting device
US7030428B2 (en) * 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
JP4134575B2 (ja) * 2002-02-28 2008-08-20 松下電器産業株式会社 半導体装置およびその製造方法
JP4209136B2 (ja) * 2002-05-30 2009-01-14 パナソニック株式会社 半導体装置及びその製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6982204B2 (en) * 2002-07-16 2006-01-03 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
JP4224423B2 (ja) * 2003-06-10 2009-02-12 パナソニック株式会社 半導体装置およびその製造方法
US7901994B2 (en) * 2004-01-16 2011-03-08 Cree, Inc. Methods of manufacturing group III nitride semiconductor devices with silicon nitride layers
US7045404B2 (en) * 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
US7612390B2 (en) * 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
US7170111B2 (en) * 2004-02-05 2007-01-30 Cree, Inc. Nitride heterojunction transistors having charge-transfer induced energy barriers and methods of fabricating the same
US7432142B2 (en) * 2004-05-20 2008-10-07 Cree, Inc. Methods of fabricating nitride-based transistors having regrown ohmic contact regions
US7084441B2 (en) 2004-05-20 2006-08-01 Cree, Inc. Semiconductor devices having a hybrid channel layer, current aperture transistors and methods of fabricating same
US7238560B2 (en) * 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US20060017064A1 (en) * 2004-07-26 2006-01-26 Saxler Adam W Nitride-based transistors having laterally grown active region and methods of fabricating same
US7709859B2 (en) * 2004-11-23 2010-05-04 Cree, Inc. Cap layers including aluminum nitride for nitride-based transistors
US7456443B2 (en) * 2004-11-23 2008-11-25 Cree, Inc. Transistors having buried n-type and p-type regions beneath the source region
US7161194B2 (en) * 2004-12-06 2007-01-09 Cree, Inc. High power density and/or linearity transistors
US7355215B2 (en) * 2004-12-06 2008-04-08 Cree, Inc. Field effect transistors (FETs) having multi-watt output power at millimeter-wave frequencies
WO2006066962A2 (en) * 2004-12-24 2006-06-29 Ecole Polytechnique Federale De Lausanne Selective oxidation and selective etching of allnn layers for manufacturing group iii nitride semiconductor devices
US8432145B2 (en) * 2005-02-02 2013-04-30 International Rectifier Corporation Voltage supply circuit including a III-nitride based power semiconductor device
JP2006245317A (ja) * 2005-03-03 2006-09-14 Fujitsu Ltd 半導体装置およびその製造方法
US7465967B2 (en) 2005-03-15 2008-12-16 Cree, Inc. Group III nitride field effect transistors (FETS) capable of withstanding high temperature reverse bias test conditions
US8575651B2 (en) 2005-04-11 2013-11-05 Cree, Inc. Devices having thick semi-insulating epitaxial gallium nitride layer
US7626217B2 (en) * 2005-04-11 2009-12-01 Cree, Inc. Composite substrates of conductive and insulating or semi-insulating group III-nitrides for group III-nitride devices
US7615774B2 (en) * 2005-04-29 2009-11-10 Cree.Inc. Aluminum free group III-nitride based high electron mobility transistors
US7544963B2 (en) * 2005-04-29 2009-06-09 Cree, Inc. Binary group III-nitride based high electron mobility transistors
JP4705412B2 (ja) 2005-06-06 2011-06-22 パナソニック株式会社 電界効果トランジスタ及びその製造方法
US9331192B2 (en) * 2005-06-29 2016-05-03 Cree, Inc. Low dislocation density group III nitride layers on silicon carbide substrates and methods of making the same
DE112006001751B4 (de) * 2005-07-06 2010-04-08 International Rectifier Corporation, El Segundo Leistungs-Halbleiterbauteil und Verfahren zu Herstellung eines Halbleiterbauteils
US20070018198A1 (en) * 2005-07-20 2007-01-25 Brandes George R High electron mobility electronic device structures comprising native substrates and methods for making the same
US8183595B2 (en) * 2005-07-29 2012-05-22 International Rectifier Corporation Normally off III-nitride semiconductor device having a programmable gate
US7709269B2 (en) 2006-01-17 2010-05-04 Cree, Inc. Methods of fabricating transistors including dielectrically-supported gate electrodes
US7592211B2 (en) 2006-01-17 2009-09-22 Cree, Inc. Methods of fabricating transistors including supported gate electrodes
WO2007086311A1 (en) * 2006-01-27 2007-08-02 Semiconductor Energy Laboratory Co., Ltd. Light-emitting material, light-emitting element, light-emitting device, and electronic appliance
US20070194321A1 (en) * 2006-02-17 2007-08-23 Semiconductor Energy Laboratory Co., Ltd. Light emitting element, light emitting device, and electronic device
EP1821579A3 (en) * 2006-02-17 2008-04-02 Semiconductor Energy Laboratory Co., Ltd. Light emitting element, light emitting device, and electronic appliance
US20070278947A1 (en) * 2006-06-02 2007-12-06 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element, manufacturing method thereof, light-emitting device, and electronic device
JP4755961B2 (ja) * 2006-09-29 2011-08-24 パナソニック株式会社 窒化物半導体装置及びその製造方法
JP5183913B2 (ja) * 2006-11-24 2013-04-17 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US9076852B2 (en) * 2007-01-19 2015-07-07 International Rectifier Corporation III nitride power device with reduced QGD
US7973304B2 (en) * 2007-02-06 2011-07-05 International Rectifier Corporation III-nitride semiconductor device
JP5530682B2 (ja) * 2009-09-03 2014-06-25 パナソニック株式会社 窒化物半導体装置
US8624260B2 (en) * 2010-01-30 2014-01-07 National Semiconductor Corporation Enhancement-mode GaN MOSFET with low leakage current and improved reliability
KR20110122525A (ko) * 2010-05-04 2011-11-10 삼성전자주식회사 Ｌｄｄ 영역을 갖는 고 전자 이동도 트랜지스터(ｈｅｍｔ) 및 그 제조방법
JP5185341B2 (ja) * 2010-08-19 2013-04-17 株式会社東芝 半導体装置及びその製造方法
US9070758B2 (en) * 2011-06-20 2015-06-30 Imec CMOS compatible method for manufacturing a HEMT device and the HEMT device thereof
US9525054B2 (en) * 2013-01-04 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
CN105047532B (zh) * 2015-06-29 2018-10-02 中国科学院半导体研究所 在SiC材料中获取二维电子气的方法
US10700189B1 (en) * 2018-12-07 2020-06-30 Vanguard International Semiconductor Corporation Semiconductor devices and methods for forming the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55138238A (en) * 1979-04-13 1980-10-28 Matsushita Electric Ind Co Ltd Forming method of insulation film on gallium nitride
US4912062A (en) * 1988-05-20 1990-03-27 Motorola, Inc. Method of eliminating bird's beaks when forming field oxide without nitride mask
US5915164A (en) 1995-12-28 1999-06-22 U.S. Philips Corporation Methods of making high voltage GaN-A1N based semiconductor devices
KR100282413B1 (ko) * 1996-10-24 2001-03-02 김영환 아산화질소 가스를 이용한 박막 형성 방법
KR100571071B1 (ko) * 1996-12-04 2006-06-21 소니 가부시끼 가이샤 전계효과트랜지스터및그제조방법
FR2757312B1 (fr) * 1996-12-16 1999-01-08 Commissariat Energie Atomique Transistor mis a grille metallique auto-alignee et son procede de fabrication
JP3423598B2 (ja) 1997-11-28 2003-07-07 古河電気工業株式会社 ＧａＮ系絶縁ゲート型トランジスタ及びその形成方法
JP3372470B2 (ja) 1998-01-20 2003-02-04 シャープ株式会社 窒化物系ｉｉｉ−ｖ族化合物半導体装置
TW369671B (en) * 1998-04-07 1999-09-11 Ind Tech Res Inst Ultraviolet-aided growing method for oxidized film of nitride material at room temperature
TW413972B (en) * 1998-04-22 2000-12-01 Matsushita Electric Ind Co Ltd Semiconductor laser device
US6107649A (en) * 1998-06-10 2000-08-22 Rutgers, The State University Field-controlled high-power semiconductor devices
JP2000068498A (ja) * 1998-08-21 2000-03-03 Nippon Telegr & Teleph Corp <Ntt> 絶縁性窒化物膜およびそれを用いた半導体装置
JP2000164926A (ja) * 1998-11-24 2000-06-16 Sony Corp 化合物半導体の選択エッチング方法、窒化物系化合物半導体の選択エッチング方法、半導体装置および半導体装置の製造方法
JP4224737B2 (ja) * 1999-03-04 2009-02-18 ソニー株式会社 半導体素子
US6349454B1 (en) * 1999-07-29 2002-02-26 Agere Systems Guardian Corp. Method of making thin film resonator apparatus
JP2001077352A (ja) * 1999-09-07 2001-03-23 Sony Corp 半導体素子およびその製造方法
US6570898B2 (en) * 1999-09-29 2003-05-27 Xerox Corporation Structure and method for index-guided buried heterostructure AlGalnN laser diodes
KR100376264B1 (ko) * 1999-12-24 2003-03-17 주식회사 하이닉스반도체 게이트 유전체막이 적용되는 반도체 소자의 제조 방법
JP3393602B2 (ja) * 2000-01-13 2003-04-07 松下電器産業株式会社 半導体装置
US6586781B2 (en) * 2000-02-04 2003-07-01 Cree Lighting Company Group III nitride based FETs and HEMTs with reduced trapping and method for producing the same
JP2001267555A (ja) * 2000-03-22 2001-09-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4022708B2 (ja) * 2000-06-29 2007-12-19 日本電気株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101410975B (zh) * 2006-03-20 2012-02-01 国际整流器公司 Ⅲ族-氮化物功率半导体器件
CN102792449A (zh) * 2010-03-02 2012-11-21 先进动力设备技术研究协会 半导体晶体管

Also Published As

Publication number Publication date
EP1235279A2 (en) 2002-08-28
KR20020070104A (ko) 2002-09-05
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KR100859060B1 (ko) 2008-09-17
US20020119610A1 (en) 2002-08-29
US20030209762A1 (en) 2003-11-13
US7307292B2 (en) 2007-12-11
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US6593193B2 (en) 2003-07-15

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