CN1297014C - 具有位于有源单元阵列外的屏蔽电极的晶体管排列 - Google Patents
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Abstract
由设置在至少是逐段将有源单元阵列(2)环绕住的边缘区(4)内的屏蔽电极(17)改善晶体管排列(1)的开关特性，这是因为设置在边缘区(4)内的屏蔽电极(17)可以降低边缘栅结构(14)和漏极区(16)之间的电容，进而使晶体管排列(1)的栅极-漏极电容CGD降低。
Description
技术领域
本发明是一种具有位于有源单元阵列外的屏蔽电极的晶体管排列。这种晶体管排列至少具有一个由设置在基板内的至少一个晶体管单元构成的有源单元数组，以及一个至少是逐段将有源单元数组环绕住的边缘区，此种晶体管排列具有以下特征：
--基板具有一个基板表面，且在基板的背面另有一个与此基板表面平行的基板背面，
--晶体管单元具有一个栅极，此栅极与基板之间有一个绝缘层使二者彼此绝缘，
--边缘区具有一个与栅极形成导电连接的可导电的边缘栅结构，
--在基板内有一个与晶体管排列的漏极金属层形成导电连接的漏极区。
本发明之晶体管排列尤其适用于沟槽式金属氧化物半导体大功率晶体管，此种沟槽式金属氧化物半导体大功率晶体管可利用在数伏特范围的控制电压控制电流强度很大(可大至数十安培)的开关电流，在接通的负荷电路内的介电强度大至数百伏特，且开关时间通常在1微秒以内。
背景技术
沟槽式金属氧化物半导体大功率晶体管通常是由一个具有一个有源单元区及一个被动边缘区的半导体本体构成，其中在有源单元区内有多个以并联方式排列在一起的沟槽式晶体管单元。
利用不同的沟槽式晶体管单元即可形成如自导电型及自锁型p沟道-沟槽式金属氧化物半导体大功率晶体管及/或n沟道-沟槽式金属氧化物半导体大功率晶体管。
图2所示的是一个自锁型n沟道-沟槽式金属氧化物半导体大功率晶体管1的一个单一的传统型沟槽式晶体管单元3的简化断面图。在本例中，沟槽式金属氧化物半导体大功率晶体管1的半导体基板6是由一个形成漏极区16的强n型掺杂(n++型掺杂)的基底构成。在漏极区16之上有一个以外延法而得的弱n型掺杂(n-型掺杂)的漂移区24。
漂移区24分别与p型掺杂的扩散区及n++型掺杂的扩散区形成导电连接。p型掺杂的扩散区构成沟槽式晶体管单元3的沟道区27，n++型掺杂的扩散区构成沟槽式晶体管单元3的源极区26。在扩散区内有一个内表面覆有一层栅极氧化物的沟槽9，并以构成栅极10的多晶硅材料将沟槽9填满。
栅极10与沟槽式金属氧化物半导体大功率晶体管的一条栅极连接线形成导电连接，源极区26与沟槽式金属氧化物半导体大功率晶体管的一条源极连接线形成导电连接。基板表面7上有一层使源极区26与栅极10与位于其上的金属层绝缘的场氧化层18。在位于基板表面7背面的基板背面8与半导体本体23的漏极区16的相接处有一层漏极金属层15。
在无电压状态下，可导电的源极区26被p型掺杂的沟道区27与漏极区16隔开。如果对栅极10施以一正电位偏置，则在沟道区27内直接与栅极氧化物25相邻处的少数载流子(在此状态下为电子)的数量就会增加。若栅极10的正电位偏置升高，则在原来的p型导电沟道区27内会形成一个n型导电沟道29(逆转)。
当源极区及漏极区之间的电流强度变大，半导体本体的温度会升高，而沟道区内载流子的活动性则会降低。这个效应可以使沟槽式晶体管单元能够以比较简单的方式被并联接通。例如在接通状态下有一较大的电流流经并联的沟槽式晶体管单元中的某一个沟槽式晶体管单元，导致这个沟槽式晶体管单元的温度升的较高。由于温度升高，导致沟道区内载流子的活动性降低，使沟槽式晶体管单元的电阻变大(高欧姆性)。因此电流就会流向其它温度较低的并联沟槽式晶体管单元。
在沟槽式金属氧化物半导体大功率晶体管的半导体本体内，沟槽式晶体管单元通常是由一个伸得很长的沟槽构成。在前面说明的方式中，可以由多个排列在一起的沟槽组成一个有源单元数组。
可以接通到沟槽式金属氧化物半导体大功率晶体管的最大电流强度是由并联的沟槽式晶体管单元的漏源电阻(RDS(ON))决定。最小开关时间或最大工作频率主要是由栅极参数输入电阻(RG)及输入电容(CISS)决定。
输入电阻主要来自于沟槽内栅极的电阻，另外还有一小部分是来自沟槽式金属氧化物半导体大功率晶体管的栅极连接线及沟槽内栅极之间的电阻。输入电容(CISS)是由栅源电容(CGS)与栅极-漏极电容(CGD)相加而得。
图2的沟槽式晶体管单元排列在栅极10及漂移区24所属的漏极连接线之间的电容很高，这是因为漂移区24与栅极10是隔着一层很薄的栅极氧化物25相对而立。
WO 98/0295(Franke et al)提出一种在基板表面上方设有栅极的金属氧化物半导体大功率晶体管，这种晶体管的开关时间及开关损耗是由栅极-漏极电容(CGD)的缩小造成的。同时除了栅极外，还设有一个与金属氧化物半导体大功率晶体管的源极连接线形成导电连接的场电极。这个场电极的作用是屏蔽栅极上的电荷，使其不受漂移区的影响，并缩小栅极及漂移区彼此相对而立所在的表面的面积。
US 5283201(Tsang et al)提出一种具有设置在沟槽之半导体基板内的栅极的沟槽式金属氧化物半导体大功率晶体管，在这种晶体管的栅极下方另外设有一个以栅极的材料制成，并与栅极绝缘的区域。
利用US 5283201(Tsang et al)提出的设计方法，以及进一步缩小有源单元数组内的结构，可以缩短金属氧化物半导体大功率晶体管的开关时间，因此在开关时间内发生在金属氧化物半导体大功率晶体管的有源单元数组内的开关损耗也会跟着降低。
由于开关损耗会使具有金属氧化物半导体大功率晶体管的电路(例如电机控制器或变压器的电路)的效用降低，因此有必要对金属氧化物半导体大功率晶体管做进一步的改良，使其具有更好的开关特性，及降低其开关损耗。
发明内容
本发明的目的是提出一种经过改良的晶体管排列，由于这种晶体管排列具有较低的栅极-漏极电容，因此其开关特性优于传统型晶体管排列。
上述目的的技术解决方案在于一种晶体管排列，此种晶体管排列至少具有一个由设置在基板内的至少一个晶体管单元构成的有源单元阵列，以及一个至少是逐段将有源单元阵列环绕住的边缘区，其中：
--基板具有一个基板表面，且在基板的背面另有一个与此基板表面相对的基板背面，
--晶体管单元具有一个栅极，此栅极与该基板之间有一个绝缘层使二者彼此绝缘，
--该边缘区具有一个与该栅极形成导电连接的可导电的边缘栅结构，以及
--该基板内设有一个漏极区，
其特征为：至少具有一个屏蔽电极，此屏蔽电极至少是逐段设置在该边缘栅结构及该漏极区之间。
本发明的晶体管排列是经由一个屏蔽电极使栅极-漏极电容降低，这个屏蔽电极至少是设置在环绕有源单元数组的边缘区的一个边缘栅结构及一个漏极区之间的段落上。
边缘区的作用是作为晶体管单元栅极的触点接通，在新的设计方式中亦作为场电极的触点接通之用。因此有必要将晶体管单元的长度延伸至有源单元数组之外。为了降低栅极输入电阻，故将边缘区内通常是以强掺杂的多晶硅材料制成的栅极扩大为平面的边缘栅结构，并经由多个通孔与一个栅极金属层形成导电连接。
平面的边缘栅结构在边缘区内形成平面栅极-漏极电容(CISS(Rand))的第一个电极，其对电极则形成漂移区。将边缘区的栅极-漏极电容(CISS(Rand))加上有源单元数组内晶体管单元的栅极-漏极电容(CISS(Feld))就可得出总输入电容(CISS)，写成计算式就是：CISS＝CISS(Rand)+CISS(Feld)。因此有源单元数组的栅极-漏极电容占总输入电容的比例愈低，边缘区的栅极-漏极电容占晶体管排列的总栅极-漏极电容的比例就愈高。在经过最优化的传输损耗设计的沟槽式金属氧化物半导体大功率晶体管中，由边缘区的栅极-漏极电容构成的边缘部分所占的份量通常会由于有源单元数组的面积很大而变的很小。但由于在新的设计方式中，即使是在有源单元数组变得小很多的情况下也可以达到在接通状态下同样的栅源电阻(RDS(ON))，因此这种金属氧化物半导体大功率晶体管的开关特性受栅极-漏极电容的边缘部分的影响会跟着变大。
因此环绕有源单元数组边缘区及金属氧化物半导体大功率晶体管的其它周边区域的栅极-漏极电容占总栅极-漏极电容的比重就会上升。
大功率晶体管的开关特性通常是由开关时间决定，所谓开关时间代表的意义是指在多长的时间内大功率晶体管的漏源段可以从接通状态变成闭锁状态(或是从闭锁状态变成接通状态)。开关时间决定了大功率晶体管的工作频率。另一方面，大功率晶体管的开关特性也可以用切换期间在半导体本体结构内产生及必须引出的开关损耗来代表。但这两者其实没有很大的差别，因为开关损耗主要也是由开关时间决定。
开关时间是由一个时间常数决定，这个时间常数是由栅极的输入电阻与栅极上的一个电荷(QG)决定，电荷(QG)的大小会随着一个可变的输入电容(CISS)而变化。输入电容(CISS)是由大功率晶体管的栅源电容与栅极-漏极电容相加而得。由于在沟槽式金属氧化物半导体大功率晶体管的新的设计方式中，有源单元数组内的栅极-漏极电容已经因场电极的设置而大幅降低，因此这种沟槽式金属氧化物半导体大功率晶体管的栅极-漏极电极在相当大的程度上是由边缘电容来决定，也就是介于设置在环绕有源单元数组的边缘区内的一个边缘栅结构及沟槽式金属氧化物半导体大功率晶体管的半导体本体内的一个漂移区之间的边缘电容。
光是缩小边缘栅结构的面积虽然可以降低输入电容，但是也会导致输入电阻变大。如果不是缩小边缘栅结构的面积，而是在边缘栅结构及漏极区之间设置屏蔽电极，则不但可以降低边缘区内的栅极-漏极电容，而且也不会使通往栅极的连接线的电阻变大。
这种屏蔽电极经由绝缘层与边缘栅结构及漏极区及/或基板绝缘。这个绝缘层可以是一个单一的氧化物层，或是由多个绝缘层构成的多层绝缘系统。
屏蔽电极最好是与有源单元数组内的场电极形成导电连接，这样在有源单元数组及边缘区的屏蔽就会产生相同的屏蔽电位。
在本发明的晶体管排列的一种有利的实施方式中，屏蔽电极至少有一部分与沟槽式金属氧化物半导体大功率晶体管的场电极和源极金属层形成导电连接。这样边缘区的栅极-漏极电容就会转变成栅源电容和源漏电容。这种实施方式的优点在于栅源电容和源漏电容对于沟槽式金属氧化物半导体大功率晶体管的开关特性的影响远小于栅极-漏极电容造成的影响。
在本发明的晶体管排列的另外一种有利的实施方式中，屏蔽电极与一个控制排列形成导电连接。经由这个控制排列可以控制屏蔽电极上的电位，以便支持屏蔽作用或开关操作过程。这个控制排列可以设置在晶体管排列的半导体本体的其它区域内。另外一种可类方式是，将屏蔽电极与晶体管排列上的一条额外增加的接线形成导电连接，以便在必要时经由这条接线传送一个能够使本发明的晶体管排列的屏蔽特性及/或开关特性达到最佳化的适当的讯号。
本发明的晶体管排列最好是具有一个至少将有源单元数组环绕住一部分的栅极环作为基板表面上方的边缘栅结构，此栅极环是以强掺杂的多晶硅材料制成，位于栅极环下方的是一个经由一个绝缘层与栅极环绝缘的屏蔽电极。这种由栅极环及屏蔽电极构成的组合不但可以使输入电阻降低，也可以使输入电容降低。
最好是以掺杂的多晶硅材料来制作平面状的屏蔽电极，并将屏蔽电极设置在基板表面及边缘栅结构之间，同时在边缘栅结构及屏蔽电极之间至少隔着一层将二者绝缘的绝缘层。就制造上的便利性来看，这种将掺杂的多晶硅材料制成的平面状屏蔽电极设置在基板表面上的方式具有很大的优点，这是因为在制造具有场电极的一般沟槽式金属氧化物半导体大功率晶体管时，可以一并制造出这个以多晶硅材料制成的平面层(屏蔽电极)及场电极的触点接通所需的结构。
本发明的晶体管排列的另外一种有利的实施方式是经由基板的掺杂使屏蔽电极位于边缘结构下方的一个区域。构成屏蔽电极的这个区域具有一个导电类型掺杂，这个导电类型掺杂与其周围的基板的导电类型掺杂是相反的。沟槽式金属氧化物半导体大功率晶体管边缘区的基板掺杂常与漂移区的掺杂相同。
在n型沟道金属氧化物半导体大功率晶体管中，这是一种弱的n-型掺杂。相对的，屏蔽电极所在的区域就具有一个p型掺杂。由于在制造沟槽式金属氧化物半导体大功率晶体管的制程中，漂移区至少在形成沟道区及源极区时均不需进行植入步骤，因此利用这种方式制作屏蔽电极在制程上并不会麻烦。
本发明的晶体管排列的另外一种有利的实施方式是将多晶硅材料制的边缘结构的范围大幅缩小，并作为栅结构设置在金属层内。由于构成金属层的金属(铝)的比电阻小于掺杂的多晶硅材料的比电阻，因此在相同的电阻下，这些结构的面积可以变得较小。这个金属层是设置在一个由氧化物构成的绝缘层上，同时基于功能上的考量，这个绝缘层所在的位置通常与其它的层非常靠近。
前面都是以沟槽式晶体管单元为例来说明本发明的晶体管排列。其实本发明的晶体管排列的应用范围亦可以类似的方式扩展至IGBT，也就是具有平面结构及漏极--上结构(Drain-Up-Struktur)的晶体管排列。
此外，本发明的方式亦可应用于自导电型及自锁型p沟道晶体管单元及n沟道晶体管单元。
附图说明
以下配合图式对本发明作进一步的说明，各图式中相同的组件均使用相同的标号。其中：
图1：本发明之第一种实施方式的晶体管排列的有源单元区及边缘区之间的简化断面示意图。
图2：一种沟槽式晶体管单元的简化断面示意图。
图3：一种沟槽式金属氧化物半导体大功率晶体管的简化上视示意图。
图4：一种传统型晶体管排列的边缘区的部分断面示意图。
图5：本发明之第二种实施方式的晶体管排列的边缘区的简化断面示意图。
图6：本发明之第三种实施方式的晶体管排列的边缘区的简化断面示意图。
图7：栅源电压(UGS)对栅电荷(QG)的特性曲线族。
具体实施方式
图1显示一种作为沟槽式金属氧化物半导体大功率晶体管的晶体管排列1，从图1中可看到此种晶体管排列的源极连接线、漏极连接线、栅极连接线、以及具有垂直双重扩散沟槽结构的n型沟道金属氧化物半导体场效应晶体管MOSFET(VDMOSET：垂直双重扩散金属氧化物半导体场效应晶体管)。从图1中可看出，与漏极连接线形成导电连接的漏极金属层15是设置在基板6的基板背面8上。在基板内，有一个n++掺杂的漏极区16与漏极金属层15形成导电连接。n++掺杂的漏极区16的一面与漏极金属层15形成导电连接，另一面则与一个漂移区24形成导电连接。沟槽式金属氧化物半导体大功率晶体管的闭锁操作会在漂移区24内形成一个空间电荷区，这个空间电荷区的范围会在很大程度上决定沟槽式金属氧化物半导体大功率晶体管的最大反向电压。这个空间电荷区具有比漏极区16弱的n型掺杂。
在主动场单元2内的基板6内设有沟槽9。在图1的实施方式中，沟槽9是向重直于图1所示之断面的方向延伸。沟槽9内部衬有第一个绝缘层12。绝缘层12使设置在沟槽9内的栅极10和场电极11与基板绝缘。栅极10和场电极11彼此被第二个绝缘层13隔开。位于沟槽9之间、大致与栅极10对立的沟道区27连接在基板6的漂移区24上。源极区26位于沟道区27及基板表面7之间。场电极11可以降低栅极10和漂移区24之间的电容。源极金属层21经由通孔28与源极区26形成导电连接，源极金属层21与栅极10之间则隔着一个中间绝缘层19。制造栅极10和场电极11的材料均为强掺杂的多晶硅材料。可以在栅极10内增设一个附加层(例如增设一个硅化物层)以提高栅极10的导电性。具有栅极10和场电极11的沟槽9与相邻的基板6的掺杂区共同构成一个延伸至漏极区16的沟槽式晶体管单元3。
如果对这种沟槽式晶体管单元3的栅极10施以一正电位，则在与栅极10在栅极氧化物25范围的绝缘层12相对而立的p型掺杂的沟道区27内会自p型掺杂的沟道区27加的少数载流子(电子)形成一个n型导电的反向沟道。
在沟槽式金属氧化物半导体大功率晶体管1的边缘区4内一方面会形成设置在沟槽9内的场电极11与源极金属层21的触点接通，另一方面还会形成设置在沟槽9内的栅极10与栅极金属层20的触点接通。此外，在图1中的边缘区4也显示一种屏蔽电极17的实施方式。
设置在沟槽9内的场电极11的触点接通形成于在垂直方向上与第一个断面I平行的第二个断面II。如断面II所示，由于在垂直于断面I的沟槽9内的栅极10的长度并未延伸至整个沟槽9的长度，因此场电极11的触点接通会在沟槽9的一个终端区内形成。每一个突出于基板表面7之外的场电极11均与源极金属层21形成导电连接，而且还会形成一个延伸至基板表面7上方的屏蔽电极17。
在介于第一个断面I及第二个断面II之间的另外一个断面III内，栅极10与一个边缘栅结构14形成导电连接。边缘栅结构14与栅极金属层20形成导电连接。在本实施方式中，边缘栅结构14及屏蔽电极17都是以掺杂的多晶硅材料制成。源极金属层21、栅极金属层20、屏蔽电极17、以及基板6彼此隔着第一个绝缘层(场氧化物层，18)、第二个绝缘层(中间氧化物层，19)、以及另外一个绝缘层13。
在本实施方式中，沟槽式金属氧化物半导体大功率晶体管1的栅极-漏极电容经由设置在有源单元数组2内的场电极11降低至一适当的程度，使得能够经由设置在沟槽式金属氧化物半导体大功率晶体管1边缘区4的漏极区16、漂移区24、以及边缘栅结构14之间的屏蔽电极17明显改善沟槽式金属氧化物半导体大功率晶体管1的开关特性。
图3显示沟槽式金属氧化物半导体大功率晶体管1的部分表面的上视图。沟槽式金属氧化物半导体大功率晶体管1至少具有一个被边缘区4环绕住的有源单元数组2。有源单元数组2具有含沟槽9的沟槽式晶体管单元3，这些沟槽9依次设置在有源单元数组2内。沟槽9延伸至边缘区4或是经由本身的端子板形成导电连接，设置在沟槽9内的栅极10及/或场电极11在这些端子板内形成触点接通。为了降低通往栅极10的引线的电阻，边缘区4具有一个以掺杂的多晶硅材料制成的边缘栅结构14，且边缘栅结构14及设置在沟槽9内的栅极10之间可接通导电。设置在沟槽式金属氧化物半导体大功率晶体管1表面上的栅极金属层20可以经由通孔28与至少隔着一个绝缘层的边缘栅结构形成导电连接。
图4显示一种传统型晶体管排列的边缘区4的部分断面示意图。从图4中可看出，在漂移区24上方有一个场氧化物层18。场氧化物层18使漂移区24与逐段设置在场氧化物层18上的边缘栅结构14绝缘。另外一个绝缘层(中间氧化物层，19)则使边缘栅结构14与另外一个可导电的源极金属层21绝缘。栅极金属层20可经由通孔28与位于其下方、通常是由掺杂的多晶硅材料制成的边缘栅结构14形成导电连接。
边缘栅结构14会经由位于其间的场氧化物层18及位于下方的漂移层24形成一个会对晶体管排列的开关特性造成不利影响的电容CGD。
图5显示一种按照本发明的第二种实施方式制作成沟槽式金属氧化物半导体大功率晶体管的晶体管排列的一个边缘区4。图5的晶体管排列与图4的晶体管排列的不同处是，在位于漂区24上方的场氧化物层18上逐段设有一个与源极金属层21形成导电连接的屏蔽电极17。边缘栅结构14的一边与屏蔽电极17之间隔着一个绝缘层13，另一边则经由通孔28与栅极金属层20形成导电连接。在本实施方式的晶体管排列中，介于边缘栅结构14及漂移区24之间的电容会经由屏蔽电极17被转换为边缘栅结构14及屏蔽电极17之间的电容，也就是被转换成栅极连接线及源极连接线之间的电容。这个转换后的电容对沟槽式金属氧化物半导体大功率晶体管的开关特性的影响远小于栅极连接线及漏极连接线之间的电容造成的影响。
图6显示一种制成沟槽式金属氧化物半导体大功率晶体管的晶体管排列的一个边缘区4。在边缘区4内设有按照本发明的第三种实施方式制作的屏蔽电极17、22。在本实施方式中，屏蔽电极17、22是作为n-型掺杂的漂移区24内位于基板表面7下方的一个p型掺杂区域。
图7显示沟槽式金属氧化物半导体大功率晶体管的不同种类的边缘区的栅源电压UGS对栅电荷QG的特性曲线族。如果以一个固定不变的充电电流对一个未充电的栅极充电，以提高这个栅极的负载，则在第一个阶段A，栅极和源极之间的电位会以近似直线的方式上升。
继续充电至第二个阶段B只会对栅极和源极之间的电位差造成极微小的改变。在阶段B，沟槽式金属氧化物半导体大功率晶体管的的源漏段的进一步导通会先被延迟。阶段B中走势平缓的特性曲线段被称为密勒高原(Miller-Plateau)，其长度是MOS晶体管开关操作过程的时间的一个指标。
在第三个阶段C，对栅极的充电与栅极和源极之间的电位之间的关系又回复至近似直线的关系。密勒高原(Miller-Plateau)的长度会随着栅极-漏极电容的大小而变化。栅极-漏极电容愈大，密勒高原(Miller-Plateau)的长度就愈长，因此也就必须对栅极充更多的电。
特性曲线a描述一个理想化的沟槽式金属氧化物半导体大功率晶体管的行为，这种沟槽式金属氧化物半导体大功率晶体管只具有一个没有边缘区的有源单元数组，并在其沟槽式晶体管单元内设有场电极。
特性曲线b描述一个传统式的沟槽式金属氧化物半导体大功率晶体管的行为，这种沟槽式
金属氧化物半导体大功率晶体管具有一个与基板隔着一个场氧化物层(绝缘层)的边缘栅结构。
特性曲线c描述本发明的第一种实施方式的沟槽式金属氧化物半导体大功率晶体管的行为，在这种沟槽式金属氧化物半导体大功率晶体管的边缘栅结构与基板之间设有一个以多晶硅材料制成的屏蔽电极。
特性曲线d描述一个沟槽式金属氧化物半导体大功率晶体管的栅源电压与栅极负载之间的关系，在这种沟槽式金属氧化物半导体大功率晶体管中，边缘栅结构被缩小成一个栅极金属层。这个栅极金属层与屏蔽电极之间隔着一个中间氧化物层(中间绝缘层)，而蔽电极与基板之间隔着一个场氧化物层(中间绝缘层)。
标号说明
1 沟槽式金属氧化物半导体大功率晶体管(晶体管排列)
2 有源单元数组
3 (沟槽式)晶体管单元
4 边缘区
5 沟道
6 基板
7 基板表面
8 基板背面
9 沟槽
10 栅极
11 场电极
12 绝缘层
13 场电极上的绝缘层
14 边缘栅结构
15 漏极金属层
16 漏极区
17 屏蔽电极
18 场氧化物层(FOX)
19 中间氧化物层(ZWOX)
20 栅极金属层
21 源极金属层
22 槽
23 半导体本体
24 漂移区
25 栅极氧化物
26 源极区
27 沟道区
28 通孔
Claims (19)
1.一种晶体管排列(1)，此种晶体管排列至少具有一个由设置在基板(6)内的至少一个晶体管单元(3)构成的有源单元阵列(2)，以及一个至少是逐段将有源单元阵列(2)环绕住的边缘区(4)，其中：
--基板(6)具有一个基板表面(7)，且在基板的背面另有一个与此基板表面(7)相对的基板背面(8)，
--晶体管单元(3)具有一个栅极(10)，此栅极(10)与该基板(6)之间有一个绝缘层(12)使二者彼此绝缘，
--该边缘区(4)具有一个与该栅极(10)形成导电连接的可导电的边缘栅结构(14)，以及
--该基板内(6)设有一个漏极区(16)，
其特征为：至少具有一个屏蔽电极(17)，此屏蔽电极(17)至少是逐段设置在该边缘栅结构(14)及该漏极区(16)之间。
2.如权利要求1的晶体管排列，其特征为：该晶体管单元(3)是沿著一个沟槽(9)伸展，其中，该沟槽(9)形成在该基板(6)中，且该栅极(10)设置在该沟槽(9)内。
3.如权利要求2的晶体管排列，其特征为：在该沟槽(9)内的该栅极(10)下方设有一个方向朝基板背面(8)的场电极(11)，且该场电极(11)与该栅极(10)和该基板(6)之间隔著绝缘层(12，13)。
4.如权利要求1的晶体管排列，其特征为：该有源单元阵列(2)内设有多个晶体管单元(3)。
5.如权利要求2的晶体管排列，其特征为：该晶体管单元(3)是制作成条带状。
6.如权利要求5的晶体管排列，其特征为：该条带状的晶体管单元(3)是依次平行排列。
7.如权利要求1的晶体管排列，其特征为：所设置的至少一个屏蔽电极(17)与场电极(11)形成导电连接。
8.如权利要求1的晶体管排列，其特征为：所设置的至少一个屏蔽电极(17)与该晶体管排列(1)的一个源极金属层形成导电连接。
9.如权利要求1的晶体管排列，其特征为：所设置的至少一个屏蔽电极(17)与一个控制排列形成导电连接，经由这个控制排列可以控制该屏蔽电极(17)的电位，同时经由这个被控制的该屏蔽电极(17)的电位可以对该边缘栅结构(14)及该漏极区(16)之间的讯号串扰产生消除的作用。
10.如权利要求1的晶体管排列，其特征为：以多晶硅材料制作的栅极环作为至少将有源单元阵列(2)环绕住一部分的该边缘栅结构(14)。
11.如权利要求1的晶体管排列，其特征为：将以掺杂的多晶硅材料制成的平面层状的屏蔽电极(17)设置在基板表面(7)及边缘栅结构(14)之间，并经由绝缘层(18，19，13)与基板表面(7)及边缘栅结构(14)绝缘。
12.如权利要求1的晶体管排列，其特征为：基板(6)在边缘区(4)具有第一种导电类型掺杂，屏蔽电极(17)是由该基板(6)内该边缘栅结构(14)下方的一个槽(22)所构成，且槽(22)具有与第一种导电类型掺杂相反的导电类型掺杂。
13.如权利要求1的晶体管排列，其特征为：经由设置在该边缘栅结构(14)及该屏蔽电极(17)之间厚度很厚的绝缘层(19)降低该边缘栅结构(14)及该屏蔽电极(17)之间的电容。
14.如权利要求1的晶体管排列，其特征为：所述边缘栅结构(14)包含一高导电性材料，且是位于所述基板表面(7)与所述栅极金属层(20)之间，其中在所述边缘栅结构(14)与所述栅极金属层(20)之间具有一中间氧化物层(19)，所述中间氧化物层(19)使所述边缘栅结构(14)与所述栅极金属层(20)之间彼此绝缘。
15.如权利要求1的晶体管排列，其特征为：以栅极金属层(20)作为该边缘栅结构(14)。
16.如权利要求1的晶体管排列，其特征为：该边缘栅结构(14)的制造材料含有铝。
17.如权利要求1的晶体管排列，其特征为：在该基板(6)内设有一个与该基板(6)绝缘的可导电的漏极--上结构，且该漏极区(16)与一个设置在该基板表面(7)上方的金属层形成导电连接。
18.如权利要求1的晶体管排列，其特征为：该漏极区(16)与一个连接在该漏极区(16)上的一漏极金属层形成导电连接。
19.如权利要求3的晶体管排列，其特征为：在相邻的晶体管单元(3)的沟槽(9)之间设置横向沟槽，这些横向沟槽与相邻的晶体管单元(3)的栅极(10)及/或场电极(11)形成导电连接。
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