JP5362955B2 - 高速スイッチング絶縁ゲート型パワー半導体デバイス - Google Patents

Description

本発明はＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）などの絶縁ゲート型半導体デバイスに関し、さらにとりわけパワースイッチング用途に使用されるそのようなデバイスおよびそのようなデバイスを駆動する方法に関する。

既知のＭＯＳＦＥＴ構造体では、デバイスをスイッチングするのに必要なゲート電圧であって、かつ次に比較的大きな入力ゲート容量を伴うゲート電圧Ｖ_ＧＳを最小化することが現在のところ好ましい。

絶縁ゲートデバイスのゲート構造に固有の容量はこのようなデバイスのスイッチング速度を制限する。典型的な市販のＭＯＳＦＥＴの入力容量はデバイスのスイッチング中に変化するという点で、ミラー効果が上記デバイスのゲートにおける入力容量に影響を及ぼすこともよく知られている。入力容量はデバイスがオフ状態のときには第１の値Ｃ_ｉｉｓｓを有し、デバイスがオン状態のときには第２の値Ｃ_ｆｉｓｓを有する。知られている市販のＩＲＦ７４０パワーＭＯＳＦＥＴの第２の値と第１の値との比は約２．５である。このような比は上記デバイスのスイッチング速度を減じることもわかっている。

ＩＲＦ７４０パワーＭＯＳＦＥＴのスイッチをオンにするための総スイッチング時間Ｔ_Ｓは約１４ｎｓのターンオン遅延時間Ｔ_ｄｏｎと約２４ｎｓのドレイン・ソース電圧低下時間Ｔ_ｆとの合計から成り、約３８ｎｓに等しい。これに対応するスイッチをオフにする時間は約７７ｎｓである。このような時間はいくつかの用途にとっては長過ぎる。

したがって、本発明の目的は、本出願人が上記技術的欠点を少なくとも軽減できると考えられる絶縁ゲート型デバイスおよびそのようなデバイスを駆動する方法および回路を提供することにある。

本発明によれば、絶縁ゲート型デバイスは、ゲート端子に接続され、該ゲート端子において該デバイスがオフ状態とオン状態との間でスイッチングされると変化する入力容量を有するゲートを備え、該デバイスがオンのときの容量の最終値とこのデバイスがオフのときの容量の初期値との間の比は２．０より小さい。

上記比は好適には１．５未満であり、より好適には１．４未満であり、さらに好適には１．３未満であり、さらに一層好適には１．２未満であり、最も好適には実質的に１に等しい。

本デバイスは半導体デバイス、好適には電界効果トランジスタ（ＦＥＴ）、より好適にはＶ−ＭＯＳ、Ｄ−ＭＯＳ、およびＵ−ＭＯＳなどのパワーＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）を含み得る。

このＭＯＳＦＥＴはゲートおよびデバイスのソースがチップ本体の一方の面上に設けられ、ＭＯＳＦＥＴのドレインがチップ本体の反対面に設けらた垂直構造を有し得る。

このデバイスはデバイスのゲート端子とゲートとの間に接続されたコンデンサを含み得る。

このコンデンサはチップ本体上に組み込まれてよく、一実施形態ではデバイスのゲート上に重ね合わせられてよい。

別の場合には、このコンデンサはゲートとゲート端子との間に直列接続された個別部品であり、同じパッケージ内にパッケージングされている。
このゲートはデバイスの第４の端子に直接接続され得る。

本明細書では、このデバイスの不変パラメータ（β）を用いて、オフ状態のデバイスの伝導チャネルのｄｉｅｌｅｃｔｒｉｃｕｍ有効厚さを示し、これはゲート容量有効面積（Ａ）と、すなわちデバイスがオフ状態のときの絶縁ゲート型デバイスのゲート容量の第１の値の逆数とすなわちデバイスがオン状態のときのゲート容量の第２の値の逆数との間の差との積として定義される。すなわち：
β≡Ａ（１／Ｃ_ｉｉｓｓ−１／Ｃ_ｆｉｓｓ）＝∝_ｍａｘ
である。

本発明の一態様によれば、ゲートおよび該ゲートにおいて絶縁層を含んだ絶縁ゲート型デバイスが提供され、この層は定められたようなデバイスパラメータと、ゲートに収容可能な最大電荷とスイッチングを完了するためにゲートで必要となる最小電荷の比から１を引いたものの商である有効厚（ｄ）を有する。すなわち：
ｄ≧ｄ_ｍｉｎ≒β／［（Ｑ_{Ｇ（ｍａｘ）}／Ｑ_{Ｇ（ｍｉｎ）}）−１］
となり、式中、Ｑ_{Ｇ（ｍａｘ）}は安全に動作するための定常状態の最大許容電荷であり、Ｑ_{Ｇ（ｍｉｎ）}はスイッチングを完了するために必要な最小電荷である。

本発明の別の態様によれば、ゲートを含んだ絶縁ゲート型デバイスが提供され、該デバイスはゲートにおける絶縁層の有効厚さの関数である容量をゲートにおいて有し、該絶縁層の有効厚さは、デバイスがオンのときの容量の最終値とデバイスがオフのときの容量の初期値との第１の比が、ゲートで受け入れ可能な最大電荷とデバイスのゲートの閾値電圧に達するのに要する電荷との第２比よりも小さいか、または等しくなることを確保するように選択される。

本発明のさらに別の態様によれば、ゲートを含んだ絶縁ゲート型デバイスが提供され、該デバイスはゲートにおける絶縁層の有効厚さの関数である容量をゲートにおいて有し、該絶縁層の有効厚さは、デバイスがオンのときの容量の最終値とデバイスがオフのときの容量の初期値との第１の比が、ゲートに印加可能な最大電圧とデバイスをオンにするためにゲートで必要になる閾値電圧との比よりも小さいか、または等しくなるようことを確保するように選択される。

本発明のさらに別の態様によれば、絶縁ゲート型半導体デバイスを駆動する方法が提供され、該デバイスはデバイスがオフのときの初期値とデバイスがオンのときの初期値との間で変化する容量を提供する絶縁層をデバイスのゲートに含み、この方法は容量が前記初期値を有している間にゲート上に少なくともミラー電荷を付着させる工程を含む。

本方法は容量が前記初期値を有している間に、デバイスのオン状態にスイッチングされた所望の定常状態を得るために実質的に十分な電荷を付着させる工程を含むことが好ましい。

本発明は本願明細書に定めかつ／または記載されたデバイス用の駆動回路にも適用範囲が広がる。
ここで添付図面を参照して本発明を記載するが、これは単なる例示である。

知られているＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）形態の知られている絶縁ゲート型デバイスを図１に全体的に参照番号１０で示した。

ＭＯＳＦＥＴ１０はゲート１２、ドレイン１４、およびソース１６を含む。このデバイス１０はゲートとソースとの間にゲート容量Ｃ_Ｇを有する。

図８（ａ）の８０に示したように電圧Ｖ_ＧＳがゲートに印加されると、電荷がゲート上に付着してデバイスをオン状態にし、電圧Ｖ_ＤＳを８２に示した最大値から８４に示した最小値へスイッチングさせることがよく知られている。同じく、電荷がゲートから除去されると、デバイスはオフ状態にスイッチングされ、電圧Ｖ_ＤＳは最大値にスイッチングする。

総スイッチング時間Ｔ_Ｓ（図８（ａ）に示した）はターンオン遅延時間Ｔ_ｄｏｎおよび上昇時間Ｔ_ｒの合計によって構成される。ターンオン遅延時間はその最大値の１０％を超えるゲート−ソース電圧Ｖ_ＧＳの上昇と、ドレイン−ソースに電気が流れる開始、すなわち電圧Ｖ_ＤＳが１０％低下したときとの間の時間であると定義される。上昇時間はデバイスがオンにされたときにＶ_ＤＳが最大値の９０％から１０％へ減少するのに相当する時間間隔であると定義される。

図２（ａ）から２（ｃ）を参照すると、知られているデバイスでは、ゲート容量Ｃ_Ｇは直列の２つのコンデンサＣ_ｇおよびＣ_ｃを効果的に含むものとしてモデル化され得る。図２（ａ）から２（ｃ）に示したように、第１のコンデンサＣ_ｇは不変コンデンサであり、その容量値は１／ｄにスケーリングされ、（ｄ）はデバイスのゲートの絶縁層１８の有効厚さである。第２のコンデンサＣ_ｃは図２（ｃ）に示したようにデバイスがオンにスイッチングされたときに∞の値を、図２（ａ）に示したようにデバイスがオフにスイッチングされたときにはＡ／∝_ｍａｘを、および容量が変化する間、すなわちチャネルがオンまたはオフにスイッチングされるときにはＡ／∝（０＜∝＜∝_ｍａｘ）を有する可変コンデンサである。故に、ゲート容量Ｃ_Ｇは以下のように書くことができる：
Ｃ_Ｇ＝１／［１／Ｃ_ｇ（ｄ）＋１／Ｃ_ｃ（∝）］＝Ａ／（ｄ＋∝）
上式中、Ａは有効面積であり、適当な規格化定数を含む。故に、∝は図２（ａ）に示したようにデバイスがオフにスイッチングされたときには最大（∝_ｍａｘ）となり、図２（ｃ）に示したようにデバイスがオンにスイッチングされたときには∝＝０となる。

このため、デバイスはデバイスがオフのときには第１の値Ｃ_ｉｉｓｓおよびデバイスがオンのときには第２の値Ｃ_ｆｉｓｓであるゲートまたは入力容量を有する。この容量はミラー効果が生じるまで第１の値を保持する。

導電チャネルｄｉｅｌｅｃｔｒｉｃｕｍ最大有効厚さ（β）＝∝_ｍａｘが定められ、デバイスがオフ状態のＣ_ｉｉｓｓおよびデバイスがオン状態のＣ_ｆｉｓｓのときにゲート容量の逆数の差に比例する：すなわち、
β≡Ａ（１／Ｃ_ｉｉｓｓ−１／Ｃ_ｆｉｓｓ）＝∝_ｍａｘ
となる。

この比Ｃ_ｆｉｓｓ／Ｃ_ｉｉｓｓは

と書くことができる。

図３に示したように、本発明によれば、ゲート３４の絶縁層３２の有効厚さｄ_ｉｎｓを厚くすることによって、故にゲート容量Ｃ_Ｇを低減させることによって、ＭＯＳＦＥＴ３０の総スイッチング時間Ｔ_ｓを低減させることができる。この有効厚さｄ_ｉｎｓの最小値は次式のようになる：
ｄ_ｉｎｓ≧β／［Ｑ_{Ｇ（ｍａｘ）}／Ｑ_{Ｇ（ｍｉｎ）}−１］
上式中、Ｑ_{Ｇ（ｍｉｎ）}はスイッチングを完了するのに必要な最小電荷であり、Ｑ_{Ｇ（ｍａｘ）}は安全域を含んだデバイス上の最大許容ゲート電荷である。破壊はＱ≧＝Ｑ_{Ｇ（ｍａｘ）}のときに起こる。

デバイスに損傷が生じる前に、Ｖ_{ＧＳ（ｍｉｎ）}をスイッチングを完了するための最小ゲート電圧として定め、Ｖ_{ＧＳ（ｍａｘ）}をデバイス上の最大許容ゲート電圧と定めれば、Ｑ_{Ｇ（ｍａｘ）}／Ｑ_{Ｇ（ｍｉｎ）}＞Ｖ_{ＧＳ（ｍａｘ）}／Ｖ_{ＧＳ（ｍｉｎ）}であることがわかる。この不等式は電荷比Ｑ_{Ｇ（ｍａｘ）}／Ｑ_{Ｇ（ｍｉｎ）}から算出したものよりも僅かに大きい制限を意味している。すなわち：
ｄ_ｉｎｓ≧β／［（Ｖ_{ＧＳ（ｍａｘ）}／Ｖ_{ＧＳ（ｍｉｎ）}）−１］
である。

このｄ_ｉｎｓの最小有効厚さを用いれば、デバイスのスイッチング時間はゲート−ソースのインダクタンスおよび容量によって大部分が制限される。この最小値を超えてｄ_ｉｎｓを増大させれば、スイッチング中にソース・インダクタンスＬ_ｓ電圧ε_ｓを補償することによって上昇時間または下降時間を低減させることが可能となる。すなわち、
ε_ｓ＝Ｌ_ｓｄｉ／ｄｔ＋ｉＲ_ｓ
ε_{ｓ（ｍａｘ）}≒Ｌ_ｓＩ_{ＤＳ（ｍａｘ）}／Ｔ_ｓ＋Ｉ_{ＤＳ（ｍａｘ）}Ｒ_ｓ
となる。

表１にはゲート容量Ｃ_Ｇを徐々に低減させた４つの異なる変形例の関連する詳細を示されている。

従来のＩＲＦ７４０ＭＯＳＦＥＴの場合：
ε_{ｓ（ｍａｘ）}≒７．４ｎＨ（４０Ａ／２７ｎｓ）＋４Ｖ＝１５Ｖ
Ｖ_{Ｇ（中間）}≒Ｖ_{ＧＳ（ｍａｘ）}−ε_{ｓ（ｍａｘ）}＝２０Ｖ−１５Ｖ＝５Ｖ
表１の列ｉｖのデバイスの場合：
ε_{ｓ（ｍａｘ）}≒７．４ｎＨ（４０Ａ／２．５ｎｓ）＋５Ｖ＝１２３Ｖ
Ｖ_{Ｇ（中間）}≒Ｖ_{ＧＳ（ｍａｘ）}−ε_{ｓ（ｍａｘ）}≒２００Ｖ−１２３Ｖ＝７７Ｖ

この例からは、図４に示した修正した閾値ゲート電圧Ｖ_ＧＳＴＭ＝Ｖ_{ＧＳ（ｍｉｎ）}＝７３ボルトよりもＶ_{Ｇ（中間）}はさらに大きいことは明らかであり、ミラー効果に起因するゆっくりした上昇時間はこのように効果的に打ち消される。ゲート・サブおよびソース・サブの抵抗を合わせたものは無視できると仮定すれば、発生するＬ_ＳＣ_ｉｉｓｓを最小にすればデバイスのスイッチング時間Ｔ_ｓは最小になる。

閾値ゲート電圧Ｖ_ＧＳＴよりも実質的に大きいゲート電圧Ｖ_ＧＳがターンオン遅延時間よりも著しく短い時間で供給される場合、閾値ゲート電圧は次のように概算することができる：
Ｔ_ｄｏｎ≒（２／３）（Ｌ_ｓＣ_ｉｉｓｓ）^１／２
これは次のように表すことができる：
Ｔ_ｓ∝１／ｄ_ｉｎｓ ^１／２

これは層３２の有効厚さｄ_ｉｎｓを増大させることによって総スイッチング時間が低減されることを示している。

本発明の別の重要な特徴は、より大きな入力容量Ｃ_ｆｉｓｓがＭＯＳＦＥＴの最終的なスイッチング状態を決定する時ではなくゲート容量がそのより低いＣ_ｉｉｓｓの初期値を取る間に、少なくとも必要とされる最小電荷Ｑ_{Ｇ（ｍｉｎ）}またはミラー電荷（図４を参照）がゲートに伝えられなければならないということである。故に、伝達されるべき電荷は次式のようになる：
Ｑ_Ｇ＝Ｖ_ＧＳＣ_ｉｉｓｓ≧Ｑ_{Ｇ（ｍｉｎ）}
したがって、以下のソース−ゲート最小電圧が印加されなければならない。
Ｖ_ＧＳ≧Ｖ_{ＧＳ（ｍｉｎ）}＝Ｑ_{Ｇ（ｍｉｎ）}／Ｃ_ｉｉｓｓ
また、
Ｑ_Ｇ＝Ｖ_ＧＳＣ_ｆｉｓｓ≦Ｑ_{Ｇ（ｍａｘ）}
となり、
これに対応する電圧限界は
Ｖ_ＧＳ≦Ｖ_{ＧＳ（ｍａｘ）}＝Ｑ_{Ｇ（ｍａｘ）}／Ｃ_ｆｉｓｓ
で表される。

これは次式のように書くこともできる。
Ｃ_ｆｉｓｓ／Ｃ_ｉｉｓｓ≦Ｑ_{Ｇ（ｍａｘ）}／Ｑ_{Ｇ（ｍｉｎ）}
または
Ｃ_ｆｉｓｓ／Ｃ_ｉｉｓｓ≦Ｖ_{ＧＳ（ｍａｘ）}／Ｖ_{ＧＳ（ｍｉｎ）}

図８（ａ）〜８（ｄ）には、表１にｉ〜ｉｖで示したデバイス各々に関するオンにスイッチング中の時間に対してＶ_ＧＳおよびＶ_ＤＳで示したオシログラムを示す。ゲート容量の低下は表の第２の行から明らかであり、必要とされるより大きな入力Ｖ_ＧＳおよび減少するスイッチング時間は表およびオシログラムの両方から明らかである。

初期のゲート電荷がスイッチングを完了するのに必要な最小のゲート電荷Ｑ_{Ｇ（ｍｉｎ）}（図４に示し、典型的なＭＯＳＦＥＴに関しては約３０ｎＣである）より既に大きいので、ゲート容量が最小化され、比Ｃ_ｆｉｓｓ／Ｃ_ｉｉｓｓ≦１．３４である表１の最後の２つのデバイスｉｉｉおよびｉｖは、ＭＯＳＦＥＴが最適な状態に近いことを表している。ゲート−ソース電圧Ｖ_ＧＳの上昇および総スイッチング時間Ｔ_ｓの著しい低下は注目すべきである。

図４では、Ａに知られたＭＯＳＦＥＴの比較用のグラフを、Ｂに本発明のＭＯＳＦＥＴの比較用のグラフを示す。既知のＩＲＦ７４０ ＭＯＳＦＥＴの比Ｃ_ｆｉｓｓ／Ｃ_ｉｉｓｓは約２．５であるが、表１の本発明の最後のデバイスに関する同比は１．１７である。本発明のデバイスは、知られている同程度のＩＲＦ７４０ ＭＯＳＦＥＴの３８ｎｓよりも約桁早い＜４ｎｓの総スイッチング時間を有する。

図５には最小ゲート電荷Ｑ_{Ｇ（ｍｉｎ）}に対する初期のゲート電荷の関数として総スイッチング時間のグラフを示している。４０の円はＩＲＦ７４０ ＭＯＳＦＥＴの標準動作を表している。しかし、４２および４４の円は表１のｉｉｉおよびｉｖで示したＭＯＳＦＥＴの改善された動作を示している。

図６には複数の種々のデバイスに関するターンオン遅延時間Ｔ_ｄｏｎに対する上昇時間Ｔ_ｒのグラフを示している。５０の印はＩＲＦ７４０ ＭＯＳＦＥＴの標準動作を示し、円５２および５４は、上昇時間が無視できるもので、かつ総スイッチング時間Ｔ_ｓがターンオン遅延時間Ｔ_ｄｏｎに近似する地点に対する表１のｉｉｉおよびｉｖで示したデバイスの総スイッチング時間Ｔ_ｓの改善を示している。

Ｖ_ＧＳと総スイッチング時間Ｔ_ｓの２乗の積は次式のように帯域が制限されることをさらに示すことができる：
（２π／３）^２Ｑ_{Ｇ（ｍｉｎ）}Ｌ_ｓ≦Ｖ_ＥＳＴ_Ｓ ≦（２π／３）^２Ｑ_{Ｇ（ｍａｘ）}Ｌ_ｓ

この式は本発明のデバイスの（従来技術のデバイスの相当する電圧よりも著しく高い）動作電圧Ｖ_ＧＳが次式のように、かつ図７に示したように制限されることを意味する：
（２π／３）^２Ｑ_{Ｇ（ｍｉｎ）}Ｌ_ｓ／Ｔ_ｓ ^２≦Ｖ_ＧＳ ≦（２π／３）^２Ｑ_{Ｇ（ｍａｘ）}Ｌ_ｓ／Ｔ_ｓ ^２
中間のソース抵抗Ｒ_ｓがこのような式に及ぼす影響は無視できるものであるので、わかり易いように省略している。

したがって、ミラー電荷またはＱ_{Ｇ（ｍｉｎ）}とＬ_ｓとの積を最小にすることによって、総スイッチング時間Ｔ_ｓおよび必要とされる動作電圧Ｖ_ＧＳの低減を達成することができる。

図９には本発明のデバイスのさらなる実施形態を９０で示した。本デバイスはゲート端子９４に接続されたゲート９２を含んでいる。有効厚さｄ_ｉｎｓを厚くした絶縁層を９６に示す。従来のソースおよびドレイン端子を９８および９９にそれぞれ示す。さらにいわゆる浮遊ゲート９５が第４の、ユーザが使用できる端子９７に接続されている。

図１０には、本発明のデバイスのさらに別の実施形態を１００に示している。この場合、さらなるゲート９５は端子９７と同様のユーザが使用できる端子に接続されていないが、バイアス抵抗器１０２および１０４が個別部品として、またはチップ本体１０６と一体に設けられてよい。

図１１には本デバイスのさらなる実施形態を１１０に示している。デバイス１１０はゲート１１４を有する従来のＭＯＳＦＥＴ１１２を含んでいる。コンデンサ１１６がデバイスのゲートとゲート端子１１８との間に直列接続されている。このＭＯＳＦＥＴのドレインおよびソースはドレイン端子１２０およびソース端子１２２にそれぞれ接続されている。このデバイスは単一のパッケージ１２４内にパッケージングされ上記端子を提供する。ゲート１１４に接続された任意の第４の端子が設けられてもよい。コンデンサ１１６はシングル・チップ上でＭＯＳＦＥＴと一体化されてよい。他の実施形態では、コンデンサは別個のコンデンサであってよいが、同じパッケージ１２４内にパッケージングされてよい。さらに他の実施形態では、任意の第４の端子は省かれてよく、バイアス抵抗器がゲート端子とゲートとの間に、およびゲートとソースとの間に同一パッケージ内に設けられてよい。

図１２には本発明のデバイス３０、９０、１００、および１１０用の駆動回路１３０の回路図を示している。この駆動回路は（典型的には５０Ｖ〜６００Ｖで、Ｖ_ＤＤを超えることもできる）電圧源１３２、およびゲートソース回路内の望ましくないインダクタンスを低減させる、回路内に接続されかつ本発明のデバイスのゲート端子に近接する高速スイッチングデバイス１３４を含む。

使用中、高速スイッチングデバイス１３４はデバイスの閾値電圧よりも十分に大きい電圧をデバイスのゲートに印加するように制御される。表１から明らかなように、この電圧は従来のデバイスで必要とされる電圧よりも大きい。ゲートソース回路のＬＣＲパラメータが低減されることにより、デバイスのゲートへの電荷移送は従来のデバイスを用いるよりも高速になり、結果として図１に示したようにドレイン・ソース回路のスイッチング時間はより速くなる。

パワーＭＯＳＦＥＴ形態の知られた絶縁ゲート型半導体デバイスを示す略図である。 オフ状態のＭＯＳＦＥＴのゲート構造を示す回路図である。 部分的にオン状態のＭＯＳＦＥＴのゲート構造を示す回路図である。 完全にオン状態にスイッチングされたＭＯＳＦＥＴのゲート構造を示す回路図である。 本発明のパワーＭＯＳＦＥＴの第１の実施形態を示す略図である。 従来のＭＯＳＦＥＴのＡで示した総ゲート電荷に対するゲート−ソース電圧の定常状態を示す典型的なグラフであり、また本発明のＭＯＳＦＥＴのＢで示した同様のグラフである。 ゲートに移送された初期電荷と種々のＭＯＳＦＥＴのミラー電荷との比に対する総スイッチング時間を示すグラフである。 種々のＭＯＳＦＥＴのターンオン遅延時間に対するドレイン−ソース上昇時間を示すグラフである。 総スイッチング時間に対する本発明のＭＯＳＦＥＴで必要となる最小および最大のゲートソース電圧を示すグラフである。 比Ｃ_ｆｉｓｓ／Ｃ_ｉｉｓｓ≒２．１６のＭＯＳＦＥＴの時間に対するＶ_ＧＳおよびＶ_ＤＳを示すオシログラフである。 比Ｃ_ｆｉｓｓ／Ｃ_ｉｉｓｓ≒１．６３のＭＯＳＦＥＴの同様のオシログラフである。 比Ｃ_ｆｉｓｓ／Ｃ_ｉｉｓｓ≒１．３４のＭＯＳＦＥＴの同様のオシログラフである。 比Ｃ_ｆｉｓｓ／Ｃ_ｉｉｓｓ≒１．１７のＭＯＳＦＥＴの同様のオシログラフである。 本発明のＭＯＳＦＥＴの第２の実施形態を示す略図である。 本発明のＭＯＳＦＥＴの第３の実施形態を示す略図である。 本発明のデバイスの別の実施形態を示すブロック図である。 本発明のデバイス用の駆動回路を示す基本回路図である。

Claims (10)

1. ソース端子に接続されたソースと、
   ゲート端子に接続されたゲートと、
   前記ゲート端子とソース端子との間の入力容量を提供する入力容量手段を含む絶縁型ゲートデバイスであって、
   前記絶縁型ゲートデバイスがオフ状態とオン状態の間でスイッチングされると、前記デバイスがオン状態のときの前記入力容量の最終値（C_fiss）と前記デバイスがオフ状態のときの前記入力容量の初期値（C_iiss）との比（C_fiss/C_iiss）が１＜C_fiss/C_iiss＜２であるように、前記入力容量手段が前記ソース端子と前記ゲート端子との間に少なくとも１つの直列コンデンサを含み、前記ゲートと前記デバイスのチャネルとの間の絶縁層が十分な厚さを有するデバイス。
2. 前記入力容量手段は、前記比（C_fiss/C_iiss）が１＜C_fiss/C_iiss＜１．５であるように、入力容量を提供する請求項１に記載のデバイス。
3. 前記入力容量手段は、前記比（C_fiss/C_iiss）が１＜C_fiss/C_iiss＜１．２であるように、入力容量を提供する請求項１に記載のデバイス。
4. パワーＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）を含む請求項１ないし３のいずれか一項に記載のデバイス。
5. 前記ＭＯＳＦＥＴは、前記ゲートおよび前記デバイスのソースが前記デバイスのチップ本体の一方の面上に設けられ、前記ＭＯＳＦＥＴのドレインが前記チップ本体の反対面に設けられた垂直構造を有し、
   前記入力容量手段が、前記ゲート端子と前記デバイスのゲートとの間に直列コンデンサを含む請求項４に記載のデバイス。
6. 前記直列コンデンサは前記チップ本体上に組み込まれている請求項５に記載のデバイス。
7. 前記直列コンデンサは、前記ＭＯＳＦＥＴのゲート上に重ね合わせられている請求項５または６に記載のデバイス。
8. 前記直列コンデンサは、同じパッケージ内にパッケージングされた別個の部品である請求項１ないし７のいずれか一項に記載のデバイス。
9. 浮遊ゲート（９５）が前記ゲート（９２）から分離して備えられ、
   前記浮遊ゲートは、前記デバイスのユーザが使用できる端子（９７）に直接接続されている請求項１ないし８のいずれか一項に記載のデバイス。
10. 前記ゲートに接続されたバイアス抵抗器が同じパッケージング内に含まれている請求項８に記載のデバイス。

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