CN1195196A

CN1195196A - 半导体集成电路装置

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Publication number: CN1195196A
Application number: CN97122652A
Authority: CN
Inventors: 飞田洋一
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-04-01
Filing date: 1997-11-26
Publication date: 1998-10-07
Anticipated expiration: 2017-11-26
Also published as: JPH10275466A; JP4046383B2; US5900665A; KR100261013B1; KR19980079381A; TW334631B; CN1113414C

Abstract

一种半导体集成电路装置,能使MOS晶体管的栅－源/漏之间施加的电压小,能确保栅极绝缘膜的可靠性。它备有:多个存储单元;对应于各行配置的多条字线;将该字线驱动到选择状态的行选择装置;及将偏压加到衬底区上的偏压施加装置。偏压施加装置包括在激活期间将第1偏压加在上述衬底区域上,在备用期间将与第1偏压极性不同的第2偏压加在衬底区域上的装置。第2偏压和第1电源电压之差的绝对值与驱动电压和第2电源电压之差的绝对值相等。

Description

半导体集成电路装置

本发明涉及半导体集成电路装置，特别是涉及实现作为重要结构而包含MOS晶体管(绝缘栅型场效应晶体管)的半导体集成电路装置的高速工作及消耗功率低的结构。

伴随包含逻辑电路及存储电路的半导体集成电路装置的高密度化，促使元件精细化，为了保证该元件的耐压特性，有必要降低电源电压。可是，在将MOS晶体管作为重要结构的情况下，由于信号线的驱动速度随着该MOS晶体管的栅极电位的变化而变化(漏极电流的所谓二次方特性)，电路的工作速度下降。作为对付该工作速度下降的对应措施，有必要减小MOS晶体管的阈值电压Vth的绝对值。增加Vgs-Vth，就会增加漏极电流。这里，Vgs表示栅-源之间的电压。另外，通过减小阈值电压的绝对值，MOS晶体管呈导通状态，加快供给漏极电流的时间，实现信号线的高速充放电。

一般来说，重视工作速度时电源电压Vcc和阈值电压Vth的关系，如1994年11月5日发行的现代电子学丛书(アドバンストエレクトロニクスシ一ズ)I-9，「超LSI存储器」，伊藤著，陪风馆出版，第352页中所述，可用下式表示。

Vth＝α·Vcc

式中α是常数，取0.1～0.2的值。例如，设电源电压为1V，阈值电压Vth便为0.1～0.2V。

另一方面，如果重视待机时的消耗功率，则有必要考虑亚阈值电流。该亚阈值电流用某一定大小的漏极电流I0开始流过具有某种沟道宽度(W0)的MOS晶体管时的栅-源之间的电压来定义。该亚阈值电流在栅-源之间的电压Vgs为0V时也流动。按照黑田等人的看法，在n沟道MOS晶体管的情况下，如果使阈值电压下降到约0.4V以下，亚阈值电流便增加，待机时功率增大(参见日经微器件，1995年3月号，第58页)。

图27是简略地表示n沟道MOS晶体管的阈值电压Vth相对于反向栅极(衬底区域)和漏极之间的电位差VBS的变化的关系图。在图27中，曲线T1表示反向栅-源之间的电位差VBS为0V时阈值电压为0.1V的n沟道MOS晶体管的阈值电压Vth，曲线T2表示反向栅-源之间的电位差VBS为0V时阈值电压为0.28V的n沟道MOS晶体管的阈值电压Vth。在图27中，纵轴表示阈值电压Vth，横轴表示反向栅-源之间的电位差VBS。另外，后文说明的衬底效应常数取为0.4，这些曲线T1及T2可由下式(1)求得。

Vth＝VTH0+|K|[(|2·φF-VBS|)^1/2

-(|2·φF|)^1/2 ……(1)

式中VBS表示以源极电位为基准的反向栅极电位(反向栅-源之间的电压)，K表示衬底效应常数，φF表示衬底表面电位，VTH0表示VBS＝0V时的阈值电压。

从图27所示的特性曲线T1可明显地看出，在n沟道MOS晶体管中，如果以源极电位为基准的反向栅极电位即反向栅-源之间的电压VBS向负方向增大，则阈值电压Vth变大。例如通过控制向n沟道MOS晶体管的栅极区域注入的离子的数量，形成VBS＝0V时的阈值电压Vth0为0.1V的n沟道MOS晶体管(特性曲线T1)。为了使该n沟道MOS晶体管的阈值电压Vth0为0.4V，需要根据该特性曲线T1，使反向栅-源之间的电压VBS为-1.71V。反过来说，通过控制该反向栅-源之间的电压VBS，能改变n沟道MOS晶体管的阈值电压。

图28是概括地表示以n沟道MOS晶体管的源极为基准的栅极电位Vgs和漏极电流Igs关系曲线图。在图28中，横轴表示以源极电位为基准的栅极电位(以下称栅压)，纵轴上以对数刻度表示漏极电流。特性曲线TS1表示反向栅-源之间的电压VBS为0V时的漏极电流，特性曲线TS2表示反向栅-源之间的电压VBS为-1.71V时的漏极电流。在该图28所示的特性曲线TS1及TS2中，大致呈直线状所示的区域称为亚阈值区。

从这些特性曲线TS1及TS2的比较可知，反向栅-源之间的电压VBS为0V时的亚阈值电流(漏极电流)比反向栅-源之间的电压VBS为-1.71V时的大。可是，在该反向栅-源之间的电压VBS为0V的情况下，阈值电压变低，为0.3V，所以栅压Vgs低时流过较大的电流。因此，如果使用在激活期间、即在电路工作时给出该特性曲线TS1，在备用期间给出特性曲线TS2的n沟道MOS晶体管，则能实现在工作时能高速地工作，而在备用(待机)时能充分地抑制其亚阈值电流的n沟道MOS晶体管。

图29是表示现有的n沟道MOS晶体管的反向栅压切换电路结构之一例的图。在图29中，反向栅压切换电路包括：将电源线1上的电源电压Vcc和地线2上的接地电压Vss作为两个工作电源电压而工作、并将送到输入信号线3上的激活信号SNB反相后输出到输出信号线4上的反相器5；将从该反相器5送到输出信号线4上的信号的电压电平变换成电源电压Vcc和负电压VNBL的电平的电平变换电路10；以及根据该电平变换电路10的输出信号，输出接地电压Vss及负电压VNBL两者中之一的反向栅极驱动电路15。

来自该反向栅极驱动电路15的反向栅压VNB通过信号线16，被送给内部电路18中包含的n沟道MOS晶体管Q的反向栅极(衬底区域)。激活信号SNB是表示该内部电路18的激活/非激活的信号，它为高电平时该内部电路18工作，另一方面，信号SNB为低电平时，内部电路18呈非激活状态，保持备用状态。

电平变换电路10包括：响应输出信号线4上的信号而导通后，将电源线1上的电源电压Vcc传输给内部结点11a的p沟道MOS晶体管10a；响应激活信号SNB而导通后，将电源线1上的电源电压Vcc传输给内部结点11b的p沟道MOS晶体管10b；响应内部结点11b上的信号电位而导通后，将反向栅压供给线14上的反向栅压VNBL传输给内部结点11a的n沟道MOS晶体管10c；以及响应内部结点11a上的信号电位而导通后，将低电平反向栅压VNBL传输给内部结点11b的n沟道MOS晶体管10d。

反向栅极驱动电路15包括：响应内部结点11a上的信号电位而导通后，将高电平反向栅压供给线17上的电压Vss传输给输出信号线16的n沟道MOS晶体管15a；以及响应内部结点11b上的信号电位而导通后，将低电平反向栅压VNBL传输给输出信号线16的n沟道MOS晶体管15b。高电平反向栅压供给线17传输高电平的反向栅压即接地电压Vss，与地线等效。接地电压Vss为0V，低电平反向栅压VNBL为例如-1.71V。这里，″反向栅压″表示以接地电压为基准测定的电压。下面，简单地说明该图29所示的反向栅压切换电路的工作情况。

内部电路18呈非激活状态而处于备用状态时，激活信号SNB呈低电平，从反相器5输出到输出信号线4上的信号呈电源电压Vcc电平的高电平。在该状态下，p沟道MOS晶体管10a呈非导通状态，p沟道MOS晶体管10b呈导通状态，内部结点11b由p沟道MOS晶体管10b进行充电。随着该内部结点11b的电位上升，n沟道MOS晶体管10c导通，使内部结点11a的电位电平下降到负的反向栅压VNBL电平。伴随该内部结点11a的电位下降，n沟道MOS晶体管10d转变为非导通状态。于是，内部结点11b由p沟道MOS晶体管10b充电到电源电压Vcc电平，另一方面，内部结点11a放电到负的反向栅压VNBL电平。

该负的反向栅压VNBL是比接地电压Vss低的电压电平，n沟道MOS晶体管15a呈非导通状态，另一方面，其栅极上收到电源电压Vcc的n沟道MOS晶体管15b导通，低电平的负的反向栅压VNBL作为反向栅压VNB传输到内部电路18中包含的n沟道MOS晶体管Q的反向栅极上。因此，在该内部电路18处于备用状态时，n沟道MOS晶体管Q的阈值电压变高，亚阈值电流被抑制。

另一方面，在该内部电路18工作的激活期间，激活信号SNB呈高电平，从反相器5输出到输出信号线4上的信号呈接地电压Vss电平。因此，p沟道MOS晶体管10a导通，p沟道MOS晶体管10b呈非统通状态。在该状态下，与原先的备用期间相反，n沟道MOS晶体管10c呈非导通状态，n沟道MOS晶体管10d变成导通状态，内部结点11a的电压电平变成电源电压Vcc电平，内部结点11b的电压电平变成负的反向栅压VNBL电平。因此，n沟道MOS晶体管15b变成非导通状态，n沟道MOS晶体管15a变成导通状态，作为反向栅压VNB给出接地电压Vss。因此，内部电路18的n沟道MOS晶体管Q的阈值电压变低，n沟道MOS晶体管Q高速地进行开关工作。

对于内部电路18中包含的p沟道MOS晶体管的反向栅极电压来说，通过使对该n沟道MOS晶体管Q的反向栅压VNB成为电源电压Vcc及比其高的电压，也能获得同样的效果。p沟道MOS晶体管的阈值电压和反向栅-源之间的电压的关系，通过将图27所示的特性曲线中的反向栅-源之间的电压VBS的符号反转即可得到，还可通过将图28所示的栅压Vgs的符号反转，获得p沟道MOS晶体管的亚阈值电流特性。

如上所述，使工作周期一致，并通过切换重要的构成元件即MOS晶体管的反向栅压，能实现在激活期间高速工作及在备用期间使消耗功率低。可是，为了切换该反向栅压，虽然能利用电平变换电路10，但该电平变换电路10是使在电源电压Vcc和接地电压Vss之间变化的信号电平变化成电源电压Vcc和负的反向栅压VNBL的电压电平。这时，激活信号SNB为低电平，在内部电路18处于备用期间，电源电压Vcc被加到反向栅极驱动电路15中包含的n沟道MOS晶体管15b的栅极上。现在设电源电压Vcc为1.0V，该n沟道MOS晶体管15b的栅-源之间的电压变成Vcc-VNBL＝1.0-(-1.71)＝2.71，变成例如加上了反相器5中包含的n沟道MOS晶体管的栅-源之间的电压(1.0V)的2.71倍大小的电压。

在电平变换电路10中，当p沟道MOS晶体管10a及10b未导通时，该2.71V的电压加在栅-源之间，而在n沟道MOS晶体管10c及10d导通时，同样有2.71V的电压加在其栅-源之间。其结果是很大的电场加在这些MOS晶体管的栅电极部的绝缘膜上，产生绝缘膜的可靠性下降的问题。

图30是反向栅压切换电路的另一现有例图，例如示于日经微器件，1995年3月号的第59页。该图30所示的反向栅压切换电路是将反向栅压VNB加到n沟道MOS晶体管的反向栅极上。

在图30中，反向栅压切换电路包括：连接在传输电源电压Vcc的电源线20和内部结点21之间，在其栅极上接收激活信号/CE的p沟道MOS晶体管22；连接在内部结点21和内部结点23之间，其栅极连接在传输接地电压Vss的地线25上的p沟道MOS晶体管24；串联连接在内部结点23和内部结点24之间的二极管26a及26b；以及连接在内部结点24和传输低电平反向栅压VNBL的反向栅压传输线27之间、而且其栅极连接在地线25上的n沟道MOS晶体管28。MOS晶体管22和24的反射栅极连接在电源线20上，MOS晶体管28的反向栅极连接在低电平反向栅压传输线27上。

反向栅压切换电路还包括：将地线25上的接地电压Vss和低电平反向栅压传输线27上的低电平反向栅压VNBL作为两个工作电源电压工作，构成使内部结点24上的信号反相的反相器的p沟道MOS晶体管29a及n沟道MOS晶体管29b；以及使从该反相器(MOS晶体管29a及29b)传输到信号线30上的输出信号反相，构成将反向栅压VNB输出到信号线32上的反相器的p沟道MOS晶体管31a及n沟道MOS晶体管31b。p沟道MOS晶体管29a及31a的反向栅极连接在电源线20上，n沟道MOS晶体管29b及31b的反向栅极连接在低电平反向栅压传输线27上。下面简单地说明工作情况。

MOS晶体管24及28在其栅极上接收接地电压Vss，并作为电阻元件进行工作。这里，电源电压Vcc被设计得与低电平反向栅压VNBL的绝对值相等。电源电压Vcc例如为2.0V，低电平反向栅压VNBL为-2.0V。

激活信号/CE呈高电平时，内部电路处于非激活状态的备用状态下，MOS晶体管22呈非导通状态，结点24由MOS晶体管28保持在低电平反向栅压VNBL电平。相应地，MOS晶体管29a呈导通状态，MOS晶体管29b呈非导通状态，结点30上的电压为接地电压Vss电平。响应该结点30上的接地电压Vss，MOS晶体管31a变成非导通状态，MOS晶体管31b变成导通状态，来自信号线32的反向栅压VNB变成低电平反向栅压VNBL。因此，在备用状态下，内部电路包含的n沟道MOS晶体管的反向栅压变成低电平反向栅压VNBL，其阈值电压增高。

另一方面，激活信号/CE呈低电平时，内部电路处于工作的激活时期，这时MOS晶体管22导通，电源电压Vcc被传输给结点23。通过由二极管26a及26b产生的电平移位，结点24的电压电平达到接地电压Vss以上，MOS晶体管29a呈非导通状态，MOS晶体管29b呈导通状态，内部结点30上的电压电平变成低电平反向栅压VNBL电平。相应地，MOS晶体管31b呈非导通状态，MOS晶体管31a呈导通状态，信号线32上的反向栅压VNB达到接地电压Vss电平。因此，内部电路的n沟道MOS晶体管的阈值电压变高，能高速工作。

在该图所示的反向栅压切换电路中，利用使用二极管26a及26b的电平移位电路，能防止电源电压Vcc和低电平反向栅压VNBL的绝对值之和的电压加在各MOS晶体管的栅-源之间，能谋求确保元件的可靠性。可是在该图30所示的结构中，如果激活信号/CE成为低电平形成了从电源线20向低电平反向栅压传输线27传输电流的路径，在激活期间电流能经常从该电源线20流向低电平反向栅压传输线27。因此，该低电平反向栅压VNBL的电压电平上升，为了吸收该电压的上升，需要备有从外部输送低电平反向栅压VNBL的结构。在芯片内产生该低电平反向栅压VNBL时，需要吸收流过由该MOS晶体管22、24、二极管26a、26b及晶体管28构成的电流路径的电流，且需要将反向栅压VNBL保持在一定的电压电平，有必要采用具有大电流驱动力的反向栅压发生电路，使得该反向栅压发生电路的占有面积增加。另外，利用这种大驱动力的反向栅压发生电路时，电路的消耗电流增加，成为不必要的电流消耗。因此，该图30所示的反向栅压切换电路结构不适合于使用芯片内的反向栅压发生电路的结构。

图31是现有的另一个反向栅压切换电路的结构图，例如示于特开平6-21443号公报。该图31所示的反向栅压切换电路包括根据备用检测信号SD选择正电压Vb和接地电压Vss两者之一的切换电路35。由该切换电路35选择的电压被供给内部电路40中包含的作为主要构成元件的n沟道MOS晶体管40a的反向栅极。

当备用检测信号SD检测备用状态、并表示内部电路40处于备用状态时，切换电路35选择接地电压Vss，送给MOS晶体管40a的反向栅极。另一方面，当该备用检测信号SD表示内部电路40处于激活期间时，切换电路35选择正电压Vb，送给MOS晶体管40a的反向栅极。

在该图31所示的结构中，当反向栅压为正反向栅压Vb和接地电压Vss，并进行反向栅极切换时，不产生大电压(电源电压Vcc和反向栅压Vb之差小于电源电压Vcc)。可是，在使用图31所示的切换电路35，通过用正电压Vb和接地电压Vss切换反向栅压，实现MOS晶体管40a的阈值电压的变化的情况下，会产生以下说明的问题。

如图32所示，现在考虑反向栅-源之间的电压VBS为电压Vb时，MOS晶体管的阈值电压Vth为0.1V，反向栅-源之间的电压VBS为0V时，阈值电压Vth为0.4V。这时，如图32所示，由于该电压Vb不能超过PN结的内部电压(扩散电位)1V，所以该电压Vb的值小于1.0V。因此，为了满足使用该电压Vb时所要求的阈值电压条件，如特性曲线T3所示，有必要实现具有非常大的斜率的特性曲线。这时，根据上述的式(1)，有必要增大衬底效应常数K。该衬底效应常数K通常用下式表示。

[式1]

\frac{tox}{ϵox} \sqrt{2 \cdot q \cdot ϵ_{si} \cdot NB}

这里，tox表示栅绝缘膜的厚度，sox表示栅绝缘膜的介电系数，εsi表示硅膜的介电系数，NB表示衬底的杂质浓度，q表示单位电荷量。因此，为了增大该衬底效应常数K，就需要提高衬底区域的杂质浓度，耗尽层变窄，相应地栅容量增大，不能高速工作。另外，如果耗尽层变窄，则由于该PN结处的电场强度与耗尽层的宽度成反比，所以该PN结的电场强度增大，结的耐压变低，产生有损于元件的可靠性的问题。

另外，当衬底区域的杂质浓度增大时，与衬底区域的杂质浓度和MOS晶体管的源/漏杂质区的杂质浓度之差成比例地产生扩散电流，相应地反向电流(反向偏压加在PN结上时流过的电流)增大，产生例如当MOS晶体管是存储单元的晶体管时，存储单元的存储数据会由于该反向电流而被破坏的问题。另外，由于该反向电流会使泄漏电流增加，产生致使消耗电流增大的缺点。

再者，如图32所示，在根据特性曲线T3设定阈值电压时，仅反向栅-源之间的电压VBS变化小，而阈值电压Vth变化大，产生难以正确地设定所希望的阈值电压的问题。另一方面，在象以往那样根据特性曲线T1，施加反向栅压VBS时，该特性曲线T1的变化缓慢，即使反向栅-源之间的电压VBS变化小，其阈值电压的变化率与特性曲线T3的变化率相比要小很多，能稳定地产生所希望的阈值电压Vth。

因此，本发明的目的是提供一种无损于装置的可靠性而能根据工作周期稳定且准确地产生所需要的反向栅压的半导体集成电路装置。

本发明的另一个目的是提供一种不增加工序数而能稳定地在芯片上产生所需要的反向栅压的半导体集成电路装置。

第1方面的发明备有：排列成行列状、且在第1导电型的衬底区域形成的多个存储单元；对应于各行配置并连接各自对应的行的存储单元的多条字线；根据地址信号，将绝对值比第1电源电压大的驱动电压传输给与地址指定的行对应的字线，并将该字线驱动到选择状态的行选择装置；以及将偏压加到衬底区域上用的偏压施加装置。该偏压施加装置包括在地址信号有效且进行存储单元选择工作的激活期间，将第1偏压加在衬底区域上，而且在行选择装置保持在非活化状态的备用期间，以第2电源电压为基准，将与第1偏压极性不同的第2偏压加在衬底区域上的装置。第2偏压和第1电源电压之差的绝对值实际上与驱动电压和第2电源电压之差的绝对值相等。

第2方面的发明包括激活时执行规定的功能的内部电路。该内部电路包括在第1导电型的半导体衬底区域形成、且其源极接收第1参照电压而结合的绝缘栅型场效应晶体管。

该第2方面的发明还包括偏压施加装置，它根据表示内部电路的激活/非激活的工作方式指示信号，在内部电路激活时将第1偏压加在衬底区域上，而且在该内部电路未激活时，以第1参照电压为基准，施加与第1偏压极性不同的第2偏压。该第1偏压和第2偏压的算术平均值实际上与第1参照电压相等。

第3方面的发明包括：排列成行列状的多个存储单元；对应于各行配置并连接各自对应的行的存储单元、且选择时传输绝对值比第1电源电压大的驱动电压的多条字线；包括在衬底区域形成的绝缘栅型场效应晶体管，激活时执行规定的工作的外围电路；以及将偏压加在该外围电路的衬底区域上用的偏压施加装置。偏压施加装置包括根据表示外围电路的激活/非激活的工作方式指示信号，在该外围电路激活时将第1偏压加在衬底区域上，而且在外围电路未激活时，以第2电源电压为基准，将与第1偏压极性不同的第2偏压加在衬底区域上的装置。该第2偏压和第1电源电压之差的绝对值实际上与驱动电压和第2电源电压之差的绝对值相等。

第4方面的发明包括：排列成行列状的多个存储单元；对应于各行配置并连接各自对应的行的存储单元、且选择时传输绝对值比第1参照电压大的驱动电压的多条字线；包括在衬底区域形成的绝缘栅型场效应晶体管，激活时执行规定的工作的外围电路；以及将偏压加在衬底区域上用的偏压施加装置。该偏压施加装置包括根据表示外围电路的激活/非激活状态的工作方式指示信号，在该外围电路激活时将第1偏压加在衬底区域上，而且在外围电路未激活时，以第1电源电压为基准，将与第1偏压极性不同的第2偏压加在衬底区域上的装置。该第2偏压和第2电源电压之差的绝对值实际上与驱动电压和第2电源电压之差的绝对值相等。

第5方面的发明是在第1、3及4任意一方面的发明的装置中，第1偏压和第2电源电压之差的绝对值实际上与第2偏压和第2电源电压之差的绝对值相等。

第6方面的发明是在第1至第5任意一方面的发明所述的装置中还包括调整第1及第2偏压的电压电平用的电平调整装置。

第7方面的发明是第1至第6任意一方面的发明中的偏压施加装置包括：发生与第1偏压对应的第1基准电压的基准电压发生装置；对与输出第1偏压的输出结点的电压对应的电压和第1基准电压进行比较的比较装置；以及根据该比较装置的输出信号，将电荷供给输出结点，调整该输出结点的电压电平的装置。

第8方面的发明是在第1及3至7任意一方面的发明的装置中，还包括：在第2导电型的衬底区域形成的外围绝缘栅型场效应晶体管；以及在激活期间将第3偏压加在该第2导电型的衬底区域上、而且在备用期间将第4偏压加在该第2导电型的衬底区域上的第2偏压施加装置。以第1电源电压为基准，该第3及第4偏压的极性不同。

第9方面的发明是第8方面的发明中的第3偏压和第4偏压的算术平均值实际上与第1电源电压相等。

第10方面的发明是在第8或第9方面的发明的装置中，驱动电压和第1电源电压之比实际上与第4偏压和第1电源电压之比相等。

由于使在备用期间加在衬底区域上的第2偏压和第1电源电压之差的绝对值实际上与被传输到选择字线上的驱动电压和第2电源电压之差的绝对值相等，所以在反向栅压施加部中，在栅-源/漏之间只施加与存储单元晶体管相同程度的电压，能在制造存储单元晶体管的同一工序中制作该反向栅压发生部的主要构成元件，能不增加制造工序，保持元件的可靠性，生成所需要的反向偏压。

另外，由于使在激活期间加在衬底区域上的第1偏压和在备用期间加在衬底区域上的第2偏压的算术平均值实际上与第1电源电压相等，所以在该反向栅压发生部，在发生第1及第2反向栅压时，同等程度的电压加在栅-源/漏之间，另外，能以对称的结构构成反向栅压发生部，能容易地发生所需要的反向栅压。

图1是原理性地表示本发明的反向栅压的施加条件的图。

图2是概括地表示本发明的实施例1的半导体集成电路装置的总体结构图。

图3是概括地表示图2所示的半导体集成电路装置的主要部分的结构图。

图4是概括地表示本发明的实施例1的半导体集成电路装置中的p沟道MOS晶体管的反向栅压施加条件的图。

图5是表示图3所示电路的工作情况的信号波形图。

图6是概括地表示本发明的实施例1中的MOS晶体管的剖面结构图。

图7是遵照本发明的反向栅压发生电路的结构之一例的图。

图8(A)～(C)是表示图7所示的反向栅压发生电路和MOS晶体管的栅-源/漏之间的施加电压的形态的例图。

图9是表示本发明的实施例1中的反向栅压发生电路和存储单元晶体管的关系的例图。

图11是遵照本发明的半导体集成电路装置的反向栅压发生电路的另一结构图。

图12是表示遵照本发明的半导体集成电路装置的p沟道MOS晶体管的反向栅压的关系的例图。

图13是表示p沟道MOS晶体管用的反向栅压发生电路的结构之一例图。

图14是表示n沟道MOS晶体管用的反向栅压发生电路的结构图。

图15是本发明的n沟道MOS晶体管用的反向栅压发生电路的结构图。

图16是表示发生图15所示的负电压用的电路结构之一例的图。

图17是生成p沟道MOS晶体管的反向栅压用的电路结构之一例的图。

图18是表示发生图17所示的高电压VPP用的电路结构之一例的图。

图19是表示p沟道MOS晶体管用的反向栅压生成电路的结构图。

图20(A)是简略地表示n沟道MOS晶体管的反向栅压切换时的电路工作情况的说明图，(B)是图19所示的电路工作情况的说明图。

图21是表示发生反向栅压用的基准电压发生电路的结构之一例的图。

图22(A)是表示图21所示的可变电阻元件的结构之一例的图，(B)是表示图21所示的电流/电压变换元件的结构之一例的图。

图23是表示图21所示的可变电阻元件及电流/电压变换元件的反向栅压调整电路的图。

图24是反向栅压用的基准电压发生电路的另一结构图。

图25是表示图24所示的电流/电压变换电路的结构之一例的图。

图26是表示图24所示的可变电阻元件及电流/电压变换元件的反向栅压调整方向的示意图。

图27是表示以n沟道MOS晶体管的源极为基准的反向栅压和阈值电压的关系曲线图。

图28是表示以n沟道MOS晶体管的源极为基准的栅压和漏极电流的关系曲线图。

图29是现有的反向栅压发生电路的结构图。

图30是现有的反向栅压发生电路的另一结构图。

图31是现有的反向栅压发生电路的又一结构图。

图32是说明图31所示的反向栅压施加电路的问题用的图。

图1是表示遵照本发明的反向栅-源之间的电压和阈值电压的关系曲线图。图1中纵轴表示阈值电压Vth，横轴表示反向栅-源之间的电压VBS。在该图1中示出了n沟道MOS晶体管的特性曲线。特性曲线TS1表示图27所示的现有的用于反向栅压切换的特性曲线，曲线TS3表示遵照本发明的反向栅压切换的特性曲线。在本发明中，如该特性曲线TS3所示，在激活期间阈值电压Vth达到0.1V时，以源极电位(接地电位)为基准，在正侧设定反向栅-源之间的电压VBS。该反向栅-源之间的电压VBS如果超过约+0.7V，则由p型衬底区域即反向栅极和n型杂质区域即源极形成的PN结的偏压在该扩散电位以上，该PN结顺向偏置，产生将该反向栅极作为基极的双极晶体管工作。为了防止这种情况的发生，应使在激活期间施加的反向栅-源之间的电压VBS小于+0.7V。

获得0.4V的阈值电压Vth所需要的反向栅压，可根据字线驱动电压Vpp求得。字线驱动电压将在后文说明，该电压被传输给选择字线，通常被设定为内部电源电压的1.5倍的值。设Vcc＝1.0V，则反向栅-源之间的电压VBS＝-0.5V。通过向芯片注入离子来实现该条件。阈值电压Vth为0.1V的电压VBS可由前面的式(1)求得。这时，作为反向栅-源之间的电压VBS，由式(1)求得约为+0.5V。其阈值电压Vth具有1/2乘方特性，通过利用其斜率较大的部分，能用比以往窄的电压范围实现所必要的阈值电压0.1V及0.4V(如特性曲线TS1所示，以往反向栅-源之间的电压VBS为0V和-1.71V)。因此，即使电源电压Vcc为1.0V，在该反向栅压传输部的MOS晶体管中，在栅-源之间只施加1-(-0.5)＝1.5V的电压。该电压为电源电压的1.5倍。如前面所述，在半导体存储装置中，例如在DRAM(动态随机存取存储器)的情况下，选择字线被升压。该升压电压根据元件(存储晶体管)的可靠性，取为电源电压Vcc的约1.5倍。因此，作为该反向栅压即使施加比0.5低的-0.55V时，也只施加同一电源电压Vcc的1.5倍左右的电压，利用与存储单元晶体管同一制造工序，就能生成该MOS晶体管，而且能保证其栅极绝缘膜的可靠性。

另外，以源极电位(接收反向栅压VBS的MOS晶体管的源极电位)为基准，通过使该反向栅-源之间的电压+0.5V和-0.5～-0.55V的绝对值相等，利用对称的电路，能容易地生成这些反向栅压。

另外，该反向栅-源之间的电压VBS的振幅约为1.05V，与通过施加图32所示的接地电压0V和正电压Vb，实现阈值电压0.1V和0.4V的结构相比，能利用比较宽的电压范围设定阈值电压，能使其特性曲线TS3的斜率较缓。由于使该特性曲线TS3的使用区域的斜率较缓，所以即使反向栅-源之间的电压VBS变化小，其阈值电压稍有变化，能稳定且容易地生成所需要的阈值电压。另外，通过使该反向栅-源之间的电压VBS的电压范围较宽，不需要增大衬底效应常数K的绝对值，就能使元件稳定且可靠地工作。

[实施例1]

图2是概括地表示本发明的实施例1的半导体集成电路装置的总体结构图。图2中，半导体集成电路装置包括：有排列成行列状的多个存储单元的存储单元阵列50；接收从外部供给的地址信号Ad、产生内部地址信号的地址缓冲器51；接收来自该地址缓冲器51的内部行地址信号并将存储单元阵列50的地址指定的行驱动到选择状态的行选择电路52；对从地址缓冲器51供给的内部列地址信号进行译码并选择存储单元阵列50的地址指定的列的列选择电路53；以及在由该列选择电路53选择的列上的存储单元和装置外部之间进行数据的发送与接收的输入输出电路54。在存储单元阵列50中，其内部结构将在后文说明，与存储单元的各行对应地配置字线，对应行的存储单元连接在各字线上。另外，与存储单元的各列对应地配置位线对，对应列的存储单元连接在各位线对上。

半导体集成电路装置还包括：发生比该半导体集成电路装置的工作电源电压高的驱动电压Vpp、并供给行选择电路52的驱动电压发生电路55；以及发生供给n型阱区域的反向栅压VNB及供给p型阱区域的反向栅压VPB的反向栅压发生电路56。该半导体集成电路装置从外部接收电源电压Vcc及接地电压Vss。也可以采用这样的结构，即在内部将来自外部的电源电压Vcc降压，将内部降压电源电压作为一种工作电源电压使用。另外，也可以将来自外部的电源电压Vcc作为工作电源电压使用。来自反向栅压发生电路56的反向栅压VNB被送给形成存储单元阵列50的衬底区域(阱区域)，另外还被送给行选择电路52及列选择电路53等外围电路的N阱区域。该半导体集成电路装置包括作为重要的构成元件的MOS晶体管。

图3是表示图2所示的半导体集成电路装置的主要部分的结构图。图3中，有代表性地示出了与行选择电路52及存储单元阵列50的1行及1列相关连的部分。

图3中，存储单元阵列50包括排列成行列状的多个存储单元60。在图3中，有代表性地示出了1个存储单元。与存储单元的各行对应地配置字线WL，与存储单元60的各列对应地配置位线对BL及/BL。与字线WL和位线对BL及/BL的交叉部分对应地配置存储单元60。存储单元60包括：存储信息用的电容器60a；以及响应字线WL上的信号电位、由将该电容器60a连接到位线BL上的n沟道MOS晶体管构成的存取晶体管60b。该存储单元阵列备有″折叠位线″结构，在字线WL和位线/BL的交叉部分不存在存储单元。反向栅压VNB被供给存取晶体管60b的反向栅极。

还设有当补偿指示信号EQ激活时而使位线对BL及/BL激活并将位线对BL及/BL预先充电到规定的预充电电压VBL且进行补偿的位线补偿电路62；以及响应读出放大器驱动信号SOP及SON的激活而被激活并差动地将该位线BL及/BL的电位放大的读出放大器64。

位线补偿电路62包括：响应补偿指示信号EQ的激活而导通并使位线对BL及/BL短路的n沟道MOS晶体管62a；以及响应该补偿指示信号EQ的激活而导通并将预充电电压VBL分别传输给位线对BL及/BL的n沟道MOS晶体管62b及62c。反向栅压BVNB被供给这些MOS晶体管62a～62c的反向栅极。

读出放大器64包括：其一个导通端(漏极)连接在位线BL上、且其另一个导通端(源极)连接得能接收读出放大器驱动信号SOP，而且其栅极连接在位线/BL上的p沟道MOS晶体管64a；其一个导通端连接在位线/BL上、且其另一个导通端连接得能接收读出放大器驱动信号SOP、而且其栅极连接在位线BL上的p沟道MOS晶体管64b；其一个导通端(漏极)连接在位线BL上、且其另一个导通端(源极)连接得能接收读出放大器驱动信号SON、而且其栅极连接在位线/BL上的n沟道MOS晶体管64c；以及其一个导通端连接在位线/BL上、且其另一个导通端连接得能接收读出放大器驱动信号SON、而且其栅极连接在位线BL上的n沟道MOS晶体管64d。

读出放大器驱动信号SOP利用非激活时保持中间电压(与预充电电压VBL相同的电压电平)，激活时响应读出放大器激活信号/SA而导通的读出放大器激活晶体管65a，升高到内部工作电源电压intVcc电平。读出放大器驱动信号SON利用非激活时保持中间电压(与预充电电压VBL相同的电压电平)、激活时响应读出放大器激活信号SA而导通的读出放大器激活晶体管65b，而被驱动到接地电压电平。反向栅压VPB被供给MOS晶体管64a、64b及65b的反向栅极，反向栅压VNB被供给MOS晶体管64c、64d及65b的反向栅极。

行选择电路52包括：对从图2所示的地址缓冲器51供给的内部地址信号进行译码并指定对应的字线WL和输出高电平信号的AND电路52a；将该AND电路52a的输出信号反相的反相器52b；其栅极上接收内部工作电源电压int Vcc并使AND电路52a的输出信号通过的n沟道MOS晶体管52c；当n沟道MOS晶体管52c输出的信号呈高电平时导通并将驱动电压Vpp电平的驱动信号RX传输给字线WL的n沟道MOS晶体管52d；以及当反相器52b输出的信号呈高电平时导通并将字线WL驱动到接地电压电平的n沟道MOS晶体管52e。

反向栅压VNB被供给n沟道MOS晶体管52c、52d及52e的反向栅极。该反向栅压VNB还被供给AND电路52a及反相器52b中包括的n沟道MOS晶体管的反向栅极。另外，反向栅压VPB被供给AND电路52a及反相器52b中包括的p沟道MOS晶体管的反向栅极。内部工作电源电压intVcc既可以是在内部将来自图2所示的外部的电源电压Vcc降压后的电源电压，也可以是与来自外部的电源电压Vcc相同电压电平的电压。如众所周知，字线驱动信号RX可由高电压Vpp和定时信号(也可以包含地址译码信号)生成。

位线补偿电路62在备用期间被激活，在存取期间呈非激活状态，其激活周期与行选择电路52及读出放大器64等的外围电路相反。因此，对该位线补偿电路62的反向栅压BVNB的施加形态与供给其它电路部分的n沟道MOS晶体管的反向栅压VNB相反。

图4是概括地表示p沟道MOS晶体管的阈值电压Vthp的绝对值和反向栅-源之间的电压VBS的关系曲线图。如该图4所示，在p沟道MOS晶体管中，如果以源极电位为基准的反向栅压VNB变高，则阈值电压Vthp的绝对值变高。在本发明的实施例中，为了当内部电源电压intVcc为1.0V时，使阈值电压的绝对值与n沟道MOS晶体管的一致，所以利用0.1V及0.4V。该阈值电压的绝对值为0.1V时，作为反向栅-源之间的电压VBS取-0.5V，作为阈值电压的绝对值供给0.4V时，作为反向栅-源之间的电压VBS取0.5V。

图5是表示该图3所示半导体集成电路装置的工作情况的信号波形图。以下，参照图5说明图3所示的集成电路装置的工作情况。

在时刻t0以前，该半导体集成电路装置处于备用状态，低位地址选通信号/RAS处于高电平的非激活状态。在该低位地址选通信号/RAS呈高电平的非激活状态下，假定反向栅压VNB为-0.55V的电压电平，假定反向栅压VPB为1.55V的电压电平。这里，内部电源电压intVcc设想为1.0V。在该状态下，存储单元60的存取晶体管60b的阈值电压增高，亚阈值电流被抑制。另外，在行选择电路52中，MOS晶体管52b及52e的阈值电压变高，从高电压电平的驱动电压Vpp施加结点到接地电压的泄漏电流减小，另外，AND电路52a及反相器52b的泄漏电流减小。

另一方面，设定反向栅压VNB为+0.5V，位线补偿电路62中包含的MOS晶体管62a～62c的阈值电压减小。因此，可靠地将位线BL及/BL预充电且补偿到规定的中间电压电平的预充电电压VBL。

另外，读出放大器激活晶体管65a及65b的阈值电压的绝对值也增大。因此，从电源结点到传输读出放大器驱动信号SOP的信号线的泄漏电流被抑制。另外还能抑制从传输读出放大器驱动信号SOP的信号线到接地接点的泄漏电流。

在时刻t0，低位地址选通信号/RAS下降到低电平，存储周期开始。响应该低位地址选通信号/RAS的下降，进行反向栅压的切换。即，反向栅压VNB从-0.55V上升到+0.5V，另一方面，反向栅压VPB从+1.55V下降到+0.5V。因此，在行选择电路52中，MOS晶体管52d及52e的阈值电压变小。另外，读出放大器激活用的晶体管65a及65b的阈值电压的绝对值也变小，另外在读出放大器64中也一样，MOS晶体管64a～64d的阈值电压的绝对值变小。

另一方面，在位线补偿电路62中，反向栅压BVNB从+0.5V下降到-0.55V，MOS晶体管62a～62c的阈值电压增大。响应该时刻t0时的低位地址选通信号/RAS的下降，补偿指示信号EQ变成低电平的非激活状态，MOS晶体管62a～62c呈非导通状态。因此，在该状态下，通过将反向栅压BVNB设定成负的电压电平，能抑制这些MOS晶体管62a～62c的泄漏电流，可靠地将位线BL及/BL设定成非接地状态。

响应该低位地址选通信号/RAS的下降，图2所示的地址缓冲器51被激活，取入从外部供给的地址信号Ad，产生内部行地址信号。行选择电路52对从该地址缓冲器51供给的内部行地址信号进行译码，根据该译码结果，将地址指定的字线驱动到选择状态。现在假定选择了字线WL，AND电路52a的输出信号变成高电平(内部电源电压int Vcc)。MOS晶体管52d通过MOS晶体管52c接收高电平信号而导通，将字线驱动信号RX传输到字线WL上。该字线驱动信号RX升压到驱动电压Vpp电平，如果该字线驱动信号RX的电压电平上升，MOS晶体管52d的栅极电位由于自举效应而上升，驱动电压Vpp电平的驱动信号被传输给字线WL。MOS晶体管52c在该MOS晶体管52d的栅极电位上升时呈非导通状态，防止高电压Vpp被传输给AND电路52a。MOS晶体管52e通过反相器52b而呈非导通状态。

如果字线WL的电位上升，存取晶体管60b导通，将电容器60a中存储的电荷送到位线BL上。在图5中，存储单元60呈现存储高电平数据时的位线BL的信号波形。存取晶体管60b的反向栅压VNB升高，其阈值电压降低，高速地将电容器60a中存储的电荷送到位线BL上。

其次，如果足够大的读出电压传输到该位线BL上，则读出放大器激活信号SA及/SA被激活，读出放大器激活晶体管65a及65b导通，读出放大器驱动信号SOP被激活到电源电压intVcc电平这一高电平，读出放大器驱动信号SON被激活到接地电压电平。因此，读出放大器64被激活，对位线BL及/BL的电位进行差动放大。MOS晶体管64a～64d的阈值电压变小，读出放大器64高速地工作，位线BL及/BL的电位在极短的时间内被驱动到高电平及低电平。

此后，通过图中未示出的路径进行数据的写入/读出。进行该写入工作时及数据的重写工作时，字线WL的电压为高电压Vpp电平。由于读出放大器64的作用，位线BL呈电源电压intVcc电平，不伴有存储单元晶体管60a的阈值电压的损失，为了将intVcc电平的数据写入电容器60b，高电压Vpp被设定为电源电压intVcc的约1.5倍的电压电平，存储单元晶体管60b的栅极绝缘膜能保证对该高电压Vpp的耐压。

在时刻t1，如果1个存储周期结束，低位地址选通信号/RAS上升到高电平。响应该低位地址选通信号/RAS的上升，反向栅压VNB从+0.5V下降到-0.55V，另一方面，反向栅压VPB从+0.5V上升到+1.55V。因此，各主要构成元件的MOS晶体管的阈值电压的绝对值增大。响应该低位地址选通信号/RAS的下降，再将字线WL驱动到非选择状态(AND电路54a的输出信号呈低电平)，其次，读出放大器激活信号SA及/SA呈非激活状态，读出放大器激活晶体管65a及65b呈非导通状态，读出放大器驱动信号SOP及SON通过图中未示出的电路，被预充电到规定的中间电压电平。

此后，补偿指示信号EQ变成高电平的激活状态，位线补偿电路62被激活，位线BL及/BL被高速地预充电且补偿到规定的中间电压电平的预充电电压VBL电平。

在该备用状态下，除位线补偿电路62以外，其它所有的电路都呈非激活状态，各自的阈值电压的绝对值增大，亚阈值电流被抑制，备用时的消耗电流降低。

另外，在图3所示的结构中，也可以不将反向栅压BVNB、VPB及VNB送给位线补偿电路62及读出放大器64，而只供给一定的电压电平的反向栅压(内部工作电源电压及接地电压电平)大小的电压。这是因为在备用状态时，其源/漏被设定为中间电压电平的预充电电压VBL，如果源-漏之间的电压为0V，则在这些MOS晶体管中处于无电流流过的状态。由于激活时使阈值电压的绝对值变小，所以能实现高速工作。

图6是概括地表示本发明的实施例1中的半导体集成电路装置的MOS晶体管的剖面结构图。在图6中概括地示出了其源极分别连接在接地电压Vss及内部电源电压intVcc的外围电路中包含的n沟道MOS晶体管及p沟道MOS晶体管的剖面结构。

在图6中，在p型半导体衬底70的表面上形成N型阱71。该N型阱71可以是外延层。在该N型阱71的表面上形成互相分离的P型阱72及73。N型阱71通过高浓度N型杂质区74被施加呈内部电源电压intVcc电平的偏压。在P型阱72的表面上形成互相之间为高浓度N型杂质区75及76。在这些杂质区75及76之间的沟道区上，通过图中未示出的栅极绝缘膜，形成栅极层77。利用该杂质区75及76、以及栅极层77，形成n沟道MOS晶体管。p型阱72通过高浓度P型杂质区78，接收反向栅压VNB。杂质区75起源极区的作用，接收接地电压Vss。

在P型阱73的表面上形成的N型阱80内形成p沟道MOS晶体管。在该N型阱80的表面上形成互相之间为高浓度P型杂质区81及82。在该高浓度P型杂质区81及82之间的沟道区上，通过图中未示出的栅极绝缘膜，形成栅极层83。杂质区81起源极区的作用，接收内部电源电压intVcc。N型阱80通过在其表面上形成的高浓度N型杂质区84，接收反向栅压VNB。另一方面，P型阱73通过在N型阱80外部的表面上形成的高浓度P型杂质区79，接收接地电压Vss。

形成MOS晶体管的阱72及80由于与半导体衬底70分离，所以能随着工作周期(工作方式)的变更而高速地改变这些MOS晶体管反向栅压，另外通过构成三层阱结构，能互相独立地设定n沟道MOS晶体管及p沟道MOS晶体管各自的反向栅压。

该图6所示的MOS晶体管也可以是图3所示的读出放大器激活晶体管65a及65b，另外，也可以是行选择电路52中包含的反相器52b或AND电路52a的主要构成元件。

[反相栅压发生电路的结构1]

图7是发生n沟道MOS晶体管用的反向栅压VNB的反向栅压发生电路的结构图。在图7中，反向栅压发生电路提供电源线1上的内部电源电压intVcc和接地线2上的接地电压Vss这两个工作电源电压而工作，它包括：将供给输入结点3的激活信号ACT反相后传输给输出结点4的反相器5；将反相器5的输出信号的振幅变换成内部电源电压intVcc和低电平反向栅压VNBL之间的振幅用的电平变换电路10；以及根据该电平变换电路10的输出信号，选择低电平反向栅压VNBL及高电平反向栅压VNBH两者之一并将其作为反向栅压VNB输出的反向栅压驱动电路15。

电平变换电路10包括：响应反相器5的输出信号，从电源线1向内部结点11a供给电流的p沟道MOS晶体管10a；响应激活信号，从电源线1向内部结点11b供给电流的p沟道MOS晶体管10b；以及分别连接在低电平反向栅压供给线14和内部结点11a及11b之间并使内部结点11a及11b的低电位的内部结点放电到低电平反向栅压VNBL电平为止的n沟道MOS晶体管10c及10d。该n沟道MOS晶体管10c及10d交叉结合，构成触发器。

反向栅压驱动电路15包括：响应内部结点11a的电位而导通，选择供给结点90上的高电平反向栅压VNBH，传输给输出结点91的n沟道MOS晶体管15a；以及响应内部结点11b的电位而导通，将低电平反向栅压VNBL传输给输出结点91的n沟道MOS晶体管15b。

高电平反向栅压VNBH例如为0.5V，低电平反向栅压VNBL是负的，例如为-1.55V。这些反向栅压VNBH及VNBL将在后文详细说明，但大致满足intVcc-VNBL＝Vpp，(VNBL+VNBH)/2＝Vss，|VNBH|＝|VNBL|的关系。下面简单地说明工作情况。

当激活信号ACT呈激活状态时，p沟道MOS晶体管10a呈导通状态，p沟道MOS晶体管10b呈非导通状态。通过该导通状态的p沟道MOS晶体管10a，传输到结点11a上，其电位电平上升。随着该内部结点11a的电位上升，n沟道MOS晶体管10d导通，使内部结点11b放电，使其电位电平下降。p沟道MOS晶体管10b呈非导通状态，随着该内部结点11b的电位下降，n沟道MOS晶体管10c向非导通状态转变。最后，n沟道MOS晶体管10c呈非导通状态，n沟道MOS晶体管10d呈导通状态，内部结点11a由p沟道MOS晶体管10a进行充电，被充电到内部电源电压intVcc电平(1.0V)，内部结点11b通过n沟道MOS晶体管10d使电压下降到低电平反向栅压VNBL电平。在该状态下，n沟道MOS晶体管15a呈导通状态，n沟道MOS晶体管15b呈非导通状态，选择高电平反向栅压VNBH，将其作为反向栅压VNB传输给输出结点91。如果结点11b变成电压VNBL电平，则在该电平变换电路10中不存在从电源线1至供给线14的电流路径。

另一方面，当激活信号ACT呈低电平的非激活状态时，p沟道MOS晶体管10a变成非导通状态，p沟道MOS晶体管10b变成导通状态，内部结点11b被充电，其电位电平上升。因此，这时n沟道MOS晶体管10c终于导通，使内部结点11a的电位下降到低电平反向栅压VNBL电平为止，另一方面，内部结点11b由p沟道MOS晶体管10b充电到内部电源电压intVcc电平。因此，在反向栅压驱动电路15中，n沟道MOS晶体管15b呈导通状态，n沟道MOS晶体管15a呈非导通状态，输出低电平反向栅压VNBL作为反向栅压VNB。即使在这种情况下，在电平变换电路10中呈稳定状态时，也不存在电流路径。

如该图7所示，即使使用与以往同样的反向栅压发生电路，这些重要构成元件即n沟道MOS晶体管的栅-源之间的电压最大为高电压Vpp左右。即，所施加的最大电压，如图8(A)所示，是将内部电源电压int Vcc供给栅极，将低电平反向栅压VNBL供给源极的情况，或者如图8(B)所示，是将低电平反向栅压VNBL供给栅极，将内部电源电压intVcc供给漏极的情况(晶体管10c或10d)，或者如图8(C)所示，是将内部电源电压intVcc供给栅极，将低电平反向栅压供给漏极的情况(晶体管10a或10c)。

低电平反向栅压VNBL例如设定为-0.55V，则内部电源电压intVcc为1.0V。这种条件的电压大致满足intVcc+|VNBL|＝1.5·intVcc＝Vpp的关系。因此，存储单元晶体管的栅极绝缘膜的耐压特性例如为5MV/cm(条件是栅极氧化膜的厚度为50埃至55埃)，对存储单元晶体管来说，能保证其栅极绝缘膜的耐压。因此，由于能用与存储单元晶体管同样的制造工序，生成该n沟道MOS晶体管，所以能可靠地保证这些晶体管的耐压特性。

另外，即使在p沟道MOS晶体管10a及10b中，其栅-源之间的电压为最大的情况是发生在栅极接收内部电源电压intVcc、漏极接收低电平反向栅压VNBL的时候(参照图8(C))。即使在该状态下，满足上述条件时，由于能用与存储单元晶体管的栅极绝缘膜同样的制造工序，生成该p沟道MOS晶体管10a及10b的栅极绝缘膜，所以能可靠地保证该p沟道MOS晶体管10a及10b的耐压特性。

即，如图9所示，能用同一工序制造存储单元晶体管60b和反向栅压发生电路的n沟道MOS晶体管56a，另外能使该反向栅压发生电路56中包含的p沟道MOS晶体管56b的栅极绝缘膜的制造工序与存储单元晶体管的工序相同(注入离子对栅极进行自行调整)，不增加任何工序数，能生成其耐压特性得以保证的反向栅压发生电路。

另外，如图10(A)所示，关于该源极电位Vss，通过使极性不同，且使其大小(绝对值)相同(|VNBH|＝|VNBL|)，如图10(B)所示，在备用期间由反向栅压VNB(VNBL)产生的加在反向栅-源之间的PN结上的电压和图10(C)所示的激活期间的反向栅-源之间的电压，它们的极性不同，大小相等，对一个方向的PN结的电压应力不变大，能使其反向栅-源之间的电压应力在备用期间和激活期间这两个期间为最小。因此，能保证PN结的耐压特性。

另外，上述的字线驱动电压Vpp和内部电源电压intVcc通常满足Vpp＝(3/2)·intVcc的关系。因此，作为该低电平反向栅压VNBL，可以选择满足下式的电压。

(intVcc+|VNBL|)/intVcc＝Vpp/intVcc＝3/2

因此，作为上述的反向栅压VNBH及VNBL，可以选择+0.5V及-0.5V。

[反相栅压发生电路的结构2]

图11是表示反向栅压发生电路的另一结构图。该图11所示的反向栅压发生电路，其反向栅极驱动电路95的结构与图7所示的反向栅压发生电路的结构不同。该图11所示的反向栅压发生电路的其它结构与图7所示的反向栅压发生电路的结构相同，对应的部分标以相同的参照编号，其详细说明从略。

反向栅极驱动电路95包括：连接在传输高电平反向栅压VNBH的信号线90和内部结点96a之间、在其栅极上接收内部结点11a上的信号的p沟道MOS晶体管95a；连接在信号线90和内部结点96b之间、其栅极连接在内部结点11b上的p沟道MOS晶体管95b；连接在内部结点96a和传输低电平反向栅压VNBL的信号线4之间、且其栅极连接在内部结点96b上的n沟道MOS晶体管95c；以及连接在内部结点96b和信号线4之间、且其栅极连接在内部结点96a上的n沟道MOS晶体管96d。内部结点96b连接在输出反向栅压VNB的结点91上。

该反向栅极驱动电路95是将从电平变换电路10输出的内部电源电压intVcc和低电平反向栅压VNBL的电压变换成高电平反向栅压VNBH和低电平反向栅压VNBL的电压电平的电平变换电路。即，当内部结点11a的电压电平为低电平反向栅压VNBL电平时，p沟道MOS晶体管95a导通，p沟道MOS晶体管95b呈非导通状态。在该状态下，内部结点96a被充电到高电平反向栅压VNBH电平，MOS晶体管95d到通，内部结点96b的电压电平下降。最后，n沟道MOS晶体管95d将内部结点96b的电压电平下降到低电平反向栅压VNBL电平，MOS晶体管95c变成非导通状态。因此，作为反向栅压VNB，输出低电平反向栅压VNBL。

另一方面，当内部结点11a呈电源电压intVcc电平、内部结点11b呈低电平反向栅压VNBL电平时，p沟道MOS晶体管95a变成非导通状态，p沟道MOS晶体管95b变成导通状态，内部结点96b被充电到高电平反向栅压VNBH电平。因此，作为反向栅压VNB，输出高电平反向栅压VNBH。

另外，在该图11所示的反向栅极驱动电路95中，p沟道MOS晶体管95b导通时，其栅-源之间的电压为VNBH+|VNBL|，比图7所示的n沟道MOS晶体管15a导通时的栅-源之间的电压大，该p沟道MOS晶体管95b在非饱和区域工作，能高速地使该输出结点91充电，能很快地将反向栅压VNB从低电平反向栅压VNBL切换到高电平反向栅压VNBH。另外，稳定时，MOS晶体管95a～95d全部不导通，在线90和4之间不存在电流路径。

另外，该图7和图11所示的结构也能容易地应用于产生加在p沟道MOS晶体管的衬底区域上的反向栅压VPB用的电路结构。只要将电压极性及MOS晶体管的沟道的导电类型全部反转即可。

图12是概括地表示加在本发明的实施例1中的p沟道MOS晶体管的反向栅极上的反向栅压VPB的特性的图。如图12所示，在p沟道MOS晶体管的情况下，其源极接收内部电源电压intVcc。因此，作为反向栅压VPB，能使用比该内部电源电压intVcc高的电压VPBH及比内部电源电压intVcc低的低电压VPBL。该电压VPBH、intVcc及VPBL满足如下关系式。

VPBH-intVcc＝intVcc-VPBL

因此，关于这样的内部电源电压intVcc，通过使用对称的高电平反向栅压VPBH及低电平反向栅压VPBL，能获得与前面说明的n沟道MOS晶体管的反向栅压VPB相同的工作效果。

[反相栅压发生电路的结构3]

图13是表示反向栅压发生电路的第3种结构图。在图13中，反相栅压发生电路包括：将电源线(电源结点)1上的内部电源电压intVcc和接地结点(接地线)2上的接地电压Vss作为两个工作电源电压进行工作、将供给输入结点98的激活信号ACT反相后传输给输出结点99的反相器100；将反相器100的输出信号的振幅变换成高电平反向栅压VPBH及低电平反向栅压VPBL的电压电平的电平变换电路110；以及根据该电平变换电路110的输出信号，选择电压VPBH及VPBL两者之一、将其作为反向栅压VPB输出的反向栅压驱动电路120。

电平变换电路110包括：连接在传输高电平反向栅压VPBH的反向栅压传输线112和内部结点111a之间、且其栅极连接在内部结点111b上的p沟道MOS晶体管110a；连接在反向栅压传输线112和内部结点111b之间、且其栅极连接在内部结点111a上的p沟道MOS晶体管110b；连接在内部结点111a和接地结点之间、且其栅极上接收反相器100的输出信号的n沟道MOS晶体管110c；以及连接在内部结点111b和接地结点之间、且其栅极上接收激活信号ACT的n沟道MOS晶体管110d。

反向栅压驱动电路120包括：连接在反向栅压传输线112和输出结点116之间、且其栅极连接在内部结点111a上的p沟道MOS晶体管120a；以及连接在输出结点116和传输低电平反向栅压VPBL的线114之间、且其栅极连接在内部结点111a上的n沟道MOS晶体管120b。该反向栅压驱动电路120具有将电压VPBH及VPBL作为两个工作电源电压进行工作的CMOS反相器的功能。

能满足下列关系：

VPBH-Vss＝Vpp-Vss，

(VPBL+VPBH)/2＝intVcc

下面，简单地说明工作情况。

当激活信号ACT呈低电平、表示备用状态时，在电平变换电路110中，MOS晶体管110c呈导通状态，n沟道MOS晶体管110d呈非导通状态。因此，内部结点111a通过MOS晶体管110c放电至接地电压电平。随着该内部结点111a的电压电平的下降，p沟道MOS晶体管110b导通，使内部结点111b充电。随着该内部结点111b的电压电平的上升，p沟道MOS晶体管110a变成非导通状态，相应地内部结点111a高速地放电至接地电压电平。最后，p沟道MOS晶体管110b变成导通状态，p沟道MOS晶体管110a变成非导通状态，内部结点111b的电压电平变成高电平反向栅压VNBH电平。另一方面，内部结点111a呈接地电压电平。因此，在反向栅压驱动电路120中，p沟道MOS晶体管120a呈导通状态，n沟道MOS晶体管120b呈非导通状态。因此，作为反向栅压VPB，通过输出结点116输出高电平反向栅压VPBH。因此，在反向栅极上接收反向栅压VNB的p沟道MOS晶体管的阈值电压的绝对值变高。

另一方面，当激活信号ACT呈高电平时，n沟道MOS晶体管110d呈导通状态，n沟道MOS晶体管110c呈非导通状态，内部结点111a被充电至高电平反向栅压VPBH电平，另一方面，内部结点111b被放电至接地电压电平。在该状态下，在反向栅压驱动电路120中，p沟道MOS晶体管120a呈非导通状态，n沟道MOS晶体管120b呈导通状态，作为反向栅压VPB，从输出结点116输出低电平反向栅压VPBL。因此，在反向栅极上接收反向栅压VPB的p沟道MOS晶体管的阈值电压的绝对值变小。

在图13所示的反相栅压发生电路的结构中，在反向栅压驱动电路120中使用CMOS反相器。因此，能在高电平反向栅压VPBH和低电平反向栅压VPBL两者之间，高速地切换反向栅压VPB。

[反向栅压生成电路的结构1]

图14是表示生成高电平反向栅压VNBH的电路结构图。在图14中，反向栅压生成电路包括：连接在电源线129和内部结点130a之间的电阻元件R；连接在电源线129和内部结点130b之间、且其栅极连接在内部结点130a上的p沟道MOS晶体管QP1；连接在内部结点130b和接地接点之间、且其栅极连接在内部结点130c上的n沟道MOS晶体管QN1；连接在内部结点130a和内部结点130c之间、且其栅极连接在内部结点130b上的p沟道MOS晶体管QP2；连接在内部结点130c和接地接点之间、且其栅极连接在内部结点130c上的n沟道MOS晶体管QN2；连接在电源线129和内部结点130d之间、且其栅极连接在内部结点130d上的p沟道MOS晶体管QP3；连接在内部结点130d和接地接点之间、且其栅极连接在内部结点130c上的n沟道MOS晶体管QN3；连接在电源线129和内部结点130e之间、且其栅极连接在内部结点130d上的p沟道MOS晶体管QP4；以及连接在内部结点130e和接地接点之间、且其栅极连接在接地结点上的p沟道MOS晶体管QP5。这些MOS晶体管QP1～QP5及QN1～QN3构成发生基准电压的电路。

反向栅压生成电路还包括：对基准电压Vref和输出结点131上的电压VNBH进行比较的比较电路CP；以及根据比较电路CP的输出信号，从电源线129向输出结点131供给电流的p沟道MOS晶体管QP6。高电平反向栅压VNBH从该输出结点131输出。下面，简单地说明该图14所示的反向栅压生成电路的工作情况。

现在假定n沟道MOS晶体管QN1具有传递系数βn1，且起高电阻作用，另一方面，MOS晶体管QN2、QN3分别具有相同的传递系数βn2，p沟道MOS晶体管QP1～QP5分别具有传递系数βp1、βp2、βp3、βp4及βp5。还假定传递系数βp1比传递系数βn2大很多。电源线129上的电源电压Vcc也可以是从外部供给的电源电压，另外也可以是内部的电源电压，但为了具有余裕地生成高电平反向栅压VNBH，该电源线129最好利用来自外部的电源电压Vcc。

如果电流I3通过电阻元件R流过，则该电流I3便流过MOS晶体管QP2及QN2。MOS晶体管QN2与MOS晶体管QN1构成电流镜电路，同样大小的电流流过这些MOS晶体管QN1及QN2。从MOS晶体管QP1将电流供给该MOS晶体管QN1。MOS晶体管QN1的传递系数βn1比MOS晶体管QP1的传递系数βp1小很多，因此，P沟道MOS晶体管QP1供给使其栅-源之间的电压为阈值电压VTP的电流I4。如果电流13增加、结点130a的电压Vc降低，则通过p沟道MOS晶体管QP1流过的电流I4增加，结点130b的电压VB上升。相应地限制了p沟道MOS晶体管QP2的电流，使该已增加的电流I3降低。另一方面，如果电流I3下降、结点130a的电压Vc上升，则p沟道MOS晶体管QP1供给的电流I4减小。因此，n沟道MOS晶体管QN1使结点130b放电(起电阻作用，结点130b的电压VD降低)，使结点130b的电压VD下降，MOS晶体管QP2的电导增大，使电流I3增加，使结点130a的电压Vc的电压电平降低。因此，该p沟道MOS晶体管QP1及QP2以及n沟道MOS晶体管QN1及QN2具有作为恒流电路的功能，电流I3的大小由电阻元件R两端的电压和电阻元件R的阻值R决定。

另一方面，n沟道MOS晶体管QN2与n沟道MOS晶体管QN3构成电流镜电路，同样大小的电流流过这些MOS晶体管QN2及QN3。结点130d的电压VA由MOS晶体管QP3供给的电流I2决定。MOS晶体管QP3的栅-源极互相连接，在饱和区工作，能根据该饱和区的漏极电流，求出结点130d的电压VA。MOS晶体管QP3和MOS晶体管QP4构成电流镜电路，流过MOS晶体管QP3的电流I2的电流镜电流I1流过该MOS晶体管QP4。该电流I1和电流I2之比由传递系数βp4和传递系数βp3之比决定。

MOS晶体管QP4供给的电流I1流过MOS晶体管QP5。该MOS晶体管QP5的栅极连接在接地接点上，在饱和区工作，因此结点130e的电压即基准电压Vref由该电流I1和流过MOS晶体管QP5的饱和区的电流值决定。该基准电压Vref可用下式表示。[式2]

V_{ref} = \sqrt{\frac{2 \cdot βp 4 \cdot (- VTP)}{βp 5 \cdot βp 3 \cdot R}} - VTP

现假设βp4＝n·βp3，电流I1能用n·I2表示。因此，这时基准电压Vref可用下式表示。

[式3]

V_{ref} = \sqrt{\frac{2 n \cdot (- VTP)}{βp 5 \cdot R}} - VTP

即，基准电压Vref的大小取决于p沟道MOS晶体管QP1～QP5的阈值电压VTP(使这些阈值电压全部相等)、p沟道MOS晶体管QP5的传递系数βp5、电阻元件R的电阻值、以及p沟道MOS晶体管QP3及QP4的电流镜之比n。即，基准电压Vref是与电源电压Vcc无关的恒定的电压。

比较电路CP在输出结点131上的电压VNBH比基准电压Vref高的情况下输出高电平的信号，使p沟道MOS晶体管QP6为非导通状态，另一方面，当该输出结点131的电压VNBH比基准电压Vref低时，比较电路CP输出低电平的信号，使p沟道MOS晶体管QP6的电导增大，从电源线129向输出结点131供给电流，使该电压VNBH的电平上升。因此，该高电平反向栅压VNBH变得与基准电压Vref的电压电平大致相等。

[低电平反向栅压VNBL生成电路]

图15是表示生成对n沟道MOS晶体管的低电平反向栅压VNBL的电路结构图。在图15中，该低电平反向栅压生成电路将地线上的接地电压Vss和负电压传输线135上的负电压VBB作为两个工作电源电压，生成负的低电平反向栅压VNBL。该低电平反向栅压生成电路包括：连接在负电压传输线135和内部结点136a之间的电阻元件Ra；连接在负电压传输线135和内部结点136b之间、且其栅极连接在内部结点136a上的n沟道MOS晶体管QN5；连接在内部结点136a和内部结点136c之间、且其栅极连接在内部结点136b上的n沟道MOS晶体管QN6；连接在内部结点136b和接地结点之间、且其栅极连接在内部结点136c上的p沟道MOS晶体管QP6；连接在内部结点136c和接地结点之间、且其栅极连接在内部结点136c上的p沟道MOS晶体管QP7；连接在负电压传输线135和内部结点136d之间、且其栅极连接在内部结点136d上的n沟道MOS晶体管QN7；连接在内部结点136d和接地结点之间、且其栅极连接在内部结点136c上的p沟道MOS晶体管QP8；连接在负电压传输线135和内部结点136e之间、且其栅极连接在内部结点136d上的n沟道MOS晶体管QN8；以及连接在内部结点136e和接地结点之间、且其栅极连接在接地结点上的n沟道MOS晶体管QN9。p沟道MOS晶体管QP6～QP8的传递系数β比n沟道MOS晶体管QN5的传递系数β小很多。从内部结点136e输出基准电压Vrefa。

低电平反向栅压生成电路还包括：对输出结点137上的反向栅压VNBL和基准电压Vrefa进行比较的比较电路CP；以及连接在输出结点137和负电压传输线135之间、根据比较电路CP的输出信号，从输出结点137向负电压传输线135供给电流、调整电压VNBL的电平的n沟道MOS晶体管QN10。

生成该基准电压Vrefa的电路部分，其MOS晶体管的沟道的导电类型与图14所示的发生基准电压Vref的电路部分全部相反，而且采用负电压VBB代替电源电压Vcc。因此，该图15所示的基准电压发生部与图14所示的基准电压发生部同样地进行工作(电流的流动方向相反)，从内部结点136e输出由下式表示的基准电压Vrefa。

[式4]

V_{ref} a = - \sqrt{\frac{2 n \cdot VTN}{βn 9 \cdot Ra}} - VTN

这里，βn9表示n沟道MOS晶体管QN9的传递系数，VTN表示n沟道MOS晶体管QN5～QN8的阈值电压。

比较电路CP将负电压VBB作为一种工作电源电压进行工作。另一种电源电压可以是电源电压Vcc及接地电压Vss两者中的任意一者。当输出结点137上的电压VNBL比基准电压Vrefa高时，比较电路CP的输出信号呈高电平，n沟道MOS晶体管QN10的电导增大，电流从输出结点137流向负电压传输线135，电压VNBL的电平降低。另一方面，当电压VNBL比基准电压Vrefa低时，比较电路CP输出低电平(负电压VBB电平)的信号，使MOS晶体管QN10呈非导通状态。因此，来自输出结点的电压VNBL变成基准电压Vrefa的电平。

图16是表示发生负电压VBB的电路结构之一例图。在图16中，负电压发生电路包括：连接在结点139a和结点139b之间、根据时钟信号φ进行充电工作的电容器140a；连接在结点139b和接地结点之间、且其栅极连接在结点139b上的n沟道MOS晶体管140b；连接在结点139b和结点139c之间、且其栅极连接在结点139c上的n沟道MOS晶体管140c；连接在结点139c和结点139d之间、根据供给结点139d的时钟信号/φ进行充电工作的电容器140d；连接在结点139c和结点139e之间、且其栅极连接在结点139a上的n沟道MOS晶体管140e；连接在结点139e和接地结点之间的稳定电容器140f；以及连接在结点139e和接地结点之间、使从结点139e输出的负电压VBB的电平固定在规定的电压电平的箝位电路140g。

MOS晶体管140b、140c及140d作为二极管进行工作，各自的阈值电压都非常小。

在该图16所示的负电压发生电路的结构中，结点139b利用MOS晶体管140b的箝位功能及电容器140a的充电工作，其电位在电压Vt和电压Vt-Vcc之间变化。这里，时钟信号φ和/φ在接地电压Vss和电源电压Vcc之间变化。另外，Vt表示MOS晶体管140b、140c及140e的阈值电压。

当结点139c的电压电平高时，MOS晶体管140c导通。时钟信号φ和/φ是互为相补的时钟信号，当结点139b的电压电平高时，结点139c的电压电平变低。因此，该结点139c的电压电平在2·Vth-Vcc和2·Vt-2·Vcc之间变化。

MOS晶体管140e作为二极管进行工作，当结点139e的电压电平比结点139c高时导通。当该结点139e和结点139c的电位差变成在阈值电压Vt以下时，MOS晶体管140e变成非导通状态。因此，结点139e的电压电平按-(2·Vcc-3·Vt)的大小供给。该结点139e的电压利用箝位电路140g的功能而固定在规定的电压电平。因此，生成具有规定的电压电平的负电压VBB。来自结点139e的负电压VBB利用稳定电容器140f进行稳定。作为该负电压VBB取-1V～-0.75V左右的电压电平。箝位电路140g根据由该充电工作产生的负电压的电平大小，也可以不特别设置。

如果利用图14及图15所示的反向栅压VNBH及VNBL生成电路，则从前面的公式可知，通过将MOS晶体管的沟道的导电类型反转，用负电压VBB代替电源电压Vcc，以接地电压Vss为基准，能生成其绝对值相等的反向栅压VNBH及VNBL。另外，生成基准电压Vref及Vrefa，并将其与反向栅压进行比较，通过利用根据该比较结果进一步调整电压电平的反馈回路，能使所产生的反向栅压VNBH及VNBL的电压电平稳定，能将接收这些反向栅压VNBH及VNBL的MOS晶体管的阈值电压可靠地设定为所希望的电压电平。特别是通过准确地调整设定在接近于PN结的扩散电位(约0.7V)的电压电平的高电平反向栅压VNBH的电压电平，则能使该高电平反向栅压VNBH比扩散电位高，使PN结正向偏置，能可靠地抑制电流从衬底区流到杂质区。

[p沟道MOS晶体管用的反向栅压生成电路]

图17是生成向p沟道MOS晶体管的反向栅极供给的反向栅压VNBH的电路结构图。该图17所示的反向栅压生成电路与图14所示的电压VNBH用的反向栅压生成电路的结构不同之点仅在于：将供给电源线129的内部电源电压intVcc代之以比该内部电源电压intVcc高的高电压VPP(与字线驱动电压不同)，以及用该内部电源线129上的内部电源电压intVcc代替接地电压，其它电路结构相同。因此，对应的部分标以相同的参照偏号，其详细说明从略。

在该图17所示的结构中，从输出结点151输出高电平反向栅压VNBH。由于以内部电源电压intVcc为基准，可以测定基准电压Vrefb，所以该基准电压Vrefb能用下式表示。

[式5]

V_{ref} b = \sqrt{\frac{2 n \cdot (- VTP)}{βp 5 \cdot R}} - VTP + int Vcc

图18是表示发生图17所示的高电压VPP用的电路结构之一例图。在图18中，高电压发生电路包括：连接在结点151a和结点151b之间、根据供给结点151a的时钟信号φ，进行充电工作的电容器152a；连接在电源结点和结点151b之间、且其栅极连接在电源结点上的n沟道MOS晶体管152b；连接在结点151b和结点151c之间、且其栅极连接在结点151b上的n沟道MOS晶体管152c；连接在结点151f和结点151c之间、根据供给结点151f的时钟信号/φ，进行充电工作的电容器152d；连接在结点151c和结点151e之间、且其栅极连接在结点151c上的n沟道MOS晶体管152e；连接在结点151e和电源结点之间、使结点151e的电位稳定用的稳定电容器152f；以及与结点151e结合、将该结点151e电压电平固定在规定的电压电平的箝位电路152g。箝位电路152g的另一结点连接在电源结点上。结点152c连接在输出结点151f上，从该输出结点151f输出高电压VPP。

MOS晶体管152b、152c及152e是其阈值电压低的低Vt晶体管。MOS晶体管152b将结点151b的低电平固定在Vcc-Vt的电平。因此，结点151b的电压在Vcc-Vt和2·Vcc-Vt之间变化。

MOS晶体管152c在结点151b的电压电平比结点151c的电压电平高出阈值电压Vt时导通。因此，该MOS晶体管152c将结点151c的低电平固定在2·Vcc-2·Vt。结点151c利用电容器152d的充电工作，其电压振幅为Vcc。因此，结点151c的电压在3·Vcc-2·Vt和2·Vcc-2·Vt之间变化。MOS晶体管152e在结点151c和结点151e的电压差小于其阈值电压Vt时变成非导通状态。因此，结点151e的电压电平为3·Vcc-3·Vt。当该结点151e的电压电平高时，由箝位电路152d将其固定在规定的电压电平，从输出结点151f输出具有规定的电压电平的高电压VPP。该高电压VPP由稳定电容器152f进行稳定。根据由该充电工作产生的电压电平的大小情况，也可以不设置箝位电路152g。

[低电平反向栅压生成电路]

图19是表示生成p沟道MOS晶体管的低电平反向栅压VPBL的电路结构图。该图19所示的低电平反向栅压生成电路与图15所示的生成低电平反向栅压VNBL的电路之间在以下方面不同。设置传输接地电压Vss的接地线155，来代替负电压传输线35，另外，设置传输内部电源电压intVcc的电源线129，来代替接地线，以及设置对来自输出结点157的低电平反向栅压VPBL和基准电压Vrefc进行比较的比较电路CPA，并且在结点158和输出结点157之间设置根据该比较电路CPA的输出信号供给电流的p沟道MOS晶体管QP10。电源电压Vcc或高电压VPP被送给结点158。

其它结构与图15所示的低电平反向栅压生成电路相同，对应的部分标以相同的参照编号，其详细说明从略。因而在图19所示的低电平反向栅压生成电路中，基准电压Vrefc是以内部电源电压intVcc为基准生成的，所以该基准电压Vrefc可用下式表示。

[式6]

V_{ref} c = - \sqrt{\frac{2 n \cdot VTN}{βn 9 \cdot Ra}} - VTN + int Vcc

因此，发生高电平反向栅压VNBH用的基准电压Vrefb和发生低电平反向栅压VNBL用的基准电压Vrefc以内部电源电压intVcc为基准，其极性不同，另外，这些基准电压Vrefc和内部电源电压intVcc之差与内部电源电压intVcc和基准电压Vrefb之差大致相等。另外，图19所示的基准电压生成电路和图17所示的基准电压生成电路的不同之点仅在于：变更其MOS晶体管的沟道的导电类型，利用接地电压Vss代替高电压VPP。因此，只通过变换构成电路的重要元件，就能正常地生成所需要的基准电压。

当输出结点157的电压VPBL比基准电压Vrefc高时，比较电路CP使n沟道MOS晶体管QN10的电导增大，使该电压VPBL下降。当该输出结点157的电压VPBL比基准电压Vrefc高时，比较电路CP的输出信号呈低电平，MOS晶体管QN10呈非导通状态。另一方面，当电压VPBL也比基准电压Vrefc高时，比较电路CPA输出高电平信号，使MOS晶体管QP10呈非导通状态。当电压VPBL比基准电压Vrefc低时，比较电路CPA的输出信号的电平下降，使MOS晶体管QP10的电导增大，从结点158供给电流，使电压VPBL的电平上升。如该图19所示，利用比较电路CP及CPA和MOS晶体管QN10及QP10进行电压VPBL的升高及降低工作，其理由如下。

如图20(A)所示，现在考虑对n沟道MOS晶体管供给反向栅压VNB的情况，当从高电平反向栅压VNBH向低电平反向栅压VNBL变化时，由图15所示的电路结构可知，通过生成低电平反向栅压VNBL的VNBL系统电路，该反向栅压VNB的电平下降到规定的电压电平。因此，n沟道MOS晶体管的反向栅压VNB高速地下降到低电平反向栅压VNBL电平。另外，当从低电平反向栅压VNBL向高电平反向栅压VNBH变化时，由图14所示的电路结构可知，发生该高电平反向栅压VNBH的VNBH系统电路工作，能使供给MOS晶体管的反向栅极的电压电平高速地上升到规定的高电平反向栅压电平。

另一方面，如图20(B)所示，在将p沟道MOS晶体管的反向栅压VPB从高电平反向栅压VPBH切换到低电平反向栅压VPBL时，成为对象的MOS晶体管的反向栅压呈比该低电平反向栅压VPBL高的电压电平。因此，在该状态下，使MOS晶体管QP10处于非导通状态的MOS晶体管QN10根据比较电路CP的输出信号而导通，使供给衬底区域的高电平反向栅压VPBH高速地放电，一直降低到规定的低电平反向栅压VPBL为止。另一方面，当反向栅压VPB从低电平反向栅压VPBL向高电平反向栅压VPBH变化时，由图17所示的电路可知，使发生高电平反向栅压VPBH的VPBH系统电路工作，使该衬底区域的低电平反向栅压VPBL高速地上升，一直上升到规定的高电平反向栅压VPBH电平为止。因此，在该发生p沟道MOS晶体管的反向栅压的结构中，在生成低电平反向栅压的电路中，需要进行降低和升高这两种工作的电路，因此，能高速地进行反向栅压的切换。

在该生成p沟道MOS晶体管的反向栅压VPBH及VPBL的电路中，对基准电压和反向栅压进行比较，利用根据该比较结果来调整电压电平的反馈电路，能准确地将反向栅压VPBH及VPBL设定为规定的基准电压电平，不受电路工作等的影响，能稳定地生成一定的反向栅压VPB，相应地能将p沟道MOS晶体管的阈值电压准确地设定为所希望的值。

[基准电压发生电路的变更例]

图21是发生基准电压Vref的电路结构图。该图21所示的基准电压发生电路与图14所示的基准电压发生电路的结构不同之点在于：代替电阻元件R用其电阻值可微调的可变电阻元件160进行置换，另外，代替p沟道MOS晶体管QP5用其传递系数β可微调的电流/电压变换元件165进行置换，其它结构相同。因此，与图14对应的部分标以相同的参照编号。如该图21所示，通过微调可变电阻元件160的电阻值Rv及电流/电压变换元件165的传递系数βp，对来自结点130e的基准电压Vref的电压电平进行调整，准确地生成所需要的反向栅压。

图22(A)是表示图21所示的可变电阻元件160的结构之一例图。在图22(A)中，可变电阻元件160包括：串联连接在电源线129和内部结点130a之间的电阻元件r0～rn；以及与电阻元件r0～rn分别并联连接、且互相之间串联连接的可熔断连接元件f0～fm。这些连接元件f0～fm在导通时作为低电阻元件使用，与电阻元件r0～rn相比，其电阻值可忽略不计。在该可变电阻元件160中，当连接元件f0～fm全部呈导通状态时，只有电阻元件rn连接在电源线129和内部结点130a上，其电阻值为rn。通过适当地利用例如激光将连接元件f0～fm熔断，能在该电源线129和电阻元件rn之间串联连接适当数量的电阻元件，该可变电阻元件160的电阻值增大。从前面的基准电压Vref的表达式可知，如果电阻值Rv增大，基准电压Vref的电压电平便降低。

图22(B)是表示图21所示的电流/电压变换元件165的结构之一例图。在图22(B)中，电流/电压变换元件165包括：串联连接在输出结点130e和接地接点之间、且各自的栅极分别连接在接地结点上的p沟道MOS晶体管TQ0～TQm；以及与MOS晶体管TQ0～TQm并联连接、且互相之间串联连接的可熔断连接元件F0～Fm。当连接元件F0～Fm导通时，作为低电阻元件使用，将对应的p沟道MOS晶体管短路。

在该图22(B)所示的电流/电压变换元件165中，当连接元件F0～Fm全部呈导通状态时，MOS晶体管TQ1～TQm全部被短路，p沟道MOS晶体管TQ0被连接在输出结点130e和接地接点之间。现在，如果将连接元件F0熔断，则该MOS晶体管TQ0及TQ1便被串联连接在输出结点130e和接地接点之间。假定这些MOS晶体管TQ0～TQm的尺寸(栅极宽度与栅极长度之比)全都相同，栅极长度(沟道长度)变为2倍，相应地传递系数βp变为1/2。因此，如果将该连接元件F0～Fm熔断适当的数量，则由连接在输出结点130e和接地接点之间的MOS晶体管所表现的MOS晶体管的栅极长度(沟道长度)变长，相应地传递系数βp变小。如果该传递系数βp变小，则从前面的表达式可知，基准电压Vref的电压电平上升。通过使可变电阻元件160及电流/电压变换元件165的基准电压Vref的调整方向相反，即使由于制造参数等原因而使基准电压Vref与规定的电压电平不同时，通过适当地熔断连接元件f0～fm及F0～Fm，能生成最适合的电平的基准电压。

另外，在该图22(A)中，也可以使电阻元件rn和电阻元件r0～rm的电阻值不同，另外，在图22(B)中，在电流/电压变换元件中，也可以使MOS晶体管TQ0和MOS晶体管TQ1～TQm的尺寸(栅极宽度与栅极长度之比)不同。用电阻元件r0～rm及MOS晶体管TQ1～TQm来调整实际的基准电压的偏移和设计值的偏移，就能利用电阻元件rn及MOS晶体管TQ0，生成设计值的基准电压Vref。因此，能更准确地设定基准电压(因为能使调整时的电压台阶更小)。

该基准电压Vref的调整同样能适用于发生p沟道MOS晶体管的高电平反向栅压VPBH的电路中。在图17电路结构中，也可以将电阻元件R及p沟道MOS晶体管QP5分别换成可变电阻元件及电流/电压变换元件。因此，如图23所示，如果通过调整电流/电压变换电路以使传递系数βp更小，则基准电压变高，相应地反向栅压VNBH及VPBH变高。另一方面，当通过对可变电阻元件进行微调，使其电阻值增大时，基准电压变低，相应地反向栅压VNBH及VPBH变低。因此，能准确地将反向栅压VNBH及VPBH设定成所希望的电压电平。

[低反向栅压用的基准电压发生电路]

图24是生成用来发生n沟道MOS晶体管的低电平反向栅压VNBL的基准电压Vrefa用的基准电压发生电路的结构图。该图24所示的基准电压发生电路与图15所示的基准电压发生电路有以下不同点。即，生成恒定电流用的电阻元件Ra被换成其电阻值为可微调的可变电阻元件170，另外，发生基准电压用的n沟道MOS晶体管QN9被换成其传递系数βn可微调的电流/电压变换元件175。其它结构与图15所示的结构相同，对应的部分标以相同的参照编号。该电流/电压变换元件175将n沟道MOS晶体管作为主要的构成元件，其结构示于图25。

在图25中，电流/电压变换元件175包括：串联连接在内部结点136e和接地接点之间、且各自的栅极分别连接在接地结点上的n沟道MOS晶体管QT0～QTn；以及与MOS晶体管QT1～QTm并联连接、且互相之间串联连接的可熔断连接元件FL0～FLm。可变电阻元件170备有与图22(A)所示的可变电阻元件相同的结构。

在该图24所示的结构中，可变电阻元件170的电阻值由于熔断连接元件而变大。这时，流过可变电阻元件170的电流变小，相应地基准电压Vrefa接近于接地电压Vss的电平。

另一方面，如图25所示，在电流/电压变换元件175中，如果适当地熔断连接元件FL0～FLm，则该电流/电压变换元件175的传递系数βn变小，该电流/电压变换元件175上的电压降增大。因此，在该状态下，基准电压Vrefa的电压电平下降(负得更大)。

该图24所示的可变电阻元件170及电流/电压变换元件175的结构也能适用于图19所示的发生用于p沟道MOS晶体管的低电平反向栅压VPBL用的电路中。

因此，如图26所示，在低电平反向栅压用的基准电压调整中，当通过连接元件的熔断进行使可变电阻元件170的电阻值增大的电阻调整时，低电平反向栅压VNBL及VPBL的电压电平变高，另一方面，在电流/电压变换元件175中，如果通过熔断连接元件FL0～FLm，进行传递系数βn的调整，则随着这些基准电压Vrefa的电压电平的下降，低电平反向栅压VNBL及VPBL的电压电平也下降。因此，通过基准电压的调整，能将反向栅压VNBL及VPBL设定成所希望的电压电平。

如上所述，在该生成反向栅压用的基准电压发生电路中，由于设有调整该基准电压电平用的微调电路，所以即使由于制造参数的偏差等原因而使基准电压电平变化得不同于设计值时，也能可靠地发生呈所希望的电压电平的基准电压，相应地能生成所希望的电压电平的反向栅压，能抑制阈值电压的偏差。

另外，作为电阻性的元件，也可以采用将电阻元件和连接元件的串联体互相并联的结构，另外，即使在电流/电压变换电路中，也可以采用将MOS晶体管和连接元件的串联体互相并联的结构。

[其它应用例]

在以上的说明中，作为该半导体集成电路装置，说明了选择字线的电压电平比内部电源电压高的半导体存储装置。可是，如果是具有该备用周期和激活周期的半导体集成电路装置，也可以采用以MOS晶体管的源极电位为基准，施加极性不同且其绝对值相等的反向栅压的结构。能保证主要构成元件MOS晶体管的可靠性，此外，在发生反向栅压用的电路结构中，只将MOS晶体管的沟道的导电类型及电压反转，就能生成所需要的反向栅压，所以能容易地生成反向栅压。

再者，低电平反向栅压的绝对值和电源电压之和，实际上只要是电源电压的3/2倍的电压电平即可，特别是不需要限定内部电源电压为1.0V及以源极为基准的低电平反向栅压的绝对值为0.55至0.5V。

如上所述，如果遵照本发明，则MOS晶体管的反向栅极上施加的电压以源极电位为基准，极性不同，所以能使在MOS晶体管的栅-源/漏之间施加的电压小，能确保栅极绝缘膜的可靠性。

如果遵照本发明的第1方面，则由于在选择字线被驱动成比第1电源电压高的驱动电压电平的半导体集成电路装置中，对应于工作周期，以第2电源电压为基准，将极性不同的第1及第2偏压加在形成存储单元的衬底区域上，所以能使存储单元晶体管高速工作，另外，写入时由于可靠地使其呈低阈值电压，所以能再写入高电平数据。另外，在偏压发生电路中，能降低MOS晶体管的栅-源/漏之间施加的电压，能确保栅极绝缘膜的可靠性。另外，由于使该偏压和第1电源电压之差的绝对值实际上与驱动电压和第2电源电压之差的绝对值相等，所以能用与存储单元晶体管的同一个制造工艺制作该偏压发生电路的MOS晶体管。

如果遵照本发明的第2方面，则由于在内部电路激活时及非激活时，施加以第1参照电压为基准的极性互不相同的第1及第2偏压，所以能使这些偏压发生电路的栅-源/漏之间的电压小，能保证栅极绝缘膜的可靠性。另外，由于使该第1及第2偏压的算术平均值实际上与第1参照电压相等，所以只要变更其主要构成元件即MOS晶体管的沟道的导电类型及参照电压的极性，就能生成第1及第2偏压发生电路，能用对称的电路生成这些第1及第2偏压，能稳定地发生第1及第2偏压。

另外，在接收该偏压的内部电路的构成元件的衬底/源极区上施加的电压，在激活时及非激活时为绝对值相同的偏压，能缓和加在该衬底区/源极区的结合部分上的电压应力。

如果遵照本发明的第3方面，则由于将以第2电源电压为基准的极性互不相同的第1及第2偏压加到字线升压方式的存储装置的周围电路的衬底区上，所以能抑制备用周期的亚阈值电流，而且在激活周期能使该外围电路的构成元件高速工作。另外，能使该偏压发生电路的栅-源/漏之间施加的电压小，能确保栅极绝缘膜的可靠性。

再者，由于使第1电源电压和第2偏压之差的绝对值实际上与驱动电压和第2电源电压之差的绝对值相等，所以该偏压发生电路的栅-源/漏之间施加的电压和存储单元晶体管的相同，能用与存储单元晶体管的同一个制造工艺形成该衬底偏压发生电路的MOS晶体管。

如果遵照本发明的第4方面，则由于对应于工作方式将以第1电源电压为基准的极性互不相同的第1及第2偏压加到形成字线升压方式的存储装置的周围电路的衬底区上，所以能抑制周围电路的MOS晶体管在备用期间的亚阈值电流，并能实现其在激活期间高速工作。另外，由于施加其极性不同的偏压，所以能使周围电路的MOS晶体管的衬底/源极区之间施加的电压小，能缓和该PN结上的电压应力。再者，由于使第2偏压和第2电源电压之差的绝对值实际上与字线驱动电压和第2电源电压之差的绝对值相等，所以能使偏压发生部的MOS晶体管的栅-源/漏之间施加的电压的最大值和存储单元晶体管的栅-源/漏之间的电压相同，能用与存储单元晶体管的同一个制造工艺制作该偏压发生电路的主要构成元件即MOS晶体管。

如果遵照本发明的第5方面，则由于使第1偏压和第2电源电压之差的绝对值实际上与第2偏压和第2电源电压之差的绝对值相等，所以只变换该MOS晶体管的沟道的导电类型，就能制作以第2电源电压为基准发生这些第1及第2偏压的电路结构，能容易地生成所需要的电压电平的偏压。另外，在反向栅极上接收其偏压的MOS晶体管的源极/衬底之间能经常只施加绝对值小的偏压，能抑制沿单一方向施加大的偏压，能缓和PN结上的电压应力。

如果遵照本发明的第6方面，则由于调整该第1及第2偏压的电平，所以即使由于制造参数的偏差等引起偏压电平变化，也能可靠地生成所需要的电平的偏压，能减小阈值电压的偏差，即使在衬底区上施加正向偏压时，也能可靠地防止该衬底/源极区的PN结导通。

如果遵照本发明的第7方面，则关于偏压，由于对基准电压和该偏压进行比较，并根据该比较结果，调整偏压电平，所以即使电路工作时，也能稳定地生成所希望的电压电平的偏压。

如果遵照本发明的第8方面，则由于在激活期间和备用期间将第3及第4偏压加到在第2导电型的衬底区上形成的外围MOS晶体管的衬底区上，且以第1电源电压为基准，使这些第3及第4偏压的极性不同，所以能抑制周围电路的MOS晶体管在备用期间的亚阈值电流，并能实现其在激活期间高速工作。

如果遵照本发明的第9方面，则由于使该第3偏压和第4偏压的算术平均值实际上与第1电源电压相等，因此以第1电源电压为基准，利用使第3及第4偏压同样的电路结构，只变更MOS晶体管的沟道的导电类型，就能生成所需要的第3及第4偏压。

如果遵照本发明的第10方面，则由于驱动电压和第1电源电压之比实际上与第4偏压和第1电源电压之比相等，所以这些第3及第4偏压发生电路中包括的MOS晶体管即使利用与存储单元晶体管相同的制造工艺进行制作，也能可靠地确保其栅极绝缘膜的可靠性。

Claims

1.一种将第1及第2电源电压作为工作电源电压进行工作的半导体集成电路装置，它备有：

排列成行列状且在第1导电型的衬底区域形成的多个存储单元；

对应于各上述行配置、连接各自对应的行的存储单元的多条字线；

根据地址信号，将绝对值比上述第1电源电压大的驱动电压传输给与地址指定的行对应的字线，并将该字线驱动到选择状态的行选择装置；

以及将偏压加到上述衬底区域上用的偏压施加装置，

其特征在于：

上述偏压施加装置包括在上述地址信号有效且进行存储单元选择工作的激活期间，将第1偏压加在上述衬底区域上，而且在上述行选择装置保持非活化状态的备用期间，以上述第2电源电压为基准，将与上述第1偏压极性不同的第2偏压加在上述衬底区域上的装置，上述第2偏压和上述第1电源电压之差的绝对值实际上与上述驱动电压和上述第2电源电压之差的绝对值相等。

2.一种半导体集成电路装置，其特征在于包括：

激活时执行规定的功能的内部电路，该内部电路包括在第1导电型的半导体衬底区域形成且其源极接收第1参照电压而结合的绝缘栅型场效应晶体管；

根据表示上述内部电路的激活/非激活状态的工作方式指示信号，在上述内部电路激活时将第1偏压加在上述衬底区域上，而且在上述内部电路未激活时，以上述第1参照电压为基准，施加与上述第1偏压极性不同的第2偏压的偏压施加装置，上述第1偏压和上述第2偏压的算术平均值实际上与上述第1参照电压相等。

3.一种将第1及第2电源电压作为工作电源电压进行工作的半导体集成电路装置，它备有：

排列成行列状的多个存储单元；

对应于各上述行配置、连接各自对应的行的存储单元且在选择时传输绝对值比上述第1电源电压大的驱动电压的多条字线；

包括在第1导电型衬底区域形成的绝缘栅型场效应晶体管，激活时执行规定的工作的外围电路；

以及将偏压加在上述衬底区域上用的偏压施加装置，

其特征在于：

上述偏压施加装置包括根据表示上述外围电路的激活/非激活的工作方式指示信号，在上述外围电路激活时将第1偏压加在上述衬底区域上，而且在上述外围电路未激活时，以上述第2电源电压为基准，将与上述第1偏压极性不同的第2偏压加在上述衬底区域上的装置，上述第2偏压和上述第1电源电压之差的绝对值实际上与上述驱动电压和上述第2电源电压之差的绝对值相等。

4.一种将第1及第2电源电压作为工作电源电压的半导体集成电路装置，它备有：

排列成行列状的多个存储单元；

对应于各上述行配置、连接各自对应的行的存储单元且选择时传输绝对值比上述第1电源电压大的驱动电压的多条字线；

包括在衬底区域形成的绝缘栅型场效应晶体管，激活时执行规定的工作的外围电路；

以及将偏压加在上述衬底区域上用的偏压施加装置，

其特征在于：

上述偏压施加装置包括根据表示上述外围电路的激活/非激活的工作方式指示信号，在上述外围电路激活时将第1偏压加在上述衬底区域上，而且在上述外围电路未激活时，以上述第1电源电压为基准，将与上述第1偏压极性不同的第2偏压加在上述衬底区域上的装置，上述第2偏压和上述第2电源电压之差的绝对值实际上与上述驱动电压和上述第2电源电压之差的绝对值相等。

5.根据权利要求1、3及4中的任意一项所述的半导体集成电路装置，其特征在于：上述第1偏压和上述第2电源电压之差的绝对值实际上与上述第2偏压和上述第2电源电压之差的绝对值相等。

6.根据权利要求1至4中的任意一项所述的半导体集成电路装置，其特征在于：还包括调整上述第1及第2偏压的电平用的电平调整装置。

7.根据权利要求1至4中的任意一项所述的半导体集成电路装置，其特征在于：

上述偏压施加装置包括：

发生与上述第1偏压对应的第1基准电压的基准电压发生装置；

输出上述第1偏压的输出结点；

对与上述输出结点的电压对应的电压和上述第1基准电压进行比较的比较装置；

以及根据上述比较装置的输出信号，将电荷供给上述输出结点，调整上述输出结点的电压电平的装置。

8.根据权利要求1或3中所述的半导体集成电路装置，其特征在于还包括：

在第2导电型的衬底区域形成的在激活期间执行规定的功能的外围绝缘栅型场效应晶体管；

以及在上述激活期间将第3偏压加在上述第2导电型的衬底区域上而且在上述备用期间将第4偏压加在上述第2导电型的衬底区域上的第2偏压施加装置，以上述第1电源电压为基准，上述第3及第4偏压的极性不同。

9.根据权利要求8所述的半导体集成电路装置，其特征在于：上述第3偏压和上述第4偏压的算术平均值实际上与上述第1电源电压相等。

10.根据权利要求8所述的半导体集成电路装置，其特征在于：上述驱动电压和上述第1电源电压之比实际上与上述第4偏压和上述第1电源电压之比相等。