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KR20230140036A - 바디 바이어스 전압 생성기 및 이를 포함하는 반도체 장치 - Google Patents

바디 바이어스 전압 생성기 및 이를 포함하는 반도체 장치 Download PDF

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KR20230140036A
KR20230140036A KR1020220038639A KR20220038639A KR20230140036A KR 20230140036 A KR20230140036 A KR 20230140036A KR 1020220038639 A KR1020220038639 A KR 1020220038639A KR 20220038639 A KR20220038639 A KR 20220038639A KR 20230140036 A KR20230140036 A KR 20230140036A
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South Korea
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voltage
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semiconductor device
bias voltage
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김영재
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삼성전자주식회사
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Publication date
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Abstract

본 발명의 일 실시예에 따른 바디 바이어스 전압 생성기는, 소정의 타겟 전류를 생성하여 타겟 반도체 소자에 입력하며, 상기 타겟 반도체 소자는 턴-온 상태로 설정되는 전류 미러 회로, 및 상기 타겟 반도체 소자의 출력 전압과 소정의 기준 전압의 비교 결과에 기초하여 클럭 신호를 출력하는 오실레이터, 및 상기 클럭 신호에 응답하여 상기 타겟 반도체 소자와 같은 소자인 복수의 반도체 소자들 각각에 바디 바이어스 전압을 출력하는 적어도 하나의 차지 펌프를 갖는 차지 펌프 회로를 포함한다.

Description

바디 바이어스 전압 생성기 및 이를 포함하는 반도체 장치{BODY BIAS VOLTAGE GENERATOR AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은 바디 바이어스 전압 생성기 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 외부 호스트 등이 제공하는 외부 전원 전압을 이용하여 동작에 필요한 전원 전압을 생성하는 전압 생성기를 포함하며, 전압 생성기는 반도체 장치에 포함되는 복수의 반도체 소자들의 동작에 필요한 바이어스 전압을 생성할 수 있다. 일례로, 전압 생성기는 복수의 반도체 소자들의 특성 산포를 줄이기 위해 반도체 소자들 각각의 바디 단자에 입력되는 바디 바이어스 전압을 출력할 수 있다. 반도체 소자들의 특성 산포를 최소화하기 위해, 공정 편차 등을 고려하여 반도체 소자의 바디 바이어스 전압을 적응적으로 제어할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 반도체 소자가 턴-온 상태일 때 반도체 소자에 흐르는 온 전류(On Current)와 타겟 전류의 차이가 최소화되도록 반도체 소자의 바디 단자에 입력되는 바디 바이어스 전압을 적응적으로 조절할 수 있는 바디 바이어스 전압 생성기, 및 이를 포함하는 반도체 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 바디 바이어스 전압 생성기는, 소정의 타겟 전류를 생성하여 타겟 반도체 소자에 입력하며, 상기 타겟 반도체 소자는 턴-온 상태로 설정되는 전류 미러 회로, 및 상기 타겟 반도체 소자의 출력 전압과 소정의 기준 전압의 비교 결과에 기초하여 클럭 신호를 출력하는 오실레이터, 및 상기 클럭 신호에 응답하여 상기 타겟 반도체 소자와 같은 소자인 복수의 반도체 소자들 각각에 바디 바이어스 전압을 출력하는 적어도 하나의 차지 펌프를 갖는 차지 펌프 회로를 포함한다.
본 발명의 일 실시예에 따른 바디 바이어스 전압 생성기는, 제1 불순물 영역에 형성되는 복수의 제1 반도체 소자들, 상기 제1 불순물 영역과 다른 제2 불순물 영역에 형성되는 복수의 제2 반도체 소자들, 상기 복수의 제1 반도체 소자들과 같은 소자이며, 제1 타겟 전류를 입력받는 제1 타겟 반도체 소자의 출력 전압을 소정의 기준 전압과 비교하는 제1 비교기, 상기 제1 비교기의 출력에 따라 동작하는 제1 오실레이터, 및 상기 제1 오실레이터가 출력하는 제1 클럭 신호에 응답하여 네거티브 전압을 출력하는 적어도 하나의 네거티브 차지 펌프를 포함하는 제1 차지 펌프 회로, 상기 복수의 제2 반도체 소자들과 같은 소자이며, 제2 타겟 전류를 입력받는 제2 타겟 반도체 소자의 출력 전압을 상기 기준 전압과 비교하는 제2 비교기, 및 상기 제2 비교기의 출력에 따라 동작하는 제2 오실레이터, 및 상기 제2 오실레이터가 출력하는 제2 클럭 신호에 응답하여 포지티브 전압을 출력하는 적어도 하나의 포지티브 차지 펌프를 포함하는 제2 차지 펌프 회로를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는, 복수의 메모리 셀들이 배치되는 메모리 셀 어레이, 및 복수의 워드라인들 및 복수의 비트라인들을 통해 상기 메모리 셀 어레이와 연결되며, 상기 복수의 메모리 셀들을 제어하는 주변 회로를 포함하며, 상기 주변 회로는 복수의 반도체 소자들, 및 상기 복수의 반도체 소자들 중 적어도 하나의 반도체 소자의 바디 바이어스 전압을 조절하는 바디 바이어스 조절 회로를 포함하고, 상기 바디 바이어스 조절 회로는, 상기 적어도 하나의 반도체 소자와 같은 타겟 반도체 소자, 상기 타겟 반도체 소자의 출력 전압을 기준 전압과 비교하는 비교기, 및 상기 비교기의 출력에 기초하여 상기 적어도 하나의 반도체 소자 및 상기 타겟 반도체 소자 각각의 바디 단자에 입력되는 바디 바이어스 전압을 조절하는 차지 펌프를 포함한다.
본 발명의 일 실시예에 따르면, 턴-온 상태인 타겟 반도체 소자의 출력 전압을 기준 전압과 비교하여 타겟 반도체 소자의 온 전류가 타겟 전류와 일치하도록 타겟 반도체 소자의 바디 바이어스 전압을 조절하고, 타겟 반도체 소자에 설정된 바디 바이어스 전압을 타겟 반도체 소자와 같은 종류의 다른 반도체 소자들의 바디 단자에 입력할 수 있다. 따라서, PVT(Process, Voltage, Temperature) 정보 모니터링 및/또는 반도체 소자에 대한 별도의 프로빙(probing) 없이 반도체 소자의 바디 바이어스 전압을 적응적으로 조절하고, 반도체 소자들의 특성 편차를 줄여 반도체 장치의 성능을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 반도체 소자들의 동작을 설명하기 위해 제공되는 도면들이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 바디 바이어스 전압 생성기에 포함되는 차지 펌프 회로를 간단하게 나타낸 회로도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 바디 바이어스 전압 생성기의 동작을 설명하기 위해 제공되는 도면들이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 바디 바이어스 전압 생성기에 포함되는 차지 펌프 회로를 간단하게 나타낸 회로도이다.
도 9는 본 발명의 일 실시예에 따른 바디 바이어스 전압 생성기의 동작을 설명하기 위해 제공되는 도면이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면들이다.
도 13은 본 발명의 일 실시예에 따른 바디 바이어스 전압 생성기의 동작을 설명하기 위해 제공되는 도면이다.
도 14 내지 도 19는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 20 및 도 21은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 반도체 소자들의 동작을 설명하기 위해 제공되는 도면들이다.
본 발명의 일 실시예에 따른 반도체 장치는 복수의 반도체 소자들을 포함하며, 일례로 반도체 소자들은 PMOS(P-channel Metal Oxide Semiconductor) 소자(PM) 및 NMOS(N-Channel Metal Oxide Semiconductor) 소자(NM) 등을 포함할 수 있다. 도 1a 및 도 1b에 도시한 바와 같이, PMOS 소자(PM)와 NMOS 소자(NM) 각각에는 바디 바이어스 전압(VBP, VBN)이 입력될 수 있다.
도 1a를 참조하면, PMOS 소자(PM)의 바디 단자에 PMOS 바디 바이어스 전압(VBP)이 입력될 수 있다. 한편, 도 1b를 참조하면, NMOS 소자(NM)의 바디 단자에는 NMOS 바디 바이어스 전압(VBN)이 입력될 수 있다. 일 실시예에서, PMOS 바디 바이어스 전압(VBP)과 NMOS 바디 바이어스 전압(VBN)은 서로 다른 부호를 가질 수 있다.
일례로, PMOS 바디 바이어스 전압(VBP)은 양의 부호를 갖는 포지티브 전압일 수 있으며, NMOS 바디 바이어스 전압(VBN)은 음의 부호를 갖는 네거티브 전압일 수 있다. PMOS 소자(PM)와 NMOS 소자(NM) 각각의 문턱 전압은, 소스 단자에 입력되는 소스 바이어스 전압과 바디 단자에 입력되는 바디 바이어스 전압(VBP, VBN)의 차이인 소스-바디 전압에 따라 결정될 수 있다. 일례로, 소스-바디 전압이 증가하면 문턱 전압이 증가하고, 소스-바디 전압이 감소하면 문턱 전압이 감소할 수 있다.
PMOS 소자(PM)에서 소스 단자는 제1 전원 전압(VDD)을 입력받으며, PMOS 바디 바이어스 전압(VBP)이 증가할수록 소스-바디 전압은 감소할 수 있다. 따라서, PMOS 바디 바이어스 전압(VBP)이 증가할수록 PMOS 소자(PM)의 문턱 전압이 감소하고, 턴-온 상태의 PMOS 소자(PM)에 흐르는 전류는 증가할 수 있다.
NMOS 소자(NM)의 소스 단자는 제2 전원 전압(VSS)을 입력받으며, NMOS 바디 바이어스 전압(VBN)이 증가할수록, 다시 말해 음의 부호를 갖는 NMOS 바디 바이어스 전압(VBN)의 절대값이 감소할수록 소스-바디 전압은 감소할 수 있다. 따라서, NMOS 바디 바이어스 전압(VBN)이 증가할수록, NMOS 소자(NM)의 문턱 전압이 감소하며, 턴-온 상태의 NMOS 소자(NM)에 흐르는 전류가 증가할 수 있다.
이와 같이 바디 바이어스 전압(VBP, VBN)을 조절함으로써, 반도체 소자들(PM, NM) 각각의 문턱 전압을 조절하고, 턴-온 상태에서 흐르는 전류량 역시 조절할 수 있다. 반도체 소자들(PM, NM)을 포함하는 반도체 장치의 제조 공정에서 발생하는 공정 편차, 외부의 호스트나 전원 장치 등에서 반도체 장치에 입력되는 외부 전원 전압의 크기, 반도체 장치의 내외부 온도 등에 따라 반도체 소자들(PM, NM)의 특성이 변하고, 따라서 특성의 편차가 증가할 수 있다.
본 발명의 일 실시예에서는, 반도체 소자들(PM, NM)이 갖는 특성 편차를 최소화할 수 있도록, 반도체 소자들(PM, NM) 각각에서 달성하고자 하는 특성을 기준 값과 비교하고, 비교 결과에 따라 바디 바이어스 전압(VBP, VBN)을 적응적으로 조절할 수 있다. 따라서, 반도체 소자들(PM, NM)의 특성, 예를 들어 문턱 전압이나 턴-온 상태에서 흐르는 온 전류가 좁은 범위에 분포하도록 설정함으로써, 반도체 장치의 성능을 개선할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 블록도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(10)는, 전류 미러 회로(11), 차지 펌프 회로(12), 및 복수의 반도체 소자들(13) 등을 포함할 수 있다. 전류 미러 회로(11)는, 복수의 반도체 소자들(13) 중 적어도 일부와 같은 종류의 소자인 타겟 반도체 소자를 포함하며, 턴-온 상태로 설정되는 타겟 반도체 소자에 타겟 전류를 인가할 수 있다. 예를 들어, 복수의 반도체 소자들(13) 중에서 바디 바이어스 전압(VBB)을 입력받는 소자들이 NMOS 소자들이면, 타겟 반도체 소자 역시 NMOS 소자일 수 있다.
차지 펌프 회로(12)는 적어도 하나의 차지 펌프 및 오실레이터 등을 포함할 수 있다. 오실레이터는 차지 펌프의 출력을 결정하는 클럭 신호를 출력하며, 일례로 클럭 신호의 주파수에 따라 차지 펌프의 출력 전압이 달라질 수 있다. 클럭 신호의 주파수가 증가하면 출력 전압이 증가하고, 클럭 신호의 주파수가 감소하면 출력 전압이 감소할 수 있다.
일례로 전류 미러 회로(11)가 출력하는 전압에 의해, 차지 펌프 회로(12)에 포함되는 오실레이터의 동작 여부가 결정될 수 있다. 차지 펌프 회로(12)는 전류 미러 회로(11)에 포함되는 타겟 반도체 소자의 출력 전압을 소정의 기준 전압과 비교하는 비교기를 포함할 수 있으며, 비교기는 오실레이터의 동작 여부를 결정하는 제어 신호를 출력할 수 있다. 일례로, 타겟 반도체 소자의 출력 전압이 기준 전압보다 작으면, 제어 신호에 의해 오실레이터가 활성화되고, 오실레이터가 출력하는 클럭 신호에 의해 차지 펌프가 복수의 반도체 소자들(13) 및 타겟 반도체 소자에 바디 바이어스 전압(VBB)을 공급할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 전류 미러 회로(110), 차지 펌프 회로(120), 및 복수의 반도체 소자들(131-134: 130) 등을 포함할 수 있다. 전류 미러 회로(110)와 차지 펌프 회로(120)는, 복수의 반도체 소자들(130)의 바디 단자에 입력되는 바디 바이어스 전압을 출력하는 전압 생성기를 제공할 수 있다.
전류 미러 회로(110)는 연산 증폭기(111), 제1 PMOS 소자(112), 제2 PMOS 소자(113) 및 제1 NMOS 소자(114) 등을 포함할 수 있다. 연산 증폭기(111)의 출력단은 제1 PMOS 소자(112)의 게이트에 연결될 수 있다. 연산 증폭기(111)의 반전 입력단에는 입력 전압(VIN)이 입력되고, 비반전 입력단은 제1 부하 저항(RL1)과 제2 부하 저항(RL2) 사이의 노드에 연결될 수 있다. 제1 PMOS 소자(112)는 제1 전원 전압(VDD)을 입력받을 수 있다. 제1 부하 저항(RL1)과 제2 부하 저항(RL2)은 제1 PMOS 소자(112), 및 제2 전원 전압(VSS)이 입력되는 노드 사이에 연결될 수 있다. 제1 전원 전압(VDD)의 레벨은 제2 전원 전압(VSS)의 레벨보다 높을 수 있다.
연산 증폭기(111)가 제1 PMOS 소자(112)의 게이트에 출력하는 전압에 의해, 제1 PMOS 소자(112)와 제1 부하 저항(RL1) 및 제2 부하 저항(RL2)에 흐르는 전류가 결정될 수 있다. 일례로, 제1 부하 저항(RL1)과 제2 부하 저항(RL2) 사이의 노드의 전압이 입력 전압(VIN)과 같도록 제1 PMOS 소자(112)에 흐르는 전류가 조절될 수 있다. 따라서, 제1 PMOS 소자(112)에 흐르는 전류의 크기는, 연산 증폭기(111)에 입력되는 입력 전압(VIN)의 레벨에 따라 달라질 수 있다.
제2 PMOS 소자(113)의 게이트는 제1 PMOS 소자(112)의 게이트와 연결되며, 따라서 제1 PMOS 소자(113)에 흐르는 전류와 같은 전류가 제2 PMOS 소자(113) 및 제1 NMOS 소자(114)에 흐를 수 있다. 제1 NMOS 소자(114)의 게이트는 제1 전원 전압(VDD)을 입력받으며, 따라서 제1 NMOS 소자(114)는 턴-온 상태를 유지할 수 있다. 제1 NMOS 소자(114)는 타겟 반도체 소자일 수 있다.
차지 펌프 회로(120)에 포함되는 비교기(121)는, 타겟 반도체 소자인 제1 NMOS 소자(114)의 출력 전압을, 기준 전압(VREF)과 비교할 수 있다. 일례로, 제1 NMOS 소자(114)의 출력 전압이 기준 전압(VREF)보다 작으면 비교기(121)가 출력하는 제어 신호(CTR)가 하이(High) 로직 레벨로 설정되고, 제1 NMOS 소자(114)의 출력 전압이 기준 전압(VREF)보다 크면 제어 신호(CTR)가 로우(Low) 로직 레벨로 설정될 수 있다. 제어 신호(CTR)가 하이 로직 레벨이면 오실레이터(122)가 클럭 신호(CLK)를 출력하고, 제어 신호(CTR)가 로우 로직 레벨이면 오실레이터(122)는 클럭 신호(CLK)를 출력하지 않을 수 있다. 일 실시예에서, 기준 전압(VREF)의 레벨은 제1 전원 전압(VDD)의 레벨의 1/2일 수 있다.
오실레이터(122)가 클럭 신호(CLK)를 출력하면, 네거티브 차지 펌프(123)가 복수의 반도체 소자들(130)에 바디 바이어스 전압(VBN)을 출력할 수 있다. 도 3에 도시한 일 실시예에서, 복수의 반도체 소자들(130) 각각은, 타겟 반도체 소자와 같은 NMOS 소자일 수 있다. 네거티브 차지 펌프(123)가 출력하는 바디 바이어스 전압(VBN)은 타겟 반도체 소자인 제1 NMOS 소자(114)의 바디 단자에도 입력될 수 있다.
일례로, 제1 NMOS 소자(114)의 출력 전압이 기준 전압(VREF)보다 작은 경우는, 턴-온 상태인 제1 NMOS 소자(114)의 저항이 상대적으로 작은 경우에 대응할 수 있다. 따라서, 비교기(121)는 하이 로직 레벨의 제어 신호(CTR)를 출력하며, 오실레이터(122)가 출력하는 클럭 신호(CLK)에 의해 네거티브 차지 펌프(123)가 바디 바이어스 전압(VBN)을 제1 NMOS 소자(114)의 바디 단자에 공급할 수 있다.
아래의 수학식 1에 나타낸 바와 같이, 바디 바이어스 전압(VBN)에 의해 제1 NMOS 소자(114)의 문턱 전압이 달라질 수 있다. 수학식 1에서, VTH는 제1 NMOS 소자(114)의 문턱 전압이며, VTH0은 소스와 바디 사이에 전압 차이가 없는 경우의 문턱 전압일 수 있다. γ는 바디 효과(Body Effect)에 따라 결정되는 계수이며, ΦS는 빌트-인 포텐셜, VSB는 소스와 바디의 전압 차이일 수 있다. 따라서, 제1 NMOS 소자(114)의 바디 단자에 입력되는 바디 바이어스 전압(VSB)이 감소할수록, 제1 NMOS 소자(114)의 문턱 전압은 증가할 수 있다.
[수학식 1]
Figure pat00001
네거티브 차지 펌프(123)가 출력하는 바디 바이어스 전압(VBN)은 제2 전원 전압(VSS)보다 작은 레벨을 갖는 음의 전압일 수 있다. 바디 바이어스 전압(VBN)이 작을수록, 다시 말해 바디 바이어스 전압(VBN)의 절대값이 클수록 제1 NMOS 소자(114)의 문턱 전압이 증가할 수 있다. 제1 NMOS 소자(114)의 게이트에 제1 전원 전압(VDD)이 입력되는 상태에서 제1 NMOS 소자(114)의 문턱 전압이 증가하면, 제1 NMOS 소자(114)에 흐르는 전류는 감소할 수 있다.
실시예에 따라, 비교기(121)가 제1 NMOS 소자(114)의 출력 전압과 기준 전압(VREF)의 차이에 따라 제어 신호(CTR)의 전압 레벨을 다르게 결정하고, 오실레이터(122)는 제어 신호(CTR)에 응답하여 클럭 신호(CLK)의 주파수를 제어할 수도 있다. 일례로, 제1 NMOS 소자(114)의 출력 전압이 기준 전압(VREF)보다 작은 경우, 출력 전압과 기준 전압(VREF)의 차이에 따라 클럭 신호(CLK)의 주파수가 달라질 수 있다. 예를 들어, 출력 전압과 기준 전압(VREF)의 차이가 클수록, 오실레이터(122)는 클럭 신호(CLK)의 주파수를 증가시킬 수 있다. 따라서 네거티브 차지 펌프(123)가 출력하는 바디 바이어스 전압(VBN)이 더 많이 감소하고, 제1 NMOS 소자(114)의 문턱 전압이 더 크게 증가할 수 있다.
한편, 제1 NMOS 소자(114)의 출력 전압이 기준 전압(VREF)보다 크면, 제어 신호(CTR)는 로우 로직 레벨로 설정될 수 있다. 이 경우, 오실레이터(122)는 클럭 신호(CLK)의 출력을 중단하며, 네거티브 차지 펌프(123)는 바디 바이어스 전압(VBN)을 출력하지 않을 수 있다. 따라서 제1 NMOS 소자(114)의 문턱 전압이 그대로 유지되며, 제1 NMOS 소자(114)에 흐르는 전류는 변하지 않을 수 있다.
또는, 제1 NMOS 소자(114)의 출력 전압이 기준 전압(VREF)보다 크면, 오실레이터(122)는 클럭 신호(CLK)의 주파수를 감소시켜 네거티브 차지 펌프(123)가 출력하는 바디 바이어스 전압(VBN)을 증가시킬 수 있다. 바디 바이어스 전압(VBN)은 음의 전압이므로, 바디 바이어스 전압(VBN)의 절대값은 감소할 수 있으며, 그 결과 제1 NMOS 소자(114)의 문턱 전압이 감소하여 제1 NMOS 소자(114)에 흐르는 전류가 증가할 수 있다.
결과적으로 도 3에 도시한 일 실시예에서, 턴-온 상태인 제1 NMOS 소자(114)에 흐르는 전류가 상대적으로 크면 차지 펌프 회로(120)가 바디 바이어스 전압(VBN)을 출력하여 제1 NMOS 소자(114)의 문턱 전압을 증가시킬 수 있다. 따라서, 제1 NMOS 소자(114)의 전류가 타겟 전류로 감소할 수 있다. 반면, 턴-온 상태인 제1 NMOS 소자(114)에 흐르는 전류가 상대적으로 작으면, 차지 펌프 회로(120)가 바디 바이어스 전압(VBN)의 출력을 중단하고 제1 NMOS 소자(114)의 문턱 전압이 변하지 않을 수 있다.
타겟 전류는 전류 미러 회로(110)에 입력되는 입력 전압(VIN)에 따라 달라질 수 있다. 따라서, 입력 전압(VIN)을 조절하여 턴-온 상태인 제1 NMOS 소자(114)에 흘리고자 하는 타겟 전류를 설정하고, 타겟 전류가 흐르도록 제1 NMOS 소자(114)의 바디 바이어스 전압(VBN)을 조절할 수 있다.
바디 바이어스 전압(VBN)은 제1 NMOS 소자(114)와 같은 소자인, 복수의 반도체 소자들(130) 각각에도 입력될 수 있다. 일례로, 복수의 반도체 소자들(130) 각각이 턴-온 상태일 때 흘리고자 하는 전류에 따라, 입력 전압(VIN)을 조절하고, 그로부터 바디 바이어스 전압(VBN)의 레벨이 결정될 수 있다. 바디 바이어스 전압(VBN)을 복수의 반도체 소자들(130) 각각의 바디 단자에 공급함으로써, 복수의 반도체 소자들(130) 각각이 턴-온 상태일 때 흐르는 전류의 편차가 최소화될 수 있다.
일 실시예에서, 네거티브 차지 펌프(123)에 의해 조절된 바디 바이어스 전압(VBN)의 레벨 변화는, 복수의 반도체 소자들(130)에 입력되는 다른 전압에도 영향을 받을 수 있다. 예를 들어, 타겟 반도체 소자(114)는 턴-온 상태를 유지하기 위해 게이트 단자로 제1 전원 전압(VDD)을 입력받으며, 타겟 반도체 소자(114)의 출력 전압은 제1 전원 전압(VDD)으로부터 영향을 받을 수 있다. 따라서 본 발명의 일 실시예에서는, 제1 전원 전압(VDD) 등과 같은 다른 전압의 변동에 따라, 네거티브 차지 펌프(123)가 출력하는 바디 바이어스 전압(VBN)이 변할 수 있다.
예를 들어, 제1 전원 전압(VDD)이 증가하는 경우, 네거티브 차지 펌프(123)는 바디 바이어스 전압(VBN)을 감소시켜 타겟 반도체 소자(114)의 문턱 전압을 증가시킴으로써, 타겟 반도체 소자(114)에 흐르는 전류 변화를 최소화할 수 있다. 따라서 본 발명의 일 실시예에서는, 제1 전원 전압(VDD) 등의 다른 전압이 의도치 않게 변하는 경우에도, 복수의 반도체 소자들(130) 각각에 턴-온 상태에서 흐르는 턴-온 전류의 변화를 최소화할 수 있다.
도 4는 본 발명의 일 실시예에 따른 바디 바이어스 전압 생성기에 포함되는 차지 펌프 회로를 간단하게 나타낸 회로도이다.
도 4를 참조하여 설명하는 차지 펌프는, 도 3에 도시한 일 실시예와 같은 반도체 장치(100)에서, 네거티브 차지 펌프(123)로 적용될 수 있다. 일례로, 본 발명의 일 실시예에 따른 바디 바이어스 전압 생성기에 포함되는 차지 펌프는, 복수의 다이오드들(DN)과 복수의 펌핑 커패시터들(CP) 및 출력 커패시터(COUT) 등을 포함할 수 있다.
복수의 다이오드들(DN)은 서로 직렬로 연결되며, 복수의 다이오드들(DN) 사이의 노드에 복수의 펌핑 커패시터들(CP)이 연결될 수 있다. 첫번째 다이오드는 0보다 작은 전원 전압(VSS)을 입력받으며, 따라서 도 4에 도시한 일 실시예에 따른 차지 펌프에 의해 0보다 작은 출력 전압(VOUT)이 생성될 수 있다. 복수의 펌핑 커패시터들(CP) 각각은 클럭 신호(CLK) 또는 인버터(INV)에 의해 클럭 신호(CLK)와 반대 위상을 갖도록 위상 변환된 상보 클럭 신호(CLKB)에 의해 충전되거나 방전될 수 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 바디 바이어스 전압 생성기의 동작을 설명하기 위해 제공되는 도면들이다.
도 5는, 본 발명의 일 실시예에 따른 반도체 장치에서, 반도체 소자들 각각의 특성에 따른 바디 바디어스 전압 생성기의 동작을 설명하기 위한 도면일 수 있다. 도 5를 참조하면, 반도체 소자들 각각의 바디 바이어스 전압은, 제1 내지 제3 바디 바이어스 전압들(VBN1-VBN3) 중 하나로 설정될 수 있다.
본 발명의 일 실시예에서는, 턴-온 상태인 반도체 소자에 흘리고자 하는 타겟 전류에 따라, 바디 바이어스 전압이 적응적으로 조절될 수 있다. 예를 들어, 도 3을 참조하여 설명한 바와 같은 전류 미러 회로에서, 연산 증폭기에 입력되는 입력 전압(VIN)을 조절하여 타겟 전류가 설정될 수 있으며, 전류 미러 회로에 포함되는 타겟 반도체 소자에 타겟 전류가 흐르도록 차지 펌프 회로의 출력이 조절될 수 있다. 차지 펌프 회로의 출력은, 타겟 반도체 소자, 및 타겟 반도체 소자와 같은 다른 반도체 소자들의 바디 단자에 입력될 수 있다.
일례로, 차지 펌프 회로가 출력하는 바디 바이어스 전압은 초기 레벨인 제1 바디 바이어스 전압(VBN1)으로 설정될 수 있다. 타겟 반도체 소자의 바디 단자에 제1 바디 바이어스 전압이 입력되는 동안 타겟 반도체 소자에 흐르는 전류가 타겟 전류보다 크면, 차지 펌프 회로는 바디 바이어스 전압을 제2 바디 바이어스 전압(VBN2)으로 변경할 수 있다. 바디 바이어스 전압이 제1 바디 바이어스 전압(VBN1)에서 제2 바디 바이어스 전압(VBN2)으로 감소함에 따라, 타겟 반도체 소자의 문턱 전압이 증가하여 타겟 반도체 소자에 흐르는 전류와 타겟 전류의 차이가 줄어들 수 있다.
반면, 타겟 반도체 소자의 바디 단자에 제1 바디 바이어스 전압이 입력되는 동안 타겟 반도체 소자에 흐르는 전류가 타겟 전류보다 작으면, 차지 펌프 회로는 바디 바이어스 전압을 제3 바디 바이어스 전압(VBN3)으로 증가시킬 수 있다. 바디 바이어스 전압이 제3 바디 바이어스 전압(VBN3)으로 증가함으로써, 타겟 반도체 소자의 문턱 전압이 감소하고 타겟 반도체 소자에 흐르는 전류와 타겟 전류의 차이가 줄어들 수 있다.
타겟 반도체 소자의 특성에 따라 상기와 같은 과정을 거쳐 적응적으로(adaptively) 레벨이 조절된 바디 바이어스 전압은, 타겟 반도체 소자와 같은 종류의 다른 반도체 소자들 각각의 바디 단자에 입력될 수 있다. 따라서, 반도체 소자들 각각이 턴-온 상태일 때 흐르는 전류의 편차를 줄일 수 있으며, 반도체 장치의 성능을 개선할 수 있다.
도 6은, 본 발명의 일 실시예에 따른 반도체 장치에서, 바디 바이어스 전압 생성기가 출력하는 바디 바이어스 전압의 조절 전후, 턴-온 상태에서 반도체 소자들 각각에 흐르는 턴-온 전류(ION)의 분포를 나타낸 도면일 수 있다. 턴-온 전류(ION)는, 반도체 소자들 각각이 턴-온 상태일 때 흐르는 전류일 수 있다. 도 6을 참조하면, 바디 바이어스 전압을 조절하기 이전에, 턴-온 상태에서 반도체 소자들 각각에 흐르는 전류는 제1 그래프(20)와 같이 넓은 범위에 분포할 수 있다.
한편, 도 6의 제2 그래프(30)는 턴-온 상태에서 반도체 소자들 각각에 흘리고자 하는 타겟 전류에 기초하여, 바디 바이어스 전압 생성기가 바디 바이어스 전압을 적응적으로 조절한 후, 반도체 소자들 각각에 흐르는 전류의 분포를 나타낸 그래프일 수 있다. 도 6에 도시한 바와 같이, 제2 그래프(30)는 제1 그래프(20)에 비해 상대적으로 더 좁은 범위에 분포할 수 있다.
일례로 제2 그래프(30)는, 턴-온 상태에서 타겟 전류보다 큰 전류가 흐르는 반도체 소자들 각각에 상대적으로 작은 바디 바이어스 전압을 입력하여 문턱 전압을 증가시키는 방식으로 전류 분포를 조절한 경우에 해당할 수 있다. 따라서, 도 6에 도시한 바와 같이, 제2 그래프(30)에서의 전류 분포는 제1 그래프(20)에서의 전류 분포에 비해 상대적으로 작은 크기의 범위에 집중될 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(200)는 전류 미러 회로(210), 차지 펌프 회로(220), 및 복수의 반도체 소자들(231-234: 230) 등을 포함할 수 있다. 전류 미러 회로(210)와 차지 펌프 회로(220)는, 복수의 반도체 소자들(230)의 바디 단자에 입력되는 바디 바이어스 전압(VBP)을 출력하는 전압 생성기를 제공할 수 있다.
전류 미러 회로(210)는 연산 증폭기(211), 제1 PMOS 소자(212), 제2 PMOS 소자(213), 제1 NMOS 소자(214), 제2 NMOS 소자(215) 및 제3 PMOS 소자(216) 등을 포함할 수 있다. 연산 증폭기(211), 제1 PMOS 소자(212), 제2 PMOS 소자(213), 및 제1 NMOS 소자(214)의 구성은, 앞서 도 3을 참조하여 설명한 바와 유사할 수 있다. 일례로, 연산 증폭기(211)의 출력단이 제1 PMOS 소자(212)의 게이트에 연결되며, 제1 PMOS 소자(212)의 입력단은 제1 전원 전압(VDD)을 입력받을 수 있다. 제1 PMOS 소자(212)의 출력단은 제1 부하 저항(RL1)과 제2 부하 저항(RL2)에 연결될 수 있다.
다만, 도 7에 도시한 일 실시예에서는, 전류 미러 회로(210)가 제2 NMOS 소자(215) 및 제3 PMOS 소자(216)를 더 포함할 수 있으며, 제2 NMOS 소자(215)와 제3 PMOS 소자(216)는 제1 NMOS 소자(214)에 흐르는 전류를 복제할 수 있다. 도 7에 도시한 바와 같이, 차지 펌프 회로(220)에 포함되는 비교기(221)의 입력단들 중 하나는 제2 NMOS 소자(215)와 제3 PMOS 소자(216) 사이의 노드에 연결될 수 있으며, 턴-온 상태를 유지하는 제3 PMOS 소자(216)의 출력 전압을 입력받을 수 있다. 따라서, 비교기(221)는 타겟 반도체 소자인 제3 PMOS 소자(216)의 출력 전압을, 기준 전압(VREF)과 비교할 수 있다.
제3 PMOS 소자(216)의 출력 전압이 기준 전압(VREF)보다 크면 비교기(221)가 출력하는 제어 신호(CTR)가 하이 로직 레벨로 설정되고, 제3 PMOS 소자(216)의 출력 전압이 기준 전압(VREF)보다 작으면 제어 신호(CTR)가 로우 로직 레벨로 설정될 수 있다. 제어 신호(CTR)가 하이 로직 레벨이면 오실레이터(222)가 클럭 신호(CLK)를 출력하고, 제어 신호(CTR)가 로우 로직 레벨이면 오실레이터(222)는 클럭 신호(CLK)를 출력하지 않을 수 있다.
오실레이터(222)가 클럭 신호(CLK)를 출력하면, 포지티브 차지 펌프(223)가 복수의 반도체 소자들(230)에 바디 바이어스 전압(VBP)을 출력할 수 있다. 도 7에 도시한 일 실시예에서, 복수의 반도체 소자들(230) 각각은, 타겟 반도체 소자와 같은 PMOS 소자일 수 있다. 포지티브 차지 펌프(223)가 출력하는 바디 바이어스 전압(VBP)은, 제2 전원 전압(VSS)보다 큰, 양의 전압일 수 있다.
일례로, 제3 PMOS 소자(216)의 출력 전압이 기준 전압(VREF)보다 큰 경우는, 턴-온 상태인 제3 PMOS 소자(216)의 저항이 상대적으로 작은 경우(전류가 크고, 따라서 RBB 적용이 필요한 경우)에 대응할 수 있다. 이 경우 비교기(221)는 하이 로직 레벨의 제어 신호(CTR)를 출력하며, 오실레이터(222)가 출력하는 클럭 신호(CLK)에 의해 포지티브 차지 펌프(223)가 바디 바이어스 전압(VBP)을 제3 PMOS 소자(216)의 바디 단자에 공급할 수 있다.
바디 바이어스 전압(VBP)이 증가할수록 턴-온 상태에서 제3 PMOS 소자(216)에 흐르는 전류가 감소하고, 바디 바이어스 전압(VBP)이 감소할수록 턴-온 상태인 제3 PMOS 소자(216)에 흐르는 전류는 증가할 수 있다. 클럭 신호(CLK)에 응답하여 포지티브 차지 펌프(223)가 바디 바이어스 전압(VBP)을 출력함에 따라, 제3 PMOS 소자(216)의 문턱 전압이 감소할 수 있다. 이는, 제3 PMOS 소자(216)의 문턱 전압의 절대값이 증가하는 것으로 이해될 수 있다.
바디 바이어스 전압(VBP)이 증가함에 따라 턴-온 상태에서 제3 PMOS 소자(216)에 흐르는 전류가 감소하며, 제3 PMOS 소자(216)의 출력 전압이 감소할 수 있다. 바디 바이어스 전압(VBP)은 제3 PMOS 소자(216)의 출력 전압이 기준 전압(VREF)과 실질적으로 일치하도록 조절될 수 있다. 상기와 같이 바디 바이어스 전압(VBP)을 조절하여 제3 PMOS 소자(216)의 문턱 전압을 변경함으로써, 턴-온 상태인 제3 PMOS 소자(216)에 흐르는 전류가 타겟 전류와 일치하도록 제어할 수 있다.
반면, 제3 PMOS 소자(216)의 출력 전압이 기준 전압(VREF)보다 작으면, 제어 신호(CTR)는 로우 로직 레벨로 설정될 수 있다. 이 경우, 오실레이터(222)는 클럭 신호(CLK)의 출력을 중단하며, 포지티브 차지 펌프(223)는 바디 바이어스 전압(VBP)을 출력하지 않을 수 있다. 따라서 제3 PMOS 소자(216)의 문턱 전압이 그대로 유지되며, 제3 PMOS 소자(216)에 흐르는 전류는 변하지 않을 수 있다.
또한, 비교기(221)가 제어 신호(CTR)의 전압 레벨을, 제3 PMOS 소자(216)의 출력 전압과 기준 전압(VREF)의 차이에 따라 다르게 결정하고, 오실레이터(222)가 제어 신호(CTR)에 응답하여 클럭 신호(CLK)의 주파수를 변경할 수도 있다. 일례로, 제3 PMOS 소자(216)의 출력 전압이 기준 전압(VREF)보다 크면, 오실레이터(222)는 클럭 신호(CLK)의 주파수를 감소시켜 바디 바이어스 전압(VBP)을 감소시킬 수 있다. 따라서 제3 PMOS 소자(216)의 전류가 증가할 수 있다. 반면, 제3 PMOS 소자(216)의 출력 전압이 기준 전압(VREF)보다 작으면, 오실레이터(222)는 클럭 신호(CLK)의 주파수를 증가시켜 바디 바이어스 전압(VBP)을 증가시킬 수 있다. 따라서, 제3 PMOS 소자(216)의 전류는 감소할 수 있다.
결과적으로 도 7에 도시한 일 실시예에서, 턴-온 상태인 제3 PMOS 소자(216)에 흐르는 전류가 상대적으로 크면 차지 펌프 회로(220)가 바디 바이어스 전압(VBP)을 증가시켜 제3 PMOS 소자(216)의 문턱 전압을 감소시킬 수 있다. 따라서, 제3 PMOS 소자(216)에 흐르는 전류가 타겟 전류로 감소할 수 있다. 턴-온 상태인 제3 PMOS 소자(216)에 흐르는 전류가 상대적으로 작으면, 바디 바이어스 전압(VBP)의 출력이 중단되며, 제3 PMOS 소자(216)의 문턱 전압이 기본 값으로 유지될 수 있다. 따라서, 제3 PMOS 소자(216)와 같은 바디 바이어스 전압(VBP)을 입력받는 반도체 소자들(230)의 전류 편차가 감소할 수 있다.
앞서 설명한 바와 같이, 타겟 전류는 전류 미러 회로(210)에 입력되는 입력 전압(VIN)에 따라 달라질 수 있다. 턴-온 상태에서 제3 PMOS 소자(216)에 흘리고자 하는 전류인 타겟 전류를 참조하여 입력 전압(VIN)의 레벨을 결정할 수 있다. 입력 전압(VIN)의 레벨이 결정되면, 타겟 반도체 소자인 제3 PMOS 소자(216)에 타겟 전류가 흐를 수 있도록, 바디 바이어스 전압(VBP)이 적응적으로 조절될 수 있다.
바디 바이어스 전압(VBP)은 타겟 반도체 소자와 같은 소자인 복수의 반도체 소자들(230) 각각에도 입력될 수 있다. 따라서, 복수의 반도체 소자들(230) 각각이 턴-온 상태일 때 흐르는 전류의 편차를 줄일 수 있으며, 복수의 반도체 소자들(230) 각각에 흐르는 전류를 타겟 전류 주변의 좁은 범위에 분포시킬 수 있다. 결과적으로, 복수의 반도체 소자들(230)의 특성 편차를 최소화함으로써, 반도체 장치(200)의 성능을 개선할 수 있다.
도 8은 본 발명의 일 실시예에 따른 바디 바이어스 전압 생성기에 포함되는 차지 펌프 회로를 간단하게 나타낸 회로도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 전압 생성기에 포함되는 차지 펌프는, 복수의 다이오드들(DP)과 복수의 펌핑 커패시터들(CP) 및 출력 커패시터(COUT) 등을 포함할 수 있다. 복수의 다이오드들(DP)은 서로 직렬로 연결되며, 복수의 다이오드들(DP) 사이의 노드에 복수의 펌핑 커패시터들(CP)이 연결될 수 있다. 첫번째 다이오드는 0V보다 큰 레벨을 갖는 제1 전원 전압(VDD)을 입력받으며, 마지막 다이오드는 출력 노드로 출력 전압(VOUT)을 내보낼 수 있다. 따라서, 도 8에 도시한 일 실시예에 따른 차지 펌프는, 0V보다 큰 양의 전압을 출력할 수 있다.
복수의 펌핑 커패시터들(CP) 각각은 클럭 신호(CLK) 또는 인버터(INV)에 의해 클럭 신호(CLK)와 반대 위상을 갖도록 위상 변환된 상보 클럭 신호(CLKB)에 의해 충전되거나 방전될 수 있다. 일례로, 도 8에 도시한 일 실시예에서, 홀수 번째 펌핑 커패시터들(CP)은 클럭 신호(CLK)에 의해 충전되거나 방전되고, 짝수 번째 펌핑 커패시터들(CP)은 상보 클럭 신호(CLKB)에 의해 충전되거나 방전될 수 있다.
도 9는 본 발명의 일 실시예에 따른 바디 바이어스 전압 생성기의 동작을 설명하기 위해 제공되는 도면이다.
도 9는, 본 발명의 일 실시예에 따른 반도체 장치에서, 반도체 소자들 각각의 특성에 따른 바디 바디어스 전압 생성기의 동작을 설명하기 위한 도면일 수 있다. 도 9를 참조하면, 반도체 소자들 각각의 바디 바이어스 전압은, 제1 내지 제3 바디 바이어스 전압들(VBP1-VBP3) 중 하나로 설정될 수 있다. 제1 내지 제3 바디 바이어스 전압들(VBP1-VBP3) 각각은 0보다 큰 양의 전압일 수 있으며, 일례로 PMOS 소자들에 입력되는 바디 바이어스 전압일 수 있다.
제1 바디 바이어스 전압(VBP1)은 PMOS 소자인 반도체 소자들 각각의 바디 단자에 기본으로 입력되는 바디 바이어스 전압일 수 있다. 다만, 본 발명의 일 실시예에서, 반도체 소자들 각각의 바디 단자에 입력되는 바디 바이어스 전압은 제1 바디 바이어스 전압(VBP1)으로 고정되지 않으며, 반도체 소자들 각각이 턴-온 상태일 때 흐르는 전류의 편차가 최소화되도록, 적응적으로 조절될 수 있다.
예를 들어, 도 7을 참조하여 설명한 바와 같은 전류 미러 회로에서, 연산 증폭기에 입력되는 입력 전압(VIN)을 조절하여 타겟 전류가 설정될 수 있다. 턴-온 상태에서 반도체 소자들 각각에 흐르는 전류를 타겟 전류로 맞추는데 필요한 전압 레벨로 입력 전압(VIN)을 설정할 수 있다. 입력 전압(VIN)에 따라 타겟 반도체 소자에 타겟 전류가 흐르도록 차지 펌프 회로의 출력이 조절되고, 차지 펌프 회로의 출력은 반도체 소자들의 바디 단자에 입력될 수 있다.
타겟 반도체 소자에 흐르는 전류가 타겟 전류보다 크면, 차지 펌프 회로는 바디 바이어스 전압을 제1 바디 바이어스 전압(VBP1)보다 큰 제2 바디 바이어스 전압(VBP2)으로 변경할 수 있다. 바디 바이어스 전압이 제2 바디 바이어스 전압(VBP2)으로 증가함에 따라 타겟 반도체 소자의 문턱 전압이 감소하며, 타겟 반도체 소자에 흐르는 전류와 타겟 전류의 차이가 줄어들 수 있다. 일례로, 바디 바이어스 전압이 제2 바디 바이어스 전압(VBP2)으로 증가하면, 타겟 반도체 소자의 문턱 전압의 절대값은 증가할 수 있다. 따라서 턴-온 상태에서 타겟 반도체 소자에 흐르는 전류는 감소할 수 있다.
반면, 타겟 반도체 소자에 흐르는 전류가 타겟 전류보다 작으면, 차지 펌프 회로는 바디 바이어스 전압을 제3 바디 바이어스 전압(VBP3)으로 감소시킬 수 있다. 바디 바이어스 전압이 제3 바디 바이어스 전압(VBP3)으로 감소함으로써, 타겟 반도체 소자의 문턱 전압의 절대값이 감소하고 턴-온 상태인 타겟 반도체 소자에 흐르는 전류가 증가할 수 있다.
타겟 반도체 소자에 흐르는 전류에 의해 적응적으로 레벨이 조절된 바디 바이어스 전압은, 타겟 반도체 소자와 같은 종류의 다른 반도체 소자들 각각의 바디 단자에 입력될 수 있다. 따라서, 반도체 소자들 각각이 턴-온 상태일 때 흐르는 전류의 편차를 줄일 수 있으며, 반도체 장치의 성능을 개선할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(300)는 제1 바디 바이어스 전압(VBN)을 출력하는 제1 바디 바이어스 전압 생성기, 및 제2 바디 바이어스 전압(VBP)을 출력하는 제2 바디 바이어스 전압 생성기 등을 포함할 수 있다. 제1 바디 바이어스 전압 생성기는 제1 전류 미러 회로(310) 및 제1 차지 펌프 회로(320) 등을 포함하며, 제2 바디 바이어스 전압 생성기는 제2 전류 미러 회로(340) 및 제2 차지 펌프 회로(350) 등을 포함할 수 있다.
제1 전류 미러 회로(310)는 제1 연산 증폭기(311), 제1 PMOS 소자(312), 제2 PMOS 소자(313), 및 제1 NMOS 소자(314) 등을 포함할 수 있다. 제1 연산 증폭기(311)는 입력 전압(VIN)과 제1 부하 저항(RL1) 및 제2 부하 저항(RL2)에 따라 결정되는 타겟 전류가 제1 PMOS 소자(312)에 흐르도록 제어하며, 타겟 전류가 미러링된 전류가 제2 PMOS 소자(313) 및 제1 NMOS 소자(314)에 흐를 수 있다. 제1 차지 펌프 회로(320)의 비교기(321)에 연결되는 제1 NMOS 소자(314)는 타겟 반도체 소자일 수 있다.
제1 차지 펌프 회로(320)는 턴-온 상태인 제1 NMOS 소자(314)에 흐르는 전류에 따라 동작할 수 있다. 일례로, 제1 NMOS 소자(314)에 흐르는 전류가 작은 경우, 비교기(321)가 출력하는 제1 인에이블 신호(EN1)는 로우 로직 레벨로 설정되며, 오실레이터(322)가 제1 클럭 신호(CLK1)를 출력하지 않을 수 있다. 따라서, 네거티브 차지 펌프(323)가 동작하지 않을 수 있다.
반면, 제1 NMOS 소자(314)에 흐르는 전류가 큰 경우, 제1 인에이블 신호(EN1)는 하이 로직 레벨로 설정되며, 오실레이터가 제1 클럭 신호(CLK1)를 출력할 수 있다. 따라서, 네거티브 차지 펌프(323)가 동작하여 제1 바디 바이어스 전압(VBN)이 감소할 수 있다. 일례로, 제1 바디 바이어스 전압(VBN)은 0V보다 작은 음의 전압이며, 네거티브 차지 펌프(323)의 동작에 의해 제1 바디 바이어스 전압(VBN)의 절대값이 증가할 수 있다. 제1 바디 바이어스 전압(VBN)의 절대값이 증가함에 따라, 제1 NMOS 소자(314)의 문턱 전압이 증가하며, 제1 NMOS 소자(314)에 흐르는 전류는 감소할 수 있다.
한편, 제2 전류 미러 회로(340)는 제2 연산 증폭기(341), 제1 PMOS 소자(342), 제2 PMOS 소자(343), 제1 NMOS 소자(344), 제2 NMOS 소자(345), 및 제3 PMOS 소자(346) 등을 포함할 수 있다. 제1 전류 미러 회로(310)와 유사하게, 입력 전압(VIN)과 제3 부하 저항(RL3) 및 제4 부하 저항(RL4)에 따라 결정되는 타겟 전류가 제1 PMOS 소자(342)에 흐르며, 타겟 전류가 미러링된 전류가 타겟 반도체 소자인 제3 PMOS 소자(346)에 흐를 수 있다.
제2 차지 펌프 회로(350)는 비교기(351), 오실레이터(352) 및 포지티브 차지 펌프(353) 등을 포함하며, 비교기(351)는 턴-온 상태의 제3 PMOS 소자(346)에 흐르는 전류에 따라 결정되는 출력 전압을, 기준 전압(VREF)과 비교할 수 있다. 일례로, 제3 PMOS 소자(346)에 흐르는 전류가 작으면, 제2 인에이블 신호(EN2)는 로우 로직 레벨로 설정되며, 포지티브 차지 펌프(353)가 동작하지 않을 수 있다. 제2 바디 바이어스 전압(VBP)은 0V보다 큰 양의 전압일 수 있다.
반면, 제3 PMOS 소자(346)에 흐르는 전류가 크면, 비교기(351)는 하이 로직 레벨의 제2 인에이블 신호(EN2)를 출력할 수 있다. 이 경우, 오실레이터(352)가 출력하는 제2 클럭 신호(CLK2)에 의해 포지티브 차지 펌프(353)가 제2 바디 바이어스 전압(VBP)을 출력하며, 제3 PMOS 소자(346)의 문턱 전압이 감소하여 제3 PMOS 소자(346)에 흐르는 전류는 감소할 수 있다.
제1 바디 바이어스 전압(VBN)은 복수의 NMOS 소자들(331-334: 330)의 바디 단자에 입력될 수 있다. 한편, 제2 바디 바이어스 전압(VBP)은 복수의 PMOS 소자들(361-364: 360)의 바디 단자에 입력될 수 있다. 앞서 설명한 과정과 같이 제1 바디 바이어스 전압(VBN)과 제2 바디 바이어스 전압(VBP)이 결정되면, 복수의 NMOS 소자들(330) 각각이 턴-온 상태일 때 흐르는 전류의 편차, 및 복수의 PMOS 소자들(360) 각각이 턴-온 상태일 때 흐르는 전류의 편차가 최소화될 수 있다. 이와 같이, 본 발명의 일 실시예에서는, 복수의 반도체 소자들(330, 360)의 특성을 판단하기 위한 별도의 프로빙(probing) 등의 동작 없이, 바디 바이어스 전압(VBN, VBP)을 적응적으로 최적화하여 반도체 장치(300)의 성능을 개선할 수 있다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면들이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(400)는 전류 미러 회로(410), 차지 펌프 회로(420), 및 복수의 반도체 소자들(431-434: 430) 등을 포함할 수 있다. 전류 미러 회로(410)는 연산 증폭기(411), 제1 PMOS 소자(412), 제2 PMOS 소자(413), 제1 NMOS 소자(414), 제1 부하 저항(RL1) 및 제2 부하 저항(RL2) 등을 포함할 수 있다. 전류 미러 회로(410)의 동작은, 앞서 도 3 및 도 10을 참조하여 설명한 실시예들과 유사할 수 있다. 일례로, 입력 전압(VIN)에 의해 결정되는 타겟 전류가 미러링되어, 타겟 반도체 소자인 제1 NMOS 소자(414)에 흐를 수 있다.
차지 펌프 회로(420)는 비교기(421), 오실레이터(422), 네거티브 차지 펌프(423), 및 포지티브 차지 펌프(424) 등을 포함할 수 있다. 비교기(421)는 제1 NMOS 소자(414)의 출력 전압을 기준 전압(VREF)과 비교하여 제어 신호(CTR)를 출력하며, 오실레이터(422)는 제어 신호(CTR)에 응답하여 클럭 신호(CLK)를 출력할 수 있다.
도 11에 도시한 일 실시예에서는, 차지 펌프 회로(420)가 네거티브 차지 펌프(423)와 포지티브 차지 펌프(424)를 포함할 수 있다. 일례로, 오실레이터(422)는 제어 신호(CTR)에 따라 클럭 신호(CLK)를 네거티브 차지 펌프(423) 또는 포지티브 차지 펌프(424)에 출력할 수 있다.
제1 NMOS 소자(414)의 출력 전압이 기준 전압(VREF)보다 작은 경우는, 턴-온 상태인 제1 NMOS 소자(414)에 흐르는 전류가 타겟 전류보다 큰 경우에 해당할 수 있다. 이 경우, 오실레이터(422)는 제어 신호(CTR)에 응답하여 클럭 신호(CLK)를 네거티브 차지 펌프(423)로 출력하며, 네거티브 차지 펌프(423)에 의해 바디 바이어스 전압(VBN)이 감소할 수 있다. 바디 바이어스 전압(VBN)이 감소함에 따라, 제1 NMOS 소자(414)의 문턱 전압이 증가하고 제1 NMOS 소자(414)에 흐르는 전류는 감소할 수 있다.
제1 NMOS 소자(414)의 출력 전압이 기준 전압(VREF)보다 큰 경우는, 턴-온 상태인 제1 NMOS 소자(414)에 흐르는 전류가 타겟 전류보다 작은 경우에 해당할 수 있다. 이 경우, 오실레이터(422)는 제어 신호(CTR)에 응답하여 클럭 신호(CLK)를 포지티브 차지 펌프(424)로 출력하며, 따라서 바디 바이어스 전압(VBN)이 증가할 수 있다. 바디 바이어스 전압(VBN)이 증가함에 따라, 제1 NMOS 소자(414)의 바디 전압이 소스 전압인 제2 전원 전압(VSS)보다 높게 증가할 수 있으며, 제1 NMOS 소자(414)의 문턱 전압이 감소하고, 제1 NMOS 소자(414)의 전류는 증가할 수 있다.
도 11에 도시한 일 실시예에서는, 턴-온 상태인 제1 NMOS 소자(414)에 흐르는 전류에 따라, 차지 펌프 회로(420)가 바디 바이어스 전압(VBN)을 증가시키거나 또는 감소시킬 수 있다. 따라서, 같은 바디 바이어스 전압(VBN)을 입력받는 반도체 소자들(431-434: 430)의 전류 편차를 효과적으로 최소화할 수 있다.
일례로, 반도체 소자들(430)의 전류 특성이 나쁜 경우에는 바디 바이어스 전압(VBN)을 증가시키는 포워드 바디 바이어스(Forward Body Bias)를 반도체 소자들(430)에 적용하고, 반도체 소자들(430)의 전류 특성이 좋은 경우에는 바디 바이어스 전압(VBN)을 감소시키는 리버스 바디 바이어스(Reverse Body Bias)를 반도체 소자들(430)에 적용할 수 있다. 따라서, 반도체 소자들(430)의 전류 편차를 줄임과 동시에, 반도체 소자들(430)의 응답 속도와 누설 전류를 최적화하여 반도체 장치(400)의 성능을 효과적으로 개선할 수 있다.
다음으로 도 12를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(500)는 전류 미러 회로(510), 차지 펌프 회로(520), 및 복수의 반도체 소자들(531-534: 530) 등을 포함할 수 있다. 전류 미러 회로(510)는 연산 증폭기(511), 제1 PMOS 소자(512), 제2 PMOS 소자(513), 제1 NMOS 소자(514), 제2 NMOS 소자(515), 제3 PMOS 소자(516), 제1 부하 저항(RL1) 및 제2 부하 저항(RL2) 등을 포함할 수 있다. 전류 미러 회로(510)의 동작은, 앞서 도 7 및 도 10을 참조하여 설명한 실시예들과 유사할 수 있다. 일례로, 입력 전압(VIN)에 의해 결정되는 타겟 전류가 미러링되어, 타겟 반도체 소자인 제3 PMOS 소자(516)에 흐를 수 있다.
차지 펌프 회로(520)는 비교기(521), 오실레이터(522), 네거티브 차지 펌프(523), 및 포지티브 차지 펌프(524) 등을 포함할 수 있다. 비교기(521)는 제3 PMOS 소자(516)의 출력 전압을 기준 전압(VREF)과 비교하여 제어 신호(CTR)를 출력하며, 오실레이터(522)는 제어 신호(CTR)에 응답하여 클럭 신호(CLK)를 출력할 수 있다.
제3 PMOS 소자(516)의 출력 전압이 기준 전압(VREF)보다 큰 경우는, 턴-온 상태인 제3 PMOS 소자(516)에 흐르는 전류가 타겟 전류보다 큰 경우에 해당할 수 있다. 따라서, 제3 PMOS 소자(516)의 전류를 타겟 전류에 맞추기 위해, 리버스 바디 바이어스가 실행될 수 있다.
오실레이터(522)는 제어 신호(CTR)에 응답하여 클럭 신호(CLK)를 포지티브 차지 펌프(523)로 출력하며, 그에 따라 바디 바이어스 전압(VBP)이 증가할 수 있다. 양의 전압인 바디 바이어스 전압(VBP)이 증가함에 따라 제3 PMOS 소자(516)의 소스 전압인 제1 전원 전압(VDD)보다 바디 전압이 더 높아질 수 있으며, 제3 PMOS 소자(516)의 문턱 전압이 증가하고 제3 PMOS 소자(516)의 전류는 감소할 수 있다.
제3 PMOS 소자(516)의 출력 전압이 기준 전압(VREF)보다 작은 경우는, 턴-온 상태인 제3 PMOS 소자(516)에 흐르는 전류가 타겟 전류보다 작은 경우에 해당할 수 있다. 따라서 제3 PMOS 소자(516)의 전류를 증가시키기 위한 포워드 바디 바이어스가 실행될 수 있다. 일례로, 오실레이터(522)는 비교기(521)가 출력하는 제어 신호(CTR)에 응답하여 클럭 신호(CLK)를 네거티브 차지 펌프(524)로 출력하며, 바디 바이어스 전압(VBP)이 감소할 수 있다. 바디 바이어스 전압(VBP)이 감소함에 따라, 제3 PMOS 소자(516)의 문턱 전압이 감소하고 제3 PMOS 소자(516)의 전류는 증가할 수 있다.
도 11을 참조하여 설명한 바와 유사하게, 도 12에 도시한 일 실시예에서는, 턴-온 상태를 유지하는 제3 PMOS 소자(516)의 전류에 따라, 차지 펌프 회로(520)가 바디 바이어스 전압(VBP)을 증가시키거나 감소시킬 수 있다. 따라서, 같은 바디 바이어스 전압(VBP)을 입력받는 반도체 소자들(530)의 전류 편차를 효과적으로 최소화할 수 있다. 또한, 반도체 소자들(530)의 전류 특성에 따라 포워드 바디 바이어스와 리버스 바디 바이어스를 선택할 수 있으므로, 반도체 소자들(530)의 응답 속도와 누설 전류를 최적화하여 반도체 장치(500)의 성능을 개선할 수 있다.
도 13은 본 발명의 일 실시예에 따른 바디 바이어스 전압 생성기의 동작을 설명하기 위해 제공되는 도면이다.
도 13은, 도 11 및 도 12를 참조하여 설명한 실시예들에서, 바디 바이어스 전압의 조절 전후 반도체 소자들 각각에 흐르는 턴-온 전류(ION)의 분포를 나타낸 도면일 수 있다. 턴-온 전류(ION)는, 반도체 소자들 각각이 턴-온 상태일 때 흐르는 전류일 수 있다. 도 13을 참조하면, 바디 바이어스 전압을 조절하기 이전에, 턴-온 상태에서 반도체 소자들 각각에 흐르는 전류는 제1 그래프(40)와 같이 넓은 범위에 분포할 수 있다.
한편, 도 13의 제2 그래프(50)는 턴-온 상태에서 반도체 소자들 각각에 흘리고자 하는 타겟 전류에 기초하여, 바디 바이어스 전압 생성기가 바디 바이어스 전압을 적응적으로 조절한 후, 반도체 소자들 각각에 흐르는 전류의 분포를 나타낸 그래프일 수 있다. 앞서 도 11 및 도 12를 참조하여 설명한 바와 같이, 본 발명의 일 실시예에서는 반도체 소자의 전류 특성이 나쁜 경우에는 포워드 바디 바이어스를 적용하고, 반도체 소자의 전류 특성이 좋은 경우에는 리버스 바디 바이어스를 적용할 수 있다.
따라서, 도 13에 도시한 바와 같이, 제2 그래프(50)는 제1 그래프(40)에 비해 상대적으로 더 좁은 범위에 분포할 수 있다. 또한, 제2 그래프(50)에서 가장 많은 반도체 소자들의 턴-온 전류(ION)가 나타나는 위치가, 제1 그래프(40)에서 가장 많은 반도체 소자들의 턴-온 전류(ION)가 나타나는 위치와 거의 같을 수 있다. 이는, 전류 특성이 좋은 반도체 소자들에는 리버스 바디 바이어스를 적용하고, 전류 특성이 나쁜 반도체 소자들에는 포워드 바디 바이어스를 적용한 결과일 수 있다. 따라서, 서로 트레이드-오프 관계를 갖는 반도체 소자들의 응답 속도와 누설 전류를 최적화하여 반도체 장치의 성능을 효과적으로 향상시킬 수 있다.
도 14 내지 도 19는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 14 내지 도 19는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 반도체 소자들의 바디 바이어스에 따른 특성을 모니터링하기 위한 회로들을 간단히 나타낸 도면들일 수 있다. 도 14 내지 도 19를 참조하여 설명하는 회로들은 앞서 설명한 바디 바이어스 전압 생성기와 함께 반도체 장치 내에 포함될 수 있다.
도 14 및 도 15는 패스 게이트 구조를 갖는 모니터링 회로들을 나타낸 도면들일 수 있다. 먼저 도 14 및 도 15를 참조하면, 제1 PMOS 소자(PM1)와 제1 NMOS 소자(NM1)가 서로 직렬로 연결되며, 제1 PMOS 소자(PM1)는 제1 전원 전압(VDD)을 입력받고, 제1 NMOS 소자(NM1)는 제2 전원 전압(VSS)을 입력받을 수 있다.
도 14에 도시한 일 실시예에서는, 제1 PMOS 소자(PM1)의 게이트에 입력 신호(IN)가 입력되는 반면, 제1 NMOS 소자(NM1)의 게이트에는 턴-온 상태인 제2 NMOS 소자(NM2)를 통과한 입력 신호(IN)가 입력될 수 있다. 따라서, 입력 신호(IN)와 출력 신호(OUT) 사이의 지연 시간은 제2 NMOS 소자(NM2)의 특성에 따라 달라질 수 있다. 일례로, 제2 NMOS 소자(NM2)의 턴-온 전류가 크면 지연 시간이 감소하고, 제2 NMOS 소자(NM2)의 턴-온 전류가 작으면 지연 시간이 증가할 수 있다.
도 15에 도시한 일 실시예에서는, 제1 NMOS 소자(NM1)의 게이트에 입력 신호(IN)가 입력되는 반면, 제1 PMOS 소자(PM1)의 게이트에는 턴-온 상태인 제2 PMOS 소자(PM2)를 통과한 입력 신호(IN)가 입력될 수 있다. 따라서, 입력 신호(IN)와 출력 신호(OUT) 사이의 지연 시간은 제2 PMOS 소자(PM2)의 특성에 따라 달라질 수 있다.
도 14 및 도 15에 도시한 실시예들에 따른 모니터링 회로들 각각에서 입력 신호(IN)와 출력 신호(OUT) 사이의 지연 시간은, 제2 NMOS 소자(NM2)의 바디 바이어스 전압 및 제2 PMOS 소자(PM2)의 바디 바이어스 전압에 따라 달라질 수 있다. 본 발명의 일 실시예에 따른 반도체 장치에서는, 입력 신호(IN)와 출력 신호(OUT) 사이의 지연 시간을 참조하여, 제2 NMOS 소자(NM2)와 제2 PMOS 소자(PM2) 각각에 대한 최적의 바디 바이어스 전압을 결정할 수 있다. 제2 NMOS 소자(NM2)와 제2 PMOS 소자(PM2) 각각에 입력되는 바디 바이어스 전압은, 앞서 설명한 실시예들 중 적어도 하나에 따른 바디 바이어스 전압 생성기에 의해 제공될 수 있다.
일례로, 도 14에 도시한 일 실시예에서 입력 신호(IN)와 출력 신호(OUT) 사이의 지연 시간이 지나치게 긴 경우, 제2 NMOS 소자(NM2)의 바디 바이어스 전압을 증가시켜 제2 NMOS 소자(NM2)의 문턱 전압을 낮추고, 제2 NMOS 소자(NM2)의 턴-온 전류를 증가시킬 수 있다. 예를 들어, 제2 NMOS 소자(NM2)의 바디 바이어스 전압이 충분히 증가할 수 있도록, 바디 바이어스 전압 생성기의 전류 미러 회로에 입력되는 입력 전압의 레벨을 조절하여 차지 펌프 회로가 출력하는 전압을 증가시킬 수 있다.
다음으로 도 16 및 도 17을 참조하면, 제1 PMOS 소자(PM1)와 제1 NMOS 소자(NM1)가 서로 직렬로 연결되며, 제1 PMOS 소자(PM1)는 제1 전원 전압(VDD)을 입력받고, 제1 NMOS 소자(NM1)는 제2 전원 전압(VSS)을 입력받을 수 있다. 도 16에 도시한 일 실시예에서는, 제1 PMOS 소자(PM1)와 제1 NMOS 소자(NM1) 사이의 노드에 제2 PMOS 소자(PM2)와 제3 PMOS 소자(PM3)가 연결되며, 제2 PMOS 소자(PM2)는 커패시터로 동작할 수 있다.
제2 PMOS 소자(PM2)는 출력 신호(OUT)가 출력되는 노드에 연결된 커패시터로 동작하며, 따라서 제3 PMOS 소자(PM3)의 특성이 입력 신호(IN)와 출력 신호(OUT) 사이의 지연 시간에 영향을 줄 수 있다. 일례로, 턴-온 상태에서 제3 PMOS 소자(PM3)에 흐르는 전류가 크면 지연 시간이 감소하고, 턴-온 상태에서 제3 PMOS 소자(PM3)에 흐르는 전류가 작으면 지연 시간이 증가할 수 있다.
도 17에 도시한 일 실시예에서는, 제1 PMOS 소자(PM1)와 제1 NMOS 소자(NM1) 사이의 노드에 제2 NMOS 소자(NM2)와 제3 NMOS 소자(NM3)가 연결되며, 제2 NMOS 소자(PM2)는 출력 신호(OUT)가 출력되는 노드에 연결된 커패시터로 동작할 수 있다. 따라서 제3 NMOS 소자(NM3)의 특성이 입력 신호(IN)와 출력 신호(OUT) 사이의 지연 시간에 영향을 줄 수 있다. 일례로, 턴-온 상태에서 제3 NMOS 소자(NM3)에 흐르는 전류가 크면 지연 시간이 감소하고, 턴-온 상태에서 제3 NMOS 소자(NM3)에 흐르는 전류가 작으면 지연 시간이 증가할 수 있다.
도 16 및 도 17에 도시한 실시예들에 따른 모니터링 회로들 각각에서 입력 신호(IN)와 출력 신호(OUT) 사이의 지연 시간은, 제3 PMOS 소자(PM3)의 바디 바이어스 전압 및 제3 NMOS 소자(NM3)의 바디 바이어스 전압에 따라 달라질 수 있다. 본 발명의 일 실시예에 따른 반도체 장치에서는, 입력 신호(IN)와 출력 신호(OUT) 사이의 지연 시간을 참조하여, 제3 PMOS 소자(PM3)와 제3 NMOS 소자(NM3) 각각에 대한 최적의 바디 바이어스 전압을 결정할 수 있다. 제3 PMOS 소자(PM3)와 제3 NMOS 소자(NM3) 각각에 입력되는 바디 바이어스 전압은, 앞서 설명한 실시예들 중 적어도 하나에 따른 바디 바이어스 전압 생성기에 의해 제공될 수 있다.
일례로, 도 16에 도시한 일 실시예에서 입력 신호(IN)와 출력 신호(OUT) 사이의 지연 시간이 지나치게 긴 경우, 제3 PMOS 소자(PM3)의 바디 바이어스 전압을 감소시켜 제3 PMOS 소자(PM3)의 문턱 전압을 증가시킬 수 있다. 제3 PMOS 소자(PM3)의 문턱 전압은 0V보다 작은 음의 전압이므로, 제3 PMOS 소자(PM3)의 문턱 전압이 증가할수록 턴-온 상태인 제3 PMOS 소자(PM3)에 흐르는 전류가 증가할 수 있다. 예를 들어, 제3 PMOS 소자(PM3)의 바디 바이어스 전압이 충분히 감소하도록, 바디 바이어스 전압 생성기의 전류 미러 회로에 입력되는 입력 전압의 레벨을 조절하여 차지 펌프 회로가 출력하는 전압을 낮출 수 있다.
도 18 및 도 19를 참조하면, 제1 PMOS 소자(PM1)와 제1 NMOS 소자(NM1)가 서로 직렬로 연결되며, 제1 PMOS 소자(PM1)는 제1 전원 전압(VDD)을 입력받고, 제1 NMOS 소자(NM1)는 제2 전원 전압(VSS)을 입력받을 수 있다. 도 18에 도시한 일 실시예에서는, 제1 PMOS 소자(PM1)의 게이트에 턴-온 상태인 제2 PMOS 소자(PM2)를 통과한 입력 신호(IN)가 입력될 수 있다. 또한 제1 PMOS 소자(PM1)와 제1 NMOS 소자(NM1) 사이의 노드에 제3 PMOS 소자(PM3)와 제4 PMOS 소자(PM4)가 연결되며, 제3 PMOS 소자(PM4)는 커패시터로 동작할 수 있다.
정리하면, 도 18에 도시한 일 실시예에 따른 모니터링 회로는, 도 15 및 도 16을 참조하여 설명한 모니터링 회로를 조합한 구조를 가질 수 있다. 도 18에 도시한 일 실시예에 따른 모니터링 회로에서 입력 신호(IN)와 출력 신호(OUT) 사이의 지연 시간은, 제2 PMOS 소자(PM2)와 제4 PMOS 소자(PM4)의 특성에 따라 달라질 수 있다. 예를 들어, 제2 PMOS 소자(PM2)와 제4 PMOS 소자(PM4)의 턴-온 전류가 크면 지연 시간이 감소할 수 있다.
도 19에 도시한 일 실시예에서는, 제1 NMOS 소자(NM1)의 게이트에 턴-온 상태인 제2 NMOS 소자(NM2)를 통과한 입력 신호(IN)가 입력될 수 있다. 또한 제1 PMOS 소자(PM1)와 제1 NMOS 소자(NM1) 사이의 노드에 제3 NMOS 소자(NM3)와 제4 NMOS 소자(NM4)가 연결되며, 제3 NMOS 소자(NM3)는 커패시터로 동작할 수 있다. 도 19에 도시한 일 실시예에, 입력 신호(IN)와 출력 신호(OUT) 사이의 지연 시간은, 제2 NMOS 소자(NM2)와 제4 NMOS 소자(NM4)의 특성에 따라 달라질 수 있다.
앞서 도 14 내지 도 17을 참조하여 설명한 바와 같이, 제2 PMOS 소자(PM2)와 제4 PMOS 소자(PM4), 제2 NMOS 소자(NM2)와 제4 NMOS 소자(NM4) 각각에 입력되는 바디 바이어스 전압은, 바디 바이어스 전압 생성기에 의해 제어될 수 있다. 본 발명의 일 실시예에 따른 반도체 장치는, 입력 신호(IN)와 출력 신호(OUT) 사이의 지연 시간이 최적화될 수 있도록, 바디 바이어스 전압 생성기가 출력하는 바디 바이어스 전압을 조절할 수 있다.
도 20 및 도 21은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면들이다.
도 20을 참조하면, 반도체 장치(600)는 데이터를 저장하고 저장된 데이터를 읽어올 수 있는 메모리 장치일 수 있다. 반도체 장치(600)는 DRAM(Dynamic Random Access Memory), SDRAM(Synchronous DRAM), SRAM(Static RAM), DDR SDRAM(Double Date Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM) 등과 같은 랜덤 액세스 메모리(RAM, Random Access Memory) 장치일 수 있다. 반도체 장치(600)는 외부 호스트(예를 들어, 중앙 처리 장치(CPU), 애플리케이션 프로세서(AP), 시스템 온 칩(SoC))로부터 수신된 어드레스 신호 및 커맨드 신호에 응답하여, 데이터 신호(DQ)를 통해 수신한 데이터를 저장하거나, 또는 데이터 신호(DQ)로 데이터를 출력할 수 있다. 반도체 장치(600)는 메모리 셀 어레이(610), 및 주변 회로(620)를 포함하며, 주변 회로(620)는 로우 디코더(621), 센스 앰프 회로(622), 칼럼 디코더(623), 입출력 회로(624) 및 제어 로직(625) 등을 포함할 수 있다.
메모리 셀 어레이(610)는 복수의 메모리 셀들을 포함하며, 복수의 메모리 셀들은 복수의 워드라인들(WL) 및 복수의 비트라인들(BL)을 통해 로우 디코더(621) 및 센스 앰프 회로(622)와 연결될 수 있다. 복수의 메모리 셀들 각각은 복수의 워드라인들(WL)과 복수의 비트라인들(BL)이 교차하는 지점에 위치할 수 있다. 복수의 메모리 셀들은 메모리 셀 어레이(610)에서 매트릭스 형태로 배치될 수 있으며, 복수의 메모리 셀들 각각은 데이터를 저장하기 위한 메모리 소자를 적어도 하나 포함할 수 있다. 일례로, 반도체 장치(600)가 DRAM인 경우, 복수의 메모리 셀들 각각은 스위치 소자와 셀 커패시터를 포함할 수 있다.
제어 로직(625)은 외부 호스트로부터 어드레스 신호(ADDR)와 커맨드 신호(CMD)를 수신할 수 있다. 어드레스 신호(ADDR)는 메모리 셀 어레이(610)에서 행을 가리키는 로우 어드레스 및 메모리 셀 어레이(610)에서 열을 가리키는 칼럼 어드레스를 포함할 수 있다. 일례로, 로우 디코더(621)는 로우 어드레스를 참조하여 복수의 워드라인들(WL) 중 적어도 하나를 선택하고, 칼럼 디코더(623)는 칼럼 어드레스를 참조하여 복수의 비트라인들(BL) 중 적어도 하나를 선택할 수 있다.
센스 앰프 회로(622)는 복수의 비트라인들(BL)을 통해 메모리 셀 어레이(610)와 연결되는 복수의 비트라인 감지 증폭기들을 포함할 수 있다. 복수의 비트라인 감지 증폭기들 중에서, 칼럼 디코더(623)가 선택한 선택 비트라인에 연결되는 비트라인 감지 증폭기는, 선택 비트라인에 연결된 메모리 셀들 중 적어도 하나의 데이터를 읽어올 수 있다. 입출력 회로(624)는 비트라인 감지 증폭기가 읽어온 데이터를, 데이터 신호(DQ)로 출력할 수 있다.
제어 로직(625)은 바디 바이어스 조절 회로(626)를 포함할 수 있다. 바디 바이어스 조절 회로(626)는 반도체 장치(600)에 포함되는 반도체 소자들 중 적어도 일부에 대한 바디 바이어스 전압을 조절할 수 있다. 일례로, 턴-온 상태에서 흐르는 전류가 지나치게 큰 반도체 소자의 경우, 응답 속도가 우수한 반면 턴-오프 상태에서 누설 전류가 크게 나타날 수 있다. 따라서, 바디 바이어스 조절 회로(626)는 상기와 같은 반도체 소자에 대해 리버스 바디 바이어스를 적용할 수 있다.
바디 바이어스 조절 회로(626)는, NMOS 소자들의 바디 바이어스 전압을 조절하는 제1 회로와, PMOS 소자들의 바디 바이어스 전압을 조절하는 제2 회로를 포함할 수 있다. 일례로, 제1 회로는 음의 전압을 출력하는 네거티브 차지 펌프를 포함하고, 제2 회로는 양의 전압을 출력하는 포지티브 차지 펌프를 포함할 수 있다. 또한, 실시예에 따라, 제1 회로와 제2 회로 각각이, 네거티브 차지 펌프와 포지티브 차지 펌프를 모두 포함할 수도 있다.
도 21을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(700)는 메모리 장치일 수 있으며, 복수의 단위 메모리 영역들(710)을 포함할 수 있다. 일례로, 반도체 장치(700)가 동적 랜덤 억세스 메모리(Dynamic Random Access Memory, DRAM)인 경우, 단위 메모리 영역(710)은 메모리 뱅크로 정의될 수 있다. 복수의 단위 메모리 영역들(710) 각각은, 메모리 셀 어레이(711), 로우 디코더(712), 센스 앰프 회로(713), 및 칼럼 디코더(714) 등을 포함할 수 있다.
반도체 장치(700)의 동작은 제어 로직(705)에 의해 제어될 수 있다. 제어 로직(705)은 외부로부터 수신한 데이터를 복수의 단위 메모리 영역들(710) 중 적어도 하나에 저장하거나, 외부로부터 수신한 어드레스 정보에 기초하여 복수의 단위 메모리 영역들(710) 중 적어도 하나로부터 데이터를 읽어와서 외부로 출력할 수 있다.
또한 제어 로직(705)는 외부 장치와 신호를 주고받기 위한 입출력 회로를 포함할 수 있다. 제어 로직(705)를 기준으로 양측에 복수의 단위 메모리 영역들(710)이 배치되므로 제어 로직(705)는 반도체 장치(700)의 센터 영역에 배치될 수 있다. 따라서, 중앙에 패드들이 배치되는 센터 패드 구조로 반도체 장치(700)를 형성함으로써, 제어 로직(705)의 입출력 회로와 패드들을 연결하는 배선 패턴들을 효율적으로 설계할 수 있다.
본 발명의 일 실시예에서는, 제어 로직(705)가 바디 바이어스 조절 회로(706)를 포함할 수 있다. 바디 바이어스 조절 회로(706)는 로우 디코더(712), 센스 앰프 회로(713), 칼럼 디코더(714) 등에 포함되는 반도체 소자들 중 적어도 일부의 바디 바이어스 전압을 조절할 수 있다. 일례로, 로우 디코더(712), 센스 앰프 회로(713), 칼럼 디코더(714) 등에 포함되는 반도체 소자들 중 적어도 하나의 반도체 소자와 같은 소자인 타겟 반도체 소자가, 바디 바이어스 조절 회로(706) 내에 포함될 수 있다.
바디 바이어스 조절 회로(706)는, 타겟 반도체 소자의 출력 전압을 기준 전압과 비교하는 비교기, 비교기의 출력에 따라 바디 바이어스 전압을 출력하는 차지 펌프 등을 포함할 수 있다. 일례로, 차지 펌프가 출력하는 바디 바이어스 전압은, 상기 적어도 하나의 반도체 소자의 바디 단자에 입력될 수 있다.
일례로, NMOS 소자의 경우, 턴-온 상태에서 흐르는 전류가 높은 NMOS 소자의 바디 바이어스 전압을 감소시키거나, 턴-온 상태에서 흐르는 전류가 낮은 NMOS 소자의 바디 바이어스 전압을 증가시킬 수 있다. 한편, PMOS 소자의 경우, 턴-온 상태에서 많은 전류가 흐르는 PMOS 소자의 바디 바이어스 전압을 증가시키거나, 턴-온 상태에서 적은 전류가 흐르는 PMOS 소자의 바디 바이어스 전압을 감소시킬 수 있다.
상기와 같이 바디 바이어스 조절 회로(706)가 조절하는 바디 바이어스 전압에 의해, 반도체 소자들 중 적어도 일부의 문턱 전압이 변경되고, 전류 특성이 바뀔 수 있다. 제어 로직(705)은, 로우 디코더(712), 센스 앰프 회로(713), 칼럼 디코더(714) 등에 포함되는 반도체 소자들의 전류 특성 편차가 최소화되도록, 바디 바이어스 조절 회로(706)가 반도체 소자들에 출력하는 바디 바이어스 전압을 적응적으로 조절할 수 있다.
따라서, 반도체 소자들의 전류 특성을 측정하는 별도의 프로빙 동작 등이 없이도, 반도체 소자들의 전류 특성 편차를 최소화하여, 반도체 장치(700)의 성능을 개선할 수 있다. 또한, 바디 바이어스 조절 회로(706)가 전원 전압의 레벨 변화를 고려하여 바디 바이어스 전압을 변경할 수 있으므로, 전원 전압이 변하는 경우에도 반도체 소자들 각각의 턴-온 전류를 일정하게 유지할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10, 100, 200, 300, 400, 500: 반도체 장치
11, 110, 210, 310, 340, 410, 510: 전류 미러 회로
12, 120, 220, 320, 350, 420, 520: 차지 펌프 회로
13, 130, 230, 330, 360, 430, 530: 반도체 소자들

Claims (10)

  1. 소정의 타겟 전류를 생성하여 타겟 반도체 소자에 입력하며, 상기 타겟 반도체 소자는 턴-온 상태로 설정되는 전류 미러 회로; 및
    상기 타겟 반도체 소자의 출력 전압과 소정의 기준 전압의 비교 결과에 기초하여 클럭 신호를 출력하는 오실레이터, 및 상기 클럭 신호에 응답하여 상기 타겟 반도체 소자와 같은 소자인 복수의 반도체 소자들 각각에 바디 바이어스 전압을 출력하는 적어도 하나의 차지 펌프를 갖는 차지 펌프 회로; 를 포함하는, 바디 바이어스 전압 생성기.
  2. 제1항에 있어서,
    상기 복수의 반도체 소자들 각각은 NMOS 소자이며, 상기 적어도 하나의 차지 펌프는 네거티브 차지 펌프인, 바디 바이어스 전압 생성기.
  3. 제1항에 있어서,
    상기 복수의 반도체 소자들 각각은 PMOS 소자이며, 상기 적어도 하나의 차지 펌프는 포지티브 차지 펌프인, 바디 바이어스 전압 생성기.
  4. 제1항에 있어서,
    상기 적어도 하나의 차지 펌프는, 적어도 하나의 네거티브 차지 펌프 및 적어도 하나의 포지티브 차지 펌프를 포함하며,
    상기 오실레이터는 상기 네거티브 차지 펌프 또는 상기 포지티브 차지 펌프에 상기 클럭 신호를 출력하는, 바디 바이어스 전압 생성기.
  5. 제4항에 있어서,
    상기 복수의 반도체 소자들 각각은 NMOS 소자이며,
    상기 타겟 반도체 소자의 상기 출력 전압이 상기 기준 전압보다 작으면, 상기 오실레이터는 상기 네거티브 차지 펌프로 출력하는 상기 클럭 신호의 주파수를 증가시켜 상기 바디 바이어스 전압을 감소시키는, 바디 바이어스 전압 생성기.
  6. 제4항에 있어서,
    상기 복수의 반도체 소자들 각각은 NMOS 소자이며,
    상기 타겟 반도체 소자의 상기 출력 전압이 상기 기준 전압보다 크면, 상기 오실레이터는 상기 포지티브 차지 펌프로 출력하는 상기 클럭 신호의 주파수를 증가시켜 상기 바디 바이어스 전압을 증가시키는, 바디 바이어스 전압 생성기.
  7. 제4항에 있어서,
    상기 복수의 반도체 소자들 각각은 PMOS 소자이며,
    상기 타겟 반도체 소자의 상기 출력 전압이 상기 기준 전압보다 작으면, 상기 오실레이터는 상기 포지티브 차지 펌프로 출력하는 상기 클럭 신호의 주파수를 증가시켜 상기 바디 바이어스 전압을 증가시키는, 바디 바이어스 전압 생성기.
  8. 제4항에 있어서,
    상기 복수의 반도체 소자들 각각은 PMOS 소자이며,
    상기 타겟 반도체 소자의 상기 출력 전압이 상기 기준 전압보다 크면, 상기 오실레이터는 상기 포지티브 차지 펌프로 출력하는 상기 클럭 신호의 주파수를 감소시켜 상기 바디 바이어스 전압을 감소시키는, 바디 바이어스 전압 생성기.
  9. 제1 불순물 영역에 형성되는 복수의 제1 반도체 소자들;
    상기 제1 불순물 영역과 다른 제2 불순물 영역에 형성되는 복수의 제2 반도체 소자들;
    상기 복수의 제1 반도체 소자들과 같은 소자이며, 제1 타겟 전류를 입력받는 제1 타겟 반도체 소자의 출력 전압을 소정의 기준 전압과 비교하는 제1 비교기;
    상기 제1 비교기의 출력에 따라 동작하는 제1 오실레이터, 및 상기 제1 오실레이터가 출력하는 제1 클럭 신호에 응답하여 네거티브 전압을 출력하는 적어도 하나의 네거티브 차지 펌프를 포함하는 제1 차지 펌프 회로;
    상기 복수의 제2 반도체 소자들과 같은 소자이며, 제2 타겟 전류를 입력받는 제2 타겟 반도체 소자의 출력 전압을 상기 기준 전압과 비교하는 제2 비교기; 및
    상기 제2 비교기의 출력에 따라 동작하는 제2 오실레이터, 및 상기 제2 오실레이터가 출력하는 제2 클럭 신호에 응답하여 포지티브 전압을 출력하는 적어도 하나의 포지티브 차지 펌프를 포함하는 제2 차지 펌프 회로; 를 포함하는 바디 바이어스 전압 생성기.
  10. 복수의 메모리 셀들이 배치되는 메모리 셀 어레이; 및
    복수의 워드라인들 및 복수의 비트라인들을 통해 상기 메모리 셀 어레이와 연결되며, 상기 복수의 메모리 셀들을 제어하는 주변 회로; 를 포함하며,
    상기 주변 회로는 복수의 반도체 소자들, 및 상기 복수의 반도체 소자들 중 적어도 하나의 반도체 소자의 바디 바이어스 전압을 조절하는 바디 바이어스 조절 회로를 포함하고,
    상기 바디 바이어스 조절 회로는, 상기 적어도 하나의 반도체 소자와 같은 타겟 반도체 소자, 상기 타겟 반도체 소자의 출력 전압을 기준 전압과 비교하는 비교기, 및 상기 비교기의 출력에 기초하여 상기 적어도 하나의 반도체 소자 및 상기 타겟 반도체 소자 각각의 바디 단자에 입력되는 바디 바이어스 전압을 조절하는 차지 펌프를 포함하는, 반도체 장치.

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Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2717918B1 (fr) * 1994-03-25 1996-05-24 Suisse Electronique Microtech Circuit pour contrôler les tensions entre caisson et sources des transistors mos et système d'asservissement du rapport entre les courants dynamique et statique d'un circuit logique mos.
JP4046383B2 (ja) * 1997-04-01 2008-02-13 株式会社ルネサステクノロジ 半導体集積回路装置
JP3928837B2 (ja) * 1999-09-13 2007-06-13 株式会社ルネサステクノロジ 半導体集積回路装置
JP2001339045A (ja) 2000-05-25 2001-12-07 Hitachi Ltd 半導体集積回路装置
US7495471B2 (en) 2006-03-06 2009-02-24 Altera Corporation Adjustable transistor body bias circuitry
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
US7880531B2 (en) * 2008-01-23 2011-02-01 Micron Technology, Inc. System, apparatus, and method for selectable voltage regulation
JP2010152995A (ja) * 2008-12-25 2010-07-08 Elpida Memory Inc 半導体装置
US7911261B1 (en) * 2009-04-13 2011-03-22 Netlogic Microsystems, Inc. Substrate bias circuit and method for integrated circuit device
JP5529450B2 (ja) * 2009-07-15 2014-06-25 スパンション エルエルシー ボディバイアス制御回路及びボディバイアス制御方法
KR102095856B1 (ko) 2013-04-15 2020-04-01 삼성전자주식회사 반도체 메모리 장치 및 그것의 바디 바이어스 방법
US9088280B2 (en) 2013-10-30 2015-07-21 Freescale Semiconductor, Inc. Body bias control circuit
US9361994B1 (en) 2014-09-04 2016-06-07 Cypress Semiconductor Corporation Method of increasing read current window in non-volatile memory
CN111752329B (zh) 2019-03-29 2022-11-18 恩智浦美国有限公司 用于集成电路的反向偏置调节系统和方法
US10615790B1 (en) 2019-09-26 2020-04-07 Nxp B.V. Transistor body control

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