[go: up one dir, main page]

CN1168147C - 半导体结晶的制造方法 - Google Patents

半导体结晶的制造方法 Download PDF

Info

Publication number
CN1168147C
CN1168147C CNB001002430A CN00100243A CN1168147C CN 1168147 C CN1168147 C CN 1168147C CN B001002430 A CNB001002430 A CN B001002430A CN 00100243 A CN00100243 A CN 00100243A CN 1168147 C CN1168147 C CN 1168147C
Authority
CN
China
Prior art keywords
layer
layers
superlattice
short
sigec
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB001002430A
Other languages
English (en)
Other versions
CN1260594A (zh
Inventor
ի�ٳ�
斋藤彻
神泽好彦
片山幸治
能泽克弥
菅原岳
久保实
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1260594A publication Critical patent/CN1260594A/zh
Application granted granted Critical
Publication of CN1168147C publication Critical patent/CN1168147C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/60—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape characterised by shape
    • C30B29/68—Crystals with laminate structure, e.g. "superlattices"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H10D62/815—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW]
    • H10D62/8161—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices
    • H10D62/8162—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices having quantum effects only in the vertical direction, i.e. layered structures having quantum effects solely resulting from vertical potential variation
    • H10D62/8164—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices having quantum effects only in the vertical direction, i.e. layered structures having quantum effects solely resulting from vertical potential variation comprising only semiconductor materials 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

交替地将不产生离散的量化能级的厚度薄的Si1-xGex层(0＜x＜1)和Si1-yCy层(0＜y＜1)层叠成多层，以形成能起到单一的SiGeC层的作用的Si1-xGex/Si1-yCy短周期超晶格体。这样，可获得排除Ge-C键的SiGeC三元混晶体。在形成Si1-xGex/Si1-yCy短周期超晶格体的方法中，有交替地使Si1-xGex层和Si1-yCy层外延生长的方法以及在形成Si/Si1-xGex短周期超晶格体之后，注入C离子，再通过热处理，以使C原子移到Si层中的方法。

Description

半导体结晶的制造方法
技术领域
本发明涉及一种IV族元素混晶半导体、其制造方法及使用该半导体的半导体装置。
背景技术
近年来，通过在硅(Si)基板上形成利用异质结的半导体元件，来制成工作速度比已往的同质结型Si器件快的器件，有这样的尝试。目前，除了Si以外，使用了也是IV族元素的锗(Ge)、碳(C)的混晶半导体，即SiGe、SiGeC等材料被视为可形成异质结的有前途的材料。
特别是，由三种元素构成的SiGeC混晶半导体，可通过改变这三种元素的构成比来互相独立地控制带隙和晶格常数，所以设计器件时的自由度高，且能与Si进行晶格匹配。因为如此，所述SiGeC混晶半导体正备受大大的瞩目。例如，在日本国专利公开公报：特开平10-116919号中所揭示的那样，有人认为：通过利用在Si层和SiGeC层的异质界面所产生的导带不连续，并用形成在界面上的二维电子气体来作载流子，就可实现工作速度比已往的Si器件快的场效应晶体管。
再就是，目前，要制造SiGeC混晶时，常采用在SiGe层的外延生长过程中加入C原料气体的方法、靠着离子注入法而在SiGe层中加入C的方法等等。
然而，例如在″Applied Physics Letters(应用物理学报)″第65卷(1994年)2559页所记载的那样，众所周知，因在SiGe层中加入C时，存在有固溶界限，故在加入大约4％以上的C原子时，会导致结晶性明显地劣化和非晶质化。还有，从本案发明人的实验可知，在各种温度下对SiGeC层进行热处理(退火处理)时，结晶性会劣化。尤其是，愈增加C浓度，结晶性的劣化愈明显起来。
图8是经本案发明人的实验所得到的结果数据，示出的是对SiGe0.31C0.0012结晶层以各种温度进行热处理(退火处理)后所得到的各试料的X射线衍射光谱的变化。如该图所示，在800℃以下的温度下施以热处理的试料的衍射峰值位置和as-grown(结晶生长后未受任何处理的)试料的差不多。可是，经900℃热处理的试料的衍射峰值位置稍微从as-grown试料的衍射峰值位置开始移动。还有，经950℃以上的热处理的试料的衍射峰值位置开始从as-grown试料的衍射峰值位置大幅度地错开。再就是，对经1000℃以上的热处理的试料来说，其衍射峰值的半值幅变宽且在as-grown试料中所观测到的衍射条纹大致消失了。从该实验的结果数据可看到：若在大约950℃以上的温度下进行热处理，SiGe0.31C0.0012结晶层的结晶性会劣化。
于是，为了查明所述SiGeC结晶层的结晶性劣化的原因，本案发明人推进了实验，结果查明了经热处理后的SiGeC结晶层的劣化的主要原因是：在该混晶中，与Si-C键相比，Ge-C键非常不稳定。
图7(a)、(b)分别示出对在Ge基板上让Ge0.98C0.02结晶层生长、以及在Si基板上让Si0.98C0.02结晶层生长而得到的各试料以各种温度进行热处理后所得到的各试料的X射线衍射光谱的变化。这里，Ge0.98C0.02结晶层是通过在Ge基板中注入C离子并通过热处理而形成的，Si0.98C0.02结晶层是使用Si及C的原料气体来在Si基板上外延生长的。
如图7(a)所示，对Ge基板上的Ge0.98C0.02结晶层而言，经475到550℃的热处理的试料的衍射峰值基本上可观测在同一位置上，但不能观测出经450℃以下的热处理的试料的衍射峰值。另外，经600℃以上的热处理的Ge0.98C0.02结晶层的衍射峰值位置都发生移动，特别是从经过700℃以上的热处理的Ge0.98C0.02结晶层中消失了峰值。从该结果可推论如下：若受600℃以上的热处理，GeC结晶中会产生某种变化，尤其是产生Ge-C键的裂开。
另一方面，如图7(b)所示，对Si基板上所生长的Si0.98C0.02结晶层来说，经过到1000℃为止的热处理的各试料中都明确地观测出衍射峰值。
总之，SiGeC结晶中的Ge-C键的不稳定性就是SiGeC结晶劣化的原因之一，怎样抑制Ge-C键的形成则是一个提高结晶性的关键。
本发明的目的在于：着眼于SiGeC层不稳定的原因，通过形成不含Ge-C键且能起到SiGeC结晶层的作用的短周期超晶格层，来提供一种结晶性良好并对热处理比较稳定的SiGeC三元混晶体、其制造方法及应用该SiGeC三元混晶体的半导体装置。
发明内容
本发明提供了一种半导体结晶的制造方法，其特征在于包括：通过重复两次以上以硅和锗为主成分的第1层和以硅为主成分的第2层的交替外延生长，以形成SiGe/Si层叠体的工序(a)；将碳离子注入到所述SiGe/Si层叠体里的工序(b)；和通过对导入有碳的所述SiGe/Si层叠体进行热处理从而使上述第1层中的碳的浓度比上述第2层中的碳的浓度低并且使上述超晶格体结构的界面上的碳的浓度连续地变化的工序(c)，由此形成SiGe/SiC层叠体。
附图说明
图1(a)、(b)分别是概略地表示第1实施例所涉及的Si1-xGex/Si1-yCy短周期超晶格的层叠结构的宏观图和表示该短周期超晶格的层叠结构的微观图。
图2表示在改变层叠体中的势阱层和势垒层的厚度时，能带结构的变化情况。
图3(a)、(b)是表示第2实施例所涉及的Si1-xGex/Si1-yCy层叠体的制造工序的剖面图。
图4(a)、(b)、(c)分别表示热处理前后的超晶格体中的Ge原子及C原子的浓度分布、注入了C离子后的超晶格体中C原子的分布状态、经热处理后的超晶格体中C原子的分布状态。
图5表示对经过图3(a)、(b)所示的工序的超晶格体，在各种温度下进行退火处理时，C浓度分布的变化情况。
图6是表示第3实施例所涉及的使用短周期超晶格体而制成的半导体装置即异质结型场效应晶体管(HMOSFET)的结构的剖面图。
图7(a)、(b)分别表示对在Ge基板上让Ge0.98C0.02结晶层生长、以及在Si基板上让Si0.98C0.02结晶层生长而得到的各试料以各种温度进行热处理时所得到的各试料的X射线衍射光谱的变化。
图8表示对SiGe0.31C0.0012结晶层以各种温度进行热处理(退火处理)后所得到的各试料的X射线衍射光谱的变化。
下面，参照附图对与本发明的半导体结晶及其制造方法有关的实施例和与应用到半导体装置的一个实施例进行说明。
具体实施方式
(第1实施例)
图1(a)、(b)分别是概略地表示第1实施例所涉及的SiGeC混晶体(Si1-xGex/Si1-yCy短周期超晶格)的层叠结构的宏观图和表示该短周期超晶格的层叠结构的微观图(原子排列图)。
如图1(a)所示，本实施例的SiGeC混晶体是在Si基板101上交替地层叠Si0.68Ge0.32层102和Si0.96C0.04层103二百周期而构成的。如图1(b)所示，各层102、103都由三层原子层组成。
SiGeC混晶体的形成方法为：在Si(001)基板101上通过超高真空化学气相淀积法(UHV-CVD法)交替进行由三层原子层构成的Si0.68Ge0.32层102和由三层原子层构成的Si0.96C0.04层103的外延生长，将它反复200周期。所构成的整个SiGeC混晶体的膜厚约是160nm。作为Si、Ge、C的原料气体，分别使用了Si2H6、GeH4、SiH3CH3，生长温度大约是550℃。
实际上，所形成的短周期超晶格体中原子排列成金刚石立方结构，但是在图1(b)中，为了容易说明本发明的概念，使用正方晶来表示原子的层叠状态。从该图可知，因Ge原子和C原子不会存在于同一层中，故基本上不存在Ge-C键。并且，如下所述，该短周期超晶格体可被用作一个SiGeC结晶体。
图2表示在文献“C.Weisbuch著，‘半导体及半金属’第24卷(ACADEMIC PRESS，INC.)p.29，RAYMOND DINGLE编”中图18所记载的、改变某一层叠体的势阱层和势垒层的厚度时的能带结构的变化。在该图中，横轴表示势阱层和势垒层的厚度(nm)，纵轴表示位能(eV)。如该图所示，在该层叠体中，势阱层和势垒层的厚度约在10nm左右时，形成有离散的量化能级，与此相对，势阱层和势垒层的厚度大约在1.5nm以下时，消失了离散的量化能级，而变成一个连续的能带。换句话说，由于量子效果消失了，所以载流子就将整个短周期超晶格层认为一层而移动。与此相同，在图1(a)、(b)中所示的短周期超晶格体中，各层的厚度约在1nm左右时，离散的量化能级就消失了，可起到单一SiGeC层的作用。
由于本实施例的Si1-xGex/Si1-yCy短周期超晶格体(0＜x，y＜1)中各层的平均厚度约在0.8nm左右，所以，不仅可靠着基本上没有Ge-C键而保持结晶性的稳定性，也可发挥SiGeC层的作用。
总之，在本实施例的制造方法中，着眼于以往的SiGeC层中所发生的不良现象的原因在于Ge-C键的不稳定性，从而形成不含该Ge-C键且能起到SiGeC层的作用的Si1-xGex/Si1-yCy短周期超晶格体。
(第2实施例)
在本实施例中，将说明一个通过在Si/Si1-xGex层叠膜(0＜x＜1)中注入C离子并通过热处理而制造Si1-xGex/Si1-yCy层叠体的制造方法。该方法也可应用到Si1-xGex/Si1-yCy短周期超晶格体(0＜y＜1)的形成。图3(a)、(b)是表示本实施例的Si1-xGex/Si1-yCy层叠体的制造工序的剖面图。
首先，在图3(a)所示的工序中，通过UHV-CVD法在Si(001)基板101上交替地让10nm厚的Si层105和10nm厚的Si0.8Ge0.2层106外延生长，而形成共10个周期的Si/Si0.8Ge0.2超晶格体。
其次，在图3(b)所示的工序中，在加速能量约在45keV、掺杂量约在1×1015cm-2的条件下，将C离子注入到该超晶格体中。然后，以950℃进行15秒钟的热处理。
图4(a)、(b)、(c)分别表示热处理前后的超晶格体中的Ge原子及C原子的浓度分布、注入了C离子后的超晶格体中C原子的分布状态、经热处理后的超晶格体中C原子的分布状态。
在图4(a)中，横轴表示超晶格体中的深度，纵轴表示浓度。曲线Ger代表Ge浓度，曲线Cimpl代表离子注入后热处理前的C浓度，曲线Canea代表热处理后的C浓度。如同图的曲线Cimpl所示，在热处理前，Si层105和Si0.8Ge0.2层106中的C大致呈浓度约在1×1020cm-3的均匀浓度分布。与此相对，如同图的曲线Canea所示，在热处理后，Si层105中C浓度升高，Si0.8Ge0.2层106中C浓度下降。这表明，如图4(b)、(c)所示，在热处理过程中，Si0.8Ge0.2层内的C原子移动到了邻接的Si层中。
由此可知，通过采用在Si/Si0.8Ge0.2超晶格体中注入C离子后进行热处理的这一方法，不在外延生长中掺杂C，也可形成Si1-yCy/Si0.8Ge0.2超晶格体。
图5表示对经过图3(a)、(b)所示的工序的超晶格体，在各种温度下进行退火处理时，C浓度分布的变化情况。在同图中，曲线Ger表示超晶格体中的Ge浓度，曲线Casim表示离子注入后未被施以热处理的超晶格体中的C浓度，曲线C700表示进行700℃热处理后的超晶格体中的C浓度，曲线C950表示进行950℃热处理后的超晶格体中的C浓度，曲线C1000表示经1000℃热处理的超晶格体中的C浓度。热处理时间皆是15秒钟。从同图可知，通过700℃热处理，C原子还没充分地移到Si层中；在950℃和1000℃的热处理中，C原子大体上移到Si层中，且这两者的C浓度分布基本上一样。因此，可推测按这方法而形成的SiC/SiGe界面结构是比较稳定的。
如果按照本实施例的制造方法，与交替地让Si1-xGex层和Si1-yCy层外延生长而形成Si1-xGex/Si1-yCy层叠体的那一方法相比，能得到下述优点。
在交替形成Si1-xGex层和Si1-yCy层的情况下，由于形成Si1-yCy层之后C原料会残留在生长室内，因此，会导致得不到清净的基板表面等不好现象。另外，一直认为：采用离子注入法而加入C时，仅对构成层叠体的两层中的一层选择性地掺杂C，是不可能的。与此相对，若采用本实施例的Si1-xGex/Si1-yCy层叠体的制造方法，首先形成Si/Si1-xGex层叠体，在将C离子注入到该Si/Si1-xGex层叠体中之后，再利用热处理时所发生的C原子向Si层中的移动现象，就能形成Si1-xGex/Si1-yCy层叠体。
总之，在本实施例的制造方法中，着眼于以往的SiGeC层中所发生的不良现象的原因在于Ge-C键的不稳定性，通过利用起因于所述Ge-C键的不稳定性的C原子的移动现象，可形成Si1-xGex/Si1-yCy层叠体。
在该Si1-xGex/Si1-yCy层叠体中的Si1-xGex层和Si1-yCy层都具有可产生离散的量化能级的那一厚度的情况(例如，本实施例的情况)下，就可获得能起到多重量化势垒层(MQB)等的作用的Si1-xGex/Si1-yCy超晶格体。
另一方面，在该Si1-xGex/Si1-yCy层叠体中的Si1-xGex层和Si1-yCy层的厚度均小于产生离散的量化能级的那一厚度的情况下，和上述第1实施例一样，可获得能起到单一的SiGeC层的作用的Si1-xGex/Si1-yCy短周期超晶格体(0＜x，y＜1)。下面，说明其理由。
在本实施例中已说明的C原子的移动现象也在厚度约为1nm左右的Si层和厚度约为1nm左右的Si0.8Ge0.2层中同样地产生。这是从定性方面已确认好的。此外，采用SiGe层中任意的Ge相对含量，或者采用任意的C离子注入条件，起因于热处理的C原子的移动也均可被确认。
因此，通过应用本实施例的方法，首先形成厚度分别在1nm左右的Si层和Si1-xGex层，然后依次进行C离子注入和热处理，可形成和上述第1实施例一样，能起到一个SiGeC层的作用的Si0.8Ge0.2/SiC短周期超晶格体。
在采用第1实施例的制造方法时，交替地形成Si1-xGex层和Si1-yCy层，但是，如上所述，由于形成Si1-yCy层之后C原料会残留在生长室内，故会发生得不到清净的基板表面等不良现象。与此相对，首先形成Si/Si1-xGex超晶格体，在将C离子注入到该Si/Si1-xGex超晶格体中之后，再利用热处理时所发生的C原子向Si层中的移动现象而形成Si1-xGex/Si1-yCy短周期超晶格体，就这样可容易且迅速地制成能起到SiGeC层的作用的Si1-xGex/Si1-yCy短周期超晶格体。
(第3实施例)
图6是表示第3实施例所涉及的使用短周期超晶格体而制成的半导体装置即异质结型场效应晶体管(HMOSFET)的结构的剖面图。本实施例的短周期超晶格体是通过上述第1或者第2实施例的方法而形成的。另外，在本实施例中，对应用到n沟道型HMOSFET的情况进行说明，但不言而喻，也可适用于p沟道型HMOSFET。
如该图所示，本实施例的HMOSFET具备：Si基板111；形成在Si基板上，由包含高浓度p型杂质的Si构成的p型阱层112；形成在p型阱层112上的i-Si层113；在i-Si层113中靠近表面且从表面离开一定距离的区域里掺杂高浓度n型杂质(砷等)而形成的δ掺杂层114；形成在i-Si层113上，由Si0.68Ge0.32/Si0.96C0.04短周期超晶格构成的SiGeC层116；形成在SiGeC层116上，由本征硅构成的Si覆盖层117；形成在Si覆盖层117上，由硅氧化膜构成的栅极绝缘膜118；以及形成在栅极绝缘膜118上，由多晶硅构成的栅极电极119。还有，通过以栅极电极119为掩模进行离子注入，在从上述i-Si层113、SiGeC层116到Si覆盖层117的区域里，掺杂了高浓度n型杂质(砷等)而形成了源极区120和漏极区121。
在图6的左侧，示出了该HMOSFET的栅极电极下方的各层113、114、116、117的导带底的能级Ec。就是说，由Si0.68Ge0.32/Si0.96C0.04短周期超晶格构成的SiGeC层116和i-Si层113之间所存在的导带底的能带不连续，形成所谓的异质势垒，从而电子被关在SiGeC层116中和Si/SiGeC异质势垒相接的区域里。于是，在该区域里形成由二维电子气体带来的n沟道，就这样，电子可在该n沟道中高速地移动。
换句话说，按照本实施例的HMOSFET，沿着Si/SiGeC异质势垒形成了n沟道115，电子能在n沟道115中高速地移动。此时，与Si层中相比，在SiGeC层中电子迁移率高，并且，不用对n沟道进行掺杂处理。结果，离化杂质散射作用得以抑制，可实现高速动作。
另外，采用上述哪一种方法也均可形成本实施例的SiGeC层116：如已说明的第1实施例那样，交替地让Si1-xGex层和Si1-yCy层(0＜x，y＜1)外延生长，来形成Si1-xGex/Si1-yCy短周期超晶格体；或者如第2实施例所述的那样，交替地让Si1-xGex层(0＜x＜1)和Si层外延生长而形成Si/Si1-xGex短周期超晶格体之后，注入C离子，再通过进行热处理，形成Si1-xGex/Si1-yCy短周期超晶格体(0＜y＜1)。
值得一提的是，除了本实施例中所介绍的Si层以外，SiGe层、SiC层等包含Si的其他层，也均可当作和由Si1-xGex/Si1-yCy短周期超晶格体构成的SiGeC层之间形成异质结的半导体层。
还有，即使在Si1-xGex/Si1-yCy短周期超晶格体中掺杂有n型或者p型杂质，也不会损伤Si1-xGex/Si1-yCy短周期超晶格体作为单一SiGeC层的作用。
另外，在图2所示的特性图中，即使在Si1-xGex/Si1-yCy短周期超晶格体中稍微产生了离散的量化能级，从全体来看，只要有能起到SiGeC层的作用的能量范围即可。
按照本发明，可得到明显的效果：提高SiGeC系半导体结晶的结晶性，使应用SiGeC系半导体结晶的器件得到更加高速化。

Claims (3)

1.一种半导体结晶的制造方法，其特征在于包括：
通过重复两次以上以硅和锗为主成分的第1层和以硅为主成分的第2层的交替外延生长，以形成Si Ge/Si层叠体的工序(a)；
将碳离子注入到所述Si Ge/Si层叠体里的工序(b)；和
通过对导入有碳的所述Si Ge/Si层叠体进行热处理从而使上述第1层中的碳的浓度比上述第2层中的碳的浓度低并且使上述超晶格体结构的界面上的碳的浓度连续地变化的工序(c)，
由此形成Si Ge/Si C层叠体。
2.根据权利要求1所述的半导体结晶的制造方法，其特征在于：
在所述工序(a)中，形成Si Ge层和Si层，使得所述Si Ge/Si C层叠体中的Si Ge层和Si C层分别具有会出现离散的量化能级的那一厚度。
3.根据权利要求1所述的半导体结晶的制造方法，其特征在于：
在所述工序(a)中，形成Si Ge层和Si层，使得所述Si Ge/Si C层叠体中的Si Ge层和Si C层的厚度分别小于会出现离散的量化能级的那一厚度。
CNB001002430A 1999-01-14 2000-01-11 半导体结晶的制造方法 Expired - Fee Related CN1168147C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP764299 1999-01-14
JP007642/1999 1999-01-14

Publications (2)

Publication Number Publication Date
CN1260594A CN1260594A (zh) 2000-07-19
CN1168147C true CN1168147C (zh) 2004-09-22

Family

ID=11671493

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB001002430A Expired - Fee Related CN1168147C (zh) 1999-01-14 2000-01-11 半导体结晶的制造方法

Country Status (6)

Country Link
US (1) US6403976B1 (zh)
EP (1) EP1020898B1 (zh)
KR (1) KR100588708B1 (zh)
CN (1) CN1168147C (zh)
DE (1) DE60038323T2 (zh)
TW (1) TW432712B (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60042666D1 (de) * 1999-01-14 2009-09-17 Panasonic Corp Halbleiterbauelement und Verfahren zu dessen Herstellung
US6674099B1 (en) * 1999-02-24 2004-01-06 Quantum Semiconductor, Llc Misfet
US7023030B2 (en) * 1999-02-24 2006-04-04 Quantum Semiconductor, Llc Misfet
TW515100B (en) 2000-03-27 2002-12-21 Matsushita Electric Ind Co Ltd SiGeC semiconductor crystal and production method thereof
JP2003158075A (ja) 2001-08-23 2003-05-30 Sumitomo Mitsubishi Silicon Corp 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ
US6890835B1 (en) * 2000-10-19 2005-05-10 International Business Machines Corporation Layer transfer of low defect SiGe using an etch-back process
US6852602B2 (en) * 2001-01-31 2005-02-08 Matsushita Electric Industrial Co., Ltd. Semiconductor crystal film and method for preparation thereof
JP2002252233A (ja) * 2001-02-22 2002-09-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6921743B2 (en) * 2001-04-02 2005-07-26 The Procter & Gamble Company Automatic dishwashing compositions containing a halogen dioxide salt and methods for use with electrochemical cells and/or electrolytic devices
US6750119B2 (en) * 2001-04-20 2004-06-15 International Business Machines Corporation Epitaxial and polycrystalline growth of Si1-x-yGexCy and Si1-yCy alloy layers on Si by UHV-CVD
JP4060580B2 (ja) * 2001-11-29 2008-03-12 株式会社ルネサステクノロジ ヘテロ接合バイポーラトランジスタ
JP3970011B2 (ja) * 2001-12-11 2007-09-05 シャープ株式会社 半導体装置及びその製造方法
JP3719998B2 (ja) * 2002-04-01 2005-11-24 松下電器産業株式会社 半導体装置の製造方法
US6825506B2 (en) 2002-11-27 2004-11-30 Intel Corporation Field effect transistor and method of fabrication
EP1695388A2 (en) * 2003-12-01 2006-08-30 The Regents Of The University Of California Multiband semiconductor compositions for photovoltaic devices
US7005333B2 (en) 2003-12-30 2006-02-28 Infineon Technologies Ag Transistor with silicon and carbon layer in the channel region
US7002224B2 (en) 2004-02-03 2006-02-21 Infineon Technologies Ag Transistor with doped gate dielectric
US7094671B2 (en) 2004-03-22 2006-08-22 Infineon Technologies Ag Transistor with shallow germanium implantation region in channel
US20060071213A1 (en) * 2004-10-04 2006-04-06 Ce Ma Low temperature selective epitaxial growth of silicon germanium layers
WO2007098138A2 (en) * 2006-02-21 2007-08-30 Mears Technologies, Inc. Semiconductor device comprising a lattice matching layer and associated methods
US20070238267A1 (en) * 2006-03-28 2007-10-11 International Business Machines Corporation Epitaxy of Silicon-Carbon Substitutional Solid Solutions by Ultra-Fast Annealing of Amorphous Material
EP1933384B1 (en) 2006-12-15 2013-02-13 Soitec Semiconductor heterostructure
US20080179636A1 (en) * 2007-01-27 2008-07-31 International Business Machines Corporation N-fets with tensilely strained semiconductor channels, and method for fabricating same using buried pseudomorphic layers
TWI419326B (zh) * 2011-08-26 2013-12-11 Univ Nat Chiao Tung 一種在矽晶片上成長之高載子遷移率電晶體結構及其方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61292369A (ja) 1985-06-20 1986-12-23 Canon Inc 電界効果型薄膜トランジスタ
JPS6242572A (ja) 1985-08-20 1987-02-24 Fujitsu Ltd 非晶質半導体薄膜の構成体
EP0812023A1 (en) * 1996-04-09 1997-12-10 Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. Semiconductor components, in particular photodetectors, light emitting diodes, optical modulators and waveguides with multilayer structures grown on silicon substrates
DE29610067U1 (de) * 1996-06-07 1996-08-29 Igus Spritzgußteile für die Industrie GmbH, 51147 Köln Führungsrinne für Energieführungsketten
JPH10116919A (ja) * 1996-10-11 1998-05-06 Matsushita Electric Ind Co Ltd 電界効果型トランジスタ

Also Published As

Publication number Publication date
KR100588708B1 (ko) 2006-06-13
KR20000053487A (ko) 2000-08-25
US6403976B1 (en) 2002-06-11
EP1020898B1 (en) 2008-03-19
TW432712B (en) 2001-05-01
EP1020898A3 (en) 2000-09-06
EP1020898A2 (en) 2000-07-19
DE60038323D1 (de) 2008-04-30
CN1260594A (zh) 2000-07-19
DE60038323T2 (de) 2009-04-16

Similar Documents

Publication Publication Date Title
CN1168147C (zh) 半导体结晶的制造方法
US6852602B2 (en) Semiconductor crystal film and method for preparation thereof
CN113228294A (zh) 制造具有减小的接触电阻的半导体器件的方法
CN113261112A (zh) 具有包括氧插入层以约束掺杂剂的金属-半导体接触部的半导体器件和相关方法
TW202036727A (zh) 用於製作包含其中擴散有氮的超晶格之半導體元件之方法
CN1813355A (zh) 包括具有能带工程超晶格的mosfet的半导体器件
CN1180483C (zh) SiGeC半导体晶体及其制造方法
CN113228296A (zh) 制造具有减小的接触电阻的finfet的方法
CN1816914A (zh) 半导体器件、制造量子阱结构的方法和包括这种量子阱结构的半导体器件
CN115868004A (zh) 使用具有不同非半导体热稳定性的超晶格制造半导体器件的方法
CN1487565A (zh) 半导体衬底生产方法及半导体衬底和半导体器件
JP3516623B2 (ja) 半導体結晶の製造方法
CN113228300A (zh) 包括源极和漏极区域与掺杂剂扩散阻挡超晶格层以减小接触电阻的finfet和相关方法
JP3708881B2 (ja) 半導体結晶膜，その製造方法，半導体装置及びその製造方法
JP2009535861A (ja) ドーパントを阻止する超格子を有する半導体素子及び関連方法
CN113228293A (zh) 包括具有减小的接触电阻的本体接触部掺杂剂扩散阻挡超晶格的半导体器件和方法以及相关方法
US20250014896A1 (en) Method for making memory device including a superlattice gettering layer
US12142662B2 (en) Method for making nanostructure transistors with offset source/drain dopant blocking structures including a superlattice
TWI734257B (zh) 包含用於降低接觸電阻之源極/汲極摻雜物擴散阻擋超晶格的半導體元件及相關方法
TW202504102A (zh) 具有含超晶格之偏置源極/汲極摻雜物阻擋結構之奈米結構電晶體及相關方法
TW202447974A (zh) 包含用於漂移區擴散之超晶格及場板之dmos元件及相關方法
TW202504101A (zh) 具有含超晶格之齊平源極/汲極摻雜物阻擋結構之奈米結構電晶體及相關方法
TW202504103A (zh) 具有源極/汲極溝槽接觸襯墊之奈米結構電晶體及相關方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee