JPH10116919A - 電界効果型トランジスタ - Google Patents

Abstract

(57)【要約】 【課題】 キャリアの移動度が高く、結晶欠陥が少ない
半導体装置を提供する。 【解決手段】 シリコン基板１０上のｐウェル１１ｐの
上に、シリコン層１３ｎ、ＳｉＧｅＣ層が形成されてい
る。このＳｉＧｅＣ層とシリコン層１３ｎとのヘテロ界
面に伝導帯の不連続が形成されており、この界面に形成
されたチャネルを電子が走行する。ＳｉＧｅＣ層はシリ
コンに比べて電子の移動度が大きく、このＮＭＯＳの速
度も大きくなる。ＰＭＯＳは、ｎウェル１１ｎの上に、
シリコン層１３ｎ、ＳｉＧｅＣ、ＳｉＧｅ層１５ｎ、Ｓ
ｉ層１７ｎが形成されている。ＰＭＯＳの場合は、正孔
のチャネルはＳｉＧｅ層１５ｐとＳｉ層１７ｐとの界面
に形成される。このヘテロ界面に伝導帯のバンド不連続
が形成されており、このチャネルを正孔が走行するが、
ＳｉＧｅ層もシリコン層に比べて正孔の移動度が大き
く、このＰＭＯＳの速度も大きくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果型トラン
ジスタに関し、特に、ＳｉＧｅＣ層を用いたヘテロ接合
の電界効果型トランジスタに関するものである。

【０００２】

【従来の技術】シリコン基板上に形成される相補型半導
体装置（ＣＭＯＳ）に代わって、Ｓｉ／ＳｉＧｅ系によ
るヘテロ構造CMOS(HeterostructureCMOS:以下HCMOSと略
する）の提案がされている。

【０００３】これは、Ｓｉより移動度の高いＳｉ／Ｓｉ
Ｇｅ系を用いることにより、より高速の素子を作製でき
ると期待されているからである。Ｓｉ／ＳｉＧｅ系で
は、組成の制御によりＳｉ基板上に歪、及び、バンドギ
ャップエネルギーを制御したエピタキシャル成長が可能
である。Ismailは、この系のHCMOSによる特性向上につ
いての基礎実験をしている(K. Ismail, "Si/SiGe High
Speed Field-Effect Tramsistors", IEDM Tech. Dig.
1995, p509. 及びM.A. Armstrong et al, "Design of
Si/SiGe Hetrojunction Complementary Metal-Oxide-Se
miconductor Transistors" IEDM Tech. Dig. 1995, p76
1.を参照)。

【０００４】Ｓｉ基板上に電子及びホールのチャンネル
を形成するには、バンドギャップのヘテロ界面における
不連続が必要となる。Ｓｉ／ＳｉＧｅ系では、正孔につ
いてはＳｉＧｅがＳｉに対して価電子帯のバンド不連続
を有するため、正孔のチャンネルが形成することができ
る。伝導帯は、バンド不連続がほとんどないので、電子
のチャネルはＳｉ層に引っ張り歪を印加して、Ｓｉ／Ｓ
ｉＧｅヘテロ界面にバンド不連続を形成している。しか
し、格子定数を変化させることから、格子緩和による転
位の導入を伴う。

【０００５】

【発明が解決しようとする課題】図５にＳｉ基板上に成
長したＳｉＧｅ層を示す。ＳｉＧｅ層は、Ｓｉ基板より
も格子定数は大きいので、（ａ）に示したように結晶成
長した段階で歪みが蓄積されている。この歪みの蓄積が
大きくなると（ｂ）に示したようにＳｉＧｅ層に転位が
入ってしまう。このようにＳｉ基板上にＳｉＧｅ層を成
長させると格子不整合歪による転位や欠陥の導入は避け
られない。したがって、この結晶を利用した素子の初期
特性はともかく、信頼性や寿命の観点からは、転位の増
殖などによる特性劣化の影響がでてくると考えられる。

【０００６】従来の技術に示したように、ＳｉＧｅ系に
おいては、ＣＭＯＳをヘテロ構造で作製する場合、電子
のチャネルを形成するために、Ｓｉ／ＳｉＧｅのヘテロ
界面において、伝導帯のバンド不連続が取れるように、
Ｓｉ層に引っ張り歪を印加しなければならない。そのた
めに、Ｓｉ基板上にＳｉより格子定数の大きなＳｉＧｅ
層を積層し、その上に成長するＳｉ層に引っ張り歪を蓄
積させる。ＳｉＧｅ層の膜厚を大きくしていくと、その
間にＳｉＧｅ層の格子定数は、Ｓｉから本来のＳｉＧｅ
層へと格子定数が変化して臨界膜厚を超えるため、格子
緩和が生じＳｉＧｅ層に転位等の欠陥が導入される。こ
れらの欠陥は、先ほど述べたように素子の初期特性への
影響は少ない場合もあるが、長期的な信頼性や寿命とい
う観点からは、問題が生じると思われる。すなわち、電
流による欠陥の増殖や、金属や不純物の欠陥を介在した
劣化が生じる。これらの問題は、素子の実用化を考える
上で大きな問題であり、改善が必須である。

【０００７】そこで本発明はＳｉＧｅＣ層を用い、その
層と隣接する層とのバンド不連続を利用することで、キ
ャリアの移動度が高く、また格子不整合による結晶欠陥
が少なく信頼性の高い電界効果型トランジスタを提供す
ることを目的とする。

【０００８】

【課題を解決するための手段】本発明は、上記目的を達
成するために、Ｓｉ_1-x-yＧｅ_xＣ_y（０≦ｘ≦１，０≦
ｙ≦１）層を用い、この層に隣接する層とに形成される
ヘテロ接合を利用することでキャリアの移動度を大きく
するとともに、Ｓｉ_1-x-yＧｅ_xＣ_y層に結晶欠陥にが入
らないようにすることができる。

【０００９】また、基板にＳｉを用いた場合は、Ｓｉ基
板上にＳｉＧｅＣからなる多層構造を形成し、格子緩和
層の導入無し（緩和を起こさない程度の膜厚に設定）
に、バンドギャップエネルギーの制御をＳｉＧｅＣ三元
混晶の組成を制御することによって実現するものであ
る。これにより、Ｓｉ_1-x-yＧｅ_xＣ_yと隣接する層との
間にバンド不連続が形成できる。このＳｉＧｅＣ層はＳ
ｉよりも移動度が大きいので、素子のスピードを大きく
することができる。

【００１０】また、ＳｉＧｅＣ層と、この層を挟む障壁
層とを設け、ＳｉＧｅＣ層をチャネルとして電荷を走行
させることもできる。電荷はたとえばゲート電極により
制御することになる。同様に、ＳｉＧｅ層をチャネルと
し、このチャネルはＳｉ層により挟まれるようにする。
これにより、チャネルを走行する正孔等の電荷をゲート
電極で制御することができる。これらの場合は、電荷の
閉じ込め効率を大きくすることができる。

【００１１】また、シリコン基板上にＨＣＭＯＳを形成
することから、素子のスピードが要求されるところには
このＨＣＭＯＳを用い、それ以外には、通常のシリコン
基板上に形成したＣＭＯＳを作製すればよく、このよう
に、シリコンの基板に直接作製する素子との集積をもす
ることができる。

【００１２】

【発明の実施の形態】本発明は、ＳｉＧｅ／Ｓｉ系にＣ
を添加した、ＳｉＧｅＣの３元混晶系を用いて、Ｓｉに
格子整合させ、バンドギャップエネルギーの差異からヘ
テロ界面のバンド不連続を形成する電界効果トランジス
タである。また、ＳｉＧｅＣ層をＳｉにわざと格子整合
させずに、格子歪を臨界膜厚までの範囲で制御し、バン
ド不連続を形成する電界効果トランジスタである。以
下、図面を用いて本発明の実施の形態について順次説明
していく。

【００１３】（実施形態１）図１に本発明の実施形態で
あるＨＣＭＯＳの構造断面図を示す。シリコン基板１０
上に、ＮＭＯＳとＰＭＯＳとが形成されたＣＭＯＳ構造
である。まず、ＮＭＯＳの構造から説明する。

【００１４】ＮＭＯＳは、シリコン基板１０上に形成さ
れたｐウェル１１（高濃度ｐ型シリコン層）があり、さ
らにその上に、Ｖ族元素が高濃度にドーピングされたδ
ドープ層を有するシリコン層１３ｎが形成されている。
このシリコン層１３ｎ上に、ＳｉＧｅＣ（Ｃの組成は４
％、Ｇｅの組成は３６％）層が形成されている。あとで
図２を用いて説明するが、この組成はシリコン基板１０
に格子整合している。

【００１５】このＳｉＧｅＣ層１４ｎとシリコン層１３
ｎとのヘテロ界面に図１で示すように、伝導帯Ｅｃのバ
ンド不連続が形成されており、ＳｉＧｅＣ層１４ｎ側の
界面に形成されたチャネルを電子が走行する。ＳｉＧｅ
Ｃ層１４ｎは、シリコンに比べて電子の移動度が大き
く、このＮＭＯＳのスイッチング速度も大きくすること
ができる。

【００１６】さらに、このＳｉＧｅＣ層１４ｎの上にＳ
ｉ０．７Ｇｅ０．３層１５ｎ、Ｓｉ層１７ｎが形成さ
れ、さらに表面にはシリコン酸化膜からなるゲート絶縁
膜１９ｎが形成されている。ゲート絶縁膜１９ｎの下に
シリコン層１７ｎが形成されているため、酸化するだけ
で結晶性の高いゲート絶縁膜１９ｎが容易に形成するこ
とができる。ゲート絶縁膜１９ｎの上には、ゲート電極
１８ｎが形成され、この電極１８ｎの両側にはソース・
ドレイン層１６ｎが形成されている。ＳｉＧｅＣ層１４
ｎを走行する電子は、ゲート電極１８ｎに印加される電
圧により制御されている。ソース・ドレイン層１６ｎ
は、ｐウェル１１に達する深さにまで形成されている
が、少なくとも、ＳｉＧｅＣ層１４ｎに形成されるチャ
ネル層の深さにまで形成しておけばよい。

【００１７】ＰＭＯＳは、先に説明したＮＭＯＳとほぼ
同じ構成になっている。シリコン基板１０上に形成され
たｎウェル１２（高濃度ｎ型シリコン層）があり、さら
にその上に、Ｖ族元素が高濃度にドーピングされたδド
ープ層を有するシリコン層１３ｐが形成されている。こ
のシリコン層１３ｐ上に、ＳｉＧｅＣ（Ｇｅ組成は３６
％、Ｃ組成は４％）層１４ｐが形成されている。さら
に、このＳｉＧｅＣ層１４ｐの上にＳｉＧｅ層１５ｐ、
Ｓｉ層１７ｐが形成されている。ＰＭＯＳの場合は、キ
ャリアが正孔となるが、この正孔が流れるチャネルはＳ
ｉＧｅ層１５ｐ（Ｇｅ組成は３０％、Ｓｉ組成は７０
％）とＳｉ層１７ｐとの界面のＳｉＧｅ層１５ｐ側に形
成される。このＳｉＧｅ層１５ｐとシリコン層１７ｐと
のヘテロ界面に伝導帯のバンド不連続が形成されてお
り、ＳｉＧｅ層１５ｐ側の界面に形成されたチャネルを
正孔が走行するが、ＳｉＧｅ層１５ｐもシリコン層に比
べて正孔の移動度が大きく、このＰＭＯＳのスイッチン
グ速度も大きくなる。

【００１８】さらに表面にはシリコン酸化膜からなるゲ
ート絶縁膜１９ｐが形成されている。ゲート電極１８ｐ
の両側にはソース・ドレイン層１６ｐが形成され、Ｓｉ
Ｇｅ層１５ｐを走行する電子はゲート電極１８ｐに印加
される電圧により制御されている。

【００１９】シリコン層１３ｎ／１３ｐ、ＳｉＧｅＣ層
１４ｐ／１４ｎ、ＳｉＧｅ層１５ｎ／１５ｐ、シリコン
層１７ｎ／１７ｐは結晶成長により同時に形成されてい
る。また、ＮＭＯＳとＰＭＯＳとの間は、トレンチ分離
による溝があり、この溝はＳｉＯ２酸化膜により埋め込
まれることにより、ＮＭＯＳ、ＰＭＯＳは、電気的に分
離されている。

【００２０】このＨＣＭＯＳ（ＨeterostructureＣＭＯ
Ｓ）の特徴は、ＳｉＧｅＣ層を用いている点である。こ
のＳｉＧｅＣ層は、図２に示すようにＳｉ、Ｇｅ、Ｃの
各々の組成により、バンドギャップエネルギーおよびシ
リコンに対する格子不整合率を変えることができる。

【００２１】図２（ａ）は、横軸にＣカーボンの組成、
縦軸にＧｅの組成をとったときに、シリコンとの格子不
整合が変化する様子を示している。ミスフィットがゼロ
のラインは格子不整合がゼロであることを示す。Ｇｅ
（ゲルマニウム）はＳｉ（シリコン）よりも格子が大き
く、Ｃ（カーボン）は、Ｓｉよりも格子が小さいので、
ＧｅとＣの組成を調整することでＳｉの格子定数にあわ
せることができる。さらにバンドギャップも組成によっ
て調整することができる。それを図２（ｂ）に示す。

【００２２】図２（ｂ）には３角形の頂点にそれぞれ、
シリコンＳｉ、ゲルマニウムＧｅ、カーボンＣを配置
し、縦軸にバンドギャップＥｇをとり、ＳｉＧｅＣの組
成によってバンドギャップＥｇが変化する様子を３次元
的に示している。この実施形態で用いているＳｉＧｅＣ
は、Ｇｅの組成が３６％であり、Ｃの組成が４％である
ことから、図２（ａ）よりシリコン基板との格子不整合
が０であり、シリコン基板と同じ格子定数となっている
ことがわかる。しかし、図２（ｂ）より、バンドギャッ
プＥｇはシリコン（１．１２ｅＶ）よりも大きく、シリ
コンとの界面にバンド不連続が形成されることがわか
る。ここでは、Ｇｅの組成を３６％、Ｃの組成を４％と
したが、図２から格子整合系でバンド不連続がもっとも
大きくなるように組成を特定すればよい。これにより、
ヘテロ界面に２次元に閉じ込められた電子（２ＤＥＧ）
は、電子の濃度が高くなってもヘテロ界面を乗り越える
ことがなく、安定して走行することができる。

【００２３】正孔をキャリアとするＰＭＯＳの場合は、
ＳｉＧｅ層とＳｉ層とのヘテロ接合を利用している。Ｓ
ｉＧｅはＳｉ、ＳｉＧｅＣよりも格子定数が大きく、し
かもＳｉＧｅはＳｉとＳｉＧｅＣとにより挟まれている
ため、歪みによるバンド構造の変化により、価電子帯Ｅ
vでのバンド不連続量が大きくなっている。この場合も
ゲート電極１８ｐからの電界印加時に、バンドの傾斜に
より正孔が２次元的に閉じ込められ（２ＤＨＧ）、これ
をチャネルとして用いるのである。

【００２４】以上のように、Ｓｉ基板上に、Ｓｉ基板に
格子整合するＳｉＧｅＣを用いて、伝導帯のバンド不連
続を形成し、速度の大きいＮＭＯＳと、また、ＳｉＧｅ
を用いて価電子帯のバンド不連続を形成して速度の大き
いＰＭＯＳとを集積することにより、高性能なＨＣＭＯ
Ｓを実現することができる。

【００２５】また、ＨＣＭＯＳはＳｉ基板上に形成する
ことから、素子のスピードが要求されるところにはこの
ＨＣＭＯＳを用い、それ以外には、通常のシリコン基板
上に形成したＣＭＯＳを作製すればよく、Ｓｉ基板に直
接作製するＭＯＳ型電界効果トランジスタとの集積化を
も可能になる。

【００２６】この実施形態のＳｉ、Ｇｅ、Ｃの組成、
歪、バンドオフセットについて詳細に説明しておく。Ｓ
ｉＧｅＣ層は、図９に示すようにＳｉ、Ｇｅ、Ｃの各々
の組成により、伝導帯、ならびに価電子帯のバンドオフ
セット、およびＳｉに対する格子不整合率を変えること
ができる。

【００２７】図９には、３角形の頂点にそれぞれ、Ｓ
ｉ、Ｇｅ、Ｃを配置し、ＳｉＧｅＣの３元混晶系の組成
によってＳｉとの格子不整合率が変化する様子を示して
いる。実線は格子不整合がゼロであることを示す。Ｇｅ
の格子定数はＳｉの格子定数よりも４.２％大きく、Ｃ
の格子定数はＳｉの格子定数よりも３４.3％小さいの
で、Ｇｅの組成をＣの組成よりも8.2倍大きくすること
で、ＳｉＧｅＣ層の格子定数をＳｉの格子定数にあわせ
ることができる。さらに伝導帯のバンドオフセットも組
成によって調整することができる。それを図１０に示
す。

【００２８】図１０は横軸にＣの組成、縦軸にエネルギ
ーをとったときに、ＳｉＧｅＣ層とＳｉ層の間の伝導帯
のバンドオフセットΔＥｃ、ならびに価電子帯のバンド
オフセットΔＥｖが変化する様子を示している。但し、
黒丸は価電子帯のバンドオフセットであり、白丸は伝導
帯のバンドオフセットを表わしている。またエネルギー
の原点は、伝導帯と価電子帯に対して、それぞれＳｉの
伝導帯の下端と価電子帯の上端のエネルギーにとってあ
る。また図１０の実線と点線は、それぞれ無歪み系と引
張り歪み系に対応している。

【００２９】また、この実施形態で用いているＳｉＧｅ
Ｃは、Ｇｅの組成が8.2％（組成：０．０８２）であ
り、Ｃの組成が１％（ｘ＝０．０１）であることから、
図９よりシリコン基板との格子不整合が０であり、シリ
コン基板と同じ格子定数となっていることがわかる。

【００３０】図１０より、伝導帯、ならびに価電子帯の
バンドオフセットは、それぞれ300meV、0meVであり、Ｓ
ｉＧｅＣ層とＳｉ層の界面では価電子帯にはバンド不連
続がなく、伝導帯にのみバンド不連続が形成されること
がわかる。ここでは、Ｇｅの組成を8.2％、Ｃの組成を1
％としたが、図９から格子整合系でバンド不連続がもっ
とも大きくなるようにするには、C組成を大きくすれば
よい。これにより、ヘテロ界面に２次元に閉じ込められ
た電子（２ＤＥＧ）は、電子の濃度が高くなってもヘテ
ロ界面を乗り越えることがなく、安定して走行すること
ができる。また、この場合は価電子帯にはバンド不連続
がないため、ＳｉＧｅＣ層には正孔は閉じ込めることが
できない。

【００３１】正孔をキャリアとするＰＭＯＳの場合は、
ＳｉＧｅ層とＳｉ層とのヘテロ接合を利用している。Ｓ
ｉＧｅはＳｉよりも格子定数が大きく、しかもＳｉＧｅ
はＳｉと格子整合したＳｉＧｅＣの上に位置するため、
圧縮歪みによるバンド構造の変化により価電子帯でのバ
ンド不連続量が大きくなっている。この場合もゲートか
らの電界印加時にバンド傾斜により正孔が２次元的に閉
じ込められ（２ＤＨＧ）、これをチャネルとして用いる
のである。ここでは、Ｇｅの組成を30％としたが、バン
ド不連続がもっとも大きくなるようにＧｅ組成を大きく
し、圧縮歪みを大きくすればよい。

【００３２】（実施形態２）以上述べた実施形態１では
ＳｉＧｅＣ層をシリコンに格子整合させたものを用いて
電界効果型トランジスタを形成した例である。次に、こ
の実施形態２では、結晶性の劣化のない範囲で、ＳｉＧ
ｅＣ層に積極的に歪みを導入し、この歪みによるバンド
構造の変化を利用したトランジスタとするものである。

【００３３】図３には、ＳｉＧｅＣに圧縮歪、引っ張り
歪を印加した場合と、格子整合（歪なし）のバンド構造
の変化の様子をそれぞれ（ａ１）（ａ３）（ａ２）に模
式的に示している。このように、ＳｉＧｅＣの格子定数
をシリコンよりも大きくするとＳｉＧｅＣには圧縮歪み
が導入され、横軸に波数ｋをとり縦軸にバンドギャップ
Ｅｇをとったときには、図３（ａ１）のようになる。同
様に、ＳｉＧｅＣの格子定数をシリコンよりも小さく引
っ張り歪みを導入したときには、（ａ３）のようにな
る。また歪みがないときには（ａ２）のようになる。こ
のように歪みによりバンド構造が変化していくので、こ
の効果を積極的に利用することで、隣接する層とのバン
ド不連続を大きくすることができる。

【００３４】また歪みとＳｉ、Ｇｅ、Ｃ元素の様子につ
いても、（ｂ１）（ｂ２）（ｂ３）に示した。（ａ１）
（ａ２）（ａ３）はそれぞれ（ｂ１）（ｂ２）（ｂ３）
に対応している。

【００３５】ここでは、ＳｉＧｅＣ結晶の格子定数をシ
リコンよりもずらせて使用してはいるが、層の厚みは格
子緩和が起こらず歪みが蓄積される程度にしているの
で、転位等の結晶欠陥により素子の信頼性が低下するこ
とはない。

【００３６】具体的には、Ｓｉ基板上にシリコン層を成
長した後、Ｃ組成を大きくしたＳｉＧｅＣ（Ｇｅを１０
％、Ｃを４％）を成長することにより、バンドギャップ
エネルギーは大きく、格子定数は小さくなるように設定
する。格子緩和が起こらずに歪みが蓄積される膜厚であ
れば、SiGeC層は引っ張り歪み受ける。Ｃ組成を大きく
することによるバンドギャップが大きくなる効果に加え
て、引っ張り歪みにより伝導帯のバンド不連続が大きく
なり、２ＤＥＧの閉じ込め効率が向上する。

【００３７】さらに、その上にＳｉＧｅを成長すること
により、ＳｉＧｅはＳｉＧｅＣよりも格子定数が大きく
圧縮歪みを受けるので、２ＤＨＧのチャンネルを形成す
ることができる。

【００３８】図４にシリコン基板上に成長したシリコン
層４１、ＳｉＧｅＣ層４２、ＳｉＧｅ層４３、Ｓｉ層４
４の積層構造と、エネルギーとの関係を示している。

【００３９】ＳｉＧｅＣ層に引っ張り歪み、ＳｉＧｅ層
の圧縮歪みを導入することにより、ＳｉＧｅＣ層とＳｉ
層との伝導帯でのバンド不連続は大きく、またＳｉＧｅ
層とＳｉ層との価電子帯でのバンド不連続も大きく、Ｎ
ＭＯＳではＳｉＧｅＣ側に形成されるチャネルを、ＰＭ
ＯＳではＳｉＧｅ側に形成されるチャネルを利用するこ
とで、同一の結晶の積層構造を用いつつもチャネル位置
の異なるＨＣＭＯＳを形成することができる。これらは
薄膜多層の構成ではあるが、格子不整合による転位や欠
陥の導入の無い、良好な結晶性による電界効果型のトラ
ンジスタである。

【００４０】この実施形態のＳｉ、Ｇｅ、Ｃの組成、
歪、バンドオフセットについて詳細に説明しておく。図
１０の点線は、ＳｉＧｅＣ層に0.25％の引っ張り歪が加
わるような組成を示している。一般に、Ｇｅの組成をＣ
の組成の8.2倍でシリコンに格子整合するのであるか
ら、８．２倍よりも小さくすることでＳｉＧｅＣに引っ
張り歪みを導入することができる。また、Ｃの組成をx
としたとき、Ｇｅの組成を8.2x-0.12とした場合、Ｓｉ
ＧｅＣ層の格子定数をＳｉの格子定数より0.25％小さく
することができる。

【００４１】図１０の点線は、ＳｉＧｅＣ層に0.25％の
引っ張り歪が加わった場合の、ＳｉＧｅＣ層とＳｉ層の
間の伝導帯、ならびに価電子帯のバンドオフセットが変
化する様子を示している。

【００４２】図１０より、無歪み系の場合と同じく、Ｓ
ｉＧｅＣ層とＳｉ層の界面では価電子帯にはバンド不連
続がなく、伝導帯にのみバンド不連続が形成されること
がわかる。Ｃの組成が2％以下の場合は伝導帯のバンド
不連続は無歪みの場合とほとんど同じであり、Ｃの組成
とＧｅの組成の比が格子整合の条件を満足する値からず
れても、格子整合系と同じ素子特性を得ることができ
る。このことは、ＳｉＧｅＣ層を結晶成長する際のＣの
組成とＧｅの組成の制御の面から見て、条件に幅を持た
せることができることを意味し、ＳｉＧｅＣ層の結晶成
長を容易にする。また、Ｃの組成が2％以上の場合、無
歪みの場合と比べて、同じＣの組成でもバンド不連続が
大きくとることができる。これにより、バンド不連続を
より大きくとる必要がある場合にも対応することができ
る。

【００４３】ここでは、ＳｉＧｅＣの格子定数をＳｉよ
りも小さくして使用してはいるが、層の厚みは格子緩和
が起こらず歪みが蓄積される程度にしているので、転位
等の結晶欠陥により素子の信頼性が低下することはな
い。

【００４４】（実施形態３）先に述べた実施形態１で
は、ＳｉＧｅＣ層をシリコンに格子整合させたものを用
い、ヘテロ界面におけるバンド不連続の部分に、電子も
しくは正孔を閉じ込めて、キャリアとして用いて電界効
果型トランジスタを形成した例である。次に、この実施
形態では、キャリアを閉じ込める領域を、ヘテロ界面で
はなく、Ｓｉ／ＳｉＧｅＣ／Ｓｉもしくは、Ｓｉ／Ｓｉ
Ｇｅ／Ｓｉの構造で量子井戸構造を形成し、障壁層では
さまれる量子井戸（ＳｉＧｅＣ、ＳｉＧｅ）をチャネル
として、トランジスタとするものである。この系では、
キャリアの閉じ込め効率が向上し、混晶比の小さな格子
整合系を用いてトランジスタを実現するものである。

【００４５】図７に本実施形態であるＨＣＭＯＳの構造
断面図を示す。シリコン基板７０上に、ＮＭＯＳとＰＭ
ＯＳとが形成されたＣＭＯＳ構造である。この構造で
は、シリコン基板７０上に形成されたｐウェル７１及び
ｎウェル７２、その上に、Ｖ族元素が高濃度にドーピン
グされたδドープ層を有するシリコン層７３ｎ、７３ｐ
については、実施形態１（図１）に記載したものと同じ
である。このシリコン層７３ｎ、７３ｐ上のＮＭＯＳの
構造から説明する。

【００４６】ＮＭＯＳは、シリコン層７３ｎ上に、シリ
コンに格子整合する組成のＳｉＧｅＣ７４ｎを形成し、
さらにＳｉ層７５ｎを積層することにより、伝導帯のバ
ンド不連続ΔＥcによる量子井戸を形成する。このＳｉ
ＧｅＣ２４ｎの量子井戸層中に２次元電子ガス（２ＤＥ
Ｇ）を閉じ込め、キャリアとするわけである。キャリア
の閉じ込め効率は、井戸層となるＳｉＧｅＣ７４ｎ層の
膜厚が小さいため、実施形態１より向上し、混晶比の小
さな系で実現できる。そのため、混晶化に伴う合金化散
乱などのキャリアとなる電子の移動度を劣化させる要因
を抑制できる。

【００４７】ＰＭＯＳは、先に説明したＮＭＯＳとほぼ
同じ構成になっている。前述のシリコン層７３ｐ上に、
格子整合したＳｉＧｅＣ７４ｐ及びＳｉ層７５ｐを積層
し、さらにその上に、ＳｉＧｅ層７６ｐ、Ｓｉ層７７ｐ
を積層する。ＰＭＯＳの場合は、キャリアは正孔となる
が、この正孔のチャネルは、Ｓｉ層７５ｐとＳｉ層７７
ｐとに挟まれたＳｉＧｅ層７６ｐの量子井戸となる価電
子帯のバンドに正孔が２次元的に閉じ込められ、チャネ
ルを形成している。ＳｉＧｅ層７６ｐもシリコン層に比
べて正孔の移動度が大きく、このＰＭＯＳのスイッチン
グ速度も大きくなる。

【００４８】さらに表面にはシリコン酸化膜からなるゲ
ート絶縁膜８２ｐが形成されている。ゲート電極８４ｐ
の両側にはソース・ドレイン層８３ｐが形成され、量子
井戸ＳｉＧｅ層７６ｐを走行する正孔はゲート電極８４
ｐに印加される電圧により制御されている。

【００４９】これらの積層構造、エピタキシャル成長に
よって形成され、ＮＭＯＳとＰＭＯＳとの間は、トレン
チ分離による溝があり、この溝はＳｉＯ２酸化膜８０に
より埋め込まれることにより、ＮＭＯＳ、ＰＭＯＳは、
電気的に分離されている。

【００５０】実施形態１と同じように、Ｓｉ基板上にＳ
ｉ基板に格子整合するＳｉＧｅＣを用いて、伝導帯のバ
ンド不連続を形成し、速度の大きいＮＭＯＳと、ＳｉＧ
ｅを用いて価電子帯のバンド不連続を形成して速度の大
きいＰＭＯＳとを集積することにより、高性能なＨＣＯ
Ｓを実現することができる。この実施形態では、ＳｉＧ
ｅＣ，ＳｉＧｅを各々量子井戸としてキャリアを閉じ込
めて用いている。

【００５１】これによりキャリアの閉じ込め効率を大き
くすることが可能である。この実施形態の場合も、素子
のスピードが要求されるところにこのＨＣＭＯＳを用
い、それ以外には、通常のシリコン基板上に形成したＣ
ＭＯＳを作製すればよく、Ｓｉ基板上に直接作製したＭ
ＯＳ型電界効果トランジスタとの集積をも可能にするこ
とができる。

【００５２】（実施形態４）図６を用いて図１に示した
ＨＣＭＯＳの製造方法について説明する。図６は図１の
ＨＣＭＯＳの製造工程断面図である。

【００５３】（ａ）のように、シリコン基板６０にｐウ
ェル６１、ｎウェル６２をイオン注入により形成する。
そして、このウェル６１／６２上に、ＵＨＶーＣＶＤ法
によりδドープ層を含むシリコン層６３、ＳｉＧｅＣ
（Ｇｅ：３６％、Ｃ：４％）層６４、ＳｉＧｅ層６５、
シリコン層６６を成長させる（ｂ）。

【００５４】ＰＭＯＳ、ＮＭＯＳとを電気的に分離する
ために、トレンチ分離溝１００を形成した後（ｃ）、こ
の溝をシリコン酸化膜で埋め、また、シリコン層６６の
表面を酸化してゲート酸化膜用のＳｉＯ２膜６７ｎ／６
７ｐを形成する（ｄ）。

【００５５】この後、ＮＭＯＳ側には、Ｐリンイオンの
注入により、ソース領域６９ｓ、ドレイン領域６９ｄを
形成し、ＰＭＯＳ側には、Ｂボロンイオンの注入によ
り、ソース領域７０ｓ、ドレイン領域７０ｄを形成する
（ｅ）。ＮＭＯＳのソース・ドレイン領域の深さは少な
くともＳｉＧｅＣ層よりも深ければよく、ＰＭＯＳのソ
ース・ドレイン領域の深さは、少なくともＳｉＧｅ６５
よりも深ければよい。これは、ＳｉＧｅＣ層６４、Ｓｉ
Ｇｅ層６５内にチャネルが形成されるためである。

【００５６】この後、ゲート酸化膜６７ｎ／６７ｐをパ
ターニングし、開口部にゲート電極７１ｎ／７１ｐ、ソ
ース電極７２ｓ／７３ｓ、ドレイン電極７２ｄ／７３ｄ
を形成してＮＭＯＳ、ＰＭＯＳが形成され、ＨＣＭＯＳ
ができる。

【００５７】このように、製造方法においても、ＮＭＯ
Ｓ、ＰＭＯＳで異なったチャネルとなるものの、結晶成
長は１回でよく、簡単に製造することができる。

【００５８】（実施形態５）実施形態３の製造方法を図
８を用いて説明する。

【００５９】図８には、図７でしめしたＨＣＭＯＳの製
造方法を示す。ＳｉＧｅＣ７４及びＳｉＧｅ７６の間に
Ｓｉ層７５を成長し、ＳｉＧｅＣ、ＳｉＧｅのともに伝
導帯、価電子帯の各々のバンドで量子井戸を形成するよ
うな構造をとっている。ＳｉＧｅＣ層、ＳｉＧｅ層は、
量子井戸となるように膜厚は１０ｎｍ以下としている。
その他は、図６の場合とほぼ同一の工程で作製される。

【００６０】（ａ）のように、シリコン基板７０にｐウ
ェル７１、ｎウェル７２をイオン注入により形成する。
そして、このウェル７１／７２上に、ＵＨＶーＣＶＤ法
によりδドープ層を含む第１のシリコン層７３、ＳｉＧ
ｅＣ（Ｇｅ：３６％、Ｃ：４％）層７４、第２のＳｉ層
７５、ＳｉＧｅ層７６、第３のシリコン層７７を成長さ
せる（ｂ）。

【００６１】ＰＭＯＳ、ＮＭＯＳとを電気的に分離する
ために、トレンチ分離溝８０ａを形成した後、この溝を
シリコン酸化膜で埋め、また、シリコン層７７の表面を
酸化してゲート酸化膜用のＳｉＯ２膜８１ｎ／８１ｐを
形成する（ｃ）。

【００６２】この後、ＮＭＯＳ側には、Ｐリンイオンの
注入により、ソース領域７９ｎ、ドレイン領域７９ｎを
形成し、ＰＭＯＳ側には、Ｂボロンイオンの注入によ
り、ソース領域７９ｐ、ドレイン領域７９ｐを形成する
（ｄ）。ＮＭＯＳのソース・ドレイン領域７９ｎの深さ
は少なくともＳｉＧｅＣ層７４ｎよりも深ければよく、
ＰＭＯＳのソース・ドレイン領域７９ｐの深さは、少な
くともＳｉＧｅ７６ｐよりも深ければよい。これは、Ｓ
ｉＧｅＣ層７４ｎ、ＳｉＧｅ層７６ｐ内にチャネルが形
成されるためである。

【００６３】この後、ゲート酸化膜８１ｎ／８１ｐをパ
ターニングし、開口部にゲート電極８４ｎ／８４ｐ、ソ
ース電極・ドレイン電極８３ｎ／８３ｐを形成してＮＭ
ＯＳ、ＰＭＯＳが形成され、ＨＣＭＯＳができる。

【００６４】ここでは、ＮＭＯＳのチャネルをＳｉＧｅ
Ｃ７４ｎ層とし、ＰＭＯＳのチャネルをＳｉＧｅ層７６
ｐとしている。そのためにＳｉＧｅＣ層７４はシリコン
層７３ｎ、シリコン層７５ｎで挟まれ、ＳｉＧｅ層７６
ｐは、シリコン層シリコン層ではさまれている。チャネ
ルとなるＳｉＧｅＣ層７４ｎ、ＳｉＧｅ層７６ｐの膜厚
はそれぞれ３ｎｍに設定している。

【００６５】この製造方法においても、ＮＭＯＳ、ＰＭ
ＯＳで異なったチャネルとなるものの、結晶成長は１回
でよく、簡単に製造することができる。

【００６６】

【発明の効果】本発明によれば、Ｓｉに格子整合したＳ
ｉ_1-x-yＧｅ_xＣ_y（０≦ｘ≦１，０≦ｙ≦１）で形成さ
れるヘテロ界面により２ＤＥＧと２ＤＨＧが形成される
ので、Ｐ型電界効果型トランジスタ、Ｎ型電界効果型ト
ランジスタを構成でき、これらをあわせるとＣＭＯＳが
実現できる。ここで、バンドギャップエネルギーの制御
によるバンド不連続の形成と、歪の印加によるバンド不
連続の形成と２通りの方法が可能であるが、いずれの場
合も、格子緩和を伴うことの無い格子整合系で実現でき
る。したがって、高速で、信頼性が高い優れた特性の半
導体装置を実現することができる。

【図面の簡単な説明】

【図１】本発明の格子整合系ＳｉＧｅＣ−ＨＣＭＯＳの
構造断面図

【図２】本発明のＳｉＧｅＣの格子歪およびバンドギャ
ップエネルギーの組成依存性を示す図

【図３】本発明のＳｉＧｅＣのバンド構造と結晶構造の
組成依存性を示す図

【図４】本発明の格子整合系ＳｉＧｅＣ−ＨＣＭＯＳの
バンドーラインナップを示す図

【図５】従来のＳｉＧｅ／Ｓｉ系によるＨＢＴとＭＯＤ
ＦＥＴのバンド構造図と、ヘテロ界面に導入される格子
不整合歪による転位等の欠陥を示す図

【図６】本発明のＳｉＧｅＣ−ＨＣＭＯＳの製造工程断
面図

【図７】本発明のＳｉＧｅＣ−ＨＣＭＯＳの構造断面図

【図８】本発明のＳｉＧｅＣ−ＨＣＭＯＳの製造工程断
面図

【図９】シリコンに格子整合するＳｉ、Ｇｅ、Ｃの組成
を示す図

【図１０】カーボン組成に対する価電子帯バンドオフセ
ット、伝導帯のバンドオフセットを示す図

【符号の説明】

１０ シリコン基板 １１ ｐウェル １２ ｎウェル １３ｎ シリコン層 １３ｐ シリコン層 １４ｎ ＳｉＧｅＣ層 １４ｐ ＳｉＧｅＣ層 １５ｎ ＳｉＧｅ層 １５ｐ ＳｉＧｅ層 １６ｎ ソースドレイン領域 １６ｐ ソースドレイン領域 １７ｎ シリコン層 １７ｐ シリコン層 １８ｎ ゲート電極 １８ｐ ゲート電極 １９ｎ ゲート酸化膜 １９ｐ ゲート酸化膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 能澤 克弥 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 熊渕 康仁 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】ＳｉとＳｉ_1-x-yＧｅ_xＣ_y（０≦ｘ≦１，
   ０＜ｙ≦１）とのヘテロ界面に閉じ込められた電荷を、
   電極から印加した電位により制御する電界効果型トラン
   ジスタ。
2. 【請求項２】ＳｉとＳｉ_1-x-yＧｅ_xＣ_y（０≦ｘ≦１，
   ０＜ｙ≦１）とのヘテロ界面に閉じ込められた負の電荷
   を制御する請求項１に記載の電界効果型トランジスタ。
3. 【請求項３】Ｓｉ_1-x-yＧｅ_xＣ_y（０≦ｘ≦１，０＜ｙ
   ≦１）上にＳｉＧｅ、Ｓｉ層を備え、前記ＳｉＧｅとＳ
   ｉとのヘテロ界面に閉じ込められた正の電荷を制御する
   請求項２に記載の電界効果型トランジスタ。
4. 【請求項４】Ｓｉ基板上にＳｉ_1-x-yＧｅ_xＣ_y（０≦ｘ
   ≦１，０≦ｙ≦１）の組成の異なる複数の層を備え、ヘ
   テロ界面に閉じ込められた電荷を酸化膜上の電極から印
   加した電位により制御する電界効果型トランジスタ。
5. 【請求項５】Ｓｉ基板上にＳｉ_1-x-yＧｅ_xＣ_y（０≦ｘ
   ≦１，０≦ｙ≦１）の組成の異なる複数の層を備え、前
   記Ｓｉ_1-x-yＧｅ_xＣ_y膜を前記Ｓｉ基板にほぼ格子整合
   するｘ及びｙとし、さらに、前記Ｓｉ_1-x-yＧｅ_xＣ_y膜
   のバンドギャップエネルギーを制御して伝導帯および価
   電子帯の不連続を形成し、電子または正孔のチャンネル
   とする請求項４に記載の電界効果型トランジスタ。
6. 【請求項６】Ｓｉ基板上にＳｉ_1-x-yＧｅ_xＣ_y（０≦ｘ
   ≦１，０≦ｙ≦１）の組成の異なる複数の層を備え、前
   記Ｓｉ基板上のＳｉ_1-x-yＧｅ_xＣ_y層の組成が、前記Ｓ
   ｉ基板より格子定数が小さく、格子緩和を起こさない膜
   厚に設定し、前記Ｓｉ１−ｘ−ｙＧｅｘＣｙ層を歪によ
   り隣接する層との伝導帯のバンド不連続を増加させる請
   求項１に記載の電界効果型トランジスタ。
7. 【請求項７】Ｓｉ_1-x-yＧｅ_xＣ_y（０≦ｘ≦１，０＜ｙ
   ≦１）層と、前記Ｓｉ_{1 -x-y}Ｇｅ_xＣ_y層を挟むように設
   けられた障壁層とを有し、前記Ｓｉ_1-x-yＧｅ_xＣ _yに閉
   じ込められた電荷を、電極から印加した電位により制御
   する電界効果型トランジスタ。
8. 【請求項８】ＳｉＧｅ層と、前記ＳｉＧｅ層を挟むよう
   に設けられた障壁層とを有し、前記ＳｉＧｅ層に閉じ込
   められた負の電荷を制御する電界効果型トランジスタ。